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TW202023030A - 新型3d nand記憶體元件及其形成方法 - Google Patents

新型3d nand記憶體元件及其形成方法 Download PDF

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TW202023030A
TW202023030A TW108103149A TW108103149A TW202023030A TW 202023030 A TW202023030 A TW 202023030A TW 108103149 A TW108103149 A TW 108103149A TW 108103149 A TW108103149 A TW 108103149A TW 202023030 A TW202023030 A TW 202023030A
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Abstract

本發明提供了一種3D-NAND記憶體元件，包括基底、設置於基底上方的底部選擇閘極、位於底部選擇閘極上方並且具有階梯配置的多條字元線，以及設置於基底、底部選擇閘極和多條字元線之間的複數個絕緣層。在上述記憶體元件中，一個或複數個第一電介質溝槽會形成於底部選擇閘極中，並且沿基底的長度方向延伸，以將底部選擇閘極分隔成多個子底部選擇閘極。此外，一個或複數個共用源極區形成於基底上方並且在基底的長度方向上延伸。一個或複數個共用源極區會延伸穿過底部選擇閘極、多條字元線和複數個絕緣層。

Description

新型3D　NAND記憶體元件及其形成方法
本發明關於一種記憶體元件，特別是關於一種具有三維立體結構的3D-NAND記憶體元件
積體電路中元件的特徵尺寸收縮到了普通記憶體單元技術的極限，設計者已經在尋找用於堆疊多個平面的記憶體單元，以實現更大存儲容量並實現每位元更低成本的技術。
3D-NAND記憶體元件是堆疊多個平面的記憶體單元以實現更大存儲容量並實現更低的每位元成本的示範性元件。3D-NAND技術的發展向著高密度和高容量進行，尤其是從64L到128L架構進行，排列於基底的垂直方向上的字元線層（或閘極控制層）的數量已經顯著增加。然而，字元線層的數量增加會導致3D-NAND記憶體元件的區塊尺寸顯著增大，因而引起更長的讀取和抹除時間、更長的資料傳輸時間和更低的存儲效率。
本發明的概念涉及具有劃分的塊結構的3D-NAND記憶體元件的形成以及基於劃分的塊結構執行部分塊抹除的方法。
相關3D-NAND記憶體元件可以包括複數個記憶體單元塊或記憶體單元陣列。每個塊可以包括複數個垂直NAND記憶體單元串。垂直NAND記憶體單元串均可以具有沿基底的高度方向（或Z方向）在基底上方相繼並串列設置的一個或複數個底部選擇電晶體(BST)、一個或複數個虛置底部選擇電晶體、複數個記憶體單元(MC)、一個或複數個虛置頂部選擇電晶體(TST)以及一個或複數個TST。每個垂直NAND記憶體單元串中的最下方BST的源極區連接到共用源極線(CSL)，每個垂直NAND記憶體單元串中的最上方TST的汲極區連接到位元線。在相關3D-NAND記憶體元件中，同一塊的垂直NAND記憶體單元串可以共用底部選擇閘極(BSG)。共用底部選擇閘極因此在操作相關3D-NAND記憶體元件，例如抹除相關3D-NAND記憶體元件期間，同時控制該塊中垂直NAND記憶體單元串的所有BST。由於相關3D-NAND記憶體元件轉移到具有增大塊尺寸的更高容量，所以共用底部選擇閘極能夠誘發更長的抹除時間、更長的資料傳輸時間和更低的存儲效率。
在公開的3D-NAND記憶體元件中，可以通過一個或複數個第一電介質溝槽將共用底部選擇閘極劃分成多個子底部選擇閘極，從而將每個塊分隔成多個子區塊。因此，每個子區塊都具有相應的子底部選擇閘極，可以通過控制相應子底部選擇閘極而單獨操作每個子區塊。通過引入劃分的底部選擇閘極結構，公開的3D-NAND記憶體元件可以有效地減小寄生電容以及底部選擇閘極和相鄰電介質層之間的耦合效應，並顯著改善底部選擇電晶體(BST)的Vt 性能。此外，可以顯著減少抹除時間和資料傳輸時間，還可以改善資料存儲效率。
在公開的3D-NAND記憶體元件中，通過一個或複數個第二電介質溝槽將共用/共享頂部選擇閘極劃分成多個子頂部選擇閘極，每個子區塊還可以具有相應的子頂部選擇閘極（子頂部選擇閘極）。每個子頂部選擇閘極能夠在讀取/程式化設計操作期間控制相應的子區塊。在一些實施例中，可以經由相同的標線組形成第一和第二電介質溝槽，從而可以降低製造成本。
根據本公開的一方面，提供了一種記憶體元件。該記憶體元件可以包括基底、設置在基底上方的底部選擇閘極(底部選擇閘極)、位於底部選擇閘極上方並具有階梯配置的多條字元線，以及位於多條字元線上方的頂部選擇閘極(頂部選擇閘極)。該記憶體元件還包括設置於基底、底部選擇閘極、多條字元線和頂部選擇閘極之間的複數個絕緣層。在公開的記憶體元件中，一個或複數個第一電介質溝槽形成於底部選擇閘極中並沿基底的長度方向延伸，以將底部選擇閘極分隔成多個子底部選擇閘極。
此外，一個或複數個第二電介質溝槽形成於所述頂部選擇閘極中並沿所述基底的長度方向（X方向）延伸，以將所述頂部選擇閘極分隔成多個子頂部選擇閘極。該記憶體元件還包括形成於基底上方並在基底的長度方向上延伸的一個或複數個共用源極區。一個或複數個共用源極區中的每個都延伸穿過底部選擇閘極、多條字元線、頂部選擇閘極和複數個絕緣層，並經由相應摻雜區與基底電耦合。一個或複數個共用源極區、第一電介質溝槽以及第二電介質溝槽還在基底的長度方向上彼此平行地延伸。
在一些實施例中，第一電介質溝槽和第二電介質溝槽在基底的寬度方向（Y方向）上彼此對準，並由多條字元線分隔開。
該記憶體元件還包括沿垂直於基底的基底高度方向（Z方向）在基底上方形成的複數個通道結構。複數個通道結構中的每個都穿過底部選擇閘極、多條字元線、頂部選擇閘極和複數個絕緣層，並經由延伸到基底中的相應底部通道接觸與基底電耦合。複數個通道結構中的每個還包括通道層、穿隧層、電荷捕捉層和位能屏障層。
記憶體元件還包括沿基底的高度方向形成的複數個虛置通道結構。所述複數個虛置通道結構穿過所述底部選擇閘極、所述多條字元線和所述複數個絕緣層，以延伸到所述基底中。
該記憶體元件還包括複數個記憶體單元串。每個存儲串包括相應的通道結構、相應的子底部選擇閘極、多條字元線、相應的子頂部選擇閘極以及將相應的子底部選擇閘極、多條字元線和相應的子頂部選擇閘極彼此分隔開的複數個絕緣層。
該記憶體元件還包括複數個記憶體單元子區塊。每個記憶體單元子區塊包括相應的複數個記憶體單元串，記憶體單元串連接到同一子底部選擇閘極和同一子頂部選擇閘極，且單獨操作每個記憶體單元子區塊。
記憶體元件還可以包括沿基底的高度方向形成的複數個虛置通道結構。所述複數個虛置通道結構穿過所述底部選擇閘極、所述多條字元線、所述頂部選擇閘極和所述複數個絕緣層，以延伸到所述基底中。
在一些實施例中，所述一個或複數個第一電介質溝槽和所述一個或複數個共用源極區交替設置於所述基底的寬度方向中，從而在其間設置複數個通道結構。
在一些實施例中，該記憶體元件還包括一個或複數個虛置底部選擇閘極，所述一個或複數個虛置底部選擇閘極形成於所述多條字元線和所述底部選擇閘極之間，被所述一個或複數個第一電介質溝槽分隔成複數個虛置子底部選擇閘極，並由所述複數個絕緣層與所述多條字元線和所述底部選擇閘極分隔開。
在一些實施例中，該記憶體元件還包括一個或複數個虛置頂部選擇閘極，所述一個或複數個虛置頂部選擇閘極形成於所述多條字元線和所述頂部選擇閘極之間，被所述一個或複數個第二電介質溝槽分隔成複數個虛置子頂部選擇閘極，並由所述複數個絕緣層與所述多條字元線和所述頂部選擇閘極分隔開。
根據本公開的一方面，提供了一種用於製造記憶體元件的方法。在公開的方法中，在基底上方形成底部選擇閘極(底部選擇閘極)層，在底部選擇閘極層上方形成一個或複數個虛置底部選擇閘極層，並在基底、底部選擇閘極層和一個或複數個虛置底部選擇閘極層之間設置複數個第一絕緣層。接下來，形成一個或複數個第一電介質溝槽。該一個或複數個第一電介質溝槽穿過底部選擇閘極層、一個或複數個虛置底部選擇閘極層和複數個第一絕緣層，並沿基底的長度方向延伸到基底中。該底部選擇閘極層被一個或複數個第一電介質溝槽分隔成多個子底部選擇閘極層，該一個或複數個虛置底部選擇閘極層被一個或複數個第一電介質溝槽分隔成複數個虛置子底部選擇閘極層。
在公開的方法中，在虛置底部選擇閘極層上方依次形成複數個字元線層，在複數個字元線層上方形成一個或複數個虛置頂部選擇閘極(頂部選擇閘極)層，在虛置底部選擇閘極層上方形成頂部選擇閘極層，並在虛置底部選擇閘極層、複數個字元線層、一個或複數個虛置頂部選擇閘極層和頂部選擇閘極層之間設置複數個第二絕緣層。接下來，形成一個或複數個第二電介質溝槽。第二電介質溝槽在基底的長度方向上延伸，並穿過一個或複數個虛置頂部選擇閘極層、頂部選擇閘極層和複數個第二絕緣層的將最上方字元線層、一個或複數個虛置頂部選擇閘極層和頂部選擇閘極層彼此分隔開的一部分。第一電介質溝槽和第二電介質溝槽在基底10的寬度方向上彼此對準，並由複數個字元線層分隔開。該頂部選擇閘極層被一個或複數個第二電介質溝槽分隔成多個子頂部選擇閘極層，該一個或複數個虛置頂部選擇閘極層被一個或複數個第二電介質溝槽分隔成複數個虛置子頂部選擇閘極層。
根據本公開的又一方面，提供了一種用於抹除3D-NAND記憶體元件的方法。該3D-NAND記憶體元件形成於基底上方並包括複數個垂直NAND串，其中所述複數個垂直NAND串的第一塊連接到第一底部選擇閘極(底部選擇閘極)，所述複數個垂直NAND串的第二塊連接到第二底部選擇閘極，所述第一底部選擇閘極和所述第二底部選擇閘極由電介質溝槽分隔，所述垂直NAND串的第一塊和第二塊二者都連接到多條共用字元線。在公開的方法中，該基底被設置到第一電壓，第一底部選擇閘極被設置到低於第一電壓的第二電壓，第二底部選擇閘極被設置到高於第二電壓的第三電壓，且一條或多條字元線被設置到等於零的第四電壓。
在一些實施例中，通過向第一底部選擇閘極施加第二電壓來抹除複數個垂直NAND串的第一塊，通過向第二底部選擇閘極施加第三電壓不抹除複數個垂直NAND串的第二塊。
下文的不同實施例或示例，用於實施所提供主題的不同特徵。下文描述了部件和佈置的具體示例以簡化本公開。這些當然僅僅是示例而並非意在加以限制。例如，以下描述中在第二特徵上方或上形成第一特徵可以包括這樣的實施例：其中，第一特徵和第二特徵被形成為可以直接接觸的特徵，還可以包括這樣的實施例：其中，可以在第一特徵和第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸。此外，本公開可以在各個示例中重複圖示標記和/或字母。這種重複的目的在於簡化和清晰，並非自身指明所述各實施例和/或配置之間的關係。
此外，空間相關術語，諸如「在…之下」、「在…下方」、「下」、「在…上方」、「上」等等可以在本文中用於描述的方便以描述一個元件或特徵與另外一個或複數個元件或一個或複數個特徵的關係，如在圖示中繪示出的。空間相對術語旨在涵蓋除了在圖示所示擺向之外的設備使用或操作過程中的不同的擺向。設備可呈現其他的擺向（旋轉90度或處於其他的擺向），並且本文中使用的空間相對描述詞可以類似被相應地解釋。
第1A圖為3D-NAND記憶體元件100的截面圖，第1B圖為3D-NAND記憶體元件100的俯視圖，其中第1A圖中3D-NAND記憶體元件100的截面圖是從第1B圖中沿基底的Z方向（即，高度方向）的剖線A-A’獲得的。第1B圖中的虛線表示透視圖。
如第1A圖中所示，記憶體元件100可以具有由矽製成的基底10，形成於基底10頂部上的高壓P型井(HVPW)14，以及設置於HVPW下方的深N型井12。高壓P型井14從基底10的頂表面延伸並根據設計要求進入基底中，深度從0.5μm到5μm。高壓P型井14可以具有頂部和底部。高壓P型井14的頂部（未繪示出）與基底10的頂表面平齊，並利用硼以10e11cm-3 到10e14cm-3 的摻質濃度摻雜。高壓P型井14的頂部會形成陣列（即，記憶體單元區）P井。陣列P井也稱為「有源凹槽（tub）」，因為在抹除記憶體元件或對記憶體元件進行程式化期間，會向凹槽施加電壓。頂部還可以被配置，以將雙極性接面電晶體(BJT)元件設置在控制電路佔據的周邊中。高壓P型井14的底部（未繪示出）形成於頂部下方，並利用磷以10e11cm-3 到10e14cm-3 的摻質濃度摻雜。底部設置有助於將陣列P井（即，頂部）與周邊P井隔離的深「N凹槽」。底部還可以在周邊中設置BJT元件。
第1A圖中所示的深N型井12可以通過高能佈植，利用磷，以10e11 cm-3 到10e14 cm-3 的摻質濃度摻雜。深N型井12形成於高壓P型井14下方，並根據設計要求延伸到基底中，深度從0.1μm到1μm。在一些實施例中，深N型井12可以圍繞高壓P型井14，以將高壓P型井14與相鄰部件隔離。
仍然參考第1A圖，記憶體元件100還可以具有在高壓P型井14中形成的一個或複數個P+區24a和24b。P+區從基底10的頂表面延伸並進入基底中，深度從0.01μm到0.2μm。可以利用硼，以10e14 cm-3 到10e18 cm-3 的摻質濃度對P+區摻雜。在後續製造步驟中，可以在每個P+區上方形成相應陣列接觸部，P+區被用於降低陣列接觸部和HVPW之間的電阻。
類似地，可以在基底10中形成一個或複數個N+區18和22。N+區18、22從基底的頂表面延伸，並延伸進入基底中，深度從0.01μm到0.2μm之間。可以利用磷，以10e14 cm-3 到10e18 cm-3 的摻質濃度對N+區摻雜。在N+區上方，在接下來的製造步驟中，可以形成一個或複數個基底接觸部（未繪示出），且N+區被用於降低基底接觸部和基底之間的電阻。
記憶體元件100還可以包括一個或複數個高壓N型井(HVNW)。每個N+區都可以被相應的高壓N型井(HVNW)圍繞。例如，N+區22被HVNW 20圍繞，N+區18被HVNW 16圍繞。可以利用磷，以10e11cm-3 到10e14cm-3 的摻質濃度對基底摻雜，從而形成HVNW。HVNW從基底的頂表面延伸並延伸進入基底10中，深度從0.1μm到1μm。HVNW被配置為將N+區與相鄰部件隔離。
仍然參考第1A圖，在基底上方依次設置底部選擇閘極(Bottom Select Gate, BSG)62p、一個或複數個虛置底部選擇閘極（或底部虛置字元線，例如62n-62o）、多條字元線（例如，62d-62m）、一個或複數個虛置頂部選擇閘極(Dummy Top Select Gate)（或稱頂部虛置字元線，例如62b-62c）和頂部選擇閘極 62a。此外，在基底10、底部選擇閘極、虛置底部選擇閘極、字元線、虛置頂部選擇閘極和頂部選擇閘極之間設置複數個絕緣層，例如17個絕緣層60a-60q，以將基底10、底部選擇閘極、虛置底部選擇閘極、字元線、虛置頂部選擇閘極和頂部選擇閘極彼此分隔開。
在一些實施例中，在基底10上方以階梯配置交替堆疊絕緣層60、底部選擇閘極、虛置底部選擇閘極、字元線、虛置頂部選擇閘極和頂部選擇閘極，其中頂部選擇閘極 62a和最上絕緣層60具有最小長度，底部選擇閘極 62p和最下絕緣層60q具有最長長度。
應當理解，第1A圖僅僅是示範性3D-NAND記憶體元件100，3D-NAND記憶體元件100可以包括任意數量的底部選擇閘極、虛置底部選擇閘極、字元線、虛置頂部選擇閘極和頂部選擇閘極。例如，3D-NAND記憶體元件100可以具有三個底部選擇閘極、三個頂部選擇閘極和64條字元線。
在一些實施例中（即，後閘極形成技術），首先使用犧牲層（即，SiN）形成第1A圖中所示的底部選擇閘極62p、虛置底部選擇閘極62n-62o、字元線62d-62m、虛置頂部選擇閘極62b-62c和頂部選擇閘極 62a。可以去除犧牲層並利用高介電常數層、膠層和一個或複數個金屬層替代犧牲層。高介電常數層可以由氧化鋁(Al2 O3 )和/或氧化鉿(HfO2 )和/或氧化鉭(Ta2 O5 )和/或high K（高介電常數）的某種物質製成。金屬層可以由例如，鎢(W)、鈷(Co)製成。根據產品規範、元件操作、製造能力等的要求，字元線的厚度可以在10nm到100nm的範圍中。在第1A圖的實施例中，絕緣層60可以由厚度從5nm到50nm的SiO2 製成。
仍然參考第1A圖，在一個或複數個底部選擇閘極（例如，62p）和一個或複數個虛置底部選擇閘極（例如，62n-62o）中形成一個或複數個第一電介質溝槽（或第一溝槽），例如，兩個第一溝槽26、28。第一溝槽26、28沿著基底10的X方向（即，長度方向）延伸，以將底部選擇閘極 62p和虛置底部選擇閘極 62n-62o層分隔成多個子底部選擇閘極和子虛置底部選擇閘極，或例如複數個單元串。例如，第1A圖所示的實施例中包括三個子底部選擇閘極62p-1、62p-2和62p-3。此外，在一個或複數個頂部選擇閘極（例如，62a）和一個或複數個虛置頂部選擇閘極（例如，62b-62c）中形成第1A圖中所示的一個或複數個第二電介質溝槽（或第二溝槽），例如兩個第二溝槽56、58。第二溝槽也沿著基底10的X方向（即，長度方向）延伸，以將頂部選擇閘極62a和虛置頂部選擇閘極62b-62c分隔成多個子頂部選擇閘極和子虛置頂部選擇閘極。例如，第1A圖中繪示出了子頂部選擇閘極62a-1、兩個子虛置頂部選擇閘極62b-1和62c-1。在一些實施例中，第一溝槽和第二溝槽在基底10的Y方向（即，寬度方向，俯視圖）上彼此光學對準，並由多條字元線62d-62m分隔開。在一些實施例中，第一和第二溝槽可以具有50nm到150nm的特徵尺寸(CD)，並利用SiO2 、SiON、SiOCN或其他適當的電介質材料填充。在一些實施例中，第一溝槽26、28能夠延伸到高壓P型井14中，深度介於10nm和100nm之間。
通過向記憶體元件100中引入第一溝槽和第二溝槽，將底部選擇閘極和頂部選擇閘極分隔成多個子底部選擇閘極和子頂部選擇閘極。子底部選擇閘極和子頂部選擇閘極可以將記憶體元件100分成多個子區塊，或者例如複數個記憶體單元串。每個子區塊都具有相應的子底部選擇閘極和相應的子頂部選擇閘極。可以通過控制相應的子底部選擇閘極和相應的子頂部選擇閘極單獨操作每個子區塊。對應地，公開的3D-NAND記憶體元件100可以精確控制期望子區塊/陣列區，從而有效地減少程式化設計時間、讀取時間、抹除時間和資料傳輸時間，並顯著改善資料存儲效率。
仍然參考第1A圖，一個或複數個共用源極區(Common Source Region, CSR)，例如一個共用源極區52，形成於基底上方，並在基底的X方向（長度方向）上延伸。共用源極區52通過底部選擇閘極62p、虛置底部選擇閘極62n-62o、多條字元線62d-62m、虛置頂部選擇閘極62b-62c、頂部選擇閘極62a和複數個絕緣層60，並經由摻雜區54與基底10電耦合。共用源極區52、第一溝槽26、28，以及第二溝槽56、58在基底10的X方向（長度方向）上彼此平行地延伸。共用源極區52可以具有與摻雜區54電耦合的側部和底部。沿側部並與字元線62d-62m和絕緣層60直接接觸地形成電介質間隔體68。沿著電介質間隔體68並在摻雜區54上方形成導電層70。共用源極區52還包括沿著電介質間隔體68並在導電層70上方形成的頂部接觸部64。摻雜區54可以是透過一個或複數個離子佈植製程摻雜而成的N型摻雜區。在第1A圖的實施例中，電介質間隔體68由SiO2 製成，導電層70由多晶矽製成，頂部接觸部64由鎢製成。
在一些實施例中，共用源極區52可呈連續分佈，以沿基底的X方向（長度方向）延伸。在一些實施例中，共用源極區52可以被分隔成兩個或更多子共用源極區。子共用源極區在基底的X方向上彼此對準。
在3D-NAND記憶體元件100中，在基底10上方沿基底的Z方向（或高度方向）形成複數個通道結構。如第1A圖所示，包括五個通道結構30、32、34、36和38。每個通道結構都穿過底部選擇閘極、虛置底部選擇閘極、字元線、虛置頂部選擇閘極、頂部選擇閘極和絕緣層，並經由延伸到基底中的相應底部通道接觸部與基底電耦合。例如，通道結構30經由第1C圖中所示的底部通道接觸部202與基底電耦合。此外，每個通道結構還包括通道層206、穿隧層208、電荷捕捉層210和位能屏障層212，第1C圖和第1D圖中詳細繪示出了這些層。
記憶體元件100還可以包括沿基底的Z方向（高度方向）延伸的複數個虛置通道結構。例如，記憶體元件100中包括六個虛置通道結構40、42、44、46、48和50。在一些實施例中，可以將記憶體元件100分成三個區域：兩個階梯區域100A和100C以及核心區域100B。如圖所示，階梯區域100A和100C可以佈置於記憶體元件100的中央核心區域100B的單側或兩側上。階梯區域100A和100C不包括任何通道結構，核心區域100B包括複數個通道結構。在一些實施例中，虛置通道結構僅形成於階梯區域100A和100C中，並穿過底部選擇閘極、虛置底部選擇閘極、字元線和絕緣層，以延伸到基底中。在其他實施例中，虛置通道結構可以形成於階梯區域100A和100C和核心區域100B兩者中。在虛置通道結構形成於核心區域100B中時，虛置通道結構穿過頂部選擇閘極、虛置頂部選擇閘極、字元線、虛置底部選擇電晶體和底部選擇閘極並延伸到基底中。虛置通道結構充當保持部件，以在去除犧牲字元線時支撐階梯區域和/或核心區域。在第1A圖的實施例中，虛置通道結構由SiO2 製成。
第1B圖是根據本公開一些實施例的3D NAND記憶體元件100的俯視圖。如第1B圖中所示，記憶體元件100可以具有沿基底10的X方向（長度方向）延伸的三個共用源極區52a-52c。共用源極區52b、52c設置於具有連續配置的記憶體元件100的兩個邊界處。共用源極區52b、52c能夠充當針對記憶體元件100的共用源極區，並進一步將記憶體元件100與相鄰部件隔離。在一些實施例中，記憶體元件100是3D-NAND晶片（未繪示出）的記憶體單元塊之一。共用源極區52b和52c相應地將記憶體元件100（或稱記憶體單元塊）與3D-NAND晶片的相鄰記憶體單元塊隔離開。共用源極區52a設置於記憶體元件100的中間位置處。共用源極區52a被一個或複數個「H切口」分隔成兩個或更多子共用源極區。如第1B圖中所示，共用源極區52a被H切口72分隔成兩個子共用源極區52a-1、52a-2。
仍然參考第1B圖，第一溝槽26、28以及第二溝槽56、58在基底10的Y方向（寬度方向）上彼此任選地對準。第一溝槽和第二溝槽設置於兩個相鄰的共用源極區之間。例如，第一溝槽26和第二溝槽56對準並設置於共用源極區52a和共用源極區52b之間。此外，虛置通道結構40、42、44位於階梯區域100A處，虛置結構46、48、50位於階梯區域100C處。複數個通道結構，例如通道結構30、32設置於核心區域100B中。
通過設置第一/第二溝槽，3D-NAND記憶體元件100（或記憶體單元塊）可以被分成多個子區塊。例如，第1B圖中形成三個子區塊SUB-BLK1至SUB-BLK3。每個子區塊都可以具有相應的子底部選擇閘極和相應的子頂部選擇閘極。通過由第一溝槽將底部選擇閘極62p分隔成三個子底部選擇閘極（即，62p-1、62p-2、62p-3）來形成子底部選擇閘極，通過由第二溝槽將頂部選擇閘極62a分隔成三個子頂部選擇閘極來形成子頂部選擇閘極。應當注意的是，子區塊SUB-BLK2可以具有通過H切口72而彼此電連接的兩個部分子區塊SUB-BLK2_1、SUB-BLK2_2。因此，子區塊SUB-BLK2可以具有比子區塊SUB-BLK1和子區塊SUB-BLK3更大的尺寸。如果不設置第一/第二溝槽，記憶體元件100（或記憶體單元塊）具有共用的底部選擇閘極，例如62p，和共用的頂部選擇閘極，例如62a。
應當理解，第1B圖僅僅是示範性3D NAND記憶體元件100，3D-NAND記憶體元件100可以包括兩個相鄰共用源極區之間任意數量的第一溝槽或第二溝槽。例如，兩個或更多第一溝槽或兩個或更多第二溝槽可以設置於兩個相鄰共用源極區之間。3D-NAND記憶體元件100還可以包括任意數量的共用源極區。
第1C-1圖是3D-NAND記憶體元件100中通道結構30的第一截面圖，第1D-1圖是通道結構30的第一俯視圖，其中第1C-1圖的截面圖是從第1D-1圖中沿基底Z方向（高度方向）的剖線B-B’獲得的。第1C-2圖是通道結構30的第二截面圖，第1D-2圖是第二俯視圖，其中第1C-2圖的截面圖是從第1D-2圖中沿基底Z方向（高度方向）的剖線C-C’獲得的。
如第1C-1圖/第1D-1圖所示，通道結構30可以具有帶側壁和底部區域的圓柱形狀。當然，也可能是其他形狀。通道結構30沿垂直於基底10的Z方向形成，並經由位於通道結構底部區域的底部通道接觸部202與基底10電耦合。通道結構30還包括通道層206、穿隧層208、電荷捕捉層210和位能屏障層(energy barrier layer)212。沿通道結構30的側壁並在底部通道接觸部202的上方形成位能屏障層212。位能屏障層212與字元線62d-62m和絕緣層60直接接觸。沿位能屏障層212並在底部通道接觸部202上方形成電荷捕捉層210，沿電荷捕捉層210並在底部通道接觸部202上方形成穿隧層208。通道層206具有沿穿隧層208形成的側部，並具有通過位於底部通道接觸部202上方的穿隧層208、電荷捕捉層210和位能屏障層212的底部延伸的T形底部。通道層206的T形底部進一步位於底部通道接觸202上方，並直接接觸底部通道接觸部202。此外，穿隧層208、電荷捕捉層210和位能屏障層212能夠形成通道結構30中的「L腳」配置。L腳配置可以包括沿通道結構側壁形成的側部以及在底部通道接觸部202上方的底部。
通道結構30還可以具有沿通道層206形成以填充通道結構30的通道絕緣層204。通道絕緣層204可以具有通過通道層206、穿隧層208、電荷捕捉層210和位能屏障層212的底部延伸，並落在通道層206上的T形底部。在一些實施例中，通道絕緣層204可以包括位於通道絕緣層204的中間位置的孔隙。通道結構30還可以包括沿通道絕緣層204形成並直接接觸通道層206的頂部通道接觸部214。頂部通道接觸部214位於頂部選擇閘極 62a上方，以防止頂部通道接觸部214和頂部選擇閘極62a之間的任何電氣干擾。在通道結構30中，在底部選擇閘極62p和底部通道接觸部202之間進一步形成閘極電介質層216。閘極電介質層216可以位於絕緣層60p和60q之間，並具有環形形狀，以圍繞底部通道接觸部202。
在第1C-1圖/第1D-1圖的實施例中，位能屏障層212由SiO2 製成。在另一個實施例中，位能屏障層212可以包括複數個層，例如SiO2 和Al2 O3 。在第1C-1圖/第1D-1圖的實施例中，電荷捕捉層210由SiN製成。在另一個實施例中，電荷捕捉層210可以包括多層配置，例如SiN/SiON/SiN多層配置。在一些實施例中，穿隧層208可以包括多層配置，例如SiO/SiON/SiO多層配置。在第1C-1圖/第1D-1圖的實施例中，通道層206由多晶矽經由爐低壓化學氣相沉積(CVD)製程製成。通道絕緣層204可以由SiO2 製成，頂部和底部通道接觸部可以由多晶矽製成。
如第1C-1圖/第1D-1圖所示，通道結構30可以具有圓柱形狀。不過，本公開不限於此，該通道結構30可以形成為其他形狀，例如正方柱形、橢圓柱形或任何其他適當形狀。
第1C-2圖/第1D-2圖提供了另一種配置，以在通道結構30中設置頂部通道接觸部214。如第1C-2圖/第1D-2圖所示，沿絕緣層60a並在通道層206、穿隧層208、電荷捕捉層210、位能屏障層212和通道絕緣層204上方形成頂部通道接觸部214。頂部通道接觸部214的底表面直接接觸通道層206的頂表面。與第1C-1圖/第1D-1圖中的頂部通道接觸部214相比，第1C-2圖/第1D-2圖中的頂部通道接觸部214具有更大尺寸，這進而提供了更大的製程窗口，以在頂部通道接觸部上方設置接下來形成的通孔。
第1E圖是根據本公開示範性實施例的3D NAND記憶體元件的等效電路圖。如第1E圖中所示，該電路圖包括記憶體單元塊200(或稱記憶體單元陣列)。記憶體單元塊200可以包括複數個垂直NAND記憶體單元串ST0-ST17。記憶體單元串中的每個可以具有一個或複數個底部選擇電晶體(BST)、一個或複數個虛置底部選擇電晶體(DUMBST)、複數個記憶體單元(MC)、一個或複數個虛置頂部選擇電晶體(DUMTST)和一個或複數個頂部選擇電晶體（TST）。例如，記憶體單元串ST0可以具有底部選擇電晶體BST、兩個虛置底部選擇電晶體（DUMBST0和DUMBSTn）、64個記憶體單元MC0-MC63、兩個虛置頂部選擇電晶體（DUMTST0和DUMTSTn）以及兩個頂部選擇電晶體（TST0和TSTn）。每個記憶體單元串的頂端可以是連接到位元線(BL)的汲極區，每個記憶體單元串的底端可以是連接到共用源極線(Common Source Line)的源極區。例如，記憶體單元串ST0通過頂部選擇電晶體TSTn的汲極區連接到位元線BL1，並通過底部選擇電晶體BST的源極區連接到共用源極線。
記憶體單元塊200可以被第1A圖中所示的第一和第二溝槽分成六個子區塊，從子區塊SUB-BLK0到子區塊SUB-BLK5。每個子區塊都可以具有相應的記憶體單元串組。例如，子區塊SUB-BLK0可以包括一組記憶體單元串ST0、ST6、ST12，子區塊SUB-BLK1可以包括另一組記憶體單元串ST1、ST7、ST13。
在相關的記憶體單元塊中，例如第3B圖中所示的記憶體單元塊400中，每個記憶體單元串的底部選擇閘極(BSG)彼此連接並共用。類似地，每個記憶體單元串的虛置底部選擇閘極也彼此連接並共用。在記憶體單元塊200中，可以由第一溝槽，例如第1A圖中所示的第一溝槽26、28，將底部選擇閘極底部選擇閘極和虛置底部選擇閘極（例如，DUMBSG0和DUMBSGn）分隔成多個子底部選擇閘極和子虛置底部選擇閘極。例如，底部選擇閘極可以由第一溝槽分隔成多個子底部選擇閘極，從底部選擇閘極BSG0到底部選擇閘極BSG5。此外，可以由第二溝槽，例如第1A圖中所示的第二溝槽56、58，將頂部選擇閘極TSG（例如，TSG0和TSGn）和虛置頂部選擇閘極DUMTSG（例如，DUMTSG0和DUMTSGn）分隔成多個子頂部選擇閘極和子虛置頂部選擇閘極。例如，頂部選擇閘極TSG0可以由第二溝槽分隔成多個子頂部選擇閘極，從頂部選擇閘極TSG0-0到頂部選擇閘極TSG0-5。
因此，每個子區塊中的底部選擇電晶體、虛置底部選擇電晶體、虛置頂部選擇電晶體和頂部選擇電晶體可以具有相應的控制閘極，它們分別是子底部選擇閘極、子虛置底部選擇閘極、子虛置頂部選擇閘極和子頂部選擇閘極。例如，在子區塊SUB-BLK0中，記憶體單元串ST0、ST6、ST12的底部選擇電晶體具有BSG0的個體控制閘極，其由第一溝槽形成，以分隔控制閘極底部選擇閘極，記憶體單元串ST0、ST6、ST12的頂部選擇電晶體TST0具有由第二溝槽形成的頂部選擇閘極TSG0-0的個體控制閘極，以分隔控制閘極頂部選擇閘極。類似地，在子區塊SUB-BLK1中，選擇電晶體ST1、ST7、ST13的底部選擇電晶體BST具有底部選擇閘極BSG1的控制閘極，選擇電晶體ST1、ST7、ST13的頂部選擇電晶體TST0具有頂部選擇閘極TSG0-1的控制閘極。如果不設置第一/第二溝槽，記憶體單元塊200具有共用底部選擇閘極、虛置底部選擇閘極、虛置頂部選擇閘極和頂部選擇閘極。第3A圖和第3B圖中繪示出了示範性共用底部選擇閘極，其中每個記憶體單元串的底部選擇閘極都彼此連接並共用。
通過引入這樣被劃分的底部選擇閘極結構，公開的3D-NAND記憶體元件可以有效地減小寄生電容以及底部選擇閘極和相鄰電介質層之間的耦合效應，並顯著改善底部選擇電晶體(BST)的Vt 性能。此外，被劃分的底部選擇閘極結構允許抹除特定子區塊而非整個記憶體單元塊200。因此，可以顯著減少抹除時間和資料傳輸時間，還可以改善資料存儲效率。此外，被劃分的頂部選擇閘極結構允許讀取/程式化設計特定子區塊而非整個記憶體單元塊200，這又減少了讀取/程式化設計時間，並改善了資料傳輸/存儲效率。
在記憶體單元塊200中，子區塊可以共用一條或多條字元線。例如，如第1E圖所示，六個子區塊中的18個記憶體單元MCn被彼此連接，並具有共用/共享字元線WLn。類似地，所有六個子區塊中的其他記憶體單元MC也可以具有共用/共享字元線。
每個子區塊可以具有一個或複數個位元線連接。例如，在子區塊SUB-BLK0中，記憶體單元串ST0連接到位元線BL1，記憶體單元串ST6連接到位元線BL2，記憶體單元串ST12連接到位元線BLn。在公開的記憶體單元塊200中，所有18個記憶體單元串連接到同一共用源極線（或共用源極區）。
仍然參考第1E圖，每個記憶體單元串都可以由穿過子頂部選擇閘極、子虛置頂部選擇閘極、字元線、子虛置底部選擇閘極和子底部選擇閘極並電耦合至基底/同一共用源極區（即，共用源極線）的一個或多個子底部選擇閘極、一個或多個子虛置底部選擇閘極、多條字元線、一個或多個子虛置頂部選擇閘極、一個或多個子頂部選擇閘極和通道結構構成。例如，記憶體單元串ST0可以由通道結構30、子底部選擇閘極62p-1（即，第1E圖中的底部選擇閘極BSG0）、兩個子虛置底部選擇閘極62n-1、62o-1、字元線62d-62m、兩個子虛置頂部選擇閘極62b-1、62c-1和子頂部選擇閘極62a-1（即，第1E圖中的頂部選擇閘極TSG0-1）構成，在第1A圖中繪示出了這種情況。應該指出的是，第1A圖中未繪示出頂部選擇閘極TSGn。因此，記憶體單元串ST0的底部選擇電晶體(BST)可以由通道結構30和子底部選擇閘極62p-1構成。記憶體單元，例如記憶體單元MC63可以由通道結構30和字元線62d構成。頂部選擇電晶體TST0可以由通道結構30和子頂部選擇閘極62a-1形成。虛置頂部選擇電晶體DUMTST0可以由通道結構30和子虛置頂部選擇閘極62c-1形成。第1E圖中所示的共用源極線(Common Source Line, 共用源極線)可以是第1A圖中所示的共用源極區52。
第2圖是根據本公開示範性實施例的3D NAND記憶體元件的示意透視圖。如第2圖所示，在階梯區域中設置複數個虛置通道結構，例如虛置通道結構40、42、44、46、48和50。在核心區域中設置複數個通道結構，例如通道結構30和38。兩個第一溝槽26、28和兩個第二溝槽56、58沿X方向形成，在Y方向上對準，並由多條字元線62d-62m彼此間隔開。第一溝槽將底部選擇閘極62p、虛置底部選擇閘極62n、62o分別分隔成多個子底部選擇閘極和多個子虛置底部選擇閘極。例如，第2圖所示的實施例包括三個子底部選擇閘極62p-1、62p-2和62p-3。類似地，第二溝槽將頂部選擇閘極 62a、虛置頂部選擇閘極（62b和62c）分別分隔成多個子頂部選擇閘極和多個子虛置頂部選擇閘極。複數個絕緣層60a-60q形成於基底、底部選擇閘極、虛置底部選擇閘極、字元線、虛置頂部選擇閘極和頂部選擇閘極之間。共用源極區52沿X方向形成並與第一和第二溝槽平行設置。共用源極區52穿過頂部選擇閘極、虛置頂部選擇閘極、字元線、虛置底部選擇閘極和底部選擇閘極，並延伸到基底10中。共用源極區52由H切口72分隔成兩個子共用源極區。
第3A圖是沿基底的Z方向（高度方向）獲得的相關3D NAND記憶體元件300的截面圖。與記憶體元件100相比，相關記憶體元件300不包括第一溝槽，例如第1A圖中所示的第一溝槽26、28。
第3B圖示出了相關3D NAND記憶體元件300的等效電路圖。如第3B圖中所示，該電路圖包括記憶體單元塊或記憶體單元陣列400。記憶體單元塊400可以包括由諸如第3A圖中的第二溝槽56和58分成的六個子區塊，從子區塊SUB-BLK0到子區塊SUB-BLK5。類似記憶體元件100，可以由第二溝槽將頂部選擇閘極（例如，頂部選擇閘極TSG0、TSGn）和虛置頂部選擇閘極（例如，虛置頂部選擇閘極DUMTSG0、DUMTSGn）分隔成多個子頂部選擇閘極和子虛置頂部選擇閘極。例如，頂部選擇閘極TSG0可以由第二溝槽分隔成多個子頂部選擇閘極，從頂部選擇閘極TSG0-0到頂部選擇閘極TSG0-5。因此，每個子區塊能夠具有相應的子頂部選擇閘極和相應的子虛置頂部選擇閘極。例如，子區塊SUB-BLK0可以具有子頂部選擇閘極TSG0-0，子區塊SUB-BLK1可以具有子頂部選擇閘極TSG0-1。相關記憶體元件300和公開的記憶體元件100之間的差異在於，在相關記憶體元件300中，每個子區塊中的底部選擇閘極或虛置底部選擇閘極（例如，虛置底部選擇閘極DUMBSG0和虛置底部選擇閘極DUMBSGn）都彼此連接並共用。
第4A圖是根據本公開示範性實施例，用於抹除相關3D NAND記憶體元件300的操作參數的示意圖。第4B圖是根據本公開示範性實施例，用於抹除3D-NAND記憶體元件100的另一操作參數的示意圖。
如第4A圖所示，在抹除相關3D-NAND記憶體元件300期間，控制記憶體單元(MC)的字元線被設置成等於零伏(V)的操作電壓。施加到HVPW（例如第3A圖中的HVPW）的輸入電壓可以被設置成第一操作電壓V1。第一操作電壓V1可以為正，並具有18V和22V之間的電壓。特定子區塊，例如第3B圖中的子區塊SUB-BLK0的選定底部選擇閘極的輸入電壓可以被設置成第二操作電壓V2，其可以低於第一操作電壓，但仍然為正。例如，第二操作電壓V2可以在零伏到13V的範圍中。此外，特定子區塊中的虛置底部選擇閘極可以被設置成0.5V-2V的開關電壓（第4A圖中未繪示出），其低於第二操作電壓V2。在一些實施例中，可以將特定子區塊中的選定底部選擇閘極和選定虛置底部選擇閘極設置成浮置的。
可以基於第1C圖和第1D圖中所示的通道結構30和第1E圖和第3B圖中所示的記憶體單元串ST0/子區塊SUB-BLK0描述詳細抹除過程。應當再次提出，記憶體單元串ST0可以由第1C圖和第1D圖中所示的通道結構30和周圍的底部選擇閘極、虛置底部選擇閘極、字元線、虛置頂部選擇閘極和頂部選擇閘極構成。
如第1C圖和第1D圖中所示，在向高壓P型井14施加第一操作電壓時，第一操作電壓V1經由底部通道接觸部202電耦合至通道層206。因為字元線62d-62m全被設置為等於零伏的操作電壓，所以通道層206相對于字元線形成較高電位。所形成的高電位會將捕捉層210中捕獲的電子吸引回通道層206。此外，電洞可以被第一操作電壓V1從高壓P型井14/共用源極區52注入通道層中。被注入的電洞可以維持通道層中的正電位，並進一步與通道層206中吸引的電子復合。在完成電子-電洞復合時，記憶體單元串ST0被抹除。相應地，輸入電壓V1、V2被設置成零伏。
在抹除操作期間，選定的底部選擇閘極被設置成浮置，或設置成第二操作電壓V2，其允許選定的底部選擇閘極保持在比施加到高壓P型井14的第一電壓V1相對更低的正電壓。這樣的較低電壓可以減小橫跨閘極電介質（例如，第1C圖中所示的閘極電介質層216）的電場，減小的電場又可以防止閘極電介質層被擊穿。在一些實施例中，施加到選定底部選擇閘極的第二電壓V2可以進一步幫助通過閘極誘發的汲極漏電流(GIDL)效應產生電洞，並改善電洞從基底流動到通道層206的頂部（例如，接近頂部選擇閘極的位置）。
在一些實施例中，虛置底部選擇閘極被設置成浮置或設置成開關電壓（未繪示出）。可以在從底部選擇閘極62p朝向字元線62m的方向上逐漸減小所施加的開關電壓。虛置底部選擇閘極上的電壓在從底部選擇閘極朝向字元線的方向上逐漸減小，可以減小底部選擇閘極（設置於高電壓）和字元線（設置於低電壓，例如零）之間的電場，因此減少底部選擇閘極和字元線之間的載子產生，並消除抹除干擾。
由於相關記憶體元件300具有共用或共享底部選擇閘極，在抹除操作期間，向記憶體單元串ST0/子區塊SUB-BLK0的底部選擇閘極施加第二電壓V2時，也可以由第二操作電壓V2影響並導通17個記憶體單元串ST1-ST17中剩餘記憶體單元串中的底部選擇電晶體(BST)。相應地，抹除操作可以發生於所有六個子區塊中。在3D-NAND記憶體元件轉移到具有更大區塊大小的更高容量時，共用/共享底部選擇閘極會誘發更長的抹除時間、更久的資料傳輸時間和更低的存儲效率。
第4B圖是用於抹除3D-NAND記憶體元件100的另一操作參數的示意圖。如第1E圖中所示，第1E圖中所示的每個子區塊可以具有透過設置第一溝槽，以分隔底部選擇閘極，而形成相應的子底部選擇閘極。在開始抹除操作時，可以向選定子區塊的相應子底部選擇閘極施加第二電壓V2。例如，如果選擇子區塊SUB-BLK0，則可以向對應的子底部選擇閘極BSG0施加第二電壓V2。此外，可以向未選定子區塊的相應子底部選擇閘極施加第三電壓V3。例如，如果未選擇子區塊SUB-BLK1，可以向對應的子底部選擇閘極BSG1施加第三電壓V3。第三電壓V3可以接近第一電壓V1並高於第二電壓V2。例如，第三電壓V3的範圍可以從18V到25V。相對於第二電壓V2，較高的第三電壓V3可以消除從高壓P型井HVPW/基底產生的電洞，並禁止電洞流入未選定子區塊的通道層中。因此，抹除過程可以僅發生於選定子區塊中，可以顯著減少抹除時間和資料傳輸時間，還可以改善資料存儲效率。
第5A圖到第11D圖是根據本公開示範性實施例，製造3D-NAND記憶體元件100的各中間步驟的截面圖和俯視圖。
第5A圖是沿基底的Z方向（高度方向）獲得的截面圖。如第5A圖所示，基於微影製程和摻雜和/或離子佈植製程，在基底10中形成複數個摻雜區(例如可對應至12、14、16、18、20、22和24)。第5A圖中的摻雜區可以基本類似于上文參考第1A圖所述的摻雜區。為了形成摻雜區，可以在基底上方通過微影製程形成圖案化遮罩。圖案化遮罩暴露出基底的需要摻雜的預期區域。可以應用摻雜製程，例如離子佈植製程、原位摻雜磊晶生長、電漿摻雜製程(Plasma Doping, PLAD)或習知技術中已知的其他方法將適當的摻質轉移到基底10的暴露區域中。可以通過調節摻雜製程的能量、角度和摻質類型來控制摻質濃度、摻雜曲線分佈和摻雜深度。
在基底10上方，可以依次形成底部選擇閘極(BSG)62p、兩個虛置底部選擇閘極62n-62o以及複數個第一絕緣層62n-62q。基底10、底部選擇閘極 62p和虛置底部選擇閘極62n-62o被第一絕緣層60n-60q彼此分隔開。
底部選擇閘極62p和兩個虛置底部選擇閘極62n-62o可以是由SiN製成的犧牲層。可以在將來的製造步驟中去除犧牲層並利用高介電常數層和金屬層替代犧牲層。底部選擇閘極62p和兩個虛置底部選擇閘極62n-62o可以具有10nm到100nm範圍中的厚度。第一絕緣層可以包括SiO、SiCN、SiOCN或其他適當材料。第一絕緣層60n-60q可以具有5nm到50nm的厚度。可以應用任何適當沉積製程以形成底部選擇閘極、虛置底部選擇閘極和第一絕緣層，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、擴散或其任意組合。
仍然參考第5A圖，在基底10上方堆疊底部選擇閘極、虛置底部選擇閘極和第一絕緣層時，可以在底部選擇閘極62p和虛置底部選擇閘極 62n-62o中形成兩個第一溝槽26和28。第一溝槽26和28在基底10的X方向（即，長度方向）上延伸，以將底部選擇閘極62p和虛置底部選擇閘極62n-62o分隔成多個子底部選擇閘極和子虛置底部選擇閘極。例如，第5A圖中包括三個子底部選擇閘極62p-1到62p-3，以及三個子虛置底部選擇閘極62n-1到62n-3。
第一溝槽26、28可以具有50nm到150nm的特徵尺寸(CD)。可以利用SiO2 、SiON、SiOCN或其他適當的電介質材料填充第一溝槽。在一些實施例中，第一溝槽26和28能夠延伸到高壓P型井14中，深度介於10nm和100nm之間。然後，在必要時，可以通過微影製程、後續蝕刻製程、利用電介質材料填充，然後CMP（化學機械拋光），形成第一溝槽。例如，可以通過微影製程在絕緣層60n上方形成圖案化遮罩疊層。可以引入後續蝕刻處理以蝕刻通過絕緣層、底部選擇閘極、虛置底部選擇閘極，並進一步進入高壓P型井14，以形成兩個溝槽開口。然後可以利用電介質材料，例如SiO2 、SiON、SiOCN或其他適當材料，通過應用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、擴散或其任意組合，填充溝槽開口。可以執行表面平面化以去除絕緣層60n上方的任何過剩電介質材料。
第5B圖是沿基底的X方向（長度方向）獲得的截面圖，第5C圖是俯視圖，以示出在形成第一溝槽26、28時的最終結構。如第5B圖中所示，在沿基底10的X方向（長度方向）製作截面圖時，不能觀察到第一溝槽26、28。在第5C圖中，絕緣層60n被繪示為頂表面，兩個第一溝槽26、28沿著基底的長度方向延伸，並進一步將基底10分隔成三個相等的區域。
在第6圖中，在第一絕緣層60n上依次形成多條字元線62d-62m、兩個虛置頂部選擇閘極62b-62c以及頂部選擇閘極62a。還在第一絕緣層60n上方沉積複數個第二絕緣層60a-60m。字元線62d-62m、虛置頂部選擇閘極 62b-62c和頂部選擇閘極 62a被第二絕緣層60a-60m彼此間隔開。字元線62d-62m、虛置頂部選擇閘極62b-62c和頂部選擇閘極62a可以是由SiN製成並具有10nm到100nm範圍中厚度的犧牲層。可以在將來的製造步驟中去除犧牲層並利用高K層和金屬層替代犧牲層。第二絕緣層60a-60m可以具有5nm和50nm之間的厚度，並包括SiO2 、SiCN、SiOCN或其他適當材料。可以應用任何適當沉積製程以形成頂部選擇閘極、虛置頂部選擇閘極和第二絕緣層，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、擴散或其任意組合。
在第7A圖中，形成兩個階梯區域100A和100C。可以在第7B圖至第7F圖中示出的示範性製造步驟中例示兩個階梯區域100A和100C的形成。如第7B圖所示，可以交替形成並設置多條頂部選擇閘極(或稱犧牲字元線)62a-62c和複數個絕緣層60a-60c。可以在絕緣層60a上形成圖案化遮罩疊層702。圖案化遮罩疊層702暴露絕緣層60a的兩個末端部分。遮罩疊層702可以包括非晶碳硬遮罩層、電介質抗反射塗層(DARC)、底部抗反射塗層(BARC)和光阻劑層。在一些其他實施例中，圖案化遮罩疊層702可以僅為用於形成階梯的光阻劑。可以根據任何適當的技術對圖案化遮罩疊層702構圖，例如微影製程（例如，微影或電子束微影），其還可以包括光阻劑塗布（例如，旋塗塗布）、烘烤、遮罩對準、曝光、曝光後烘烤、光阻劑顯影、清洗、乾燥（例如，旋轉乾燥和/或硬烘）等。
在第7C圖中，可以執行第一電漿蝕刻製程以去除絕緣層60a的所暴露的末端部分。第一電漿蝕刻製程還會去除下方頂部選擇閘極(或稱字元線)62a未被遮罩疊層702保護的部分，並通過精確的製程控制停止於絕緣層60b上。在第7D圖中，可以應用修剪(trimming)製程，以從兩個末端去除圖案化遮罩疊層702的部分，以進一步暴露絕緣層60a。絕緣層60a的暴露部分可以是兩個末端部分60a-A和60a-B。此外，絕緣層60b可以具有暴露的末端部分60b-A和60b-B。
在第7E圖中，可以執行第二蝕刻製程。第二蝕刻製程可以從絕緣層60a去除暴露的末端部分60a-A和60a-B。通過蝕刻時間或端點跟蹤(endpoint detection)來精確控制第二蝕刻製程，第二蝕刻製程進一步去除頂部選擇閘極(或視為字元線)62a在末端部分60a-A和60a-B下方的部分，並停止於絕緣層60b上。與此同時，可以同時從絕緣層60b去除暴露的末端部分60b-A和60b-B和頂部選擇閘極(或稱字元線)62b在末端部分60b-A和60b-B下方的部分。在完成第二蝕刻製程時，可以在兩側形成兩個階梯區域。在第7F圖中，可以應用後續電漿灰化，以去除剩餘的圖案化遮罩疊層702。簡而言之，可以在複數個遮罩（如第7B圖-第7F圖中所示）上反覆施行修剪-蝕刻製程，以形成第7A圖中的階梯區域100A、100C。
在第8A圖中，可以在頂部選擇閘極62a和虛置頂部選擇閘極62b-62c中形成兩個第二溝槽56、58。第二溝槽56、58在基底10的X方向（即，長度方向）上延伸，以將頂部選擇閘極62a和虛置頂部選擇閘極62b-62c分別分隔成多個子頂部選擇閘極和多個子虛置頂部選擇閘極。例如，第8A圖中可以包括三個子頂部選擇閘極62a-1、62a-2和62a-3。在一些實施例中，可以在基底的Y方向（寬度方向）上將第二溝槽56和58與第一溝槽26和28對準。
第二溝槽56、58可以具有50nm到150nm的CD，並包括SiO2 、SiON、SiOCN或其他適當的電介質材料。可以通過微影製程和後續蝕刻製程形成第二溝槽。例如，可以基於微影製程在絕緣層60a上方形成圖案化遮罩疊層。引入後續蝕刻處理以蝕刻透過絕緣層60a-60d、頂部選擇閘極62a、虛置底部選擇閘極62b-62c，並停止於字元線62d上，以形成兩個溝槽開口。然後可以利用電介質材料，例如SiO2 、SiON、SiOCN或其他適當材料，通過應用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、擴散或其任意組合，填充溝槽開口。可以執行表面平面化，例如CMP製程，以去除絕緣層60a上方的任何過剩電介質材料。在表面平面化之後，溝槽開口中保留的電介質材料形成第二溝槽。
第8B圖是沿基底的X方向（長度方向）獲得的截面圖，第8C圖是俯視圖，以示出在形成第二溝槽56、58時的最終結構。如第8B圖中所示，在沿基底10的X方向（長度方向）製作截面圖時，無法觀察到第一溝槽和第二溝槽兩者。在第8C圖中，絕緣層60a為頂層。第二溝槽56、58沿基底的長度方向形成，並進一步沿基底10的Y方向（寬度方向）與第一溝槽26、28對準。第一溝槽和第二溝槽一起將基底10分隔成三個區域（或子區塊）。此外，兩個階梯區域100A和100C位於兩側，核心區域100C定位於基底的中央。
第9A圖是沿基底的Z方向（高度方向）上獲得的截面圖，以例示複數個通道結構的形成。為了形成通道結構，可以首先形成複數個通道開口。可以通過微影製程形成圖案化遮罩，接下來通過蝕刻製程轉移遮罩的圖案，從而形成通道開口。形成的通道開口可以穿過頂部選擇閘極、虛置頂部選擇閘極、字元線、虛置底部選擇閘極和底部選擇閘極，並進一步延伸到高壓P型井14中。每個通道開口可以具有側部和底部，以暴露高壓P型井14。在形成通道開口時，可以在通道開口的底部形成複數個底部通道接觸部，例如第1C圖中所示的底部通道接觸部202。每個通道開口都可以在底部具有相應的底部接觸部。底部通道接觸部可以從底部選擇閘極62p突出，每個底部通道接觸部的頂表面可以位於底部選擇閘極62p和虛置底部選擇閘極62o之間。
仍然參考第9A圖，一旦形成了底部通道接觸部，就可以沿著通道開口的側部並在底部通道接觸部上方依次形成位能屏障層、電荷捕捉層和穿隧層。可以應用後續非等向性電漿蝕刻去除位能屏障層、電荷捕捉層和穿隧層中設置於底部通道接觸部上方的部分，以形成複數個互連開口。每個互連開口暴露相應的底部通道接觸部。通道層可以接下來沿著通道開口的側部形成，並進一步延伸通過互連開口，以連接底部通道接觸部。
一旦形成了通道層，通道層可以具有沿穿隧層形成的側部，並具有通過位於底部通道接觸部上方的穿隧層、電荷捕捉層和位能屏障層的底部延伸的T形底部。通道層的T形底部直接接觸底部通道接觸部，此特徵可以自第1C圖和第1D圖中看出。此外，穿隧層、電荷捕捉層和位能屏障層能夠形成通道開口中的「L腳」配置。L腳配置可以包括沿通道開口側壁形成的側部以及在底部通道接觸部上方的底部。
在一些實施例中，一旦形成了通道層，可以應用後續退火製程，一方面釋放晶圓應力，另一方面減少缺陷（懸鍵），在一些情況下，退火製程還能將通道層轉變成多晶。在一些實施例中，形成通道結構還包括在通道層上方形成通道絕緣層，以填充通道開口，以及在通道絕緣層上方形成頂部通道接觸部，該頂部通道接觸部直接接觸通道層。可以在第1C圖和第1D圖中看出詳細的通道結構。
第9B圖是俯視圖，以繪示出複數個通道結構的形成。如第9B圖中所示，複數個通道結構可以形成於核心區域100B中並被第二溝槽56、58分隔成3個子區塊。
第10A圖是沿基底的Z方向（高度方向）上獲得的截面圖，以例示複數個虛置通道結構40、42、44、46、48和50的形成。虛置通道結構充當保持部件，以在去除犧牲字元線並利用金屬替代時支撐階梯區域100A、100C和/或核心區域100B。為了形成虛置通道結構，可以首先形成複數個虛置通道開口。可以通過微影製程形成圖案化遮罩，接下來通過蝕刻製程轉移遮罩的圖案，從而形成虛置通道開口。可以在階梯區域中形成虛置通道開口。形成的虛置通道開口可以穿過字元線、虛置底部選擇閘極和底部選擇閘極，並進一步延伸到高壓P型井14中。每個虛置通道開口可以具有側部和底部，以暴露高壓P型井14。在形成虛置通道開口時，可以形成電介質層以填充虛置通道開口。電介質層可以包括SiO2 、SiCN、SiOCN或其他適當材料。可能需要後續的表面平面化，例如CMP製程，以去除絕緣層60a上方的任何過剩電介質層。一旦完成了表面平面化，保留在虛置通道開口中的電介質層形成虛置通道結構。
在一些實施例中，虛置通道結構可以具有50nm和200nm之間的特徵尺寸(CD)。在一些實施例中，虛置通道結構能夠延伸到高壓P型井14中，深度介於10nm和200nm之間。虛置通道結構可以具有圓形形狀。在一些實施例中，虛置通道結構可以具有非圓形形狀，例如膠囊形狀、矩形形狀、弧形形狀、骨頭形狀等。可以通過兩個或更多參數，例如寬度、長度、弧半徑、弧角度等，調節非圓形形狀。此外，在一些實施例中，可以相對於階梯區域中的其他接觸部，以對稱圖案或非對稱圖案佈置非圓形形狀。
在一些實施例中，可以在形成階梯區域之前形成虛置通道結構。在一些實施例中，可以在核心區域中形成虛置通道結構。因此，虛置通道結構可以穿過底部選擇閘極、虛置底部選擇閘極、多條字元線、虛置頂部選擇閘極、頂部選擇閘極和複數個絕緣層，以延伸到基底中。在一些實施例中，可以與通道結構一起形成虛置通道結構，其具有與通道結構類似的結構。例如，虛置結構還可以包括位能屏障層、捕捉層、穿隧層和通道層。
第10B圖是俯視圖，以繪示出複數個虛置通道結構的形成。如第10B圖所示，複數個虛置通道結構可以形成於兩個階梯區域100A、100C中，還可以形成於核心區域100B中（尤其是在核心區域到階梯區域的過渡區處）。
第11A圖是沿基底的Z方向（高度方向）上獲得的截面圖，以例示一個或複數個共用源極區的形成。為了形成通道結構，可以首先形成一個或複數個共用源極開口。可以通過微影製程形成圖案化遮罩，接下來通過蝕刻製程轉移遮罩的圖案，從而形成共用源極開口。形成的共用源極開口可以穿過頂部選擇閘極、虛置頂部選擇閘極、字元線、虛置底部選擇閘極和底部選擇閘極，並進一步延伸到高壓P型井14中。每個共用源極開口可以具有側部和延伸到HVPW中的底部。共用源極開口可以進一步沿基底的X方向（長度方向）延伸，並與第一和第二溝槽平行設置。
第11B圖繪示出了形成共用源極開口的示範性實施例。如第11B圖所示，兩個共用源極開口52b’、52c’形成於具有連續配置的基底的兩個邊界處。共用源極區52a和52c可以依次分別形成於共用源極開口52b’和52c’之內。共用源極開口52a’形成於基底的中間位置處。基於遮罩形成的圖案，共用源極開口52a’可以包括兩個或更多子開口。例如，繪示在第11B圖中的兩個子開口52a-1’和52a-2’。兩個子開口52a-1’和52a-2’之間的空間形成H切口，例如第11B圖中的H切口72。共用源極區52a-1和52a-2可以分別形成於兩個子開口52a-1’和52a-2’之內。
在形成共用源極開口之後，在先閘極(gate first)製造流程和後閘極(gate last)製造流程之間，完成共用源極區的形成的後續步驟可以不同。在先閘極製造流程中，可以接著應用離子佈植以在每個共用源極開口的底部形成摻雜區，例如摻雜區54。可以沿著共用源極開口的側部並在摻雜區上方形成電介質間隔體，例如電介質間隔體68。可以實施非等向性電漿蝕刻以去除摻雜區上方形成的電介質間隔體的底部，暴露摻雜區。可以沿著電介質間隔體沉積導電層，例如導電層70，並填充共用源極開口。可以之後通過蝕刻製程使導電層凹陷，並可以沿著電介質間隔體並在導電層上方形成頂部接觸部，例如頂部接觸部64。在形成頂部接觸部時，完成共用源極區的形成，並可以在第11A圖中示出完整的共用源極區52。
不過，在後閘極的製造流程中，在形成共用源極開口時，通過經共用源極開口引入的濕法蝕刻化學藥劑，依次去除底部選擇閘極、虛置底部選擇閘極、字元線、虛置頂部選擇閘極和頂部選擇閘極，以形成複數個空缺。之後可以應用離子佈植，以在每個共用源極開口的底部形成摻雜區（例如，摻雜區54）。在離子佈植步驟之後，通過共用源極開口，利用高介電常數層和金屬層填充空缺，以重新形成底部選擇閘極、虛置底部選擇閘極、字元線、虛置頂部選擇閘極和頂部選擇閘極。接下來，可以沿著共用源極開口的側部並在摻雜區上方形成電介質間隔體，例如電介質間隔體68。可以實施後續非等向性電漿蝕刻以去除摻雜區上方形成的電介質間隔體的底部，暴露摻雜區。可以沿著電介質間隔體沉積導電層，例如導電層70，並填充共用源極開口。之後可以通過蝕刻製程使導電層凹陷，並可以沿著電介質間隔體並在導電層上方形成頂部接觸部，例如頂部接觸部64。在形成頂部接觸部時，完成共用源極區的形成，並可以在第11A圖中完成完整的共用源極區。
在形成共用源極區之後，形成最終的記憶體元件100，其與第1A圖所示的記憶體元件100相同。
第11C圖是俯視圖，以示出一個或複數個共用源極區的形成。如第11C圖中所示，記憶體元件100可以具有三個共用源極區52a-52c。共用源極區52a-52c是沿基底10的X方向（長度方向）形成的，並設置於記憶體元件100的兩個邊界和中間位置處。共用源極區52b、52c設置於具有連續配置的記憶體元件100的兩個邊界處。共用源極區52a設置於記憶體元件100的中間位置處。共用源極區(CSR)52a被H切口72分隔成兩個子共用源極區52a-1和52a-2。第一溝槽26、28以及第二溝槽56、58在基底10的Y方向（寬度方向）上彼此對準。第一溝槽和第二溝槽設置於兩個相鄰的共用源極區之間。
第11D圖是沿基底的X方向（長度方向）上獲得的截面圖，以繪示出記憶體元件100的最終結構。如第11D圖中所示，從沿基底的X方向（長度方向）獲得的截面圖，不能觀察到第一溝槽、第二溝槽和共用源極區。
第12圖是根據一些實施例用於製造3D-NAND記憶體元件100的製作方法1200的流程圖。該製作方法1200開始於步驟1204，其中在基底上方依次形成一個或複數個底部選擇閘極和一個或複數個虛置底部選擇閘極。此外，在基底、底部選擇閘極和虛置底部選擇閘極之間形成複數個第一絕緣層。基底可以包括複數個摻雜區，以減小基底和後續形成的接觸結構之間的電阻。基底、底部選擇閘極和虛置底部選擇閘極被第一絕緣層彼此分隔開。
在製作方法1200的步驟1206中，在底部選擇閘極和虛置底部選擇閘極中形成一個或複數個第一溝槽。第一溝槽穿過底部選擇閘極、虛置底部選擇閘極和第一絕緣層，並延伸到基底中。第一溝槽還沿著基底的X方向（長度方向）延伸。第一溝槽將底部選擇閘極、虛置底部選擇閘極分別分隔成多個子底部選擇閘極和子虛置底部選擇閘極。在一些實施例中，可以如參考第5A圖-第5C圖所示的執行步驟1204和1206。
接著進行到步驟1208，在此，在虛置底部選擇閘極上方依次堆疊多條字元線、一個或複數個虛置頂部選擇閘極和一個或複數個頂部選擇閘極。此外，複數個第二絕緣層被形成於虛置底部選擇閘極上方並設置於虛置底部選擇閘極、字元線、虛置頂部選擇閘極和頂部選擇閘極之間。在一些實施例中，可以如參考第6圖所示的執行步驟1208。
在步驟1210中，可以形成一個或複數個階梯區域。階梯區域被配置成提供空間，以形成虛置通道結構以及字元線接觸部（未繪示出）。可以通過交替重複遮罩構圖製程和電漿蝕刻製程來實現階梯區域的形成。所形成的階梯區域位於基底的兩側，而核心區域位於中間。在一些實施例中，可以如參考第7A圖-第7F圖所示的執行步驟1208。
之後進行到步驟1212，在此，在虛置頂部選擇閘極和頂部選擇閘極中形成一個或複數個第二溝槽。第二溝槽沿著基底的長度方向延伸。第二溝槽還穿過虛置頂部選擇閘極、頂部選擇閘極和第二絕緣層在其間的一部分。第一溝槽和第二溝槽在基底10的寬度方向上彼此對準，並由複數個字元線層分隔開。頂部選擇閘極被第二溝槽分隔成一組子頂部選擇閘極，頂部選擇閘極被第二溝槽分隔成一組子虛置頂部選擇閘極。在一些實施例中，可以如參考第8A圖-第8C圖所示的執行步驟1212。
在製作方法1200的步驟1214中，可以在核心區域中形成複數個通道結構。可以如參考第9A圖-第9B圖所示，執行通道結構的形成。接下來，可以在階梯區域中形成複數個虛置通道結構。可以如參考第10A圖-第10B圖所示，以形成虛置通道結構。
應當理解，也可以在形成階梯區域之前形成通道結構。在一些實施例中，可以在核心區域中形成虛置通道結構。在一些實施例中，可以與通道結構一起形成虛置通道結構，其具有與通道結構類似的結構。例如，虛置結構還可以包括位能屏障層、捕捉層、穿隧層和通道層。
在步驟1214中，可以在形成虛置通道結構之後形成一個或複數個共用源極區。共用源極區延伸穿過底部選擇閘極、虛置底部選擇閘極、字元線、虛置頂部選擇閘極、頂部選擇閘極和第一和第二絕緣層。每個共用源極區都經由相應的摻雜區與基底電耦合。共用源極區、第一溝槽以及第二溝槽在基底的長度方向上彼此平行地延伸。在一些實施例中，共用源極區的形成還包括去除底部選擇閘極、虛置底部選擇閘極、字元線、虛置頂部選擇閘極和頂部選擇閘極，以及利用高介電常數層和金屬層重新形成底部選擇閘極、虛置底部選擇閘極、字元線、虛置頂部選擇閘極和頂部選擇閘極。在一些實施例中，可以如參考第11A圖-第11D圖所示的執行共用源極區的形成。
應當指出，可以在製作方法1200之前、期間和之後提供其他步驟，並且對於製作方法1200的其他實施例，所述步驟中的一些可以被替代、消除或按照不同次序執行。在後續製程步驟中，可以在半導體元件1200上方形成各種其他的互連結構（例如，具有導電線和/或通孔的金屬化層）。這樣的互連結構將半導體元件與其他接觸結構和/或有源元件電連接，以形成功能電路。還可以形成其他的元件特徵，例如鈍化層、輸入/輸出結構等。
本文描述的各實施例相對於相關記憶體元件提供了幾個優點。例如，在相關記憶體元件中，可以包括複數個記憶體單元塊或記憶體單元陣列。每個塊可以包括複數個垂直NAND記憶體單元串。在相關記憶體元件中，同一塊中的垂直NAND記憶體單元串可以具有共用/共享底部選擇閘極(BSG)。共用底部選擇閘極因此在操作相關3D-NAND記憶體元件，例如抹除相關3D-NAND記憶體元件期間，同時控制該區塊中垂直NAND記憶體單元串的所有底部選擇電晶體(BST)。由於相關3D-NAND記憶體元件轉移到具有增大區塊尺寸的更高容量，所以共用底部選擇閘極會誘發更長的抹除時間、更長的資料傳輸時間和更低的存儲效率。
在上述的記憶體元件中，通過一個或複數個第一溝槽將共用底部選擇閘極劃分成多個子底部選擇閘極，從而將每個塊分隔成多個子區塊。每個子區塊都具有相應的子底部選擇閘極，可以通過控制相應的子底部選擇閘極以單獨操作每個子區塊。通過設置這樣劃分的底部選擇閘極結構，上述的3D-NAND記憶體元件可以有效地減小寄生電容以及底部選擇閘極和相鄰電介質層之間的耦合效應，並顯著改善底部選擇電晶體(BST)的Vt 性能。此外，可以顯著減少抹除時間和資料傳輸時間，還可以改善資料存儲效率。
在上述的記憶體元件中，通過一個或複數個第二溝槽將共用頂部選擇閘極分成多個子頂部選擇閘極，每個子區塊還可以具有相應的子頂部選擇閘極（子TSG）。每個子頂部選擇閘極能夠在讀取/程式化設計操作期間控制相應的子區塊。在一些實施例中，可以經由相同的標線組形成第一和第二溝槽，從而可以降低製造成本。
前面概述了幾個實施例的特徵，因此本領域中具有通常知識者可以更好地理解本公開的各方面。本領域中具有通常知識者應當認識到，他們可以容易地使用本公開作為用於設計或修改其他過程和結構的基礎，以執行相同的目的和/或實現本文所介紹實施例的相同優點。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:基底 12:深N型井 14:高壓P型井 16、20:高壓N型井 18、22:N+區 24a、24b:P+區 26、28:第一溝槽 30、32、34、36、38:通道結構 40、42、44、46、48、50:虛置通道結構 52、52a、52b、52c:共用源極區 52a-1、52a-2:子共用源極區 52a-1’、52a-2’:子開口 52b’、52c’:共用源極開口 54:摻雜區 56、58:第二溝槽 60a、60b、60c、60d、60e、60f、60g、60h、60i、60j、60k、60l、60m、60n、60o、60p、60q:絕緣層 60a-A、60a-B:末端部分 62a:頂部選擇閘極 62a-1、62a-2、62a-3:子頂部選擇閘極 62b、62c:虛置頂部選擇閘極 62c-1:子虛置頂部選擇閘極 62b-1、62c-1:子虛置頂部選擇閘極 62d、62e、62f、62g、62h、62i、62j、62k、62l、62m:字元線 62n、62o:虛置底部選擇閘極 62n-1、62o-1:子虛置底部選擇閘極 62p:底部選擇閘極 62p-1、62p-2、62p-3:子底部選擇閘極 64:頂部接觸部 68:電介質間隔體 70:導電層 72:H切口 100:記憶體元件 100A、100C:階梯區域 100B:核心區域 200:記憶體單元塊 202:底部通道接觸部 204:通道絕緣層 206:通道層 208:穿隧層 210:電荷捕捉層 212:位能屏障層 214:頂部通道接觸部 216:閘極電介質層 300:記憶體元件 400:記憶體單元塊 702:圖案化遮罩疊層 1200:製作方法 1204、1206、1208、1210、1212、1214、1216:步驟 A-A’、B-B’、C-C’:剖線 BL1、BL2、BL3:位元線 BSG:底部選擇閘極 DUMBSG0、DUMBSGn:虛置底部選擇閘極 DUMBST、DUMBST0、DUMBSTn:虛置底部選擇電晶體 DUMTSG0、DUMTSGn:虛置頂部選擇閘極 DUMTST:虛置頂部選擇電晶體 MCn、MC0、MC1、MC2、MC3…MC63:記憶體單元 ST0、ST1、ST2…ST17:記憶體單元串 SUB-BLK0、SUB-BLK1、SUB-BLK2、SUB-BLK3、SUB-BLK4、SUB-BLK5:子區塊 SUB-BLK2_1、SUB-BLK2_2:部分子區塊 TSG0、TSG0-0、TSG0-1、TSG0-2、TSG0-3、TSG0-4、TSG0-5、TSGn:頂部選擇閘極 TST0、TSTn:頂部選擇電晶體 DUMTST0、DUMTSTn:虛置頂部選擇電晶體 V1:第一電壓 V2:第二電壓 V3:第三電壓
藉由下述圖示，可搭配以下具體實施方式，以理解本揭露的各面向。要指出的是，根據業內標準實踐，圖示內的各特徵不是按比例繪製的。實際上，為了論述清晰，可任意增大或減小各種特徵的尺度。 第1A圖是根據本公開示範性實施例的3D-NAND記憶體元件的截面圖。 第1B圖是根據本公開示範性實施例的3D-NAND記憶體元件的俯視圖。 第1C-1圖是根據本公開示範性實施例的3D-NAND記憶體元件中的通道結構的第一截面圖。 第1D-1圖是根據本公開示範性實施例的3D-NAND記憶體元件中的通道結構的第一俯視圖。 第1C-2圖是根據本公開示範性實施例的3D-NAND記憶體元件中的通道結構的第二截面圖。 第1D-2圖是根據本公開示範性實施例的3D-NAND記憶體元件中的通道結構的第二俯視圖。 第1E圖是根據本公開示範性實施例的3D-NAND記憶體元件的等效電路圖。 第2圖是根據本公開示範性實施例的三維3D-NAND記憶體元件的透視示意圖。 第3A圖是根據本公開示範性實施例的相關3D-NAND記憶體元件的截面圖。 第3B圖是根據本公開示範性實施例的相關3D-NAND記憶體元件的等效電路圖。 第4A圖是根據本公開示範性實施例用於抹除相關3D-NAND記憶體元件的操作參數的示意圖。 第4B圖是根據本公開示範性實施例用於抹除3D-NAND記憶體元件的另一操作參數的示意圖。 第5A圖到第11D圖是根據本公開示範性實施例製造3D-NAND記憶體元件的各中間步驟的截面圖和俯視圖。 第12圖是根據本公開示範性實施例用於製造3D-NAND記憶體元件的製程的流程圖。
10:基底
12:深N型井
14:高壓P型井
16、20:高壓N型井
18、22:N+區
24a、24b:P+區
26、28:第一溝槽
30、32、34、36、38:通道結構
40、42、44、46、48、50:虛置通道結構
52:共用源極區
54:摻雜區
56、58:第二溝槽
60a、60b、60c、60d、60e、60f、60g、60h、60i、60j、60k、60l、60m、60n、60o、60p、60q:絕緣層
62a:頂部選擇閘極
62a-1:子頂部選擇閘極
62b、62c:虛置頂部選擇閘極
62c-1:子虛置頂部選擇閘極
62b-1、62c-1:子虛置頂部選擇閘極
62d、62e、62f、62g、62h、62i、62j、62k、62l、62m:字元線
62n、62o:虛置底部選擇閘極
62n-1、62o-1:子虛置底部選擇閘極
62p:底部選擇閘極
62p-1、62p-2、62p-3:子底部選擇閘極
64:頂部接觸部
66:介電層
68:電介質間隔體
70:導電層
100:記憶體元件
100A、100C:階梯區域
100B:核心區域

Claims (20)

  1. 一種記憶體元件，包括： 基底； 底部選擇閘極，所述底部選擇閘極設置於所述基底上方； 多條字元線，所述多條字元線位於所述底部選擇閘極上方，並且具有階梯配置； 複數個絕緣層，所述複數個絕緣層設置於所述基底、所述底部選擇閘極和所述多條字元線之間； 一個或複數個第一電介質溝槽，所述一個或複數個第一電介質溝槽形成於所述底部選擇閘極中並且沿所述基底的長度方向延伸，以將所述底部選擇閘極分隔成複數個子底部選擇閘極；以及 一個或複數個共用源極區，所述一個或複數個共用源極區形成於所述基底上方，並且沿所述基底的長度方向延伸，其中所述一個或複數個共用源極區延伸穿過所述底部選擇閘極、所述多條字元線和所述複數個絕緣層。
  2. 如請求項1所述的記憶體元件，還包括： 頂部選擇閘極，所述頂部選擇閘極位於所述多條字元線上方，所述頂部選擇閘極和所述多條字元線由所述複數個絕緣層間隔開；以及 一個或複數個第二電介質溝槽，所述一個或複數個第二電介質溝槽形成於所述頂部選擇閘極中並且沿所述基底的長度方向延伸，以將所述頂部選擇閘極分隔成多個子頂部選擇閘極。
  3. 如請求項2所述的記憶體元件，其中所述第一電介質溝槽和所述第二電介質溝槽在所述基底的寬度方向上彼此對準。
  4. 如請求項2所述的記憶體元件，其中所述一個或複數個共用源極區還穿過所述頂部選擇閘極，並且所述一個或複數個共用源極區、所述第一電介質溝槽和所述第二電介質溝槽在所述基底的長度方向上彼此平行地延伸。
  5. 如請求項2所述的記憶體元件，還包括： 複數個通道結構，所述複數個通道結構沿垂直於所述基底的所述基底的高度方向形成於所述基底上方，其中所述複數個通道結構中的每一個穿過所述底部選擇閘極、所述多條字元線、所述頂部選擇閘極和所述複數個絕緣層。
  6. 如請求項1所述的記憶體元件，還包括： 複數個虛置通道結構，所述複數個虛置通道結構沿垂直於所述基底的高度方向形成，所述複數個虛置通道結構穿過所述底部選擇閘極、所述多條字元線和所述複數個絕緣層，以延伸到所述基底中。
  7. 如請求項5所述的記憶體元件，還包括複數個記憶體單元子區塊，每個所述記憶體單元子區塊包括所述複數個相應的通道結構，所述通道結構連接到同一所述子底部選擇閘極和同一所述子頂部選擇閘極，每個所述記憶體單元子區塊被單獨操作。
  8. 如請求項5所述的記憶體元件，其中所述一個或複數個第一電介質溝槽以及所述一個或複數個共用源極區交替設置於所述基底的寬度方向上。
  9. 如請求項5所述的記憶體元件，其中所述一個或複數個第二電介質溝槽以及所述一個或複數個共用源極區交替設置於所述基底的寬度方向上，使得在所述一個或複數個第二電介質溝槽以及所述一個或複數個共用源極區之間設置複數個通道結構。
  10. 如請求項1所述的記憶體元件，還包括一個或複數個虛置底部選擇閘極，所述一個或複數個虛置底部選擇閘極形成於所述多條字元線和所述底部選擇閘極之間，而且被所述一個或複數個第一電介質溝槽分隔成複數個虛置子底部選擇閘極，並且被所述複數個絕緣層與所述多條字元線和所述底部選擇閘極間隔開。
  11. 如請求項2所述的記憶體元件，還包括一個或複數個虛置頂部選擇閘極，所述一個或複數個虛置頂部選擇閘極形成於所述多條字元線和所述頂部選擇閘極之間，被所述一個或複數個第二電介質溝槽分隔成複數個虛置子頂部選擇閘極，並且被所述複數個絕緣層與所述多條字元線和所述頂部選擇閘極間隔開。
  12. 一種用於製造記憶體元件的方法，包括： 在基底上方形成複數個第一絕緣層以及底部選擇閘極層，所述複數個第一絕緣層設置於所述基底和所述底部選擇閘極層之間； 形成一個或複數個第一電介質溝槽，所述一個或複數個第一電介質溝槽穿過所述底部選擇閘極層和所述複數個第一絕緣層，並且在所述基底的長度方向上延伸，所述底部選擇閘極層由所述一個或複數個第一電介質溝槽分隔成多個子底部選擇閘極層； 在所述底部選擇閘極層上方形成複數個字元線層和複數個第二絕緣層，所述複數個第二絕緣層設置於所述底部選擇閘極層和所述複數個字元線層之間；以及 在所述基底上方形成在所述基底的長度方向上延伸的一個或複數個共用源極區，所述一個或複數個共用源極區中的每一個延伸穿過所述底部選擇閘極層、所述複數個第一絕緣層、所述複數個字元線層和所述複數個第二絕緣層。
  13. 如請求項12所述的用於製造記憶體元件的方法，還包括： 在所述複數個字元線層上方形成頂部選擇閘極層，所述頂部選擇閘極層和所述複數個字元線層由所述複數個第二絕緣層間隔開。
  14. 如請求項13所述的用於製造記憶體元件的方法，其中所述一個或複數個共用源極區中的每一個還延伸穿過所述底部選擇閘極層、所述複數個第一絕緣層、所述複數個字元線層、所述複數個第二絕緣層和所述頂部選擇閘極層。
  15. 如請求項13所述的用於製造記憶體元件的方法，還包括： 形成一個或複數個第二電介質溝槽，所述一個或複數個第二電介質溝槽在所述基底的長度方向上延伸，並且穿過所述頂部選擇閘極層以及所述複數個第二絕緣層的將最上方字元線層與所述頂部選擇閘極層彼此分隔開的部分，其中所述第一電介質溝槽和所述第二電介質溝槽在所述基底的寬度方向上彼此對準並且由所述複數個字元線層間隔開，其中所述頂部選擇閘極層由所述一個或複數個第二電介質溝槽分隔成多個子頂部選擇閘極層。
  16. 如請求項13所述的用於製造記憶體元件的方法，還包括： 形成複數個通道結構，其中所述複數個通道結構沿垂直於所述基底的高度方向而被形成於所述基底上方，其中所述複數個通道結構中的每一個係穿過所述底部選擇閘極層、所述複數個第一絕緣層、所述複數個字元線層、所述頂部選擇閘極層和所述複數個第二絕緣層。
  17. 一種用於抹除3D-NAND記憶體元件的方法，其中所述3D-NAND記憶體元件形成於基底上方並且包括複數個垂直NAND串，其中所述複數個垂直NAND串的第一子區塊連接到第一底部選擇閘極，所述複數個垂直NAND串的第二子區塊連接到第二底部選擇閘極，所述第一底部選擇閘極和所述第二底部選擇閘極由電介質溝槽分隔開，所述垂直NAND串的所述第一子區塊和所述第二子區塊二者連接到多條共用字元線，所述方法包括： 對所述基底施加一第一電壓； 對所述第一底部選擇閘施加一第二電壓，所述第二電壓低於所述第一電壓；以及 對一條或多條所述字元線施加等於零的一第三電壓。
  18. 如請求項17所述的用於抹除3D-NAND記憶體元件的方法，還包括： 對所述第二底部選擇閘極施加一第四電壓，所述第四電壓高於所述第二電壓。
  19. 如請求項17所述的用於抹除3D-NAND記憶體元件的方法，其中所述複數個垂直NAND串的所述第一子區塊還連接到一個或複數個第一虛置底部選擇閘極，並且所述複數個垂直NAND串的所述第二子區塊還連接到一個或複數個第二虛置底部選擇閘極，所述第一虛置底部選擇閘極和所述第二虛置底部選擇閘極由所述電介質溝槽分隔開，所述方法還包括： 對所述一個或複數個第一虛置底部選擇閘極施加一第五電壓，所述第五電壓低於所述第二電壓；以及 對所述一個或複數個第二虛置底部選擇閘極施加一第六電壓，所述第六電壓低於所述第四電壓。
  20. 如請求項18所述的用於抹除3D-NAND記憶體元件的方法，其中所述第二電壓在從零到13伏的範圍內，並且所述第四電壓在從18到25伏的範圍內。
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