TWI771821B - 記憶體裝置 - Google Patents
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Abstract
一種記憶體裝置，包括一堆疊結構及至少一個第一元件結構。堆疊結構在一記憶體陣列區與一階梯狀接觸區中，並包括排列在一縱方向上的數個第一導電層與一第二導電層。記憶體陣列區與階梯狀接觸區排列在一第一橫方向上。至少一個第一元件結構沿縱方向穿過此些第一導電層與第二導電層。此些第一導電層環繞至少一個第一元件結構的側壁表面。第二導電層包括排列在一第二橫方向上的數個導電部，此些導電部藉由至少一個第一元件結構彼此完全分開。第一橫方向不同於第二橫方向。
Description
本發明是有關於一種記憶體裝置，且特別是有關於一種三維記憶體裝置。
近年來，記憶體裝置的尺寸已逐漸縮小。在記憶體技術中，特徵尺寸的縮小、速度、效能、密度與每單位積體電路之成本的改良皆為相當重要的目標。在實際應用上，裝置尺寸縮小的同時，仍須保持裝置的電性以符合商業需求。
本發明係有關於一種記憶體裝置。
根據本揭露之一方面，提出一種記憶體裝置。記憶體裝置包括一堆疊結構及至少一個第一元件結構。堆疊結構在一記憶體陣列區與一階梯狀接觸區中，並包括排列在一縱方向上的數個第一導電層與一第二導電層。記憶體陣列區與階梯狀接觸區排列在一第一橫方向上。至少一個第一元件結構沿縱方向穿過此些第一導電層與第二導電層。此些第一導電層環繞至少一個第一
元件結構的側壁表面。第二導電層包括排列在一第二橫方向上的數個導電部，此些導電部藉由至少一個第一元件結構彼此完全分開。第一橫方向不同於第二橫方向。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100:記憶體裝置
102:堆疊結構
104:第一元件結構
104a:絕緣牆
104b:導電元件
104s1:第一側壁表面
104s2:第二側壁表面
104s3:第三側壁表面
104s4:第四側壁表面
106,106A~106D:第一導電層
108:第二導電層
108a~108d:導電部
110:第二元件結構
110a:絕緣牆
110b:導電元件
112:導電柱
114:接觸柱
116,116’:柱元件
116a:通道柱
116b:記憶材料層
120,120P,120Q:第三元件結構
120a:絕緣牆
120b:導電元件
204:介電元件
222:導電元件
402:堆疊結構
416,416’:柱元件
416a:通道柱
416b:記憶材料層
418:絕緣層
432:基板
434:絕緣膜
438,440,442:開口
502:堆疊結構
536:狹縫
606,606A~606D:第一導電層
608:第二導電層
608a~608d:導電部
704a,710a,720a:絕緣牆
704c,710c,720c:開口
804b,810b,820b:導電元件
B:區塊
B1~B4:次區塊
GSL:接地選擇線
SSL:串列選擇線
WL:字元線
M:記憶體陣列區
SC:階梯狀接觸區
X:第一橫方向
Y:第二橫方向
Z:縱方向
第1A圖繪示根據一實施例之記憶體裝置之上視圖。
第1B圖繪示第1A圖之記憶體裝置之堆疊結構之立體示意圖。
第1C圖繪示第1A圖之記憶體裝置之第一導電層及對應第一導電層的其他元件的橫向剖面圖。
第2圖繪示一比較例中記憶體裝置對應一個記憶區塊部分的上視圖。
第3圖至第7圖繪示根據一實施例之記憶體裝置的製造方法。
以下係以一些實施例做說明。須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非
作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各自細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。
說明書與請求項中所使用的序數例如「第一」、「第二」、「第三」等之用詞，以修飾請求項之元件，其本身並不意含及代表此元件有任何之前的序數，也不代表某一元件與另一元件的順序、或是製造方法上的順序，此些序數的使用僅用來使具有某命名的一元件得以和另一具有相同命名的元件能作出清楚區分。
第1A圖繪示根據一實施例之記憶體裝置100之上視圖。第1B圖繪示第1A圖之記憶體裝置100之堆疊結構102之立體示意圖。
請參照第1A圖及第1B圖。記憶體裝置100可包括堆疊結構102及第一元件結構104。舉例而言，記憶體裝置100可包括反及閘快閃記憶體(NAND flash memory)。
堆疊結構102在一記憶體陣列區M與一階梯狀接觸區SC中，且記憶體陣列區M與階梯狀接觸區SC排列在一第一橫方向X上。堆疊結構102包括在一縱方向Z(例如垂直方向)上交錯堆疊在基板432(如第1B圖及第3圖所示)上的導電層與絕緣
層(如第4圖所示，絕緣層418)。導電層包括第一導電層106(例如第一導電層106A~106D)與一第二導電層108。第二導電層108在第一導電層106上方。舉例而言，基板432可包括半導體材料，例如矽或多晶矽(poly-silicon)，但本揭露不以此為限。堆疊結構102的下階層(lower level)(或階梯狀接觸區SC中堆疊結構102的下階梯階層(lower stair level))可包括一第一導電層106與一絕緣層418在第一導電層106下方。堆疊結構102的上階層(upper level)(或階梯狀接觸區SC中堆疊結構102的上階梯階層(upper stair level))可包括一第二導電層108與一絕緣層418在第二導電層108下方。
第一元件結構104延伸在第一橫方向X上。第一元件結構104可包括一絕緣牆104a及一導電元件104b。絕緣牆104a具有封閉的矩形狀，且絕緣牆104a環繞導電元件104b。導電元件104b藉由絕緣牆104a電性絕緣第一導電層106A~106D與第二導電層108。一實施例中，導電元件104b可用作一共同源極線(CSL)。舉例而言，導電元件104b可包括導電材料，例如鎢(W)，但本揭露不以此為限。
第一元件結構104的絕緣牆104a包括一第一側壁表面104s1、一第二側壁表面104s2、一第三側壁表面104s3及一第四側壁表面104s4。第二側壁表面104s2相對於第一側壁表面104s1。第三側壁表面104s3在第一側壁表面104s1與第二側壁表面104s2之間。第四側壁表面104s4相對於第三側壁表面104s3，
且第四側壁表面104s4在第一側壁表面104s1與第二側壁表面104s2之間。
絕緣層418(如第4圖所示)環繞第一元件結構104的側壁表面。絕緣層418可環繞第一元件結構104的絕緣牆104a的第一側壁表面104s1、第二側壁表面104s2、第三側壁表面104s3及第四側壁表面104s4。
第二導電層108包括排列在第二橫方向Y上的導電部(例如導電部108a~108d)。導電部108a~108d藉由第一元件結構104彼此完全分開。導電部(例如導電部108a~108d)位於第一導電層106(例如第一導電層106A~106D)的上方。第一橫方向X可實質上垂直於第二橫方向Y。
第一導電層106包括數個字元線(WL)及一接地選擇線(GSL)。一實施例中，第一導電層106A用作接地選擇線，第一導電層106B~106D用作字元線，且第二導電層108的導電部(例如導電部108a~108d)用作串列選擇線(SSL)。用作字元線之第一導電層106B~106D位於用作接地選擇線之第一導電層106A與用作串列選擇線之導電部108a~108d之間。圖式雖僅畫出3層字元線(第一導電層106B~106D)，但本發明不限於此，接地選擇線(第一導電層106A)與串列選擇線(導電部)之間可配置其它更多數目的字元線。
第一元件結構104沿縱方向Z穿過記憶體陣列區M的第一導電層106、第二導電層108與絕緣層418。第一元件結
構104可延伸至部分的階梯狀接觸區SC，在縱方向Z上穿過部分的階梯狀接觸區SC的第一導電層106與絕緣層418。
第1C圖繪示第1A圖之記憶體裝置100之第一導電層106D及對應第一導電層106D的其它元件的橫向剖面圖。
請參照第1A圖至第1C圖。第一導電層106環繞第一元件結構104的側壁表面。第一導電層106可環繞第一元件結構104的第一側壁表面104s1、第二側壁表面104s2、第三側壁表面104s3及第四側壁表面104s4。第一導電層106(例如第一導電層106A~106D)直接接觸絕緣牆104a的第一側壁表面104s1、第二側壁表面104s2、第三側壁表面104s3及第四側壁表面104s4。
第二導電層108的導電部108a、108b分別在第一元件結構104的第二側壁表面104s2與第一側壁表面104s1上。
請參照第1A圖及第1B圖。一實施例中，記憶體裝置100可選擇性地包括第二元件結構110。另一實施例中，記憶體裝置100可省略第二元件結構110。
第二元件結構110可包括一絕緣牆110a及一導電元件110b。第二元件結構110位於階梯狀接觸區SC中。第一元件結構104係分離於第二元件結構110。第二元件結構110沿縱方向Z穿過階梯狀接觸區SC中的第一導電層106A~106C與絕緣層418。絕緣牆110a具有封閉的矩形狀，且絕緣牆110a環繞導電元件110b。第二元件結構110的導電元件110b藉由絕緣牆110a電性絕緣第一導電層106。舉例而言，導電元件110b可包括導電材
料，例如鎢(W)，但本揭露不以此為限。
請參照第1A圖及第1B圖。記憶體裝置100可更包括導電柱112及接觸柱114。
導電柱112及接觸柱114位於階梯狀接觸區SC之中。導電柱112電性連接在第一導電層106上。接觸柱114電性連接在第二導電層108的導電部(例如導電部108a~108d)上。導電柱112的縱向尺寸係大於接觸柱114的縱向尺寸。電性連接第二導電層108的接觸柱114的數量可不同於導電柱112中電性連接一個第一導電層106(例如第一導電層106A~106D其中一個第一導電層)的部分的數量。一實施例中，電性連接第二導電層108的接觸柱114的數量(例如於第1A圖、第1B圖所示，數量為4個)可大於電性連接一個第一導電層106的導電柱112的數量(例如於第1A圖、第1B圖所示，導電柱數量為1個)。另一實施例中，電性連接一個第一導電層106的導電柱112的數量亦可為其他合適的數量。
根據本實施例，由於電性連接一個第一導電層106(例如第一導電層106A~106D其中一個第一導電層)的導電柱112的數量係小於電性連接第二導電層108的接觸柱114的數量，可進一步減少導電柱112的數量，從而具有製程簡化、降低製造成本等優點。
請參照第1A圖及第1B圖。記憶體裝置100可更包括柱元件116及柱元件116’。
柱元件116位於記憶體陣列區M之中。柱元件116可包括一通道柱116a及一記憶材料層116b，且記憶材料層116b位於通道柱116a的側壁表面上。柱元件116可在縱方向Z上穿過堆疊結構102至最底階層。通道柱116a的上端可電性連接至位元線(BL)。通道柱116a的下端可經過基板432電性連接至共同源極線(CSL)。通道柱116a亦可稱為主動柱(active pillar)。通道柱116a位於記憶體陣列區M之中，且穿過堆疊結構102。數個記憶胞定義在用作字元線的第一導電層106(例如第一導電層106B~106D)與通道柱116a的交錯處的記憶材料層116b中。
柱元件116’位於階梯狀接觸區SC之中。柱元件116’可包括一通道柱及一記憶材料層，且記憶材料層位於通道柱的側壁表面上。柱元件116’可在縱方向Z上穿過堆疊結構102至最底階梯層。柱元件116’(通道柱)可為電性浮接，並用作虛置柱元件(dummy pillar element)。一實施例中，柱元件116’的材料組合係相同於柱元件116的材料組合。另一實施例中，柱元件116’的材料組合係不同於柱元件116的材料組合。
請參照第1A圖及第1B圖。記憶體裝置100可更包括第三元件結構120(例如第三元件結構120P與第三元件結構120Q)。
第三元件結構120可包括一絕緣牆120a及一導電元件120b。第三元件結構120沿第一橫方向X穿過記憶體陣列區M與階梯狀接觸區SC。絕緣牆120a具有封閉的矩形狀，且絕緣牆
120a環繞導電元件120b。導電元件120b藉由絕緣牆120a電性絕緣第一導電層106A~106D與第二導電層108。
一個區塊(one block)B(或者，一個記憶區塊(one memory block))的數個記憶胞位於第三元件結構120P與第三元件結構120Q之間的記憶體陣列區M中的堆疊結構102中。一個區塊B的記憶胞可由對應的一個字元線驅動器(未顯示)選擇或控制，或同時進行抹除。第1A圖顯示兩個記憶區塊。第1B圖顯示一個記憶區塊。
一個區塊B包括數個次區塊(sub-blocks)(例如4個次區塊B1~B4)的數個記憶胞。次區塊B1~B4的記憶胞分別在第一元件結構104的兩側。一個次區塊(或者，一個次記憶區塊)的記憶胞可由對應的一個串列選擇線(導電部108a~108d其中一個)控制選擇/未選擇。舉例而言，導電元件120b可包括導電材料，例如鎢(W)，但本揭露不以此為限。
第一元件結構104在第一橫方向X上的長度係小於第三元件結構120在第一橫方向X上的長度。第二元件結構110在第一橫方向X上的長度係小於第三元件結構120在第一橫方向X上的長度。
請參照第2圖，其繪示一比較例中記憶體裝置對應一個記憶區塊部分的上視圖。介電元件204延伸穿過記憶體陣列區M與階梯狀接觸區SC中堆疊結構的接地選擇線GSL、字元線WL、與對應於次記憶區塊的串列選擇線SSL。藉由介電元件204
彼此電性絕緣的字元線WL與接地選擇線GSL上各具有一個導電柱112。電性連接相同階層的字元線WL(或接地選擇線GSL)的導電柱112是藉由延伸在介電元件204上方的導電元件222(包括例如金屬層，例如第零層金屬層(ML0))彼此電性連接。如第2圖所示的比較例中，對應於一個記憶區塊的相同階層的字元線WL(或接地選擇線GSL)上的導電柱112的數量為4個，等於電性連接串列選擇線SSL的接觸柱114的數量(即4個)。
相較於比較例，本揭露之實施例中，對應於一個記憶區塊的記憶體裝置，其電性連接其中一個第一導電層106(即一個字元線或一個接地選擇線)上的導電柱112的數量(例如於第1A圖、第1B圖所示，數量為1個)少於電性連接第二導電層108(串列選擇線)的接觸柱114的數量(例如於第1A圖、第1B圖所示，數量為4個)。換句話說，對應於一個記憶區塊的記憶體裝置可具有較少數量的導電柱112。此外，本揭露的實施例中，並不需要如比較例延伸在介電元件204上方、用以電性連接在相同階層的字元線WL的導電元件222。因此，本揭露的實施例的記憶體裝置可具有較簡單的製程、較大的製程窗(larger process window)、較低的製造成本。
第3圖至第7圖繪示根據一實施例之記憶體裝置的製造方法。
請參照第3圖。在一基板432上交錯堆疊絕緣層418與絕緣膜434以形成堆疊結構402。舉例而言，基板432可包括
半導體材料，例如矽或多晶矽(poly-silicon)，但本揭露不以此為限。一實施例中，絕緣層418的材質係不同於絕緣膜434的材質。絕緣層418可包括氧化物，例如氧化矽，但本揭露不以此為限。絕緣膜434可包括氮化物，例如氮化矽，但本揭露不以此為限。絕緣層418與絕緣膜434亦可使用其它絕緣材質。可利用黃光微影蝕刻方式從堆疊結構402的頂表面削減階梯狀接觸區SC的厚度。一實施例中，可形成絕緣元件(可包括氧化物，例如氧化矽，未繪示)在堆疊結構402的記憶體陣列區M與階梯狀接觸區SC上。可進行例如化學機械研磨步驟將堆疊結構402上的絕緣元件(未繪示)平坦化。
一實施例中，形成柱元件416與柱元件416’分別穿過堆疊結構402的記憶體陣列區M與階梯狀接觸區SC。柱元件416與柱元件416’亦可穿過堆疊結構402上的絕緣元件(未繪示)。另一實施例中，柱元件416與柱元件416’的形成方法可包括利用黃光微影蝕刻步驟形成開孔於堆疊結構402與絕緣元件(未繪示)中，然後以合適的柱材料填充開孔。柱元件416與柱元件416’可同時形成，並可包括通道柱416a與記憶材料層416b。記憶材料層416b形成在開孔的側壁表面上。記憶材料層416b可包括任意的電荷捕捉結構，例如一氧化物-氮化物-氧化物(ONO)結構、ONONO結構、ONONONO結構、或一氧化物-氮化物-氧化物-氮化物-氧化物(BE-SONOS)結構等。舉例而言，電荷捕捉層可使用氮化物(例如氮化矽)，或是其他類似的高介電常數物質包括金屬
氧化物，例如三氧化二鋁(Al2O3)、氧化鋯(HfO2)等。通道柱416a形成在開孔中。又一實施例中，柱元件416與柱元件416’可使用不同的製程步驟分開形成。柱元件416與柱元件416’可使用不同的材料組合。
一實施例中，可利用黃光微影蝕刻方式在堆疊結構402中形成開口438及開口442，並且，在階梯狀接觸區SC中的堆疊結構402中形成開口440。開口438與開口440的底部可露出基板432的上表面。
請參照第4圖。可進行選擇性蝕刻步驟移除堆疊結構502之記憶體陣列區M與階梯狀接觸區SC之絕緣膜434(可包括氮化物，例如氮化矽)，從而形成狹縫536在絕緣層418(可包括氧化物，例如氧化矽)之間。一實施例中，蝕刻步驟可包含溼式蝕刻方式，例如使用熱磷酸等合適的方法。狹縫536露出柱元件416與柱元件416’的側壁表面。露出狹縫536的柱元件416與柱元件416’可穩固支撐曝露出的絕緣層418。
請參照第5圖。一實施例中，填充導電材料(可包括例如鎢)於狹縫536中，以形成導電層，包括第一導電層606(例如包括第一導電層606A~606D)及第二導電層608(例如包括導電部608a~608d)。另一實施例中，沉積一氧化物(例如是氧化鋁(Al2O3))於狹縫536中，接著以導電材料(可包括例如鎢)填充狹縫536，以形成導電層，包括第一導電層606(例如包括第一導電層606A~606D)及第二導電層608(例如包括導電部608a~608d)。
請參照第6圖。形成絕緣材料於開口438、開口440及開口442的側壁表面上，以分別形成絕緣牆704a、絕緣牆710a、絕緣牆720a。舉例而言，絕緣牆704a、絕緣牆710a及絕緣牆720a可包括氧化物，例如氧化矽，但本揭露不以此為限。
請參照第7圖。填充導電材料在絕緣牆704a、絕緣牆710a、絕緣牆720a所環繞之開口704c、開口710c及開口720c內，以分別形成導電元件804b、導電元件810b及導電元件820b。
請參照第1A圖及第1B圖。形成導電柱112及接觸柱114，分別著陸在第一導電層106(例如第一導電層106A~106D)及第二導電層108上。導電柱112及接觸柱114可穿過階梯狀接觸區SC上方的絕緣元件(未繪示)。導電柱112與接觸柱114可利用包含以黃光微影蝕刻製程形成孔洞，然後以導電材料填充孔洞的方法形成。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:記憶體裝置
102:堆疊結構
104:第一元件結構
104a:絕緣牆
104b:導電元件
104s1:第一側壁表面
104s2:第二側壁表面
104s3:第三側壁表面
104s4:第四側壁表面
106,106A~106D:第一導電層
108:第二導電層
108a~108d:導電部
110:第二元件結構
110a:絕緣牆
110b:導電元件
112:導電柱
114:接觸柱
116,116’:柱元件
120,120P,120Q:第三元件結構
120a:絕緣牆
120b:導電元件
B:區塊
B1~B4:次區塊
M:記憶體陣列區
SC:階梯狀接觸區
X:第一橫方向
Y:第二橫方向
Z:縱方向
Claims (9)
- 一種記憶體裝置，包括一個記憶區塊，該一個記憶區塊包括：一堆疊結構，在一記憶體陣列區與一階梯狀接觸區中，並包括排列在一縱方向上的數個第一導電層與一第二導電層，其中該記憶體陣列區與該階梯狀接觸區排列在一第一橫方向上，該第二導電層包括排列在一第二橫方向上的數個導電部；至少一個第一元件結構，沿該縱方向穿過該些第一導電層與該第二導電層；數個第二元件結構，各包括一絕緣牆在該階梯狀接觸區中沿該縱方向穿過該些第一導電層的其中至少一個第一導電層，該絕緣牆為矩形狀且具有四個側壁表面，該第二導電層未接觸該絕緣牆的該四個側壁表面，該至少一個第一導電層接觸該絕緣牆的該四個側壁表面；數個導電柱，其中該些第一導電層各具有該些導電柱的其中至少一個導電柱電性連接於其上；以及數個接觸柱，分別電性連接在該些導電部上，其中：該些第一導電層環繞該至少一個第一元件結構的側壁表面，該第二導電層的該些導電部藉由該至少一個第一元件結構彼此完全分開，該第一橫方向不同於該第二橫方向， 電性連接在每個該些第一導電層上的該至少一個導電柱排列在該第二橫方向上的數量是小於該些接觸柱排列在該第二橫方向上的數量。
- 如請求項1所述之記憶體裝置，其中該至少一個第一元件結構包括另一絕緣牆，該另一絕緣牆具有封閉的矩形狀。
- 如請求項1所述之記憶體裝置，其中該至少一個第一元件結構包括另一絕緣牆，該另一絕緣牆包括：一第一側壁表面；一第二側壁表面，相對於該第一側壁表面；一第三側壁表面，在該第一側壁表面與該第二側壁表面之間；及一第四側壁表面，相對於該第三側壁表面，並在該第一側壁表面與該第二側壁表面之間；其中該些第一導電層直接接觸該另一絕緣牆之該第一側壁表面、該第二側壁表面、該第三側壁表面及該第四側壁表面。
- 如請求項1所述之記憶體裝置，其中，該至少一個第一元件結構係分離於該些第二元件結構。
- 如請求項1所述之記憶體裝置，更包括：一通道柱，位於該記憶體陣列區之中且穿過該堆疊結構；及一記憶材料層，在該通道柱的側壁表面上，其中數個記憶胞定義在部份的該些第一導電層與該通道柱的交錯處的該記憶材料層中。
- 如請求項1所述之記憶體裝置，其中該堆疊結構更包括排列在該縱方向上的數個絕緣層，該些第一導電層與該第二導電層藉由該些絕緣層彼此分離，該些絕緣層環繞該至少一個第一元件結構的該側壁表面。
- 如請求項1所述之記憶體裝置，其中該些第一導電層包括數個字元線及一接地選擇線，該些導電部用作串列選擇線，該些字元線在該接地選擇線與該些串列選擇線之間。
- 如請求項1所述之記憶體裝置，其中該至少一個第一元件結構包括一導電元件及另一絕緣牆，該另一絕緣牆環繞該導電元件，該導電元件藉由該另一絕緣牆電性絕緣該些第一導電層與該第二導電層。
- 如請求項1所述之記憶體裝置，更包括：一第三元件結構與另一第三元件結構，沿該第一橫方向穿過該記憶體陣列區與該階梯狀接觸區；及一個區塊的數個記憶胞(memory cells of one block)，在該記憶體陣列區中的該堆疊結構中，並在該第三元件結構與該另一第三元件結構之間，其中該一個區塊的該些記憶胞包括數個次區塊的數個記憶胞，分別在該至少一個第一元件結構的兩側。
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