[go: up one dir, main page]

TW201916122A - 半導體元件的製造方法 - Google Patents

半導體元件的製造方法 Download PDF

Info

Publication number
TW201916122A
TW201916122A TW107134174A TW107134174A TW201916122A TW 201916122 A TW201916122 A TW 201916122A TW 107134174 A TW107134174 A TW 107134174A TW 107134174 A TW107134174 A TW 107134174A TW 201916122 A TW201916122 A TW 201916122A
Authority
TW
Taiwan
Prior art keywords
fin
semiconductor substrate
layer
insulating layer
etching
Prior art date
Application number
TW107134174A
Other languages
English (en)
Inventor
郭書豪
張容浩
黃昭憲
林立德
江國誠
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201916122A publication Critical patent/TW201916122A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0241—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] doping of vertical sidewalls, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/011—Manufacture or treatment comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H10D86/215—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI comprising FinFETs
    • H10P50/242—
    • H10P50/283—
    • H10P50/642—
    • H10W10/0143—
    • H10W10/17—
    • H10P14/24—
    • H10P14/3411—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

一種半導體元件的製造方法，包括將第一半導體基板藉由一絕緣層結合在第二半導體基板上，及蝕刻第一半導體基板以形成鰭之上部，其中絕緣層之第一部分藉由蝕刻第一半導體基板而曝露。保護層藉由使用原子層沉積製程而沉積於鰭上部上方及絕緣層之第一部分之頂表面上方。蝕刻位於鰭上部之頂表面上方及絕緣層之第一部分之頂表面上方的保護層之第一部分，其中保護層之第二部分保留在鰭上部之側壁上。絕緣層之第一部分被蝕刻，絕緣層之第二部分保留在鰭上部下。蝕刻第二半導體基板以在絕緣層之第二部分下形成鰭底部。

Description

半導體元件的製造方法
本揭露是關於一種半導體元件的製造方法。
半導體工業已發展進入追求更高元件密度、更高效能，及更低成本的奈米技術製程節點。隨著此發展的發生，源自製造及設計問題的挑戰已導致三維設計之發展，如鰭式場效電晶體(fin-like field effect transistor；FinFET)元件。典型的鰭式場效電晶體元件係利用從基板突出之薄「鰭」(或鰭式結構)製造而成。鰭通常包括矽及形成電晶體元件之主體。電晶體通道形成於此垂直鰭中。閘極提供於鰭上方(例如，包裹鰭)。此類閘極允許更多的通道控制。鰭式場效電晶體元件之其他優勢包括減少的短通道效應及更高的電流。
然而，隨著鰭式場效電晶體元件按比例縮小，縮小鰭寬度之風險係此可能導致短通道效應，從而導致嚴重的遷移率退化。因此，為便於在維持可接受效能之同時按比例縮放互補金氧半導體尺寸，現需要增大載流子半導體材料中之載流子遷移率。
本揭露之一實施例提供了一方法，包括將第一半導體基板藉由一絕緣層結合在第二半導體基板上，絕緣層位於第一半導體基板與第二半導體基板之間，及蝕刻第一半導體基板以形成鰭之上部，其中絕緣層之第一部分藉由蝕刻第一半導體基板而曝露。保護層藉由使用原子層沉積製程而沉積於鰭上部上方及絕緣層之第一部分之頂表面上方。蝕刻位於鰭上部之頂表面上方及絕緣層之第一部分之頂表面上方的保護層之第一部分，其中保護層之第二部分保留在鰭上部之側壁上。絕緣層之第一部分被蝕刻，其中絕緣層之第二部分保留在鰭上部下。蝕刻第二半導體基板以在絕緣層之第二部分下形成鰭底部。
100‧‧‧第一半導體基板
101‧‧‧主表面
102‧‧‧第一氧化層
104‧‧‧P型井
104A‧‧‧第一部分
104B‧‧‧第二部分
105‧‧‧溝槽
106‧‧‧N型井
106A‧‧‧第一部分
106B‧‧‧第二部分
108‧‧‧遮罩
110‧‧‧第二半導體基板
111‧‧‧主表面
112‧‧‧第二氧化層
120‧‧‧絕緣層
122‧‧‧氧化層
124‧‧‧槽
125‧‧‧缺口
126‧‧‧封蓋層
130‧‧‧磊晶層
131‧‧‧主表面
140‧‧‧氮化物層
142‧‧‧氧化矽層
144‧‧‧光阻劑層
150‧‧‧遮罩特徵
150'‧‧‧硬質遮罩特徵
160‧‧‧鰭
162‧‧‧半導體部分/上部
164‧‧‧半導體部分/底部
170‧‧‧鰭
172‧‧‧半導體部分/上部
174‧‧‧半導體部分/底部
180‧‧‧保護層
192‧‧‧氮化矽襯墊
200‧‧‧隔離結構
210‧‧‧閘極介電層
220‧‧‧偽閘極堆疊
222‧‧‧偽閘極結構
224‧‧‧氧化物硬質遮罩
226‧‧‧氮化物硬質遮罩
230‧‧‧側壁間隔物
240‧‧‧磊晶源極/汲極
242‧‧‧磊晶源極/汲極
250‧‧‧接觸蝕刻停止層
260‧‧‧層間介電層
270‧‧‧金屬閘極電極
d1‧‧‧深度
d2‧‧‧深度
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
W4‧‧‧寬度
本揭露之態樣在結合附圖閱讀以下詳細說明時得以最清晰地理解。應注意，依據產業中之標準實務，各種特徵並非按比例繪製。事實上，各種特徵之尺寸可任意增大或減小，以便於論述明晰。
第1圖至第20圖係根據本揭露之各種實施例之一有鰭半導體結構在各個製造階段之透視圖。
第21圖及第22圖係藉由本揭露之不同蝕刻製程製造而成的鰭之示意圖。
以下揭示案提供眾多不同實施例或實例以用於實施本案提供標的物之不同特徵。下文描述組件及配置之特定實例以簡化本揭露。當然，此僅係實例，並非意欲限制。例如，下文描述中第一特徵於第二特徵上方或之上的形成可包括第一特徵與第二特徵直接接觸而形成的實施例，及亦可包括第一特徵與第二特徵之間可能形成額外特徵，以使得第一特徵與第二特徵不可直接接觸的實施例。此外，本揭露可在各種實例中重複元件符號及/或字母。此重複係以簡單與明晰為目的，且其自身不規定本文論述之各種實施例及/或配置之間的關係。
而且，為便於描述，本案可能使用諸如「在...之下」、「在...下方」、「下部」、「在...之上」、「上部」等等之空間相對術語，以描述一個元件或特徵與另一(或更多個)元件或特徵的關係，如圖式中所示。除圖式中繪示之定向之外，空間相對術語意欲包括元件在使用或操作中的不同定向。設備可能以其他方式定向(旋轉90度或其他定向)，且本案所使用之空間相對描述詞可相應地作類似理解。
鰭可藉由任何適合方法得以圖案化。例如，鰭可藉由使用一或更多個光微影術製程，包括雙圖案化或多圖案化製程。一般而言，雙圖案化或多圖案化製程組合光微影術與自對準製程，允許產生具有例如某種間距之圖案，此等間距小於藉由使用單一直接的光微影術製程可另外獲得的間距。例如，在一個實施例中，犧牲層形成於基板上，且藉由使用光微影術製程而經圖案化。間隔物藉由使用自對準製程而形成於圖案化 之犧牲層旁。犧牲層隨後被移除，且剩餘間隔物可隨後用以圖案化此等鰭。
第1圖至第20圖係根據本揭露之各種實施例之一有鰭半導體結構在各個製造階段之透視圖及橫截面視圖。諸如鰭式場效電晶體元件之有鰭半導體結構可藉由使用互補金氧半導體(complementary metal-oxide-semiconductor；CMOS)技術製程製造而成。因此，應理解，可在製造之前、期間，及之後提供額外製程，及進一步地，一些製程可僅在本案中簡述。此外，第1圖至第20圖係得以簡化以便更好地理解本揭露原理。
參看第1圖，製造始於在第一半導體基板100上形成第一氧化層102。在一些實施例中，第一半導體基板100包括晶體矽材料，及及第一氧化層102係氧化矽層。應理解，在替代性實施例中，第一半導體基板100可包括其他適合的材料。第一半導體基板100有定向在(100)晶面上之一表面。選擇具有定向在(100)晶面上之一表面的第一半導體基板100是因為在矽基板表面定向在(100)晶面上時，矽基板與氧化矽層之間的表面狀態密度最小。
平面是由「米勒指數」方法所界定，此方法提供在矽晶體中指定平面與方向之一方法。藉由「米勒指數」分類的定向係(100)、(011)、(110)，及(111)。晶圓定向根據晶圓表面平行於哪個定向平面來分類。表面可能並非精確平行，而是略有不同，且此差異被稱作位移角或偏角定向。晶體定向與半徑之間的關係可藉由凹口或切割至晶圓內的平面標註。
請參看第2圖。取決於設計需求(例如，p型基板或n型基板)，第一半導體基板100可包含各種經摻雜之區域。在一些實施例中，經摻雜之區域可能摻雜有p型或n型摻雜劑。例如，經摻雜之區域可能摻雜有p型摻雜劑，比硼或BF2；n型摻雜劑，如磷或砷；及/或上述各者之組合。製造包括執行一或更多個摻雜製程，如佈植製程，以在第一半導體基板100中形成相對型的井。在一些實施例中，第一半導體基板100係N型基板，且執行P型摻雜製程以在第一半導體基板100中形成P型井104。N型井106之一部分在摻雜製程期間受遮罩108保護。P型井104與N型井106在第一半導體基板100中形成之後，移除遮罩。
請參看第3圖。第二半導體基板結合至第一半導體基板100上。第二半導體基板110包括晶體矽材料。應理解，在替代性實施例中，第二半導體基板110可包括其他適合的材料。第二半導體基板110有定向在一晶面上的一表面，此晶面不同於(100)晶面。亦即，第一半導體基板100與第二半導體基板110定向在不同晶面上。例如，第一半導體基板100有諸如在第一晶面上定向之主表面101之一表面，此第一晶面如晶面(100)，及第二半導體基板110有諸如在第二晶面上定向之主表面111之一表面，其中第二晶面不同於第一晶面。在第一晶面上定向之表面(例如，主表面101)大體上平行於在第二晶面上定向之表面(例如，主表面111)。在一些實施例中，第二晶面係(111)晶面，或旋轉45度之(100)晶面。
在一些實施例中，第二氧化層112形成在第二半導體基板110之一表面上，及第一半導體基板100與第二半導體基板110在形成第一與第二氧化層102、112之表面處結合。第一及第二氧化層102、112組合及成為結合第一半導體基板100與第二半導體基板110之絕緣層120。絕緣層120安置在第一半導體基板100與第二半導體基板110之間並橋接第一半導體基板100與第二半導體基板110，以使得第一半導體基板100與第二半導體基板110之間介面均勻，且沒有特殊晶面。因此，可防止不同定向之間的介面處出現缺陷。在一些實施例中，絕緣層120之厚度處於自約5nm至約10nm之範圍中。若絕緣層120之厚度小於約5nm，則第一半導體基板100難以與第二半導體基板110結合。反之，若絕緣層120之厚度大於約10nm，則減小了鰭之有效區域。
參看第4圖。移除第二半導體基板110之部分與N型井106上方之絕緣層120，且N型井106自第二半導體基板110曝露。移除製程包括形成保護第二半導體基板110之部分與P型井104上方之絕緣層120的遮罩，執行適合蝕刻製程以移除第二半導體基板110與絕緣層120之未覆蓋部分，並移除遮罩。在一些實施例中，用於移除第二半導體基板110與絕緣層120之化學品包括基於C4F6/O2之化學品，以減少Si凹槽之量。移除製程之後，一額外的氧化層122進一步形成於剩餘第二半導體基板110之頂表面與側表面上，及剩餘絕緣層120之側表面上。氧化層122藉由諸如原子層沉積(atomic layer deposition；ALD)製程而形成。在一些實施例中，氧化層122之厚度處於自約4nm至約6nm之範圍中。
參看第5圖。磊晶層130形成於第一半導體基板100之曝露部分上。磊晶層130之材料經選擇以形成P型元件。在一些實施例中，磊晶層130包括SiGe或其他適合材料。在一些實施例中，磊晶層130具有諸如主表面131之一表面，此表面在諸如晶面(100)之第一晶面上定向。主表面131大體上平行於第一半導體基板100及第二半導體基板110之主表面101、111(參看第3圖)。在一些實施例中，磊晶層130磊晶生長於第一半導體基板100之曝露部分上。
參看第6圖。執行表面平坦化製程以使第二半導體基板110及磊晶層130之頂表面平坦化。第二半導體基板110之頂表面與磊晶層130之頂表面在平坦化製程之後大體上處於同一平面。充當第二半導體基板110與磊晶層130之間邊界之氧化層122在平坦化製程之後未被磊晶層130覆蓋。在一些實施例中，平坦化製程包括執行研磨製程，如化學機械研磨(chemical mechanical polishing；CMP)製程。
參看第7圖。移除第二半導體基板110與磊晶層130之間的氧化層122。因此，槽124形成於第二半導體基板110與磊晶層130之間。在一些實施例中，氧化層122係氧化矽層，且氧化層122藉由使用稀釋HF溶液的濕式蝕刻製程而被移除。在移除製程之後，第二半導體基板110、絕緣層120，及磊晶層130之側表面曝露，且凹槽形成於第一半導體基板100中。在一些實施例中，凹槽形成於P型井104與N型井106之間。
在一些實施例中，封蓋層126形成於第二半導體基板110與磊晶層130上。封蓋層126亦形成於第二半導體基板110與磊晶層130之間的槽124上。在一些實施例中，封蓋層126為藉由原子層沉積製程沉積的矽層，且封蓋層126之厚度處於自約4nm至約6nm之範圍中。在一些實施例中，封蓋層126懸垂在槽124上及覆蓋槽124。
在一些實施例中，第二半導體基板110與磊晶層130之間的槽124的寬度處於自約4nm至約6nm之範圍中，槽124之深度為約5nm或更大，且槽124之深寬比可能處於自約15nm至約20nm之範圍中。若槽124的寬度大於約6nm，則包括矽之封蓋層126將填充槽124且因此成為隨後蝕刻製程中之缺陷來源。舉例而言，這些填入槽124中的填充材料可能會在後續蝕刻製程中自槽124剝離，而導致鰭的輪廓控制更為困難並且產生不預期的微粒。若槽124的寬度小於約4nm，亦即上一階段中的氧化層122厚度過於薄而不足以覆蓋第二半導體基板110的整個側壁，因此使得部分的第二半導體基板110的側壁外露於氧化層122。後續在形成磊晶層130時，磊晶層130將有可能形成在外露的第二半導體基板110的側壁。形成在外露的第二半導體基板110的側壁的磊晶層130與形成在第一半導體基板100之上表面的磊晶層130會具有不同的成長晶向，這會導致蘑菇狀的磊晶成長缺陷。
參看第8圖與第9圖。複數個遮罩特徵150形成於第二半導體基板110與磊晶層130上。遮罩特徵150之形成包括在封蓋層126上沉積氮化物層140、額外氧化矽層142，及光阻 劑層144，隨後藉由適合的微影術製程圖案化此光阻劑層144、氧化矽層142、氮化物層140，及封蓋層126。隨後移除剩餘光阻劑層144，且剩餘之氧化矽層142、氮化物層140，及封蓋層126可在下文的蝕刻製程中被視作硬質遮罩特徵150'，如第9圖所示。在一些實施例中，硬質遮罩特徵150'之厚度處於自約30nm至約40nm之範圍中。
參看第10圖。複數個突出物形成於第一半導體基板100上。在一些實施例中，第二半導體基板110及磊晶層130中(參看第9圖)中未被硬質遮罩特徵150'覆蓋的部分在蝕刻製程之後被移除，以使得半導體部分162及半導體部分172分別形成於P型井104及N型井106上。在一些實施例中，半導體部分162充當P型井104上之第一鰭之上部，及半導體部分172充當N型井106上之第二鰭之上部。因此，半導體部分162、172在下文中被稱作鰭之上部162、172。鰭之上部162、172藉由在到達絕緣層120時停止的蝕刻製程而形成。此蝕刻步驟可能被視作在P型井104上形成第一鰭及在N型井106上形成第二鰭之第一蝕刻步驟。在一些實施例中，鰭之上部162的高度處於自約50nm至約60nm之範圍中。
在第一蝕刻製程之後，位在槽124(見第9圖)正下方的部第一半導體基板100亦被蝕刻，因而形成一缺口125延伸進入第一半導體基板100。由於此蝕刻是沿著既深且窄的槽124(見第9圖)蝕刻，故蝕刻速率較慢，使得缺口125的深度小於磊晶層130(見第9圖)的厚度。於一些實施例中，缺口125的深度為約5nm至約40nm。
在一些實施例中，在第一蝕刻製程之後，絕緣層120剩餘在P型井104上。亦即，第一蝕刻製程中利用之化學品在絕緣層120與第二半導體基板110及磊晶層130(參看第9圖)之間具有高選擇性。在一些實施例中，用以圖案化第二半導體基板110及磊晶層130(參看第9圖)之第一蝕刻製程是電漿蝕刻製程，及第一蝕刻製程中利用的化學品是氯基電漿。在一些實施例中，第一蝕刻製程之反應氣體包括Cl2及HBr。第一蝕刻製程之Cl2流速為約100sccm至約300sccm，HBr流速為約50sccm至約150sccm。於一些實施例中，Cl2流速與HBr流速的比值為約2：1至約5：1，若是超出此範圍，則鰭之上部162、172的輪廓會難以控制。
於一些實施例中，第一蝕刻製程之溫度為約攝氏100度至約攝氏200度。若是第一蝕刻製程之溫度大於約攝氏200度，則第一蝕刻製程的蝕刻速率會過快，以至於第二半導體基板110與絕緣層120之間的蝕刻選擇比和磊晶層130與絕緣層120之間的蝕刻選擇比會不足。若是第一蝕刻製程之溫度小於約攝氏100度，則第一蝕刻製程的蝕刻速率會不足，以至於鰭的上部162、172的側壁會不夠直。
於一些實施例中，第一蝕刻製程之射頻功率為約300瓦特至約500瓦特。若是第一蝕刻製程之射頻功率大於約500瓦特，則第一蝕刻製程的蝕刻速率會過快，以至於第二半導體基板110與絕緣層120之間的蝕刻選擇比和磊晶層130與絕緣層120之間的蝕刻選擇比會不足。若是第一蝕刻製程之射 頻功率小於約300瓦特，則第一蝕刻製程的蝕刻速率會不足，以至於鰭的上部162、172的側壁會不夠直。
在一些實施例中，此蝕刻製程受時間模式控制，其中蝕刻時間可根據所需輪廓而經調整。例如，形成鰭之上部162、172之蝕刻時間為約2分鐘至約5分鐘。若是蝕刻時間小於約2分鐘，則絕緣層120及/或第一半導體基板100無法在第一蝕刻製程中被暴露。若是蝕刻時間大於約5分鐘，則絕緣層120及/或第一半導體基板100可能會在第一蝕刻製程中被過蝕刻。
參看第11圖。保護層180形成於第10圖圖示之結構上。保護層180是藉由適合沉積製程形成之薄膜，如原子層沉積製程。在一些實施例中，保護層180為氧化層，如氧化矽層，及保護層180之厚度處於約2至3nm之範圍中。保護層180等形地沉積在結構上。在一些實施例中，保護層180經形成以覆蓋鰭之上部162、172的側表面。處於鰭之上部172之間的絕緣層120及第一半導體基板100之頂表面亦被保護層180覆蓋。在下文之蝕刻製程中，保護層180可保護鰭之上部162、172的輪廓。
參看第12圖及第13圖。執行電漿轟擊以便移除保護層180之部分。由於電漿轟擊之方向，例如垂直電漿轟擊，鰭之上部162、172之頂表面處的保護層180部分、絕緣層120部分，及第一半導體基板100部分在電漿轟擊之後被移除。因此，絕緣層120之部分自鰭2之上部162、17之間的間隙而曝露。鰭之上部162、172之側表面處的保護層180部分在電漿轟 擊之後仍然保留，以維持鰭之上部162、172之輪廓。亦即，鰭之上部162、172在電漿轟擊期間受硬質遮罩特徵150'及保護層180保護，及因此，可能完全保護鰭之上部162、172之側壁。
電漿轟擊繼續擊穿絕緣層120(如第13圖所示)。電漿轟擊移除絕緣層120中未被硬質遮罩特徵150'覆蓋的、位於鰭之上部162上的部分，以進一步曝露下層之第一半導體基板100。在一些實施例中，硬質遮罩特徵150'可在擊穿絕緣層120之製程期間經部分地消耗，然而硬質遮罩特徵150'中大部分剩餘在鰭之上部162、172上。硬質遮罩特徵150'及鰭之上部162、172之側表面處剩餘的保護層180可在電漿轟擊擊穿絕緣層120的同時保護鰭之上部162、172。
用於電漿轟擊中之氣體，如第12圖及第13圖中所圖示，經選擇以在諸如第一半導體基板100之矽與諸如絕緣層120及保護層180之氧化物之間具有高選擇性，以使得不過度移除第一半導體基板100。用於電漿轟擊中之氣體不同於用於第一蝕刻步驟中之氣體。如上所述，用於圖案化鰭之上部162、172之第一蝕刻製程中之化學品是氯基化學品，如Cl2/HBr，且用於擊穿絕緣層120之電漿轟擊中的化學品是氟基化學品，其對絕緣層120的蝕刻速率大於對第一半導體基板100的蝕刻速率。
在一些實施例中，第12圖及第13圖中繼續沿用相同之電漿轟擊製程之反應氣體及參數。電漿轟擊製程之反應氣體包括CF4、CHF3，及O2，其中CF4流速處於自約50sccm至 約200sccm的範圍中，CHF3流速處於自約50sccm至約200sccm的範圍中，及O2流速處於自約20sccm至約200sccm的範圍中。流速之比可經修改以調整蝕刻速率及蝕刻選擇性。於一些實施例中，CF4：CHF3：O2為約1：1：3，過量CF4及/或CHF3將增大蝕刻速率及因此導致絕緣層120與第一半導體基板110之間的蝕刻選擇比變弱。另一方面，過量O2將降低蝕刻速率，因此，鰭之上部162、172之側壁將不平直。
在一些實施例中，電漿轟擊製程之溫度處於自約攝氏100度至約攝氏200度之範圍中。若電漿轟擊製程溫度大於約攝氏200度，則蝕刻速率將過快，因此導致絕緣層120與第一半導體基板100之間的蝕刻選擇比變弱。若電漿轟擊製程溫度低於約攝氏100度，則蝕刻速率將過慢，且鰭之上部162、172之側壁將會不平直。
在一些實施例中，電漿轟擊製程之射頻功率處於自約200瓦特至約500瓦特之範圍中。若電漿轟擊製程射頻功率大於約500瓦特，則蝕刻速率將過快，因此導致絕緣層120與第一半導體基板100之間的蝕刻選擇比變弱。若電漿轟擊製程射頻功率低於約200瓦特度，則蝕刻速率將過慢，且鰭之上部162、172之側壁將會不平直。
電漿轟擊製程為在接觸第一半導體基板100之P型井104時停止。在一些實施例中，電漿轟擊製程可受時間模式控制，其中反應時間可根據所需輪廓而經調整。例如，電漿轟擊製程的反應時間為約10秒鐘至約30秒鐘。若是電漿轟擊製程的反應時間大於約30秒，則第一半導體基板100會被過蝕 刻。若是電漿轟擊製程的反應時間小於約30秒，則第一半導體基板100之P型井104不會被暴露。在一些其他實施例中，當偵測到Si-O信號時，電漿轟擊製程停止在絕緣層120與第一半導體基板100之間的介面處。
在一些實施例中，如第19圖中圖示，當鰭之上部162之間的間距過小時，保護層180中一些保護層將剩餘在絕緣層120上之鰭之上部162之間的位置。在一些實施例中，當鰭之上部162之間的間距小於約8-10nm時，保護層180不會完全被移除，且將剩餘在絕緣層120上鰭之上部162之間。
因此，如同第20圖中圖示，因殘存的保護層180，在絕緣層120被擊穿後，鰭之上部162之間的P型井104的第一部分104A之頂表面高於P型井104鄰近於缺口125處之第二部分104B之頂表面。在一些實施例中，第一部分104A與第二部分104B的高度差G1處於自約5nm至約10nm的範圍中。若高度差G1大於約10nm，則鰭之深寬比將過高，且將發生鰭歪斜或傾斜鰭之問題。若高度差G1小於約5nm，則意味著保護層180在上一步驟中幾乎完全移除。
同樣地，在N型井106的第一部分106A與第二部分106B之間的高度差G2為約5nm至約10nm。若高度差G2大於約10nm，則鰭之深寬比將過高，且將發生鰭歪斜或傾斜鰭之問題。若高度差G2小於約5nm，則意味著保護層180在上一步驟中幾乎完全移除。
參看第14圖。電漿轟擊之後，第一半導體基板100之頂表面由鰭之上部162、172之間的間隙而曝露。執行第二 蝕刻製程以凹陷第一半導體基板100。第一半導體基板100中未被硬質遮罩特徵150'覆蓋之部分藉由第二蝕刻製程而凹陷，以在鰭之上部162、172之間形成溝槽105。在一些實施例中，溝槽105的深度為約110nm至約130nm。
第二蝕刻製程之後，半導體部分164與半導體部分174自第一半導體基板100突出而形成。半導體部分164充當P型井104上之第一鰭之底部，及半導體部分174充當N型井106上之第二鰭之底部。因此，半導體部分164、174在下文中被稱作鰭之底部164、174。包括鰭之上部162、絕緣層120，及鰭之底部164的第一鰭160形成於第一半導體基板100之N通道金氧半導體區域上。包括鰭之上部172及鰭之底部174之第二鰭170形成於第一半導體基板100之P通道金氧半導體區域上。
在一些實施例中，第一鰭160之每一者包括連接至P型井104的鰭之底部164、位於P型井104上方之鰭之上部162，及連接鰭之上部162及底部164之絕緣層120。鰭之底部164是第一半導體基板100的一部分且具有第一晶面，鰭之上部162是第二半導體基板110的一部分(參看第9圖)且具有第二晶面，及第一晶面與第二晶面定向不同。
在一些實施例中，第二鰭170中每一者包括連接至N型井106之鰭的底部174，及連接至鰭的底部174之鰭的上部172。鰭之底部174是第一半導體基板100的一部分且具有第一晶面，鰭之上部172是磊晶層130的一部分(參看第9圖)且具有第三晶面，且第一晶面與晶面第三晶面可具有相同定向。
第二蝕刻製程可近似於第一蝕刻製程。即第二蝕刻製程中所使用的氣體為氯基蝕刻劑，且其在矽跟氧化矽之間具有高選擇比。
在一些實施例中，第二蝕刻製程之反應氣體包括Cl2及HBr。第二蝕刻製程之Cl2流速為約100sccm至約300sccm，HBr流速為約50sccm至約150sccm。於一些實施例中，Cl2流速與HBr流速的比值為約2：1至約5：1，若是超出此範圍，則鰭之上部162、172的輪廓會難以控制。
於一些實施例中，第二蝕刻製程之溫度為約攝氏100度至約攝氏200度。若是第二蝕刻製程之溫度大於約攝氏200度，則第二蝕刻製程的蝕刻速率會過快，以至於第二半導體基板110與硬質遮罩特徵150’之間的蝕刻選擇比會不足。若是第二蝕刻製程之溫度小於約攝氏100度，則第二蝕刻製程的蝕刻速率會不足，以至於鰭的上部162、172的側壁會不夠直。
於一些實施例中，第二蝕刻製程之射頻功率為約300瓦特至約500瓦特。若是第一蝕刻製程之射頻功率大於約500瓦特，則第一蝕刻製程的蝕刻速率會過快，以至於第二半導體基板110與硬質遮罩特徵150’之間的蝕刻選擇比會不足。若是第一蝕刻製程之射頻功率小於約300瓦特，則第一蝕刻製程的蝕刻速率會不足，以至於鰭的上部162、172的側壁會不夠直。
用於形成鰭160、170之兩步驟蝕刻製程之化學品在矽與氧化物之間具有高選擇性。用於第二蝕刻製程中之化學品不同於用於電漿轟擊中之化學品。如上所述，用於電漿轟擊 中以擊穿絕緣層120之化學品是氟基化學品，如CF4/HCF3/O2，且用於圖案化鰭160、170之第一與第二蝕刻製程中的化學品是氯基化學品，如Cl2/HBr。
如上論述，藉由兩步驟蝕刻而形成鰭160、170，及引入電漿轟擊以擊穿第一與第二蝕刻製程之間的絕緣層120。鰭160、170之側壁可在電漿轟擊期間由保護層180保護，及因此，鰭160、170之輪廓可被完全保護。N型區域及P型區域處之負載可令人滿意地平衡，且蝕刻偏壓可由此而得到改良。例如，將第一鰭160之間的蝕刻深度標記為深度d1，將第二鰭170之間的蝕刻深度標記為深度d2，及N型區域及P型區域處的負載(例如(d2-d1)/d1)處於自約10%至約20%的範圍中。
第一鰭160及第二鰭170形成於第一半導體基板100上之後，執行諸如使用稀釋HF溶液的預清潔製程之清潔製程以移除剩餘保護層180(參考第13圖)。在一些實施例中，由於保護層180(參看第13圖)從鰭之上部162、172側壁移除，鰭上部162之寬度W1小於鰭底部164之寬度W2，及鰭上部172之寬度W3小於鰭底部174之寬度W4。在一些實施例中，將元件浸入稀釋HF溶液極短的時間，例如自約1秒鐘至約10秒鐘的範圍內，因此，絕緣層120不會被過度消耗，且在移除保護層180之後仍剩餘在鰭之上部162與底部164之間。若元件浸入稀釋HF溶液超過約10秒鐘，則可消耗鰭的上部162、172且鰭寬度可能減小。若元件被浸入稀釋HF溶液不足約1秒鐘，則無法從鰭之上部162之側壁移除保護層180。
鰭上部162之寬度W1與鰭底部164之寬度W2之間的差值，或鰭上部172之寬度W3與鰭底部174之寬度W4之間的差值是由保護層180之厚度導致。在一些實施例中，保護層180之厚度處於自約1nm至約3nm之範圍中。若保護層180的厚度大於約3nm，則保護層180可能無法藉由電漿轟擊而移除。另一方面，若保護層180厚度小於約1nm，則保護層180不能在第一蝕刻製程期間充分地保護第一鰭160及第二鰭170，且導致粗糙的鰭側壁或鰭損耗。
參看第15圖。半導體結構目前包括P型井104上之第一鰭160及及N型井106上之第二鰭170。第一鰭160用於形成N型鰭式場效電晶體元件，及第二鰭170用於形成P型鰭式場效電晶體元件。在一些實施例中，鰭凹陷製程之後，缺口125保留在第一半導體基板100上及第一鰭160與第二鰭170之間。
襯墊190形成於第一鰭160、第二鰭170之頂部及側表面上，及第一半導體基板100上。第15圖中圖示在形成襯墊190之後的結構。襯墊190可藉由任何適合材料及沉積製程而形成。在一些實施例中，襯墊190是矽襯墊。
現參考第16圖。在一些實施例中，矽襯墊190(參看第15圖)經處理及成為例如氮化矽襯墊192。氮化矽襯墊192比矽襯墊190更緻密。氮化矽襯墊192可改良高密度鰭式場效電晶體元件之特性。形成氮化矽襯墊192之後，執行拉回製程以移除矽襯墊190之部分及硬質遮罩特徵150'以曝露第一鰭160及第二鰭170。
介電材料經沉積及填充第一鰭160與第二鰭170之間的空間。隨後，執行凹陷製程以在第一鰭160與第二鰭170之間形成複數個隔離結構200。在一些實施例中，隔離結構200為淺溝槽隔離(shallow trench isolation；STI)。隔離結構200由介電材料製成，如氧化矽、氮化矽、氮氧化矽、氟化物摻雜矽玻璃(fluoride doped silicate glass；FSG)、低介電常數介電材料，及/或其他適合的絕緣材料。隔離結構200亦可藉由以下方式形成：使用多步驟沉積與處理製程來沉積強化間隙填充層，以消除間隙填充處理中之空隙與縫隙。
在一些實施例中，氮化矽襯墊192之部分在凹陷製程期間被移除，以使得隔離結構200上方的第一鰭160與第二鰭170不被氮化矽襯墊192覆蓋。第一鰭160形成於P型井104上及可用於N型鰭式場效電晶體元件。第二鰭170形成於N型井106上及可用於P型鰭式場效電晶體元件。
參看第17圖。閘極介電層210經由毯覆式沉積而形成於第一鰭160及第二鰭170上。在一些實施例中，閘極介電層210可為氧化矽層(例如，二氧化矽)。在一些實施例中，閘極介電層210可包括高介電常數材料。在一些實施例中，閘極介電層210可包括複數個層。在一些實施例中，閘極介電層210藉由使用原子層沉積製程或化學氣相沉積製程而沉積。
此外，偽閘極堆疊220可平行形成且沿不同於第一鰭160及第二鰭170之方向的一方向而延伸。偽閘極堆疊220可均勻間隔以提供一均勻圖案密度。在一些實施例中，偽閘極堆疊220包括偽閘極結構222。在一些實施例中，偽閘極堆疊 220進一步包括依序形成於偽閘極結構222上之氧化物硬質遮罩224及氮化物硬質遮罩226。在一些實施例中，偽閘極結構222由多晶矽製成，氧化物硬質遮罩224由SiOx製成，且氮化物硬質遮罩226由氮化矽(SiNx)或碳氮化矽(SiCN)製成。
如第17圖所示，側壁間隔物230形成於偽閘極堆疊220中每一者之兩個側表面上。每一側壁間隔物230為一低介電常數間隔物，具有小於4.0之介電常數。在一些實施例中，每一側壁間隔物230包括諸如矽(Si)、氧(O)，及碳(C)之元素。在一些實施例中，形成每一側壁間隔物230之步驟包括間隔物層之毯覆式沉積，隨後利用蝕刻(例如乾式蝕刻)製程而回拉間隔物層。在一些實施例中，回拉間隔物層之步驟包括蝕刻並移除沉積於對應偽閘極堆疊220頂表面上方及閘極介電層210之曝露表面上方的間隔物層。在一些實施例中，回拉側壁層之步驟亦包括蝕刻形成於對應偽閘極堆疊220之側表面上之側壁間隔物230之一部分。
可移除未被所形成的側壁間隔物230保護的閘極介電層210，以曝露下層的第一鰭160及第二鰭170。在一些實施例中，乾式蝕刻製程可用以移除未被覆蓋的閘極介電層210。例如，可從未被所形成的側壁間隔物230保護的表面上移除閘極介電層210，以曝露第一鰭160及第二鰭170之頂表面及側表面。在一些實施例中，完成移除閘極介電層210，以便磊晶源極/汲極層可生長於曝露的第一鰭160及第二鰭170上。
移除曝露閘極介電層210之後，磊晶源極/汲極240、242形成於第一鰭160及第二鰭170上。在一些實施例中， 磊晶源極/汲極240、242藉由在第一鰭160及第二鰭170之曝露表面上方生長磊晶層而形成。在第一鰭160及第二鰭170的曝露表面上生長磊晶層可包括執行預清潔製程，以移除第一鰭160及第二鰭170表面上的天然氧化物。接著，執行磊晶製程以在第一鰭160及第二鰭170表面上生長磊晶源極/汲極240、242。由於磊晶源極/汲極240、242之晶格常數不同於第一鰭160及第二鰭170，所以第一鰭160及第二鰭170之通道區域受應變或應力，以賦能元件載流子遷移率及提升元件效能。源極/汲極區域是第一鰭160及第二鰭170中未被偽閘極堆疊220覆蓋之部分，而通道區域是第一鰭160及第二鰭170中被偽閘極堆疊220覆蓋之部分。
在一些實施例中，磊晶源極/汲極240、242於第一鰭160及第二鰭170上方的生長持續直至磊晶源極/汲極240、242垂直延伸至第一鰭160及第二鰭170上方及橫向地從第一鰭160及第二鰭170延伸出。在一些實施例中，磊晶源極/汲極240、242可包含單層或多層結構。在單層實施例中，磊晶源極/汲極240、242可包含含矽材料。在一些實施例中，諸如矽碳(SiC)之磊晶層包覆第一鰭160，且藉由低壓化學氣相沉積製程而磊晶生長，以形成n型鰭式場效電晶體元件之源極/汲極。低壓化學氣相沉積製程是在約攝氏400度至攝氏800度溫度及約1至200托壓力下，使用Si3H8及SiH3CH作為反應氣體來執行。在一些其他實施例中，諸如矽鍺(SiGe)之磊晶層包覆第二鰭170，且藉由低壓化學氣相沉積製程而磊晶生長，以形成p型鰭式場效電晶體元件之源極/汲極。低壓化學氣相沉積 製程是在約攝氏400度至攝氏800度溫度及約1至200托壓力下，使用SiH4及GeH4作為反應氣體來執行。
現參看第17圖及第18圖。接觸蝕刻停止層250可沉積於磊晶源極/汲極240、242的上方。接觸蝕刻停止層250可用以保護磊晶源極/汲極240、242抵抗濕氣、摻雜劑，及/或後續製程期間的氧化。例如，接觸蝕刻停止層250可保護磊晶源極/汲極240、242在後續的層間介電層沉積期間免於氧化。在一些實施例中，接觸蝕刻停止層250可充當後續接觸蝕刻的蝕刻停止層，以保護接觸蝕刻停止層250下方的磊晶源極/汲極240、242不受接觸蝕刻損害。在一些實施例中，接觸蝕刻停止層250可能是氮化矽層。在一些實施例中，可藉由使用原子層沉積製程、化學氣相沉積製程、其他適合沉積製程，及/或上述各者之組合來執行接觸蝕刻停止層250之沉積。
層間介電層260可藉由以下方式而形成：使用毯覆式沉積，隨後使用平坦化製程以移除形成於犧牲結構上方的過量層間介電材料。在一些實施例中，層間介電層260是氧化物(例如，SiOx)層。在一些實施例中，藉由使用化學氣相沉積製程、原子層沉積製程、火焰化學氣相沉積製程、旋塗製程、其他適合沉積製程，及/或上述各者之組合來沉積層間介電層260。在一些實施例中，在攝氏400度與攝氏600度(或大致在此等溫度之間)之間的溫度下執行的額外退火製程可用以處理層間介電層260以增大沉積後介電層之密度。在一些實施例中，在沉積層間介電層260之後，執行平坦化製程(例如，化學機械研磨)以移除層間介電層260中形成於偽閘極堆疊 220之頂表面上方的部分。可執行平坦化製程以使得層間介電層260之頂表面、側壁間隔物230之頂表面，及偽閘極結構222之頂表面是共面的。在一些實施例中，氧化物硬質遮罩224及氮化物硬質遮罩226亦在平坦化製程期間或在額外蝕刻製程蝕刻製程期間被移除，以便曝露偽閘極結構222之頂表面。
偽閘極堆疊220可被金屬閘極結構取代。更特定而言，偽閘極結構222可被金屬閘極電極270取代。首先，偽閘極結構222可藉由使用乾式蝕刻、濕式蝕刻，或上述各者之組合來移除。第二，金屬閘極電極270沉積至開口中。在一些實施例中，用以移除偽閘極結構222的製程是選擇性的，以使得層間介電層260及側壁間隔物230在蝕刻製程之後保留。因此，偽閘極結構222的移除可在相對側壁間隔物230之間形成開口。
在一些實施例中，移除偽閘極結構222亦可包括移除閘極介電層210，以使得第二閘極介電層可先形成，隨後在開口中形成金屬閘極電極270。在一些實施例中，第二閘極介電層可形成於閘極介電層210上方。在一些實施例中，第二閘極介電層可包括介面層層及高介電常數介電層。在一些實施例中，介面層是SiOx層。在一些實施例中，高介電常數介電層包括高介電常數介電材料，例如，氧化鉿、氧化鑭、氧化鋁、氧化鋯、氮化矽，或其他適合的高介電常數材料。在一些實施例中，高介電常數介電層之介電常數高於約3.9。在一些實施例中，高介電常數介電層之介電常數高於約7.0。在一些實施例中，藉由使用原子層沉積製程、化學氣相沉積製程、其他適 合沉積製程，及/或上述各者之組合來執行第二閘極介電層之形成。
在一些實施例中，金屬閘極電極270可能包括金屬導體，如鎢(W)、鈦、鉭、銅、氮化鈦、氮化鉭、鉬、其他適合金屬或金屬合金，及/或上述各者之組合。在一些實施例中，金屬閘極電極270亦可包括擴散障壁，例如氮化鈦(TiN)及鈦矽氮化物(TiSiN)。在一些實施例中，金屬閘極電極270可能進一步包括功函數層，例如用於n型鰭式場效電晶體元件之TiN及鈦鋁(TiAl)及用於p型鰭式場效電晶體元件之氮化鉭(TaN)及TiAl。在一些實施例中，可藉由使用原子層沉積製程、化學氣相沉積製程、其他適合沉積製程，及/或上述各者之組合來執行金屬電極270之形成。
在一些實施例中，在開口中形成金屬閘極結構之後，執行平坦化製程(例如化學機械研磨製程)以使半導體結構之頂表面平坦化。在一些實施例中，平坦化製程持續直至層間介電層260之頂表面與金屬閘極電極270是大體上共面為止。
參看第21圖與第22圖，其中第21圖與第22圖係表示藉由本揭露之不同蝕刻製程製造而成之鰭的側壁的示意圖。第20圖圖示鰭10，此等鰭在製造時使用保護層180(見第13圖)在電漿轟擊時保護鰭10之側壁，及第21圖圖示在製造時不使用保護層之鰭20。在製造時使用保護層之鰭10具有光滑側壁，而在製造時不使用保護層之鰭20會具有粗糙側壁。
如上所述，鰭係藉由兩步驟蝕刻而形成，及引入電漿轟擊以擊穿蝕刻製程之間的絕緣層。在電漿轟擊之間在其上形成保護層，鰭之側壁可在電漿轟擊期間由保護層保護，因此鰭之側壁可在電漿轟擊之後具有較為平滑的側壁。
根據本揭露之一些實施例，一方法包括將第一半導體基板結合在第二半導體基板上，第一半導體基板與第二半導體基板之間具有一絕緣層，及蝕刻第一半導體基板以形成鰭之上部，其中絕緣層之第一部分藉由蝕刻第一半導體基板而曝露。保護層藉由使用原子層沉積製程而沉積於鰭上部上方及絕緣層之第一部分之頂表面上方。蝕刻位於鰭上部之頂表面上方及絕緣層之第一部分之頂表面上方的保護層之第一部分，其中保護層之第二部分保留在鰭上部之側壁上。絕緣層之第一部分被蝕刻，其中絕緣層之第二部分保留在鰭上部下。蝕刻第二半導體基板以在絕緣層之第二部分下形成鰭底部。
根據本揭露之一些實施例，方法進一步包括蝕刻保護層之第二部分。
根據本揭露之一些實施例，其中蝕刻第一半導體基板及蝕刻絕緣層之該第一部分使用不同的蝕刻劑。
根據本揭露之一些實施例，其中蝕刻第一半導體基板使用一氯基蝕刻劑。
根據本揭露之一些實施例，其中蝕刻絕緣層之第一部分使用一氟基蝕刻劑。
根據本揭露之一些實施例，其中蝕刻絕緣層之第一部分及蝕刻第二半導體基板使用不同的蝕刻劑。
根據本揭露之一些實施例，其中蝕刻第二半導體基板使用一氯基蝕刻劑。
根據本揭露之一些實施例，其中保護層具有一厚度，厚度約為2nm至約3nm。
根據本揭露之一些實施例，一方法包括將第一半導體基板藉由一絕緣層結合在第二半導體基板上，絕緣層位於第一半導體基板與第二半導體基板之間，及蝕刻第一半導體基板之第一部分及絕緣層之第一部分，直至第二半導體基板曝露。第一半導體基板之第二部分與絕緣層之第二部分剩餘在第二半導體基板上方。磊晶層磊晶生長於第二半導體基板上方。蝕刻第一半導體基板之第二部分以形成第一鰭上部。蝕刻磊晶層以形成第二鰭上部。絕緣層之第二部分之第一子部分藉由蝕刻第一半導體基板之第二部分而曝露。保護層藉由使用原子層沉積製程而沉積於第二鰭上部。蝕刻絕緣層之第二部分之第一子部分，其中絕緣層之第二部分之第二子部分保留在第一鰭之上部下。蝕刻第二半導體基板以在絕緣層之第二部分之第二子部分下形成第一鰭底部，及在第二鰭上部下形成第二鰭底部。
根據本揭露之一些實施例，方法進一步包括自第二鰭之上部移除保護層。
根據本揭露之一些實施例，其中蝕刻磊晶層及蝕刻絕緣層之第二部分之第一子部分使用不同的蝕刻劑。
根據本揭露之一些實施例，其中執行沉積保護層的步驟，以使得保護層沉積於第一鰭之上部上。
根據本揭露之一些實施例，其中藉由使用電漿轟擊來執行蝕刻絕緣層之第二部分之第一子部分的步驟。
根據本揭露之一些實施例，一元件包括半導體基板、位於半導體基板上方之第一鰭，及隔離結構。第一鰭包括上部、底部，及上部與底部之間的絕緣層，其中絕緣層之頂表面比第一鰭上部之底表面寬。隔離結構圍繞第一鰭之底部。
根據本揭露之一些實施例，其中絕緣層的頂表面處於高於隔離結構之頂表面。
根據本揭露之一些實施例，其中絕緣層之頂表面之寬度與第一鰭之上部之底表面之寬度之間的差值為約2nm至約3nm。
根據本揭露之一些實施例，元件進一步包括一第二鰭，位於半導體基板上方，第二鰭包含上部及第二鰭之上部下的底部，其中第二鰭之底部之頂表面比第二鰭之上部之底表面寬。
根據本揭露之一些實施例，其中第二鰭之上部與底部之間的介面低於隔離結構之頂表面。
根據本揭露之一些實施例，其中第二鰭之上部與底部包含不同的材料。
根據本揭露之一些實施例，其中第二鰭之底部之頂表面之寬度與第二鰭之上部之底表面之寬度之間的差值為約2nm至約3nm。
前述內容介紹數個實施例之特徵，以使得熟習此技術者可理解本揭露之態樣。彼等熟習此技術者應理解，其可 將本揭露用作設計或修飾其他製程與結構之基礎，以實現與本案介紹之實施例相同的目的及/或獲得相同之優勢。彼等熟習此技術者亦應認識到，此種同等構成不脫離本揭露之精神與範疇，且此等構成可在本案中進行各種變更、替換，及改動，而不脫離本揭露之精神及範疇。

Claims (1)

  1. 一種半導體元件的製造方法，包括以下步驟：將一第一半導體基板藉由一絕緣層結合至一第二半導體基板，該絕緣層位於該第一半導體基板與該第二半導體基板之間；蝕刻該第一半導體基板以形成一鰭之一上部，其中該絕緣層之一第一部分藉由蝕刻該第一半導體基板而曝露；藉由使用一原子層沉積製程而沉積一保護層於該鰭之該上部上及該絕緣層之該第一部分之一頂表面上；蝕刻位於該鰭之該上部之一頂表面上及該絕緣層之該第一部分之該頂表面上的該保護層之一第一部分，其中該保護層之一第二部分保留在該鰭之該上部之一側壁上；蝕刻該絕緣層之該第一部分，其中該絕緣層之一第二部分保留在該鰭之該上部下方；以及蝕刻該第二半導體基板以在該絕緣層之該第二部分下方形成該鰭之一底部。
TW107134174A 2017-09-28 2018-09-27 半導體元件的製造方法 TW201916122A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762565020P 2017-09-28 2017-09-28
US62/565,020 2017-09-28
US16/141,509 US10680109B2 (en) 2017-09-28 2018-09-25 CMOS semiconductor device having fins and method of fabricating the same
US16/141,509 2018-09-25

Publications (1)

Publication Number Publication Date
TW201916122A true TW201916122A (zh) 2019-04-16

Family

ID=65807984

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107134174A TW201916122A (zh) 2017-09-28 2018-09-27 半導體元件的製造方法

Country Status (3)

Country Link
US (4) US10680109B2 (zh)
CN (1) CN109585560A (zh)
TW (1) TW201916122A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799852B (zh) * 2020-08-13 2023-04-21 台灣積體電路製造股份有限公司 具有高遷移率p通道電晶體的半導體裝置的效能改良的鰭片高度和sti深度
TWI809775B (zh) * 2021-10-22 2023-07-21 南亞科技股份有限公司 半導體結構的製造與測量方法
US12191215B2 (en) 2021-10-22 2025-01-07 Nanya Technology Corporation Manufacturing and measuring system for semiconductor structures
US12431393B2 (en) 2021-10-26 2025-09-30 Nanya Technology Corporation Manufacturing method for semiconductor structures

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7042726B2 (ja) * 2018-10-04 2022-03-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN111129142B (zh) * 2018-11-01 2023-06-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11373870B2 (en) * 2019-06-27 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device including performing thermal treatment on germanium layer
CN111863721B (zh) * 2020-07-31 2021-11-26 武汉新芯集成电路制造有限公司 半导体器件的制作方法
US12002766B2 (en) * 2020-08-18 2024-06-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having isolations between fins and comprising materials with different thermal expansion coefficients (CTE)
CN114765171B (zh) * 2021-01-14 2025-09-05 联华电子股份有限公司 半导体结构及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8263462B2 (en) * 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US9257325B2 (en) * 2009-09-18 2016-02-09 GlobalFoundries, Inc. Semiconductor structures and methods for forming isolation between Fin structures of FinFET devices
US9006786B2 (en) * 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9035425B2 (en) * 2013-05-02 2015-05-19 United Microelectronics Corp. Semiconductor integrated circuit
US9093531B2 (en) * 2013-06-11 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9548303B2 (en) * 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9461174B2 (en) * 2014-08-01 2016-10-04 Stmicroelectronics, Inc. Method for the formation of silicon and silicon-germanium fin structures for FinFET devices
US9780214B2 (en) * 2014-12-22 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including Fin- FET and manufacturing method thereof
US9773705B2 (en) * 2015-06-30 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET channel on oxide structures and related methods
TWI671819B (zh) * 2015-07-01 2019-09-11 United Microelectronics Corp. 半導體裝置及其製作方法
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9887269B2 (en) * 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10438948B2 (en) * 2016-01-29 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device of preventing merging of resist-protection-oxide (RPO) between adjacent structures
US9991262B1 (en) * 2017-06-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device on hybrid substrate and method of manufacturing the same
US10535680B2 (en) * 2017-06-29 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method with hybrid orientation for FinFET

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799852B (zh) * 2020-08-13 2023-04-21 台灣積體電路製造股份有限公司 具有高遷移率p通道電晶體的半導體裝置的效能改良的鰭片高度和sti深度
TWI809775B (zh) * 2021-10-22 2023-07-21 南亞科技股份有限公司 半導體結構的製造與測量方法
US12191215B2 (en) 2021-10-22 2025-01-07 Nanya Technology Corporation Manufacturing and measuring system for semiconductor structures
US12431393B2 (en) 2021-10-26 2025-09-30 Nanya Technology Corporation Manufacturing method for semiconductor structures

Also Published As

Publication number Publication date
US20230089130A1 (en) 2023-03-23
US12027625B2 (en) 2024-07-02
US20240313116A1 (en) 2024-09-19
US20200287047A1 (en) 2020-09-10
US12396205B2 (en) 2025-08-19
CN109585560A (zh) 2019-04-05
US11515423B2 (en) 2022-11-29
US10680109B2 (en) 2020-06-09
US20190097056A1 (en) 2019-03-28

Similar Documents

Publication Publication Date Title
US12211750B2 (en) Mechanisms for forming FinFET device
US12027625B2 (en) Semiconductor device having fins and method of fabricating the same
TWI668744B (zh) 半導體裝置及其形成方法
TWI598946B (zh) 半導體裝置與其製造方法
CN101154665B (zh) 半导体器件的制造方法
US20220157973A1 (en) Gate Formation with Varying Work Function Layers
CN113270473A (zh) 半导体装置及其形成方法
CN110875188A (zh) 半导体装置的形成方法
US11437287B2 (en) Transistor gates and methods of forming thereof
TWI746165B (zh) 半導體裝置的形成方法
TW202125708A (zh) 半導體裝置的製造方法
CN108538724B (zh) 半导体结构及其形成方法
US20240153827A1 (en) Transistor Gates and Methods of Forming Thereof
TW202109623A (zh) 形成半導體裝置的方法
CN106952816B (zh) 鳍式晶体管的形成方法
US12463047B2 (en) Methods for forming stacked layers and devices formed thereof
TW202109885A (zh) 半導體裝置
CN109148296B (zh) 半导体结构及其形成方法
KR20210141312A (ko) 반도체 디바이스 및 방법
TWI889014B (zh) 半導體元件及其製造方法
CN107170685B (zh) 鳍式晶体管的形成方法
CN112864016B (zh) 半导体结构及其形成方法
TWI911810B (zh) 電晶體裝置及其形成方法
TWI866246B (zh) 半導體裝置及其形成方法
KR102623749B1 (ko) 갭충전 구조물 및 그 제조 방법