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TW201906164A - 溝槽式功率半導體元件及其製造方法 - Google Patents

溝槽式功率半導體元件及其製造方法 Download PDF

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TW201906164A
TW201906164A TW106122023A TW106122023A TW201906164A TW 201906164 A TW201906164 A TW 201906164A TW 106122023 A TW106122023 A TW 106122023A TW 106122023 A TW106122023 A TW 106122023A TW 201906164 A TW201906164 A TW 201906164A
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slit
insulating layer
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許修文
葉俊瑩
李元銘
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帥群微電子股份有限公司
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Abstract

一種溝槽式功率半導體元件及其製造方法。溝槽式功率半導體元件的溝槽閘極結構位於一磊晶層的溝槽內，並至少包括一位於所述溝槽下半部的遮蔽電極、一位於所述遮蔽電極上方的閘極、一覆蓋溝槽的下方內壁面的底部絕緣層、一位於遮蔽電極與閘極之間的極間介電層以及一覆蓋溝槽的上方內壁面的上絕緣層。在形成極間介電層之前，形成溝槽閘極結構的步驟至少包括：形成底部絕緣層、遮蔽電極、上絕緣層以及一保護結構，其中，保護結構至少包括分別覆蓋溝槽的兩相對側壁面的第一側壁部及第二側壁部。

Description

溝槽式功率半導體元件及其製造方法
本發明是關於一種功率電晶體及其製造方法，且特別是關於一種具有遮蔽電極的溝槽式功率半導體元件及其製造方法。
現有的溝槽式功率金氧半場效電晶體(Power Metal Oxide Semiconductor Field Transistor,Power MOSFET)的工作損失可分成切換損失(switching loss)及導通損失(conducting loss)兩大類，其中閘極/汲極的電容值(Cgd)是影響切換損失的重要參數。閘極/汲極電容值太高會造成切換損失增加，進而限制功率型金氧半場效電晶體的切換速度，不利於應用高頻電路中。
現有的溝槽式功率金氧半場效電晶體會具有一位於閘極溝槽下半部的遮蔽電極(shielding electrode)，以降低閘極/汲極電容值，並在不犧牲導通電阻(on-resistance)的情況下增加崩潰電壓。因此，可進一步最佳化磊晶層的厚度以及阻值。
然而，在通過熱氧化製程來形成用來隔離遮蔽電極與閘極的極間介電層時，也可能使溝槽的兩側壁被氧化，而使溝槽最終的寬度與初始設計的寬度不同。
本發明提供一種溝槽式功率半導體元件及其製造方法，其通過在形成極間介電層之前，在溝槽的側壁面覆蓋遮蔽層，以避免溝槽的側壁被氧化。
本發明其中一實施例提供一種溝槽式功率半導體元件，包括 基材、磊晶層以及溝槽閘極結構。磊晶層位於基材上，並具有至少一溝槽形成於其中。溝槽閘極結構位於溝槽中，且溝槽閘極結構包括底部絕緣層、遮蔽電極、閘極、極間介電層、上絕緣層以及保護結構。底部絕緣層覆蓋溝槽的一下方內壁面，遮蔽電極設置於溝槽的下半部，並以底部絕緣層與磊晶層相互隔離。閘極設置於遮蔽電極上，而極間介電層位於閘極與遮蔽電極之間。上絕緣層覆蓋溝槽的一上方內壁面。上絕緣層、底部絕緣層和極間介電層三者之間定義出兩個分別位於極間介電層兩側的第一狹縫與第二狹縫。保護結構包括第一側壁部以及第二側壁部。第一側壁部填充第一狹縫的至少一部份，且第二側壁部填充第二狹縫的至少一部份。
本發明其中一實施例提供一種溝槽式功率半導體元件，包括基材、磊晶層以及溝槽閘極結構。磊晶層位於基材上，並具有至少一溝槽形成於其中。溝槽閘極結構位於溝槽中，且溝槽閘極結構包括底部絕緣層、遮蔽電極、閘極、極間介電層以及上絕緣層。底部絕緣層覆蓋溝槽的一下方內壁面，遮蔽電極設置於溝槽的下半部，並以底部絕緣層和磊晶層隔離。閘極設置於所述遮蔽電極上，而極間介電層位於閘極與遮蔽電極之間，以隔離閘極與遮蔽電極。上絕緣層覆蓋溝槽的一上方內壁面。上絕緣層、底部絕緣層和極間介電層三者之間定義出兩個分別位於極間介電層左右兩側的第一狹縫與第二狹縫。閘極具有第一延伸部與第二延伸部，第一延伸部填充第一狹縫的一部分，且第二延伸部填充第二狹縫的一部分。
本發明另一實施例提供一種溝槽式功率半導體元件的製造方法，其包括：形成一磊晶層於一基材上；形成一溝槽於磊晶層內；以及形成一溝槽閘極結構於溝槽內；以及形成一基體區與源極區於磊晶層內，且源極區位於基體區上方。形成溝槽閘極結構更包括：形成一底部絕緣層，覆蓋溝槽的下方內壁面；形成一遮蔽電極 位於溝槽下半部；形成一上絕緣層，覆蓋溝槽的兩相對側壁面；形成一保護結構，包括一第一側壁部及一第二側壁部，覆蓋上絕緣層的至少一部分；形成一極間介電層；以及形成閘極，使極間介電層位於閘極與遮蔽電極之間；其中，上絕緣層、底部絕緣層和極間介電層三者之間定義出兩個分別位於極間介電層兩側的一第一狹縫及一第二狹縫。
綜上所述，在本發明實施例所提供的溝槽式功率半導體元件中，通過形成極間介電極之前，形成覆蓋在溝槽兩側壁上的保護結構，可避免溝槽的兩側壁面在形成極間介電層的步驟中被進一步氧化，從而改變溝槽寬度。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
T1、T1’、T2、T2’、T3、T4、T4’、T4”、T5、T6、T7‧‧‧溝槽式功率半導體元件
G1、G1’、G2、G2’、G3、G4、G4’、G4”、G5、G6、G7‧‧‧溝槽閘極結構
10‧‧‧基材
11、11’‧‧‧磊晶層
11L‧‧‧表層
12、12’、12”‧‧‧溝槽
12a‧‧‧開口端部
12b‧‧‧主體部
13'、13a‧‧‧第一絕緣層
14’、14”‧‧‧重摻雜半導體材料
13‧‧‧底部絕緣層
15’‧‧‧第二絕緣層
15a、15a’‧‧‧表面氧化層
16”‧‧‧初始保護層
16’、16‧‧‧保護結構
16a’、16a‧‧‧第一側壁部
16b’、16b‧‧‧第二側壁部
14‧‧‧遮蔽電極
17、17’‧‧‧極間介電層
17S‧‧‧山形曲面
18‧‧‧閘極
181‧‧‧第一延伸部
182‧‧‧第二延伸部
15、15”‧‧‧上絕緣層
S1‧‧‧第一狹縫
S2‧‧‧第二狹縫
111‧‧‧基體區
112‧‧‧源極區
110‧‧‧漂移區
L1‧‧‧熱氧化層
SL‧‧‧犧牲氧化層
L2、L2’‧‧‧犧牲絕緣層
20‧‧‧襯墊氧化層
21‧‧‧保護介電層
22‧‧‧硬質膜層
H1‧‧‧開口
h1‧‧‧凹槽
19‧‧‧第二上絕緣層
圖1為本發明實施例的溝槽式功率半導體元件的流程圖。
圖2A至2K為本發明一實施例的溝槽式功率半導體元件在各製程步驟中的局部剖面示意圖。
圖3A至圖3C為本發明另一實施例的溝槽式功率半導體元件在各製程步驟中的局部剖面示意圖。
圖4A至4C為本發明又一實施例的溝槽式功率半導體元件的在各製程步驟中的局部剖面示意圖。
圖5為本發明又另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖6A至圖6B為本發明不同實施例的溝槽式功率半導體元件在各製程步驟中的局部剖面示意圖。
圖7A至7F繪示本發明其中一實施例的溝槽式功率半導體元件在不同製程步驟中的局部剖面示意圖。
圖8A至8D分別繪示本發明一實施例的溝槽式功率半導體元 件在各製程步驟的局部剖面示意圖。
圖9A至9N分別繪示本發明一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
圖10A至圖10H分別繪示本發明另一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
請參照圖1。圖1顯示本發明實施例的溝槽式功率半導體元件的製造方法。
在步驟S100中，形成一磊晶層於一基材上；在步驟S200中，形成一溝槽於磊晶層內；在步驟S300中，形成一溝槽閘極結構於溝槽內；以及在步驟S400中，形成一基體區與源極區於磊晶層內，且源極區位於基體區上方。
進一步說明的是，本發明實施例的溝槽式功率半導體元件的製造方法中，形成溝槽閘極結構的步驟有多種不同的實施例。在多個實施例中，會在形成極間介電層之前，至少先形成底部絕緣層、一位於溝槽下半部的重摻雜半導體材料以及一保護結構，且保護結構至少包括分別覆蓋上絕緣層的兩相對側壁面的第一側壁部及第二側壁部。本發明提出不同的實施例，詳細說明溝槽式功率半導體元件的製造方法，以及形成溝槽閘極結構的步驟。
圖2A至圖2K顯示對應圖1的流程圖製作本發明其中一實施例的溝槽式功率半導體元件的各個步驟。如圖2A所示，磊晶層11(epitaxial layer)已被形成於基材10上，並具有和基材10相同的導電型，但磊晶層11的摻雜濃度低於基材10的摻雜濃度。
此外，溝槽12已經形成於磊晶層11中，接著進行形成溝槽閘極結構的步驟。如圖2A所示，在溝槽12的內壁面上，形成第一絕緣層13’，且第一絕緣層13’具有和溝槽12的內壁面相符的輪廓。形成第一絕緣層13’的方式可以通過已知的物理氣相沉積 製程、化學氣相沉積製程或者是熱氧化製程的氧化矽層。
接著，請參照圖2B，形成重摻雜半導體材料14”於溝槽的下半部。在一實施例中，可以先毯覆式地形成一多晶矽層於磊晶層11上，並填入溝槽12中。接著，回蝕(etch back)去除磊晶層11表面上所覆蓋的多晶矽層，而留下位於溝槽12下半部的多晶矽層，以形成重摻雜半導體材料14”。重摻雜半導體材料14”可以是含導電性質的多晶矽結構(doped poly-Si)。
接著，請參照圖2C，去除位於溝槽12上半部的第一絕緣層13’，以形成位於溝槽12下半部的底部絕緣層13。底部絕緣層13覆蓋溝槽12的下方內壁面。另外，重摻雜半導體材料14”的頂部會凸出底部絕緣層13的頂面。
請參照圖2D，形成一第二絕緣層15’，第二絕緣層15’覆蓋溝槽12的上方內壁面、底部絕緣層13以及重摻雜半導體材料14’。在本實施例中，是通過熱氧化處理，將溝槽12的側壁上半部以及重摻雜半導體材料14”的頂部氧化，以形成第二絕緣層15’。因此，溝槽12的上半部的寬度會大於溝槽12下半部的寬度。
請繼續參照圖2E，形成一初始保護層16”覆蓋第二絕緣層15’。初始保護層16”的材料和第二絕緣層15’的材料相異。舉例而言，第二絕緣層15’是氧化物，而初始保護層16”是氮化物，如：氮化矽。
在本實施例中，位於磊晶層11表面的初始保護層16”的厚度，會大於覆蓋在重摻雜半導體材料14’上的初始保護層16”的厚度。另外，覆蓋於溝槽12的上半部側壁的初始保護層16”的厚度是隨著溝槽12的深度方向遞減。然而，在他實施例中，初始保護層16”各部分的的厚度會大致相同。
接著，請參照圖2F。至少去除一部分覆蓋重摻雜半導體材料14’的初始保護層16”，以形成保護結構16’。在本實施例中，是通過乾蝕刻(dry etching)製程去除。須說明的是，由於在磊晶層11 上的初始保護層16”厚度較位於溝槽12內的初始保護層16”的厚度更厚，因此在執行乾蝕刻製程後，在磊晶層11上的初始保護層16”並不會被完全去除。
請參照圖2G，在本實施例中，進一步去除覆蓋於底部絕緣層13以及重摻雜半導體材料14’頂部的第二絕緣層15’，以裸露出重摻雜半導體材料14’頂部。另外，沒有被去除的第二絕緣層15’形成上絕緣層15。
據此，保護結構16’至少包括覆蓋上絕緣層15的兩相對內側壁面的第一側壁部16a’以及第二側壁部16b’。如圖2G所示，第一側壁部16a’的底端以及第二側壁部16b’的底端所在的水平面高於或等於重摻雜半導體材料14’的頂端。第一側壁部16a’的厚度與第二側壁部16b’的厚度是在溝槽12的深度方向從上到下遞減。
請繼續參照圖2H，施以熱氧化處理，以氧化重摻雜半導體材料14’的頂部，以形成極間介電層17。另外，重摻雜半導體材料14’未被氧化的部分形成遮蔽電極14。由於在形成極間介電層17的步驟之前，已經先形成用以保護溝槽12兩側壁的保護結構16’，因此可避免溝槽12的兩側壁在熱氧化處理時被繼續氧化，從而改變溝槽12的寬度。
另外，如圖2H所示，上絕緣層15、底部絕緣層13和極間介電層17三者之間定義出兩個分別位於極間介電層17左右兩側的第一狹縫S1及第二狹縫S2，第一側壁部16a’的底部填入第一狹縫S1內，而第二側壁部16b’的底部填入第二狹縫S2內。
接著，如圖2I所示，去除部分第一側壁部16a’以及部分第二側壁部16b’。剩餘的第一側壁部16a填充第一狹縫S1的一部分，而剩餘的第二側壁部16b填充部分第二狹縫S2的一部分。據此，在圖2I的實施例中，第一側壁部16a的一截面形狀以及第二側壁部16b的一截面形狀都是銳齒形。
請繼續參照圖2J。形成閘極18於溝槽12的上半部，且閘極 18通過極間介電層17以與遮蔽電極14相互隔離。在形成重摻雜多晶矽材時，重摻雜多晶矽材會填入第一狹縫S1以及第二狹縫S2內。
請繼續參照圖2K。接著，形成基體區111與源極區112於磊晶層11內，且源極區112位於基體區111上方。另外，磊晶層11未被進一步摻雜的部分，也就是位於基體區111下方的區域，被定義為溝槽式功率半導體元件T1的漂移區110。
本實施例的閘極18具有分別位於第一狹縫S1以及第二狹縫S2內的一第一延伸部181與一第二延伸部182。第一側壁部16a與第一延伸部181會共同位於第一狹縫S1內，而第二側壁部16b與第二延伸部182會共同位於第二狹縫S2內。
請參照圖3A至圖3C，分別為本發明另一實施例的溝槽式功率半導體元件在各製程步驟中的局部剖面示意圖。圖3A至3C可接續圖2D的步驟。
在圖3A的實施例中，在去除一部分覆蓋重摻雜半導體材料14’的初始保護層16”的步驟時，也同步地去除位於磊晶層11上的初始保護層16”。第二絕緣層15’覆蓋溝槽12的上方內壁面的部分為上絕緣層15，而第二絕緣層15’覆蓋磊晶層11表面的部分為一表面氧化層15a。
在一實施例中，以乾蝕刻製程中只會向下蝕刻而不會側向蝕刻，因此可以確保在去除位於磊晶層11上及覆蓋重摻雜半導體材料14’的初始保護層16”時，可保留位於上絕緣層15的兩個內側壁面上的初始保護層16”，以形成第一側壁部16a’以及第二側壁部16b’，以裸露重摻雜半導體材料14’的頂部。
請繼續參照圖3B。接著，施以熱氧化處理，以氧化重摻雜半導體材料14’的頂部，而形成極間介電層17。另外，重摻雜半導體材料14’未被氧化的部分形成遮蔽電極14。由於位於磊晶層11上的初始保護層16”已經被去除，因此，裸露出位於磊晶層11 表面的第二絕緣層15’表面也會繼續被氧化，使表面氧化層15a’的厚度增加。
請繼續參照圖3C，形成閘極18於溝槽12內，並位於遮蔽電極14上，以形成溝槽閘極結構G1’。在本實施例中，在執行熱氧化處理之後，位於溝槽12上半部的第一側壁部16a’以及第二側壁部16b’會被保留。
也就是說，第一側壁部16a’會由溝槽12的開口端延伸至第一狹縫S1內，且第二測壁部由溝槽12的開口端延伸至第二狹縫S2內。因此，第一側壁部16a’(與第二側壁部16b’)可配合上絕緣層15作為用以隔絕閘極18與磊晶層11的閘絕緣層。
隨後，形成基體區111與源極區112於磊晶層11中，以形成如圖3C所示的溝槽式功率半導體元件T1’。本實施例中，在形成基體區111與源極區112之前，會減薄或者完全去除位於磊晶層11表面且厚度較厚的表面氧化層15a’，以免影響後續的基體摻雜製程及源極摻雜製程。
請繼續參照圖4A至圖4C，分別繪示本發明另一實施例的溝槽式功率半導體元件在不同步驟中的局部剖面示意圖。圖4A至圖4C的步驟基本上和圖3A至圖3C相似，但是本實施例中的溝槽式功率半導體元件T2的溝槽12具有較寬的寬度。
請參照圖4A，已經在溝槽12內形成保護結構16’，且保護結構16’的第一側壁部16a’與第二側壁部16b’分別覆蓋上絕緣層15的兩相反內側壁面，且重摻雜半導體材料14’的頂部會凸出底部絕緣層13的頂面。另外，第二絕緣層15’覆蓋溝槽12的上方內壁面的部分為上絕緣層15，而第二絕緣層15’覆蓋磊晶層11表面的部分為一表面氧化層15a。
如圖4B所示，施以熱氧化處理，以氧化重摻雜半導體材料14’的頂部，以形成極間介電層17。本實施例中，極間介電層17的頂面為一山形曲面17S，且山形曲面17S的最高點是位於遮蔽 電極14正上方。相似地，上絕緣層15、極間介電層17以及底部絕緣層13三者之間定義出位於極間介電層17兩側的第一狹縫S1與第二狹縫S2。
接著，如圖4C所示，去除部分第一側壁部16a’以及部分第二側壁部16b’之後，在溝槽12內形成閘極18，以形成溝槽閘極結構G2。隨後，依序形成基體區111、源極區112以及線路重分布層，以形成本實施例的溝槽式功率半導體元件T2。
在本實施例中，第一側壁部16a與閘極18的一部分填充第一狹縫S1，且第二側壁部16b與閘極18的另一部分填充第二狹縫S2。另外，由於溝槽12的寬度較寬，因此溝槽12具有曲率較大的弧形底面，可舒緩溝槽12底部的電場分布。因此，本實施例的溝槽式功率半導體元件T2具有較高的耐壓，而可操作在較大的電壓下(約60V至250V)。
請參照圖5，其顯示本發明又另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖5的溝槽式功率半導體元件T2’的遮蔽電極14寬度較寬，可進一步降低閘極/汲極的電容(Cgd)。在圖5的實施例中，極間介電層17的頂面為一山形曲面17S，且山形曲面17S的最高點是位於遮蔽電極14正上方。
然而，和圖4C所示的溝槽式功率半導體元件T2不同的是，圖5的溝槽閘極結構G2’中的第一狹縫S1的開口寬度與第二狹縫S2的開口寬度較寬。因此，在形成閘極18的步驟之前，可將保護結構16’的第一側壁部16a’以及第二側壁部16b’完全去除。在形成閘極18的步驟中，第一狹縫S1與第二狹縫S2會完全被閘極18填充。
具體而言，閘極18具有第一延伸部181與一第二延伸部182。本實施例中，第一狹縫S1完全被第一延伸部181填充，且第二狹縫S2完全被第二延伸部182填充。
請參照圖6A至圖6B，分別為本發明不同實施例的溝槽式功率半導體元件在各製程步驟中的局部剖面示意圖。
在執行熱氧化處理，以形成極間介電層17時，若是溝槽12的寬度較窄，且形成在溝槽12的開口端的熱氧化層L1厚度太厚，可能會將溝槽12的開口封閉，而導致在後續製程中難以在溝槽12內形成閘極18。
為了避免上述問題，本發明提出另一溝槽式功率半導體元件T3的製造方法。如圖6A所示，本實施例中，溝槽12’具有一開口端部12a以及連接於開口端部12a的主體部12b，且開口端部12a的內表面為一從磊晶層11的表面向下延伸至主體部12b的斜面。也就是說，開口端部12a的寬度是隨著溝槽12’的深度而漸縮。
如此，在執行熱氧化處理以形成極間介電層17時，一併形成於溝槽12’的開口端部12a的熱氧化層L1就不會封住溝槽12’。
請參照圖6B。接著，形成閘極18於溝槽12’內，並依序在磊晶層11內形成基體區111以及源極區112。
詳細而言，在形成閘極18於溝槽12’內之後，會先將位於磊晶層11上以及開口端部12a的熱氧化層L1去除，以裸露磊晶層11的表面。
另外，由於開口端部12a的內表面為一斜面，因此在執行基體摻雜製程以及源極摻雜製程時，雜質摻雜輪廓(Dopant Profile)也會隨著斜面的傾斜方向而和先前的所有實施例不同。據此，最終所形成的基體區111的下邊緣以及源極區112的下邊緣都會對應斜面的傾斜方向傾斜。
請參照圖7A至圖7F。圖7A至7F繪示本發明其中一實施例的溝槽式功率半導體元件在不同製程步驟中的局部剖面示意圖。
圖7A與圖7B的實施例中，在一開始就先形成較厚的初始磊晶層11’以及較深的初始溝槽12”。之後移除位於初始磊晶層11’ 上的熱氧化層L1以及初始磊晶層11’的一表層11L。在一實施例中，可以通過化學機械研磨(chemical mechanical planarization,CMP)來去除初始磊晶層11’上的熱氧化層L1以及初始磊晶層11’的表層11L。
請參照圖7C，通過選擇性蝕刻去除部分第一側壁部16a’以及部份第二側壁部16b’。也就是說，另一部分的第一側壁部16a會被留在第一狹縫S1中，而另一部份第二側壁部16b會被留在第二狹縫S2中。
接著，請參照圖7D，在溝槽12內形成閘極18，以形成溝槽閘極結構G4。之後，依序形成基體區111、源極區112以及線路重分布層，以形成本實施例的溝槽式功率半導體元件T4。
圖7E接續在圖7B之後，也就是在去除初始磊晶層11’上的熱氧化層L1以及初始磊晶層11’的表層11L之後，不去除第一側壁部16a’以及第二側壁部16b’，直接形成閘極18於溝槽12內，以形成另一溝槽閘極結構G4’。隨後，依序形成基體區111、源極區112以及線路重分布層，形成本實施例的溝槽式功率半導體元件T4’。
在這個情況下，保護結構16’的第一側壁部16a’以及第二側壁部16b’會配合上絕緣層15作為閘絕緣層，以降低操作時的漏電流。
請參照圖7F。圖7F可接續在圖7C之後，在形成完全位於第一狹縫S1內的第一側壁部16a以及完全位於第二狹縫S2內的第二側壁部16b之後，在進一步執行一熱氧化處理，以使極間介電層17’的厚度以及上絕緣層15”的厚度增加，從而覆蓋第一側壁部16a以及第二側壁部16b。之後，依序形成閘極18、基體區111以及源極區112，以形成另一溝槽式功率半導體元件T4”。
換句話說，在本實施例的溝槽閘極結構G4”中，第一側壁部16a與第二側壁部16b通過極間介電層17及上絕緣層15兩者，以 與閘極18相互隔離。相似地，第二側壁部16b會通過極間介電層17與上絕緣層15兩者，以與閘極18相互隔離。
請參照圖8A至8D。圖8A至8D可接續圖2E的步驟。在形成初始保護層16”之後，繼續形成覆蓋初始保護層16”的犧牲絕緣層L2。犧牲絕緣層L2的材料和初始保護層16”的材料相異。舉例而言，犧牲絕緣層L2可以是氧化物，而初始保護層16”為氮化物。
在本實施例中，初始保護層16”的厚度並未隨著溝槽12的深度而有所改變。但是，犧牲絕緣層L2在磊晶層11表面的厚度會大於犧牲絕緣層L2在溝槽12內的厚度。在一實施例中，犧牲絕緣層L2的厚度是在溝槽12的深度方向上遞減。
請參照圖8B，通過乾蝕刻(dry etching)製程去除覆蓋重摻雜半導體材料14’的初始保護層16”以及犧牲絕緣層L2。
請參照圖8C，進一步去除覆蓋於重摻雜半導體材料14’頂部的第二絕緣層15’，以裸露出重摻雜半導體材料14’頂部。此時，犧牲絕緣層L2’也會被完全去除。在本實施例中，可以通過濕蝕刻(wet etching)製程一併去除。
由圖8C可以看出，通過犧牲絕緣層L2的設置，可以在去除覆蓋於重摻雜半導體材料14’頂部的初始保護層16”的步驟中，保留位於磊晶層11表面的初始保護層16”。
請參照圖8D。之後，形成閘極18、基體區111以及源極區112，以形成本實施例的溝槽式功率半導體元件T5及其溝槽閘極結構G5。在本實施例中，第一側壁部16a與閘極18的一部分填充第一狹縫S1，且第二側壁部16b與閘極18的另一部分填充第二狹縫S2。本實施例的第一側壁部16a的底部以及第二側壁部16b的底部都具有一轉折部(未標號)。
在另一實施例中，第一側壁部是由溝槽12的開口端延伸至第一狹縫S1內，而第二側壁部是由溝槽12的開口端延伸至第二狹縫S2內。
如圖9A所示，在磊晶層11表面上依序形成一襯墊氧化層20、保護介電層21以及硬質膜層22。保護介電層21的材料和襯墊氧化層20的材料不同。保護介電層21的材料可以是氮化物，如：氮化矽，可保護磊晶層11的表面在後續的熱氧化製程中不被氧化。
接著，如圖9B所示，形成溝槽12於磊晶層11內。在形成溝槽12於磊晶層11的步驟中，在硬質膜層22與保護介電層21也會形成和溝槽12相連通的開口H1。
請繼續參照圖9C。在本實施例中，在磊晶層11中形成溝槽之後，還包括在溝槽12的內壁面形成犧牲氧化層SL。犧牲氧化層SL可以通過一熱氧化製程而形成於溝槽12的內壁面。
接著，請參照圖9D，一併去除犧牲氧化層SL，部分襯墊氧化層20以及硬質膜層22，從而使保護介電層21的端部凸出於開口H1的兩相反內表面。
請參照圖9E。形成第一絕緣層13’於溝槽12的內壁面，且第一絕緣層13’和溝槽12的內壁面具有大致相符的輪廓。相較於圖2A的實施例，本實施例中，第一絕緣層13’的厚度較厚。
請參照圖9F。形成重摻雜半導體材料14”於溝槽12的下半部。接著，在圖9G中，去除位於溝槽12上半部的第一絕緣層13’，以形成位於溝槽12下半部的底部絕緣層13。底部絕緣層13覆蓋溝槽12的下方內壁面，且重摻雜半導體材料14”的頂部會凸出底部絕緣層13的頂面。
另外，在本實施例中，硬質膜層22的材料和第一絕緣層13’的材料相同，例如：都是氧化矽，因此在去除位於溝槽12上半部以及位於磊晶層11表面的第一絕緣層13’時，硬質膜層22也會被一併去除。
接著，在圖9H中，通過熱氧化處理形成一第二絕緣層15’，且第二絕緣層15’覆蓋溝槽12的上方內壁面、底部絕緣層13以及 重摻雜半導體材料14’。溝槽12的上半部的寬度會大於溝槽12下半部的寬度。另外，如圖9H所示，由於磊晶層11的表面被襯墊氧化層20以及保護介電層21覆蓋，磊晶層11的表面不會被繼續氧化。
請參照圖91。接著，形成一初始保護層16”覆蓋第二絕緣層15’。初始保護層16”的材料和第二絕緣層15’的材料相異，但初始保護層16”的材料和保護介電層21的材料相同。
請參照圖9J。去除一部分覆蓋重摻雜半導體材料14’的初始保護層16”，以形成保護結構16’。保護結構16’至少包括覆蓋上絕緣層15的兩相對內側壁面的第一側壁部16a’以及第二側壁部16b’。
在本實施例中，覆蓋重摻雜半導體材料14’的第二絕緣層15’並沒有去除。此外，在通過乾蝕刻製程去除覆蓋重摻雜半導體材料14’的初始保護層16”時，並不會將磊晶層11表面的保護介電層21完全去除。
請參照圖9K，在執行熱氧化製程之後，重摻雜半導體材料14’的頂部被氧化而形成極間介電層17。另外，重摻雜半導體材料14’未被氧化的部分形成遮蔽電極14。
由於先形成用以保護溝槽12兩側壁的保護結構16’，以及用以保護磊晶層11表面的保護介電層21，因此可避免溝槽12兩側壁以及磊晶層11的表面在熱氧化處理時被繼續氧化。
如圖9K所示，上絕緣層15、極間介電層17以及底部絕緣層13三者之間定義出分別位於極間介電層17左右兩側的第一狹縫S1與第二狹縫S2。第一側壁部16a’的底部填入第一狹縫S1內，而第二側壁部16b’的底部填入第二狹縫S2內。
請參照圖9L，去除部分第一側壁部16a’以及部分第二側壁部16b’，同時位於磊晶層11表面的保護介電層21也會一併被去除。
剩餘的第一側壁部16a填充第一狹縫S1的一部分，而剩餘的 第二側壁部16b填充部分第二狹縫S2的一部分。在圖9L的實施例中，第一側壁部16a的一截面形狀以及第二側壁部16b的一截面形狀都是為勾狀。本實施例的第一側壁部16a的底端以及第二側壁部16b的底端所在的水平面會低於遮蔽電極14的頂端。
另外，若是在圖9A至圖9L的步驟中，上絕緣層15的厚度偏低而不符合要求時，還可進一步形成第二上絕緣層19覆蓋位於溝槽12的上方內壁面的上絕緣層15，如圖9M所示。第二上絕緣層19的材料可以和上絕緣層15相同。
請繼續參照圖9N。形成閘極18於溝槽12的上半部，以形成溝槽式閘極結構G6。閘極18通過極間介電層17以與遮蔽電極14相互隔離。之後，形成基體區111、源極區112以及形成線路重分布層，以形成本實施例的溝槽式功率半導體元件T6。
請參照圖10A至圖10H。圖10A至圖10H接續圖9F的步驟。也就是說，在進行圖10A的步驟之前，第一絕緣層13’以及重摻雜半導體材料14”已經形成於溝槽12內，且襯墊氧化層20、保護介電層21以及硬質膜層22已經形成於磊晶層11的表面上。
如圖10A所示，去除一部分位於溝槽12的上方內壁面的第一絕緣層13’，以裸露出重摻雜半導體材料14”的頂部。換句話說，相較於圖9G的步驟而言，在圖10A中，溝槽12的上半部還保留部分第一絕緣層13a。
被保留在溝槽12下半部的第一絕緣層，即為溝槽閘極結構的底部絕緣層13。另外，被保留在溝槽12的上半部的第一絕緣層13a、底部絕緣層13以及重摻雜半導體材料14’的頂部三者之間，定義出兩個分別位於重摻雜半導體材料14’兩相反側的凹槽h1。
接著，請參照圖10B。形成初始保護層16”覆蓋磊晶層11的表面、第一絕緣層13a、底部絕緣層13以及重摻雜半導體材料14’的頂部，其中有一部分初始保護層16”會填入凹槽h1內。接著請參照圖10C，去除部分覆蓋重摻雜半導體材料14’的初始保護層 16”，以裸露重摻雜半導體材料14”的頂部。
和先前提到的所有實施例相似，在去除部分覆蓋重摻雜半導體材料14’頂部的初始保護層16”之後，形成具有第一側壁部16a’以及第二側壁部16b’的保護結構16’。另外，重摻雜半導體材料14’的頂面以及部分側面被裸露，以增加在後續製程中被氧化的區域。
如圖10D所示，在執行熱氧化製程之後，重摻雜半導體材料14”的頂部被氧化而形成極間介電層17。另外，重摻雜半導體材料14”未被氧化的部分形成遮蔽電極14。另外，磊晶層11表面仍被硬質膜層22、保護介電層21以及襯墊氧化層20覆蓋，因此不會在形成極間介電層17的步驟中被氧化。
請參照圖10E，去除位於溝槽12上半部的部分第一側壁部16a’以及部分第二側壁部16b’。與圖9A~9N是會形成截面形狀為勾狀的第一側壁部16a’及第二側壁部16b’，而圖10E是形成截面形狀為長條狀的第一側壁部16a’及第二側壁部16b’。
請參照圖10F，去除位於溝槽12上半部的第一絕緣層13a，以及位於磊晶層11上的硬質膜層22、襯墊氧化層20以及保護介電層21。在去除第一絕緣層13a時，也會一併去除位於磊晶層11上的硬質膜層22。隨後，可以通過化學機械研磨或者是任何已知的蝕刻製程，去除位於磊晶層11上的襯墊氧化層20以及保護介電層21。因此，溝槽12的上方內壁面會被裸露出來。
請參照圖10G。形成上絕緣層15於溝槽12的上方內壁面。在本實施例中，可以執行熱氧化製程，使裸露的溝槽12的上方內壁面被氧化，以形成上絕緣層15。
值得注意的是，在本實施例中，是先形成底部絕緣層13、遮蔽電極14、極間介電層17以及保護結構16之後，才形成上絕緣層15。也就是說，形成上絕緣層15的步驟在形成極間介電層17的步驟之後。
請參照圖10H。在溝槽12內形成閘極18，以形成溝槽閘極結構G7。接著，依序形成基體區111、源極區112以及線路重分布層，以形成本實施例的溝槽式功率半導體元件T7。
綜上所述，在本發明實施例所提供的溝槽式功率半導體元件T1、T1’、T2、T2’、T3、T4、T4’、T4”、T5、T6、T7及其製造方法中，通過在形成極間介電層17之前，形成覆蓋在溝槽12兩側壁上的保護結構16’，可避免溝槽12的兩側壁面在形成極間介電層17的步驟中被進一步氧化，從而改變溝槽12寬度。
另外，本發明實施例所提供的溝槽式功率半導體元件的製造方法中，是先形成圍繞遮蔽電極14的底部絕緣層13之後，再形成保護結構16、16’。因此，第一側壁部16a、16a’的底端與第二側壁部16b、16b’的底端所在的水平面會較靠近遮蔽電極14的頂端，而不是接近遮蔽電極14的底端。
如此，在對溝槽式功率半導體元件T1、T1’、T2、T2’、T3、T4、T4’、T4”、T5、T6、T7施加逆向偏壓時，由於遮蔽電極14下方的材料較為單純，可以舒緩溝槽12底部的電場分布，從而可在不犧牲導通電阻的條件下，進一步提高元件的崩潰電壓。在提高崩潰電壓的情況下，可以進一步優化漂移區110的摻雜濃度，使導通電阻降低，從而提升溝槽式功率半導體元件T1、T1’、T2、T2’、T3、T4、T4’、T4”、T5、T6、T7操作的電壓轉換效率。經過模擬測試，證明本發明實施例的溝槽式功率半導體元件T1、T1’、T2、T2’、T3、T4、T4’、T4”、T5、T6、T7在溝槽12底部的電場分布更平緩，從而提高崩潰電壓。因此，本發明實施例的溝槽式功率半導體元件T1、T1’、T2、T2’、T3、T4、T4’、T4”、T5、T6、T7的導通電阻可因此而降低50%。
在一些溝槽式功率半導體元件T1、T1’、T2、T3、T4、T4’、T4”、T5、T6、T7中，填入第一狹縫S1中的第一側壁部16a、16a’與填入第二狹縫S2的第二側壁部16b、16b’，可以進一步降低閘 極/汲極的電容值(Cgd)。
另外，在本發明實施例所提供的其中一種溝槽式功率半導體元件的製造方法中，在形成溝槽12之前，先在磊晶層11的表面形成保護介電層21，可避免磊晶層11的表面在後續的熱氧化處理中被氧化。
雖然本發明之實施例已揭露如上，然本發明並不受限於上述實施例，任何所屬技術領域中具有通常知識者，在不脫離本發明所揭露之範圍內，當可作些許之更動與調整，因此本發明之保護範圍應當以後附之申請專利範圍所界定者為準。

Claims (15)

  1. 一種溝槽式功率半導體元件，其包括：一基材；一磊晶層，位於所述基材上，其中所述磊晶層具有至少一溝槽形成於其中；以及一溝槽閘極結構，位於所述溝槽內，其中，所述溝槽閘極結構包括：一底部絕緣層，覆蓋至少一所述溝槽的一下方內壁面；一遮蔽電極，設置於至少一所述溝槽的下半部，其中，所述遮蔽電極以所述底部絕緣層與所述磊晶層相互隔離；一閘極，設置於所述遮蔽電極上；一極間介電層，位於所述閘極與所述遮蔽電極之間；一上絕緣層，覆蓋至少一所述溝槽的一上方內壁面，其中，所述上絕緣層、所述底部絕緣層和所述極間介電層三者之間定義出分別位於所述極間介電層的兩側的一第一狹縫以及一第二狹縫；以及一保護結構，包括一第一側壁部以及一第二側壁部，其中，所述第一側壁部填充所述第一狹縫的至少一部份，且所述第二側壁部填充所述第二狹縫的至少一部份。
  2. 如請求項1所述的溝槽式功率半導體元件，其中，所述第一側壁部由所述溝槽的開口端延伸至所述第一狹縫內，且所述第二側壁部由所述溝槽的開口端延伸至所述第二狹縫內。
  3. 如請求項1所述的溝槽式功率半導體元件，其中，所述閘極具有分別位於所述第一狹縫以及所述第二狹縫內的一第一延伸部與一第二延伸部。
  4. 如請求項1所述的溝槽式功率半導體元件，其中，所述第一側壁部與所述第二側壁部以所述極間介電層及所述上絕緣層兩者與所述閘極相互隔離。
  5. 如請求項1所述的溝槽式功率半導體元件，還進一步包括一基體區以及一位於所述基體區上方的源極區，其中，所述基體區的一邊緣以及所述源極區的一邊緣向下傾斜。
  6. 一種溝槽式功率半導體元件，其包括：一基材；一磊晶層，位於所述基材上，其中所述磊晶層具有至少一溝槽形成於其中；以及一溝槽閘極結構，位於所述溝槽內，其中，所述溝槽閘極結構包括：一底部絕緣層，覆蓋至少一所述溝槽的一下方內壁面；一遮蔽電極，設置於至少一所述溝槽的下半部，其中，所述遮蔽電極以所述底部絕緣層以與所述磊晶層相互隔離；一閘極，設置於所述遮蔽電極上；一極間介電層，位於所述閘極與所述遮蔽電極之間，以隔離所述閘極與所述遮蔽電極；以及一上絕緣層，覆蓋至少一所述溝槽的一上方內壁面，其中，所述上絕緣層、所述底部絕緣層和所述極間介電層三者之間定義出兩個分別位於所述極間介電層兩側的一第一狹縫以及一第二狹縫；其中，所述閘極具有一第一延伸部與一第二延伸部，所述第一延伸部填充所述第一狹縫的一部分，且所述第二延伸部填充所述第二狹縫的一部分。
  7. 如請求項6所述的溝槽式功率半導體元件，其中，所述極間介電層的頂面為一山形曲面，且所述山形曲面的最高點是位於所述遮蔽電極正上方。
  8. 如請求項6所述的溝槽式功率半導體元件，其中，所述第一狹縫完全被所述第一延伸部填充，且所述第二狹縫完全被所述第二延伸部填充。
  9. 一種溝槽式功率半導體元件的製造方法，其包括：形成一磊晶層於一基材上；形成一溝槽於所述磊晶層內；形成一溝槽閘極結構於所述溝槽內；以及形成一基體區與源極區於磊晶層內，且源極區位於基體區上方；其中，形成所述溝槽閘極結構更包括：形成一底部絕緣層，覆蓋所述溝槽的下方內壁面；形成一遮蔽電極位於所述溝槽下半部；形成一上絕緣層，覆蓋所述溝槽的兩相對側壁面；形成一保護結構，包括一第一側壁部及一第二側壁部，覆蓋所述上絕緣層的至少一部分；形成一極間介電層；以及形成閘極，使所述極間介電層位於所述閘極與所述遮蔽電極之間；其中，所述上絕緣層、所述底部絕緣層和所述極間介電層三者之間定義出兩個分別位於所述極間介電層兩側的一第一狹縫及一第二狹縫。
  10. 如請求項9所述的溝槽式功率半導體元件的製造方法，其中，所述第一側壁部的底端與所述第二側壁部的底端所在的水平 面高於或等於所述遮蔽電極的頂端。
  11. 如請求項9所述的溝槽式功率半導體元件的製造方法，其中，形成所述溝槽閘極結構的步驟還包括：在形成所述閘極的步驟之前，完全去除所述第一側壁部以及所述第二側壁部；以及在形成所述閘極的步驟中，所述第一狹縫與所述第二狹縫完全被所述閘極填充。
  12. 如請求項9所述的溝槽式功率半導體元件的製造方法，其中，在形成所述閘極的步驟之前還包括：去除部分所述第一側壁部以及部分所述第二側壁部；以及在形成所述閘極的步驟之後，所述第一側壁部與所述閘極的一部分填充所述第一狹縫，且所述第二側壁部與所述閘極的另一部分填充所述第二狹縫。
  13. 如請求項9所述的溝槽式功率半導體元件的製造方法，其中，形成所述極間介電層係以一熱氧化處理，並同步地形成一熱氧化層於所述磊晶層的一表面，接著移除所述熱氧化層以及所述磊晶層的一表層，以形成所述溝槽閘極結構。
  14. 如請求項9所述的溝槽式功率半導體元件的製造方法，還包括：在形成所述溝槽的步驟之前，形成一保護介電層以及一硬質膜層於所述磊晶層的表面。
  15. 如請求項14所述的溝槽式功率半導體元件的製造方法，其中，形成所述上絕緣層的步驟在形成所述極間介電層的步驟之後。
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