[go: up one dir, main page]

TWI678805B - 溝槽式功率半導體元件及其製造方法 - Google Patents

溝槽式功率半導體元件及其製造方法 Download PDF

Info

Publication number
TWI678805B
TWI678805B TW106116662A TW106116662A TWI678805B TW I678805 B TWI678805 B TW I678805B TW 106116662 A TW106116662 A TW 106116662A TW 106116662 A TW106116662 A TW 106116662A TW I678805 B TWI678805 B TW I678805B
Authority
TW
Taiwan
Prior art keywords
trench
dielectric layer
layer
power semiconductor
side wall
Prior art date
Application number
TW106116662A
Other languages
English (en)
Other versions
TW201901955A (zh
Inventor
許修文
Hsiu Wen Hsu
葉俊瑩
Chun Ying Yeh
倪君偉
Chun Wei Ni
Original Assignee
帥群微電子股份有限公司
Super Group Semiconductor Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 帥群微電子股份有限公司, Super Group Semiconductor Co., Ltd. filed Critical 帥群微電子股份有限公司
Priority to TW106116662A priority Critical patent/TWI678805B/zh
Priority to US15/975,023 priority patent/US10497782B2/en
Publication of TW201901955A publication Critical patent/TW201901955A/zh
Application granted granted Critical
Publication of TWI678805B publication Critical patent/TWI678805B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/155—Shapes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H10W10/014—
    • H10W10/17—

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

一種溝槽式功率半導體元件及其製造方法。溝槽式功率半導體元件的溝槽閘極結構位於一磊晶層的元件溝槽內，並至少包括遮蔽電極、閘極、絕緣層、中間介電層以及一內介電層。遮蔽電極設置於至少一元件溝槽的底部，閘極設置於遮蔽電極上並與遮蔽電極隔離。絕緣層覆蓋元件溝槽的內壁面，而中間介電層位於絕緣層與遮蔽電極之間，並具有一底部開口。內介電層位於中間介電層與遮蔽電極之間，其中，構成中間介電層的材料與構成內介電層的材料相異，且內介電層填入底部開口內，以使溝槽閘極結構在遮蔽電極正下方的材料相同。

Description

溝槽式功率半導體元件及其製造方法
本發明是關於一種功率半導體元件及其製造方法，且特別是關於一種具有遮蔽電極的溝槽式功率半導體元件及其製造方法。
現有的溝槽式功率金氧半場效電晶體(Power Metal Oxide Semiconductor Field Transistor,Power MOSFET)的工作損失可分成切換損失(switching loss)及導通損失(conducting loss)兩大類，其中閘極/汲極的電容值(Cgd)是影響切換損失的重要參數。閘極/汲極電容值太高會造成切換損失增加，進而限制功率型金氧半場效電晶體的切換速度，不利於應用高頻電路中。
現有的溝槽式功率金氧半場效電晶體會具有一位於閘極溝槽下半部的遮蔽電極(shielding electrode)，以降低閘極/汲極電容值，並在不犧牲導通電阻(on-resistance)的情況下增加崩潰電壓。
本發明提供一種溝槽式功率半導體元件及其製造方法，其通過設置具有底部開口的中間介電層以及填入底部開口的內介電層，以在對溝槽式功率半導體元件施加逆向偏壓時，舒緩元件溝槽底部的電場分布。
本發明其中一實施例提供一種溝槽式功率半導體元件，包括基材、磊晶層以及溝槽閘極結構。磊晶層位於基材上，並具有至少一元件溝槽形成於其中。溝槽閘極結構位於元件溝槽中，且溝槽閘極結構包括遮蔽電極、閘極、絕緣層、中間介電層以及內介 電層。遮蔽電極設置於元件溝槽的底部，閘極設置於遮蔽電極上並與遮蔽電極電性絕緣。絕緣層覆蓋至少一元件溝槽的內壁面，中間介電層位於絕緣層與遮蔽電極之間，並具有一底部開口。內介電層位於中間介電層與遮蔽電極之間，其中，內介電層的材料與中間介電層相異，且內介電層填入底部開口內，以使溝槽閘極結構中，位於遮蔽電極正下方的材料相同。
本發明另一實施例提供一種溝槽式功率半導體元件的製造方法，其包括：形成一磊晶層於一基材上；形成一元件溝槽於磊晶層內；以及形成一溝槽閘極結構於元件溝槽內，其中，形成溝槽閘極結構的步驟至少包括：形成一覆蓋元件溝槽的一內壁面的絕緣層；形成一中間介電層及一內介電層於元件溝槽內，其中，中間介電層具有一底部開口，初始內介電層覆蓋中間介電層並填入底部開口內；形成一重摻雜半導體材料於元件溝槽的下半部；施以一熱氧化處理，以氧化重摻雜半導體材料的頂部，而形成一極間介電層，其中，重摻雜半導體材料未被氧化的部分形成一遮蔽電極；以及形成一閘極於元件溝槽的上半部，其中，閘極通過極間介電層與遮蔽電極隔離。
綜上所述，在本發明實施例所提供的溝槽式功率半導體元件中，由兩種相異材料所構成的中間介電層與內介電層圍繞遮蔽電極，而中間介電層位於內介電層與絕緣層之間。中間介電層的底端具有底部開口，而內介電層填入底部開口內。如此，在對溝槽式功率半導體元件施加逆向偏壓時，由於溝槽閘極結構填入元件溝槽底部且位於遮蔽電極正下方的材料較為單純，可以舒緩元件溝槽底部的電場分布，從而可在不犧牲導通電阻的條件下，進一步提高元件的崩潰電壓。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
T1、T1’、T2、T2’、T3‧‧‧溝槽式功率半導體元件
10‧‧‧基材
11‧‧‧磊晶層
11S‧‧‧表面
12、12’‧‧‧元件溝槽
12a‧‧‧開口端部
12b‧‧‧主體部
12S‧‧‧弧形底面
110‧‧‧漂移區
111‧‧‧基體區
112‧‧‧源極區
13‧‧‧溝槽閘極結構
130‧‧‧遮蔽電極
132‧‧‧絕緣層
132a‧‧‧內側壁面
132b‧‧‧底面
133‧‧‧中間介電層
133a‧‧‧第一側壁部
133b‧‧‧第二側壁部
134‧‧‧內介電層
135‧‧‧極間介電層
S1‧‧‧山形曲面
131‧‧‧閘極
14‧‧‧汲極電極
15‧‧‧層間介電層
15h‧‧‧源極接觸窗
16‧‧‧導電柱
17‧‧‧導電層
133’‧‧‧初始中間介電層
133h‧‧‧底部開口
134’‧‧‧初始內介電層
130’‧‧‧重摻雜半導體材料
113‧‧‧熱氧化層
11’‧‧‧初始磊晶層
11L‧‧‧表層
12”‧‧‧初始元件溝槽
136‧‧‧介電層
134a、134’a‧‧‧第一介電層
134b‧‧‧第二介電層
R1、R2‧‧‧轉折底部
h1‧‧‧凹槽
W、W1‧‧‧寬度
D1‧‧‧底部開口寬度
圖1為本發明一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖2為本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖3為本發明又一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖4為本發明又另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖5為本發明其中一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖6繪示本發明其中一實施例的溝槽式功率半導體元件的流程圖。
圖7A至7H分別繪示本發明一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
圖8A至圖8F分別繪示本發明另一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
圖9A至圖9C分別繪示本發明另一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
圖10A至圖10B分別繪示本發明另一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
圖11A至圖11D分別繪示本發明另一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
圖12A至圖12C分別繪示本發明另一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
請參照圖1。溝槽式功率半導體元件T1包括基材10、磊晶層11以及溝槽閘極結構13。溝槽式功率半導體元件T1可以是溝槽式功率金氧半場效電晶體或是具有蕭特基二極體的功率半導體元 件。在圖1中，以溝槽式功率金氧半場效電晶體的結構為例來進行說明。
在圖1中，基材10具有高濃度的第一型導電性雜質，以作為溝槽式功率半導體元件的汲極區(drain)。前述的第一型導電性雜質可以是N型或P型導電性雜質。假設基材10為矽基材，N型導電性雜質為五價元素離子，例如磷離子或砷離子，而P型導電性雜質為三價元素離子，例如硼離子、鋁離子或鎵離子。
若溝槽式功率半導體元件為N型，基材10摻雜N型導電性雜質。另一方面，若為P型溝槽式功率半導體元件，則基材10摻雜P型導電性雜質。本發明實施例中，是以N型溝槽式功率半導體元件為例說明。本發明實施例的溝槽式功率半導體元件T1還包括一形成於基材10底部的汲極電極14，用以電性連接至外部控制電路。
承上述，磊晶層11(epitaxial layer)位於基材10上，並具有和基材10相同的導電型，但磊晶層11的摻雜濃度低於基材10的摻雜濃度。以NMOS電晶體為例，基材10具有高濃度的N型摻雜(N+)，而磊晶層11具有低濃度的N型摻雜(N-)。以PMOS電晶體為例，基材10與磊晶層11則分別具有高濃度的P型摻雜(P+ doping)以及低濃度的P型摻雜(P- doping)。
另外，在圖1的實施例中，藉由在相異區域摻雜不同濃度及不同類型的導電性雜質，磊晶層11可被區分為漂移區110(drift region)、基體區111(body region)及源極區112(source region)。基體區111與源極區112是形成於溝槽閘極結構13側邊的磊晶層11中，而漂移區110則位於磊晶層11中靠近基材10的一側。也就是說，基體區111與源極區112是形成於磊晶層11的上半部，漂移區110則形成於磊晶層11的下半部。
詳細而言，基體區111是藉由在磊晶層11中摻雜第二型導電性雜質而形成，而源極區112則是藉由在基體區111摻雜高濃度 的第一型導電性雜質而形成，且源極區112是形成於基體區111的上方。若溝槽式功率半導體元件T1是NMOS電晶體，基體區111為P型摻雜(如P型井，P-well)，而源極區112為N型摻雜。此外，基體區111的掺雜濃度小於源極區112的摻雜濃度。
另外，在本實施例中，磊晶層11具有至少一個元件溝槽12。元件溝槽12由磊晶層11的一表面11S向下延伸至漂移區110中，並且元件溝槽12的底部較靠近基材10。另外須說明的是，在本發明實施例中，是以基體區111的下緣為基準面，將元件溝槽12大致區分為上半部及下半部。
如圖1所示，本發明實施例中，至少一個溝槽閘極結構13設置於對應的元件溝槽12中。溝槽閘極結構13包括遮蔽電極130、閘極131、絕緣層132、中間介電層133以及內介電層134。
遮蔽電極130位於元件溝槽12的下半部。須說明的是，儘管元件溝槽12為深溝槽(deep trench)結構有助於增加溝槽式功率半導體元件T1的崩潰電壓，然而卻會增加閘極/汲極的電容(Cgd)以及源極/汲極導通電阻(Rdson)。據此，在本發明實施例中，於元件溝槽12底部設置遮蔽電極130可降低閘極/汲極的電容(Cgd)，以減少切換損失。
遮蔽電極130可電性連接於源極、浮接或自由接電位控制。在溝槽式功率半導體元件T1被施加逆向偏壓時，利用遮蔽電極130產生電場夾擠效應，以達到電荷平衡(charge balance)及電場舒緩效果(RESURF)，而進一步提高崩潰電壓。因此，漂移區110的雜質摻雜濃度可相對地提高，從而降低溝槽式功率半導體元件的導通電阻。
閘極131則設置於遮蔽電極130上方，並與遮蔽電極130隔離，以和遮蔽電極130電性絕緣。構成閘極131及遮蔽電極130之材料可以是重摻雜之多晶矽。閘極131的底端所在的水平面，會低於基體區111的下方邊緣。以溝槽式半導體元件為NMOS為 例，當對閘極131施加大於一閥值電壓的正偏壓時，會誘使(induce)電荷在鄰近元件溝槽12的地方累積，從而在基體區111內產生一反轉通道，並使溝槽式功率半導體元件T1開啟。相反地，當對閘極131所施加的電壓小於閥值電壓時，溝槽式功率半導體元件T1會處於關閉狀態。
溝槽閘極結構13還包括一設置於遮蔽電極130與閘極131之間的極間介電層135，以將閘極131與遮蔽電極130隔離。構成極間介電層135的材料可以是氧化物(例如氧化矽)、氮化物(例如氮化矽)或其他絕緣材料，本發明中並不限制。
絕緣層132覆蓋元件溝槽12的內壁面，並具有和元件溝槽12的內壁面相符的輪廓。在本實施例中，閘極131是通過絕緣層132和基體區111與源極區112隔離。絕緣層132具有兩個彼此相對的內側壁面132a以及連接於兩個內側壁面132a之間的底面132b。絕緣層132可以是通過熱氧化而形成的氧化層，如：氧化矽。
中間介電層133位於絕緣層132與遮蔽電極130之間。在本實施例中，中間介電層133是位於元件溝槽12的下半部，並覆蓋絕緣層132的兩個內側壁面132a。詳細而言，中間介電層133具有分別位於遮蔽電極130兩相反側的第一側壁部133a與第二側壁部133b，且第一側壁部133a的底端與第二側壁部133b的底端彼此分離，而形成一底部開口(未標號)。
換句話說，第一側壁部133a與第二側壁部133b是分別覆蓋絕緣層132的兩個內側壁面132a，但並未覆蓋絕緣層132的底面132b。在一較佳實施例中，第一側壁部133a的底端與第二側壁部133b的底端在元件溝槽12的寬度方向上的分隔距離，也就是底部開口的寬度D1會大於遮蔽電極130的寬度W。也就是說，第一側壁部133a與第二側壁部133b並沒有延伸到遮蔽電極130的下方。
另外，第一側壁部133a的厚度與第二側壁部133b的厚度是 在元件溝槽12的深度方向從上到下遞減。但是在另一實施例中，第一側壁部133a的厚度與第二側壁部133b的厚度從上到下大致相同，而不會隨著元件溝槽12的深度改變。
內介電層134位於元件溝槽12的下半部，並位於中間介電層133與遮蔽電極130之間。進一步而言，內介電層134直接接觸並包覆遮蔽電極130的兩相反側壁面及底表面。此外，內介電層134填入中間介電層133的底部開口內，從而使遮蔽電極130的底部和磊晶層11隔離。
須說明的是，在本實施例中，構成內介電層134的材料與構成絕緣層132的材料相同，而與構成中間介電層133的材料相異。舉例而言，構成內介電層134的材料與構成絕緣層132的材料可以是氧化矽，而構成中間介電層133的材料是氮化矽。
也就是說，填入元件溝槽12底部且位於遮蔽電極130下方的材料較為單純。須說明的是，溝槽式功率半導體元件T1被施加逆向偏壓時，由於元件溝槽12具有曲率較小的弧形底面，在元件溝槽12底部附近的電場分布較為集中。若位於元件溝槽12底部(也就是位於元件溝槽12的弧形底面與遮蔽電極130之間)的材料為複合材(Multi layer)，較容易造成電場扭曲，從而降低溝槽式功率半導體元件T1的崩潰電壓。
因此，本發明實施例中，中間介電層133的第一側壁部133a的底端與第二側壁部133b的底端彼此分離而形成底部開口，而內介電層134填入底部開口內，從而使靠近元件溝槽12的弧形底面的材料單純化，可以舒緩在元件溝槽12底部的電場分布，從而提高崩潰電壓。在提高崩潰電壓的情況下，可以進一步優化漂移區110的摻雜濃度，使導通電阻降低，從而提升溝槽式功率半導體元件T1操作的電壓轉換效率。
另外，本發明實施例的溝槽式功率半導體元件T1還包括一層間介電層15、多個導電柱16及一導電層17。
請參照圖1，層間介電層15形成於磊晶層11的表面11S上，用以提升導電層17的平坦度。構成層間介電層15的材料可以選擇硼磷矽玻璃(BPSG)，磷矽玻璃(PSG)、氧化物、氮化物或其組合。
另外，層間介電層15並具有多個源極接觸窗15h，且源極接觸窗15h是由層間介電層15的上表面延伸至部份基體區111。導電層17覆蓋在層間介電層15上，並通過多個分別設置在源極接觸窗15h內的導電柱16電性連接於源極區112。另外，導電層17可以電性連接閘極131或者遮蔽電極130，也可作為溝槽式功率半導體元件T1的源極電極，並用以電性連接至一外部控制線路。
請參照圖2，為本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
本實施例的溝槽式功率半導體元件T1’和圖1的溝槽式功率半導體元件T1相同的元件具有相同的標號，且相同的部分不再贅述。和圖1的實施例不同的是，本實施例的溝槽式功率半導體元件T1’中，中間介電層133的第一側壁部133a與第二側壁部133b都是從元件溝槽12的上半部延伸至元件溝槽12的下半部。
據此，本實施例中，位於元件溝槽12上半部的第一側壁部133a與位於元件溝槽12上半部的第二側壁部133b分別位於閘極131的兩相反側，並分別覆蓋絕緣層132的兩個內側壁面132a。因此，在本實施例中，位於元件溝槽12上半部的絕緣層132與中間介電層133相互配合以作為閘絕緣層。
在本實施例中，是通過以兩種不同材料構成的絕緣層132與中間介電層133作為閘絕緣層，來調整閘極131與基體區111之間的功函數，從而減少溝槽式功率半導體元件T1在逆向偏壓下操作時的漏電流(leakage current)。
另外，本實施例和圖1的實施例不同之處在於，圖1的實施例是在元件溝槽12的底面有一絕緣層132b，而內介電層134位於 絕緣層132b上，並未直接接觸元件溝槽12的底面。但在本實施例中，內介電層134直接接觸元件溝槽12的底面。因此，在這個情況下，內介電層134會填滿元件溝槽12的最底部空間，而達到舒緩元件溝槽12底部電場的效果。因此，在本實施例中，內介電層134的材料不一定要和絕緣層132的材料相同。
請參照圖3以及圖4，分別繪示本發明不同實施例的溝槽式功率半導體元件的局部剖面示意圖。相較於圖1與圖2實施例，圖3與圖4中的溝槽式功率半導體元件T2的元件溝槽12具有較寬的寬度。另外，由於元件溝槽12的寬度較寬，因此元件溝槽12具有曲率較大的弧形底面12S，可舒緩元件溝槽12底部的電場分布。因此，本實施例的溝槽式功率半導體元件T1具有較高的耐壓，而可操作在較大的電壓下(約60V至250V)。
另外，相較於圖1至圖3的實施例，圖4的溝槽式功率半導體元件T2的遮蔽電極130寬度W1較寬，可進一步降低閘極/汲極的電容(Cgd)。在圖3與圖4的實施例中，內介電層134的頂面和極間介電層135的頂面相互連接而形成一山形曲面S1，且山形曲面S1的最高點是位於遮蔽電極130正上方。
請參照圖5。本實施例的溝槽式功率半導體元件T1的元件溝槽12’包括一開口端部12a及一連接於開口端部12a的主體部12b。開口端部12a具有一從磊晶層11的表面11S向下延伸至主體部12b的斜面(未標號)。具體而言，開口端部12a的寬度會沿著一深度方向從磊晶層11的表面11S向下遞減。
在本實施例中，元件溝槽12的開口端部12a的內表面為一斜面，可以避免在形成閘極131前，元件溝槽12的開口因熱氧化製程而被封住。詳細的製程步驟將於後文中描述，在此不再贅述。另外，本實施例中，源極區112的下邊緣與基體區111的下邊緣都會對應於開口端部12a的斜面的傾斜方向傾斜。
請參照圖6，其繪示本發明其中一實施例的溝槽式功率半導 體元件的流程圖。上述溝槽式功率半導體元件的製造方法至少包括：在步驟S100中，形成一磊晶層於一基材上；在步驟S200中，形成一元件溝槽於磊晶層內；在步驟S300中，形成一溝槽閘極結構於元件溝槽內；以及在步驟S400中，形成一基體區與源極區於磊晶層內，且源極區位於基體區上方。
進一步說明的是，本發明實施例的溝槽式功率半導體元件的製造方法中，形成溝槽閘極結構的步驟(S300)還包括多個步驟。具體說明如下。
首先，在步驟S301中，形成覆蓋元件溝槽的內壁面的絕緣層。接著，在步驟S302中，形成一中間介電層及一內介電層於元件溝槽內，並覆蓋絕緣層，中間介電層於元件溝槽內具有一底部開口，內介電層覆蓋中間介電層並填入底部開口內。
請配合參照圖7A至圖7C，繪示本發明實施例的溝槽式功率半導體元件的製造方法在步驟S302的詳細流程。
如圖7A所示，基材10上已形成磊晶層11。此外，元件溝槽12已經形成於磊晶層11中。在元件溝槽12的內壁面上，已經形成絕緣層132，且絕緣層132具有和元件溝槽12的內壁面相符的輪廓。絕緣層132具有兩相反內側壁面132a以及連接兩個內側壁面132a的底面132b。
形成絕緣層132的方式可以通過已知的物理氣相沉積製程、化學氣相沉積製程或者是熱氧化製程，本發明並不限制。在一實施例中，絕緣層132是氧化矽層。
如圖7A所示，先形成初始中間介電層133’，且初始中間介電層133’覆蓋磊晶層11的表面11S、絕緣層132的兩個內側壁面132a以及底面132b。構成初始中間介電層133’的材料和構成絕緣層132的材料相異。在一實施例中，初始中間介電層133’是氮化矽層。
另外，在其中一實施例中，控制形成初始中間介電層133’ 的製程參數，使初始中間介電層133’的厚度由磊晶層11的表面11S到元件溝槽12底部漸減。
接著，請參照圖7B，去除一部分覆蓋絕緣層132的底面132b的初始中間介電層133’，以形成具有底部開口133h的中間介電層133。換句話說，中間介電層133包括分別覆蓋兩個內側壁面132a上的一第一側壁部133a及一第二側壁部133b。第一側壁部133a的底端與第二側壁部133b的底端彼此分離，從而形成底部開口133h。
在一實施例中，是通過乾蝕刻(dry etching)製程去除位於元件溝槽12底部的初始中間介電層133’。須說明的是，由於在磊晶層11上的初始中間介電層133’厚度較位於元件溝槽12內的初始中間介電層133’厚度更厚，因此在執行乾蝕刻製程後，在磊晶層11上的初始中間介電層133’並不會被完全去除，從而可形成具有底部開口133h的中間介電層133。在另一實施例中，也可以通過一光罩進行乾蝕刻製程，以去除所要移除的部分初始中間介電層133’。
另外，在其他實施例中，在去除部分覆蓋絕緣層132的底面132b的初始中間介電層133’之後，也有可能一併將位於元件溝槽12底部的絕緣層132去除。也就是說，位於元件溝槽12底部的絕緣層132可以選擇性地去除或者保留。
在一較佳實施例中，底部開口133h的寬度，也就是第一側壁部133a的底端與第二側壁部133b的底端分離的距離，至少可使絕緣層132的底面132b或者是元件溝槽12的底面完全裸露。
接著，如圖7C所示，形成初始內介電層134’於磊晶層11的表面11S上以及元件溝槽12內。初始內介電層134’並填入中間介電層133的底部開口133h內。
在本實施例中，構成初始內介電層134’的材料是和構成中間介電層133的材料相異，但和構成絕緣層132的材料相同。在一 實施例中，絕緣層132與初始內介電層134’都是氧化矽層，而中間介電層133是氮化矽層。如此，可以使位於元件溝槽12底部的材料單純化。
請再參照圖6。接著，在步驟S303中，形成重摻雜半導體材料於元件溝槽的下半部。
請配合參照圖7D，顯示本發明實施例的溝槽式功率半導體元件在圖6的步驟S303中的局部剖面示意圖。如圖7D所示，在元件溝槽12內已形成重摻雜半導體材料130’。
在一實施例中，可以先毯覆式地形成一多晶矽層於磊晶層11上，並填入元件溝槽12中。接著，回蝕(etch back)去除磊晶層11表面上所覆蓋的多晶矽層，而留下位於元件溝槽12下半部的多晶矽層，以形成重摻雜半導體材料130’。重摻雜半導體材料130’可以是含導電性雜質的多晶矽結構(doped poly-Si)。
之後，本發明實施例的製造方法還可進一步包括：去除位於元件溝槽12上半部的初始內介電層134，，以形成位於元件溝槽12下半部的內介電層134。在一實施例中，可以通過選擇性蝕刻製程，並以中間介電層133和重摻雜半導體材料130’做為罩冪，來去除部分位於元件溝槽12上半部的初始內介電層134’。
請再參照圖6，在步驟S304中，施以熱氧化處理，以氧化重摻雜半導體材料的頂部，以形成極間介電層。
請參照圖7E，顯示本發明實施例的溝槽式功率半導體元件在圖6的步驟S304中的局部剖面示意圖。如圖7E所示，在執行熱氧化製程之後，重摻雜半導體材料130’的頂部被氧化而形成氧化物層，而氧化物層即可作為極間介電層135。另外，重摻雜半導體材料130’未被氧化的部分形成遮蔽電極130。
請配合參照圖7F，在本實施例中，位於元件溝槽12上半部的第一側壁部133a與第二側壁部133b被去除，而形成圖1的實施例中的第一側壁部133a與第二側壁部133b。換句話說，第一 側壁部133a與第二側壁部133b只覆蓋絕緣層132的兩個內側壁面132a的下半部，並位於遮蔽電極130的兩相反側。在一實施例中，可以通過選擇性蝕刻製程來去除位於元件溝槽12上半部的第一側壁部133a與第二側壁部133b。須說明的是，在另一實施例中，圖7F的步驟也可以省略。
請再參照圖6。接著，在步驟S305中，形成一閘極於元件溝槽的上半部。請配合參照圖7G，其顯示本發明實施例的溝槽式功率半導體元件在步驟S305中的局部剖面示意圖。圖7G顯示形成閘極131於元件溝槽12內，並位於遮蔽電極130上方。
詳細而言，在前一個步驟(如圖7F所示)中，絕緣層132、中間介電層133、內介電層134以及極間介電層135在元件溝槽12內定義出一凹槽h1。因此，在形成閘極131的步驟中，可以先毯覆式地在磊晶層11上以及在凹槽h1中填入重摻雜多晶矽材料，再回蝕去除位於磊晶層11上的重摻雜多晶矽材料，而形成閘極131。通過上述步驟S301至S305，可以形成圖1所示的溝槽式功率半導體元件T1的溝槽閘極結構13。
請參照圖6。接著，在步驟S400中，形成基體區與源極區於磊晶層內，且源極區位於基體區上方。
請配合參照圖7H，其顯示本發明實施例的溝槽式功率半導體元件在步驟S400中的局部剖面示意圖。
詳細而言，是先對磊晶層11執行一基體摻雜製程，以在磊晶層11中形成一輕摻雜區，且輕摻雜區具有和磊晶層11相反的導電型。接著，對輕摻雜區執行一源極摻雜製程，以在輕摻雜區的上半部形成一重摻雜區，且重摻雜區的導電型與輕摻雜區的導電型相反。接著，執行一熱趨入(drive-in)製程，以使輕摻雜區以及重摻雜區內的雜質擴散，而形成基體區111與源極區112，其中源極區112是位於基體區111的上方。
在本實施例中，基體區111的下邊緣會高於中間介電層133 的第一側壁部133a的頂端以及第二側壁部133b的頂端所在的水平面。
隨後，可繼續形成線路重分布層於磊晶層11上，以使源極區112、閘極131與遮蔽電極130可電性連接至外部的控制電路。形成線路重分佈層的技術手段可採用任何已知的技術手段來實現，並且經由上述實施例的說明，本技術領域具有通常知識者應當可以輕易推知其他實施結構細節，在此不再贅述。
請參照圖8A至圖8F，分別顯示本發明另一實施例的溝槽式功率半導體元件在各個步驟中的局部剖面示意圖。圖8A至8F接續圖7A的製程，可用以製造圖2所示的溝槽式功率半導體元件T1’。
也就是說，在圖8A的步驟之前，請參照圖7A，磊晶層11已經形成於基材10上，且元件溝槽12已經被形成於磊晶層11中。另外，在元件溝槽12內已經先形成絕緣層132以及初始中間介電層133’，且初始中間介電層133’覆蓋磊晶層11的表面11S、絕緣層132的兩個內側壁面132a以及底面132b。
在本實施例中，初始中間介電層133’的厚度並未隨著元件溝槽12的深度而有所改變。換言之，位於磊晶層11上的初始中間介電層133’的厚度，和位於元件溝槽12底部的初始中間介電層133’的厚度大致相同。
接著，如圖8A所示，去除覆蓋絕緣層132底面的部分初始中間介電層133’，以形成具有底部開口133h的中間介電層133。圖8A和圖7B的步驟不同之處在於，在去除覆蓋絕緣層132的底面132b的初始中間介電層133’的步驟時，也同步地去除位於磊晶層11上的初始中間介電層133’。
在一實施例中，是通過乾蝕刻製程去除位於磊晶層11上的初始中間介電層133’以及位於元件溝槽12底部的初始中間介電層133’。須說明的是，由於乾蝕刻製程為非等向性蝕刻，也就是 在乾蝕刻製程中只會向下蝕刻而不會側向蝕刻，因此可以確保在去除位於磊晶層11上及元件溝槽12底部的初始中間介電層133’時，保留位於絕緣層132的兩個內側壁面132a上的部份初始中間介電層133’，而形成具有底部開口133h的中間介電層133。
本實施例的中間介電層133包括分別覆蓋絕緣層132的兩相反內側壁面132a的第一側壁部133a以及第二側壁部133b，且第一側壁部133a的底端與第二側壁部133b的底端會彼此分離，而形成底部開口133h。
值得注意的是，本實施例中，在通過乾蝕刻製程去除覆蓋絕緣層132底面的初始中間介電層133’之後，也會進一步去除部分位於元件溝槽12底部的絕緣層132，從而裸露元件溝槽12的底表面。在其他實施例中，也可以保留底部的絕緣層132，如圖7B所示。
請參照圖8B，接著，形成初始內介電層134’於磊晶層11上以及元件溝槽12內。初始內介電層134’填入中間介電層133的底部開口133h內，並覆蓋元件溝槽12的底表面。構成初始內介電層134’的材料是和構成中間介電層133的材料相異，但和構成絕緣層132的材料相同。
請參照圖8C，在元件溝槽12的下半部形成重摻雜半導體材料130’之後，去除位於磊晶層11上以及元件溝槽12上半部的部分初始內介電層134’，以形成位於元件溝槽12下半部的內介電層134。在一實施例中，可以通過選擇性蝕刻製程來實現。
須說明的是，由於在先前的步驟中，位於磊晶層11上的初始中間介電層133’已經被去除，且構成初始內介電層134’的材料與構成絕緣層132的材料相同，因此在去除位於磊晶層11上的初始內介電層134’時，會同步地去除部分位於磊晶層11上的絕緣層132，從而裸露出磊晶層11的表面11S。
請參照圖8D，接著，施以熱氧化處理，以氧化重摻雜半導體 材料130’的頂部，而形成極間介電層135。另外，重摻雜半導體材料130’未被氧化的部分形成遮蔽電極130。在施以熱氧化處理的步驟中，磊晶層11的表面11S也會同時被氧化，而形成熱氧化層113。
請繼續參照圖8E，形成閘極131於元件溝槽12內，並位於遮蔽電極130上，以形成溝槽閘極結構13。在本實施例中，在執行熱氧化處理之後，位於元件溝槽12上半部的第一側壁部133a以及第二側壁部133b會被保留。因此，中間介電層133的第一側壁部133a(與第二側壁部133b)可配合絕緣層132作為用以隔絕閘極131與磊晶層11的閘絕緣層。
請參照圖8F。接著，形成基體區111與源極區112於磊晶層11中。值得一提的是，本實施例中，在形成基體區111與源極區112之前，會減薄或者完全去除位於磊晶層11表面的熱氧化層113，以免影響後續的基體摻雜製程及源極摻雜製程。隨後，可繼續形成線路重分布層於磊晶層11上，以形成如圖2所示的溝槽式功率半導體元件。
請參照圖9A至圖9C，分別顯示本發明另一實施例的溝槽式功率半導體元件在不同製程步驟中的局部剖面圖。
先說明的是，在執行熱氧化處理(圖6的步驟S304)後，磊晶層11的表面11S會被同時氧化，而形成熱氧化層113。若是形成在元件溝槽12的開口端的熱氧化層113厚度太厚，可能會將元件溝槽12的開口封閉，而導致在後續製程中無法在元件溝槽12內形成閘極131。
據此，圖9A的實施例中，會在一開始就先形成較厚的初始磊晶層11’以及較深的初始元件溝槽12”。在一實施例中，初始磊晶層11’的厚度會比圖7A及圖8A的磊晶層11的厚度多出0.5μm。
另外，在執行熱氧化處理之後，形成溝槽閘極結構的步驟可 進一步包括：移除位於初始磊晶層11’上的熱氧化層113以及初始磊晶層11’的一表層11L。
在一實施例中，可以通過化學機械研磨(chemical mechanical planarization,CMP)來去除初始磊晶層11’上的熱氧化層113以及初始磊晶層11’的表層11L。在去除熱氧化層113以及表層11L之後，可以繼續執行後續的步驟。
請參照圖9B，位於元件溝槽12上半部的第一側壁部133a以及第二側壁部133b可以通過選擇性蝕刻去除。接著，可選擇性地另外形成一介電層136，以覆蓋磊晶層11的表面11S以及絕緣層132的內側壁面132a。介電層136可以是氧化層或者是氮化層。請參照圖9C，在元件溝槽12內形成閘極131，以形成溝槽閘極結構13。之後，依序形成基體區111、源極區112以及線路重分布層。
在其他實施例中，也可以不移除位於元件溝槽12上半部的第一側壁部133a以及第二側壁部133b，直接在元件溝槽12中形成閘極131。在這個情況下，位於元件溝槽12上半部的第一側壁部133a以及第二側壁部133b會配合絕緣層132作為閘絕緣層，以調整基體區111以及閘極131之間的功函數，從而降低操作時的漏電流。
請參照圖10A及圖10B，分別顯示本發明另一實施例的溝槽式功率半導體元件在不同製程步驟中的局部剖面示意圖。
本實施例中，元件溝槽12’具有一開口端部12a以及連接於開口端部12a的主體部12b，且開口端部12a的內表面為一從磊晶層11的表面向下延伸至主體部12b的斜面。也就是說，開口端部12a的寬度是隨著元件溝槽12’的深度而漸縮。
如此，在執行熱氧化處理以形成極間介電層135時，一併形成於元件溝槽12’的開口端部12a的熱氧化層113就不會封住元件溝槽12’。
請參照圖10B。接著，形成閘極131於元件溝槽12’內，並依序在磊晶層11內形成基體區111以及源極區112。
詳細而言，在形成閘極131於元件溝槽12’內之後，會先將位於磊晶層11上以及開口端部12a的熱氧化層113去除，以裸露磊晶層11的表面11S。去除熱氧化層113的方式可以通過濕蝕刻製程。接著，再執行基體摻雜製程、源極摻雜製程以及熱趨入製程，以在磊晶層11內形成基體區111與位於基體區111上的源極區112。
由於開口端部12a的內表面為一斜面，因此在執行基體摻雜製程以及源極摻雜製程時，雜質摻雜輪廓(Dopant Profile)也會隨著斜面的傾斜方向而和先前的所有實施例不同。據此，最終所形成的基體區111的下邊緣以及源極區112的下邊緣都會對應斜面的傾斜方向傾斜。
另外，在其他實施例中，可以通過不同的製程步驟來形成內介電層134以及中間介電層133。請參照圖11A至圖11D，分別顯示本發明另一實施例的溝槽式功率半導體元件在各步驟中的局部剖面示意圖。圖11A至圖11D可接續圖7A的製程，顯示在元件溝槽12中，形成內介電層134以及中間介電層133的詳細步驟。
也就是說，在圖11A之前，在元件溝槽12內已經先形成絕緣層132以及初始中間介電層133’，且初始中間介電層133’覆蓋磊晶層11的表面11S、絕緣層132的兩個內側壁面132a以及底面132b。
接著，如圖11A所示，形成第一介電層134’a覆蓋初始中間介電層133’的表面。第一介電層134’a的厚度位於磊晶層11的表面11S的厚度較厚，而位於元件溝槽12底部的厚度較薄。
請繼續參照圖11B，接著，去除位於元件溝槽12底部的第一介電層134’a以及初始中間介電層133’，以形成具有底部開口的 第一介電層134a以及具有底部開口的中間介電層133。在本實施例中，位於元件溝槽12底部的絕緣層132可被保留。前述步驟可以通過執行乾蝕刻(dry etching)製程來實現。
接著，如圖11C所示，形成一第二介電層134b填入第一介電層134a的底部開口以及中間介電層133的底部開口內。因此，第二介電層134b的底部會連接絕緣層132的底面132b。在本實施例中，第一介電層134a的材料、第二介電層134b的材料以及絕緣層132的材料都相同，例如都是氧化矽。
請參照圖11D。在形成位於元件溝槽12下半部的重摻雜半導體材料130’之後，去除位於元件溝槽12上半部的第一介電層134a以及第二介電層134b，並保留位於元件溝槽12下半部的第一介電層134a以及第二介電層134b。
形成重摻雜半導體材料130’的詳細步驟可參照前述對應於圖7D的說明，在此不再贅述。須說明的是，前述位於元件溝槽12下半部的第一介電層134a以及第二介電層134b共同形成內介電層134。
另外，通過上述步驟所形成的中間介電層133，其第一側壁部133a與第二側壁部133b分別具有一轉折底部R1、R2，且兩個轉折底部R1、R2是由絕緣層132的其中一個內側壁面132a朝向另一個內側壁面132a的方向延伸，而彼此相對。然而，轉折底部R1、R2彼此分隔而形成前述的底部開口，因此，轉折底部R1、R2並不會延伸到遮蔽電極130的下方，而和遮蔽電極130重疊。
之後，參照圖7E至圖7H的步驟。先施以熱氧化製程，以形成極間介電層135，之後再形成閘極131、基體區111、源極區112。
請參照圖12A至圖12C，其分別繪示本發明另一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。另外，圖 12A至圖12C是接續圖11A的製程。
如圖12A所示，在形成第一介電層134a之後，在去除位於元件溝槽12底部的第一介電層134a以及初始中間介電層133’時，也同步去除位於元件溝槽12底部的絕緣層132，從而裸露元件溝槽12的底表面。
請參照圖12B。接著，形成第二介電層134b填入第一介電層134a的底部開口以及中間介電層133的底部開口內，並覆蓋元件溝槽12的底表面。因此，第二介電層134b會直接接觸元件溝槽12的底表面。
隨後，如圖12C所示，在元件溝槽12的下半部形成重摻雜半導體材料130’之後，去除位於元件溝槽12上半部的第一介電層134a以及第二介電層134b。
和圖11D的實施例相似，本實施例中，位於元件溝槽12下半部的第一介電層134a以及第二介電層134b共同形成內介電層134。後續的步驟可參照圖7E至圖7H的步驟，來完成溝槽式功率半導體元件的製作。
綜上所述，在本發明實施例所提供的溝槽式功率半導體元件T1、T1’、T2、T2’、T3中，由兩種相異材料所構成的中間介電層133與內介電層134圍繞遮蔽電極130，而中間介電層133位於內介電層134與絕緣層132之間。中間介電層133的底端具有底部開口133h，而內介電層134填入底部開口133h內。如此，在對溝槽式功率半導體元件T1、T1’、T2、T2’、T3施加逆向偏壓時，由於溝槽閘極結構13位於元件溝槽12底部的材料較為單純，可以舒緩元件溝槽12底部的電場分布，從而可在不犧牲導通電阻的條件下，進一步提高元件的崩潰電壓。
在提高崩潰電壓的情況下，可以進一步優化漂移區110的摻雜濃度，使導通電阻降低，從而提升溝槽式功率半導體元件T1、T1’、T2、T2’、T3操作的電壓轉換效率。經過模擬測試，證明 本發明實施例的溝槽式功率半導體元件T1、T1’、T2、T2’、T3在元件溝槽12底部的電場分布更平緩，從而提高崩潰電壓。因此，本發明實施例的溝槽式功率半導體元件T1、T1’、T2、T2’、T3的導通電阻可因此而降低50%。
另外，在本發明實施例所提供的其中一種溝槽式功率半導體元件T1’中，通過以兩種相異材料構成的絕緣層132與中間介電層133作為閘絕緣層，可調整閘極131與基體區111之間的功函數，從而減少溝槽式功率半導體元件T1’在逆向偏壓下操作時的漏電流(leakage current)。
本發明實施例的溝槽式功率半導體元件的製造方法，可整合於目前現有的半導體製程中，以提供本發明中所提供的溝槽式功率半導體元件T1、T1’、T2、T2’、T3。
雖然本發明之實施例已揭露如上，然本發明並不受限於上述實施例，任何所屬技術領域中具有通常知識者，在不脫離本發明所揭露之範圍內，當可作些許之更動與調整，因此本發明之保護範圍應當以後附之申請專利範圍所界定者為準。

Claims (16)

  1. 一種溝槽式功率半導體元件，包括：一基材；一磊晶層，位於所述基材上，其中所述磊晶層具有至少一元件溝槽形成於其中；以及一溝槽閘極結構，位於所述元件溝槽內，其中，所述溝槽閘極結構包括：一遮蔽電極，設置於至少一所述元件溝槽的底部；一閘極，設置於所述遮蔽電極上並與所述遮蔽電極隔離；一絕緣層，覆蓋至少一所述元件溝槽的內壁面；一中間介電層，位於所述絕緣層與所述遮蔽電極之間，其中，所述中間介電層於所述元件溝槽形成一底部開口，所述中間介電層包括分別位於所述遮蔽電極兩相反側的一第一側壁部及一第二側壁部，且所述第一側壁部的底端與所述第二側壁部的底端彼此分離而形成所述底部開口，其中所述底部開口的一寬度大於所述遮蔽電極的寬度；以及一內介電層，位於所述中間介電層與所述遮蔽電極之間，其中，所述內介電層的材料與所述中間介電層的材料相異，且所述內介電層填入所述底部開口內。
  2. 如請求項1所述的溝槽式功率半導體元件，其中，所述第一側壁部的厚度與所述第二側壁部的厚度都是沿著所述元件溝槽的深度方向遞減。
  3. 如請求項1所述的溝槽式功率半導體元件，其中，所述第一側壁部與所述第二側壁部都由所述元件溝槽的上半部延伸至所述元件溝槽的下半部。
  4. 如請求項1所述的溝槽式功率半導體元件，其中，所述第一側壁部與所述第二側壁部都是位於所述元件溝槽的下半部。
  5. 如請求項1所述的溝槽式功率半導體元件，其中，所述內介電層直接接觸所述元件溝槽的底面。
  6. 如請求項1所述的溝槽式功率半導體元件，其中，所述絕緣層具有兩個相對的內側壁面及一連接所述內側壁面的底面，所述內介電層的材料與所述絕緣層的材料相同，且所述內介電層在所述底部開口接觸所述絕緣層的所述底面。
  7. 如請求項1所述的溝槽式功率半導體元件，還包括都位於所述磊晶層內的一基體區及一位於所述基體區上的源極區，其中，所述元件溝槽具有一開口端部以及連接所述開口端部的主體部，所述開口端部的內表面為一斜面，且所述開口端部的寬度隨著一深度方向從所述磊晶層的表面向下漸縮，且所述源極區的下邊緣與所述基體區的下邊緣對應所述斜面的傾斜方向而傾斜。
  8. 如請求項1所述的溝槽式功率半導體元件，更包括一極間介電層隔離所述閘極與所述遮蔽電極，所述極間介電層的頂面與所述內介電層的頂面相互連接而形成一山形曲面，且所述山形曲面的最高點是位於所述遮蔽電極正上方。
  9. 一種溝槽式功率半導體元件的製造方法，其包括：形成一磊晶層於一基材上；形成一元件溝槽於所述磊晶層內；以及形成一溝槽閘極結構於所述元件溝槽內，其中，形成所述溝槽閘極結構的步驟至少包括：形成覆蓋所述元件溝槽的一內壁面的一絕緣層；形成一中間介電層及一內介電層於所述元件溝槽內，所述中間介電層於所述元件溝槽具有一底部開口，所述內介電層覆蓋所述中間介電層並填入所述底部開口內，其中，所述中間介電層包括分別覆蓋於兩個所述內側壁面上的一第一側壁部及一第二側壁部，所述第一側壁部的底端與所述第二側壁部的底端彼此分離而形成所述底部開口，且所述底部開口的一寬度大於所述遮蔽電極的寬度；形成一重摻雜半導體材料於所述元件溝槽的下半部；施以一熱氧化處理，以氧化所述重摻雜半導體材料的頂部，而形成一極間介電層，其中，所述重摻雜半導體材料未被氧化的部分形成一遮蔽電極；以及形成一閘極於所述元件溝槽的上半部，其中，所述閘極通過所述極間介電層與所述遮蔽電極隔離。
  10. 如請求項9所述的溝槽式功率半導體元件的製造方法，其中在形成所述閘極的步驟之前，形成所述溝槽閘極結構的步驟還包括：去除部分位於所述元件溝槽上半部的第一側壁部以及第二側壁部。
  11. 如請求項9所述的溝槽式功率半導體元件的製造方法，其中，所述第一側壁部的厚度與所述第二側壁部的厚度都是沿著所述元件溝槽的深度方向遞減。
  12. 如請求項9所述的溝槽式功率半導體元件的製造方法，所述絕緣層具有兩相對的內側壁面以及連接於兩個所述內側壁面的一底面，其中，形成所述中間介電層與所述內介電層的步驟還包括：去除位於所述元件溝槽底部的所述絕緣層，使所述內介電層直接接觸所述元件溝槽底部。
  13. 如請求項9所述的溝槽式功率半導體元件的製造方法，其中，在施以所述熱氧化處理的步驟中，同步地形成一熱氧化層於所述磊晶層的一表面，接著移除所述熱氧化層以及所述磊晶層的一表層。
  14. 如請求項9所述的溝槽式功率半導體元件的製造方法，其中，在形成所述元件溝槽的步驟中，所述元件溝槽具有一開口端部及連接於所述開口端部的主體部，所述開口端部的內表面是一從所述磊晶層的表面向下延伸至所述主體部的斜面，且所述的溝槽式功率半導體元件的製造方法還進一步包括：形成基體區以及源極區於所述磊晶層內，其中所述基體區的下邊緣以及所述源極區的下邊緣都會對應所述斜面的傾斜方向傾斜。
  15. 如請求項9所述的溝槽式功率半導體元件的製造方法，其中，形成所述中間介電層與所述內介電層的步驟包括：在形成所述絕緣層的步驟之後，形成一初始中間介電層覆蓋所述絕緣層；形成一第一介電層，所述第一介電層覆蓋所述初始中間介電層；去除位於所述元件溝槽底部的部分所述第一介電層以及部分所述初始中間介電層，以形成具有所述底部開口的所述中間介電層，以及具有底部開口的所述第一介電層；形成一第二介電層填入所述第一介電層的底部開口內以及填入所述中間介電層的所述底部開口內；以及在形成所述重摻雜半導體材料於所述元件溝槽的下半部的步驟之後，去除位於所述元件溝槽上半部的所述第一介電層以及所述第二介電層，以形成所述內介電層。
  16. 如請求項15所述的溝槽式功率半導體元件的製造方法，在形成具有所述底部開口的所述中間介電層的步驟中，一併去除位於所述元件溝槽底部的所述絕緣層，且在形成所述第二介電層的步驟中，所述第二介電層直接接觸所述元件溝槽的一底表面。
TW106116662A 2017-05-19 2017-05-19 溝槽式功率半導體元件及其製造方法 TWI678805B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW106116662A TWI678805B (zh) 2017-05-19 2017-05-19 溝槽式功率半導體元件及其製造方法
US15/975,023 US10497782B2 (en) 2017-05-19 2018-05-09 Trench power semiconductor component and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106116662A TWI678805B (zh) 2017-05-19 2017-05-19 溝槽式功率半導體元件及其製造方法

Publications (2)

Publication Number Publication Date
TW201901955A TW201901955A (zh) 2019-01-01
TWI678805B true TWI678805B (zh) 2019-12-01

Family

ID=64272577

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106116662A TWI678805B (zh) 2017-05-19 2017-05-19 溝槽式功率半導體元件及其製造方法

Country Status (2)

Country Link
US (1) US10497782B2 (zh)
TW (1) TWI678805B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109494255A (zh) * 2018-12-26 2019-03-19 上海昱率科技有限公司 深沟槽功率器件及其制造方法
CN111863617A (zh) * 2019-04-24 2020-10-30 帅群微电子股份有限公司 沟槽式功率半导体组件及其制造方法
JP7414677B2 (ja) * 2020-09-15 2024-01-16 株式会社東芝 半導体装置及びその製造方法
CN112928167B (zh) * 2021-04-02 2025-05-23 杭州宏晟微电子有限公司 一种功率半导体器件及其制造方法
CN114256077A (zh) * 2022-02-28 2022-03-29 深圳市美浦森半导体有限公司 低压分离栅沟槽mos器件的制作方法
TWI802320B (zh) * 2022-03-15 2023-05-11 力晶積成電子製造股份有限公司 半導體結構以及閘極結構的製造方法
US20250072045A1 (en) * 2023-08-24 2025-02-27 Alpha And Omega Semiconductor International Lp Low threshold high density trench mosfet

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201027628A (en) * 2009-01-07 2010-07-16 Niko Semiconductor Co Ltd Method for manufacturing trench MOSFET device with low gate charge and the structure thereof
TWI567979B (zh) * 2016-06-22 2017-01-21 大中積體電路股份有限公司 溝槽式功率半導體元件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768064B2 (en) * 2006-01-05 2010-08-03 Fairchild Semiconductor Corporation Structure and method for improving shielded gate field effect transistors
US7872305B2 (en) * 2008-06-26 2011-01-18 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a nitride layer therein
US8889532B2 (en) * 2011-06-27 2014-11-18 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
US9070585B2 (en) * 2012-02-24 2015-06-30 Semiconductor Components Industries, Llc Electronic device including a trench and a conductive structure therein and a process of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201027628A (en) * 2009-01-07 2010-07-16 Niko Semiconductor Co Ltd Method for manufacturing trench MOSFET device with low gate charge and the structure thereof
TWI567979B (zh) * 2016-06-22 2017-01-21 大中積體電路股份有限公司 溝槽式功率半導體元件

Also Published As

Publication number Publication date
TW201901955A (zh) 2019-01-01
US20180337236A1 (en) 2018-11-22
US10497782B2 (en) 2019-12-03

Similar Documents

Publication Publication Date Title
TWI678805B (zh) 溝槽式功率半導體元件及其製造方法
TWI470790B (zh) 溝渠式閘極金氧半場效電晶體
US9799743B1 (en) Trenched power semiconductor element
CN101615632B (zh) 用于形成具有包括氮化层的极间电介质的屏蔽栅沟槽fet的结构和方法
US20090050959A1 (en) Method and Structure for Shielded Gate Trench FET
US9722071B1 (en) Trench power transistor
TWI407564B (zh) 具有溝槽底部多晶矽結構之功率半導體及其製造方法
TWI629795B (zh) 溝槽式功率半導體元件及其製造方法
CN101542731A (zh) 沟槽栅场效应晶体管及其制造方法
TWI639232B (zh) 溝槽式功率半導體元件及其製造方法
TWI622124B (zh) 溝槽式功率半導體元件的製造方法
US9991378B2 (en) Trench power semiconductor device
JP2009081397A (ja) 半導体装置および半導体装置の製造方法
TWI775695B (zh) 溝槽式電晶體及其製造方法
US7494876B1 (en) Trench-gated MIS device having thick polysilicon insulation layer at trench bottom and method of fabricating the same
CN106601811B (zh) 沟槽式功率晶体管
CN109585547B (zh) 沟槽式功率半导体元件及其制造方法
CN108962972B (zh) 沟槽式功率半导体元件及其制造方法
TWI588991B (zh) 溝槽式功率半導體元件
CN217062020U (zh) 耗尽型沟槽晶体管
JP4461676B2 (ja) 半導体装置の製造方法
TWI546956B (zh) 溝渠式閘極金氧半場效電晶體
TWI731714B (zh) 功率元件及其製造方法
CN110943132B (zh) 低电容的沟槽型vdmos器件及其制备方法
CN102339851A (zh) 具有沟槽底部多晶硅结构的功率半导体及其制造方法