TWI588991B - 溝槽式功率半導體元件 - Google Patents
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Description
本發明是關於一種功率半導體元件，且特別是關於一種具有遮蔽電極的溝槽式功率半導體元件。
請參照圖1，顯示習知的溝槽式功率電晶體的剖面示意圖。在溝槽式功率電晶體1的結構中，兩個閘極130a、130b與遮蔽電極140並列設置於同一溝槽100h內，並通過氧化層131電性絕緣。在實際製作此種溝槽式功率電晶體1時，是通過熱氧化製程，將部份遮蔽電極140的表面以及溝槽100h的側壁面氧化，以分別形成隔離於遮蔽電極140與閘極電極130a、130b之間的氧化層131，以及閘極氧化層132。然而，以此種方式製備的氧化層131厚度偏低，而導致閘極電極130a、130b與遮蔽電極140之間的電容偏高。
另外，由於製程條件上的限制，越遠離溝槽100h表面，氧化層越不易形成。因此，氧化層131的底部較薄。如此，會導致在形成閘極電極130a、130b時，於底端靠近遮蔽電極140的一側形成尖端部130s。這會造成尖端效應，使得閘極電極130a、130b的耐壓下降。並且，在高溫時更容易劣化元件，而降低可靠度，影響溝槽式功率電晶體的元件壽命。
本發明提供一種溝槽式功率半導體元件，可避免在形成閘極電極時，於閘極電極的底端靠近遮蔽電極的一側產生尖端部。
本發明其中一實施例提供一種溝槽式功率半導體元件，包括基材、磊晶層以及溝槽閘極結構。磊晶層位於基材上，並具有至少一元件溝槽形成於其中。溝槽閘極結構位於元件溝槽中，且溝槽閘極結構包括第一介電層、第二介電層、閘極電極、第三介電層以及遮蔽電極。第一介電層設置於元件溝槽內，並具有與元件溝槽的一內壁面相符的輪廓，其中第一介電層具有第一上方內壁面及連接於第一上方內壁面的下方內壁面。第二介電層至少覆蓋下方內壁面，其中構成第二介電層的材料與構成第一介電層的材料不同。閘極電極設置於元件溝槽內，其中閘極電極包括覆蓋第一上方內壁面的第一導電層，且第一導電層的一端面連接於第二介電層的第一端面。第三介電層覆蓋第二介電層與第一導電層的內表面。遮蔽電極設置於元件溝槽內，其中第三介電層圍繞遮蔽電極，使遮蔽電極與閘極電極相互隔離。
本發明另一實施例提供一種溝槽式功率半導體元件，包括基材、磊晶層以及終端電極結構。磊晶層位於基材上，並具有至少一終端溝槽形成於其中。終端電極結構位於終端溝槽內，且終端電極結構包括終端介電層、導電層以及終端電極。終端介電層具有和終端溝槽的一內壁面大致相符的輪廓，其中終端介電層具有依序堆疊於內壁面上的第一絕緣層、第二絕緣層及第三絕緣層，其中構成第二絕緣層的材料和構成第一絕緣層的材料不同，且第二絕緣層的一端面低於第一絕緣層與第三絕緣層的頂面，以在第一絕緣層、第二絕緣層與第三絕緣層之間定義出一凹陷區。導電層位於凹陷區內。終端電極位於終端溝槽內並通過第三絕緣層與導電層相互隔離。
綜上所述，本發明之溝槽式功率半導體元件中，圍繞閘極電極以及遮蔽電極的絕緣層中具有由不同材料構成的第一、第二及第三介電層，可避免在形成閘極電極的製程中於靠近遮蔽電極的一側形成尖端部，因而可避免因尖端效應降低閘極電極的耐壓。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
1‧‧‧習知溝槽式功率電晶體
110‧‧‧磊晶層
120‧‧‧漂移區
130a、130b‧‧‧閘極
130s‧‧‧尖端部
140‧‧‧遮蔽電極
100h‧‧‧溝槽
131‧‧‧氧化層
132‧‧‧閘極氧化層
2、2’、3、3’、4、4’、5、5’‧‧‧溝槽式功率半導體元件
20、30、40、50‧‧‧基材
21、31、41、51‧‧‧緩衝層
22、32、42、52‧‧‧磊晶層
AR‧‧‧主動區域
TR‧‧‧終端區域
220、320、420、520‧‧‧漂移區
221、321、421、521‧‧‧基體區
222、322、422、522‧‧‧源極區
220a、320a、420a、520a‧‧‧元件溝槽
23、33、43、53‧‧‧溝槽閘極結構
235、335、435、535‧‧‧遮蔽電極
231、331、431、531‧‧‧第一介電層
231a‧‧‧第一上方內壁面
231c‧‧‧第二上方內壁面
231b‧‧‧下方內壁面
232、332、432、532‧‧‧第二介電層
232a、332a、432a、532a‧‧‧第一端面
232b、332b、432b、532b‧‧‧第二端面
233、333、433、533‧‧‧第三介電層
234、334、434、534‧‧‧閘極電極
234a、334a、434a、534a‧‧‧第一導電層
234b、334b、434b、534b‧‧‧第二導電層
434c、534c‧‧‧第三導電層
220b、320b、420b、520b‧‧‧終端溝槽
24、34、44、54‧‧‧終端電極結構
245、345、445、545‧‧‧終端電極
240、340、440、540‧‧‧終端介電層
244、344‧‧‧導電層
241、341、441、541‧‧‧第一絕緣層
242、342、442、542‧‧‧第二絕緣層
243、343、443、543‧‧‧第三絕緣層
242e‧‧‧端面
25、25’、35、35’、45、45’、55、55’‧‧‧層間介電層
250、350、450、550‧‧‧源極接觸窗
251、351、451、551‧‧‧保護層
252、352、452、552‧‧‧平坦層
26、36、46、56‧‧‧源極導電插塞
27、37、47、57‧‧‧源極接墊
27’、37’、47’、57’‧‧‧接觸墊
223、323、423、523‧‧‧接觸摻雜區
253、353、453、553‧‧‧蕭特基接觸窗
29、39、49、59‧‧‧導電插塞
232’、432’、532’‧‧‧第二介電材料層
433’‧‧‧第三介電材料層
435’‧‧‧多晶矽結構
242’‧‧‧第二絕緣材料層
28、48a、48b、58‧‧‧光阻層
280、480、580‧‧‧開口
246、346‧‧‧凹陷區
236‧‧‧第一凹陷區
436、536‧‧‧極間介電層
436’、536’‧‧‧極間介電材料層
432s、532s‧‧‧硬質膜層
437‧‧‧凹槽
438、537‧‧‧閘極預設空間
圖1繪示習知的功率金氧半場效電晶體的剖面示意圖。
圖2繪示本發明一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖2A繪示圖2中的溝槽閘極結構的局部剖面放大圖。
圖2B繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖3A至圖3E分別繪示本發明一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
圖4繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖4A繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖5繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖5A繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖6A至6E分別繪示本發明一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
圖7繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖7A繪示本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
圖8A至8C分別繪示本發明一實施例的溝槽式功率半導體元件在各製程步驟的局部剖面示意圖。
請參照圖2。溝槽式功率半導體元件2包括基材20、磊晶層22、溝槽閘極結構23以及終端電極結構24。
溝槽式功率半導體元件2可以是溝槽式功率電晶體或是具有蕭特基二極體的功率半導體元件。在圖2中，是以溝槽式功率電晶體的結構為例來進行說明。
在圖1中，基材20具有高濃度的第一型導電性雜質，以作為溝槽式功率半導體元件的汲極(drain)。前述的第一型導電性雜質可以是N型或P型導電性雜質。假設基材20為矽基材，N型導電性雜質為五價元素離子，例如磷離子或砷離子，而P型導電性雜質為三價元素離子，例如硼離子、鋁離子或鎵離子。
若溝槽式功率半導體元件為N型，基材20摻雜N型導電性雜質。另一方面，若為P型溝槽式功率半導體元件，則基材20摻雜P型導電性雜質。本發明實施例中，是以N型溝槽式功率半導體元件為例說明。
磊晶層(epitaxial layer)22位於基材20上，並具有和基材20相同的導電型，但磊晶層22的摻雜濃度低於基材20的摻雜濃度。以NMOS電晶體為例，基材20具有高濃度的N型摻雜(N+)，而磊晶層22具有低濃度的N型摻雜(N-)。以PMOS電晶體為例，基材20與磊晶層22則分別具有高濃度的P型摻雜(P+ doping)以及低濃度的P型摻雜(P- doping)。
在本實施例中，溝槽式功率半導體元件2還包括一設置於磊晶層22與基材20之間的緩衝層21。緩衝層21與基材20及磊晶層22具有相同的導電型。要特別說明的是，緩衝層21的摻雜濃度是介於基材20的摻雜濃度與磊晶層22的摻雜濃度之間。緩衝層21可以降低源極/汲極導通電阻(on-state source/drain resistance,Rdson)，從而降低溝槽式功率半導體元件2的功率消耗。
另外，在圖2的實施例中，藉由在不同區域摻雜不同濃度及
不同類型的導電性雜質，磊晶層22可被區分為漂移區220(drift region)、基體區221(body region)及源極區222(source region)。基體區221與源極區222是形成於溝槽閘極結構23側邊的磊晶層22中，而漂移區220則位於磊晶層22中靠近基材20的一側。也就是說，基體區221與源極區222是形成於磊晶層22的上半部，漂移區220則形成於磊晶層22的下半部。
詳細而言，基體區221是藉由在磊晶層22中摻雜第二型導電性雜質而形成，而源極區222則是藉由在基體區221摻雜高濃度的第一型導電性雜質而形成，且源極區222是形成於基體區221的上半部。舉例而言，對NMOS電晶體而言，基體區221為P型摻雜(如P型井，P-well)，而源極區222為N型摻雜。此外，基體區221的掺雜濃度小於源極區222的摻雜濃度。
另外，在本實施例中，磊晶層22被定義出一主動區域AR以及至少一與主動區域AR相鄰的終端區域TR。前述的基體區221與源極區222皆位於主動區域AR內。磊晶層22並具有至少一個位於主動區域AR中的元件溝槽220a，以及至少一個位於終端區域TR中的終端溝槽220b。
要特別說明的是，元件溝槽220a具有深溝槽(deep trench)結構。也就是說，元件溝槽220a由磊晶層22表面向下延伸至至漂移區220中，並且元件溝槽220a的底部較靠近基材20。另外須說明的是，在本發明實施例中，是以基體區221的下緣為基準面，將元件溝槽220a大致區分為上半部及下半部。
本發明實施例中，至少一個溝槽閘極結構23設置於對應的元件溝槽220a中。請參照圖2A，繪示圖2中的溝槽閘極結構23的局部剖面放大圖。如圖2A所示，溝槽閘極結構23具有遮蔽電極235、第一介電層231、第二介電層232、第三介電層233以及閘極電極234，其中第一介電層231、第二介電層232與第三介電層233依序堆疊形成於元件溝槽220a的內壁面，並用以使閘極電
極234與遮蔽電極235與磊晶層22隔離。前述的內壁面包括元件溝槽220a的兩側壁面及底面。
具體而言，第一介電層231順形地覆蓋元件溝槽220a的內壁面，並具有和元件溝槽220a的內壁面大致相符的輪廓。另外，第一介電層231具有第一上方內壁面231a、與第一上方內壁面231a相對的第二上方內壁面231c以及連接於第一上方內壁面231a與第二上方內壁面231c之間的下方內壁面231b。第二介電層232至少覆蓋第一介電層231的下方內壁面231b。
第一介電層231的厚度與第二介電層232的厚度可根據閘極電極234所欲承受的電壓以及閘極電極234的寬度來決定。舉例而言，若閘極電極234所欲承受的電壓介於20至25V，第一介電層231的厚度是介於25至60nm，第二介電層232的厚度則介於200至250nm之間。
閘極電極234設置於元件溝槽220a內，並包括至少一第一導電層234a以及和第一導電層234a面對面設置的第二導電層234b。在其他實施例中，閘極電極234也可以只包括第一導電層234a或第二導電層234b。
第一導電層234a與第二導電層234b分別覆蓋第一上方內壁面231a以及第二上方內壁面231c。並且，第一導電層234a的底端連接於第二介電層232的第一端面232a，而第二導電層234b的底端則連接於第二介電層232的第二端面。此外，第一導電層234a與第二導電層234b皆通過第一介電層231和磊晶層22電性絕緣。
在本實施例中，第一端面232a與第二端面232b會等於或低於基體區221的下方邊緣所在的平面。也就是說，第一導電層234a與第二導電層234b的底端所在的平面皆會低於基體區221的下方邊緣所在的平面。如此，當閘極電極234被施加偏壓時，可在靠近元件溝槽220a兩側壁面的基體區221內形成反轉通道
(inversion channel)。另外，在一實施例中，第一導電層234a的厚度與第二導電層234b的厚度會和第二介電層232的厚度大致相同。
第三介電層233順形地覆蓋於第一導電層234a、第二介電層232以及第二導電層234b的內表面。也就是說，第一導電層234a、第二導電層234b以及第二介電層232共同被夾設於第一介電層231與第三介電層233之間。
在本實施例中，第二介電層232的材料與第一介電層231及第三介電層233的材料不同。如此，當利用選擇性蝕刻步驟去除第二介電層232時，第一介電層231與第三介電層233皆可被保留。然而，構成第一介電層231與構成第三介電層233的材料則不一定要相同。
舉例而言，第一介電層231與第三介電層233可以是氧化物層，第二介電層232可以是氮化物層，其中氧化物層可以選擇氧化矽或者是氧化鋁、氧化鋯、氧化鉿或氧化釔等具有高介電常數的材料，氮化物層例如是氮化矽。然而，只要能達到上述效果，第一至第三介電層231~233所選用的材料並不限制。在本實施例中，第三介電層233的厚度是介於100至300nm之間。
遮蔽電極235位於元件溝槽220a內，並與第一導電層234a及第二導電層234b電性絕緣。
詳細而言，遮蔽電極235是由元件溝槽220a的上半部延伸至元件溝槽220a的下半部，而第一導電層234a與第二導電層234b分別位於遮蔽電極235的兩相反側。如圖2A所示，遮蔽電極235中的一部分會和第一導電層234a以及第二導電層234b重疊設置，並通過第三介電層233的兩端部分別和第一導電層234a以及第二導電層234b電性絕緣。
須說明的是，元件溝槽220a具有深溝槽結構，有助於增加溝槽式功率半導體元件2的崩潰電壓，但會增加閘極/汲極的電容
(Cgd)以及源極/汲極導通電阻(Rdson)。據此，在本發明實施例中，於元件溝槽220a內設置遮蔽電極235可降低閘極/汲極的電容(Cgd)，以減少工作損失。除此之外，遮蔽電極235可電性連接於源極，以使漂移區220達到電荷平衡(charge balance)，而進一步提高崩潰電壓。因此，漂移區220的雜質摻雜濃度可相對地提高，以降低在漂移區220中的導通電阻。
終端電極結構24位於終端溝槽220b內，且包括終端電極245、終端介電層240及導電層244，其中終端電極245是通過終端介電層240和導電層244及磊晶層22相互電性絕緣。
具體而言，終端電極245由終端溝槽220b的上半部延伸至下半部。終端介電層240順形地覆蓋於終端溝槽220b的一內壁面，並具有和終端溝槽220b的內壁面大致相符的輪廓。終端介電層240至少包括一第一絕緣層241、一第二絕緣層242及一第三絕緣層243。
第一至第三絕緣層241~243依序堆疊於終端溝槽220b的內壁面上。也就是說，第二絕緣層242被夾設於第一與第三絕緣層241、243之間。在本實施例中，構成第二絕緣層242的材料和構成第一絕緣層241的材料不同。舉例而言，構成第一絕緣層241的材料例如是氧化矽，而構成第二絕緣層242的材料例如是氮化矽。
在本實施例中，第二絕緣層242具有一端面242e，且端面242e是低於第一絕緣層241的頂面及第三絕緣層243的頂面，以在第一至第三絕緣層241~243之間定義出一凹陷區246。由於構成第二絕緣層242的材料與第一及第三絕緣層241、243不同，因此凹陷區246可通過執行選擇性蝕刻來形成。另外，本實施例中，第二絕緣層242的端面242e會低於終端電極245的頂端所在的平面。
導電層244位於凹陷區246內，且導電層244的底端會和第
二絕緣層242的端面242e連接。整體而言，導電層244與終端電極245並列設置在終端溝槽220b內，且導電層244會和終端電極245的一部分相互重疊。另外，導電層244與終端電極245之間是通過第三絕緣層243彼此隔開。在一實施例中，導電層244會具有和第二絕緣層242大致相同的厚度。導電層244可電性連接至源極或閘極，並可和終端電極245配合以提高溝槽式功率半導體元件2的崩潰電壓。
須說明的是，第一至第三絕緣層241~243可以分別和第一至第三介電層231~233的材料相同，且在同一沉積製程中形成，因此第一至第三絕緣層241~243的厚度可分別和第一至第三介電層231~233的厚度相同。
請繼續參照圖2，本發明實施例的溝槽式功率半導體元件2更包括一層間介電層25、至少一個源極導電插塞26及一源極接墊27。
層間介電層25形成於磊晶層22上，並具有一保護層251以及一平坦層252。在本實施例中，保護層251直接形成於磊晶層22表面上，並且保護層251的材料可和元件溝槽220a中的第一介電層231相同。也就是說，當第一介電層231為氧化物層時，保護層251也同樣是氧化物層。在這個情況下，保護層251與第一介電層231可在同一沉積製程中形成。詳細的製程步驟將於後文中描述，在此並不贅述。
在其他實施例中，構成保護層251的材料也可以和第一介電層231不同，本發明並不限制。平坦層252形成於保護層251上，且構成平坦層252的材料可以是硼磷矽玻璃(BPSG)，磷矽玻璃(PSG)、氧化物、氮化物或其組合。
另外，層間介電層25並具有至少一源極接觸窗250。在本實施例中，源極接觸窗250由層間介電層25的上表面延伸至部份磊晶層22中，並形成於源極區222的一側。並且，磊晶層22更包
括一接觸摻雜區223，且接觸摻雜區223是位於源極接觸窗250的底部正下方。在一實施例中，是通過源極接觸窗250，在磊晶層22中佈植二氟化硼離子(BF2+)，以形成接觸摻雜區223。
然而，源極接觸窗250的位置可依據元件的設計而改變，並不限於本發明之實施例。在其他實施例中，源極接觸窗250也可以直接對應於源極區222的位置，而形成於源極區222正上方。
源極導電插塞26形成於源極接觸窗250內，以電性連接於源極區222。具體而言，源極導電插塞26形成於源極接觸窗250內，並直接接觸位於磊晶層22中的源極區222以及接觸摻雜區223，藉此在源極導電插塞26與源極區222之間形成歐姆接觸(ohmic contact)。構成源極導電插塞26的材料可以是金屬，例如，但不限於是，鎢、銅、鎳或鋁。
源極接墊27覆蓋於平坦層252上，並通過穿設於層間介電層25的源極導電插塞26電性連接於源極區222。也就是說，源極接墊27可作為溝槽式功率半導體元件2的源極電極，並用以電性連接至一外部控制線路。源極接墊27之材質可為鈦(Ti)、氮化鈦(TiN)、鎢(W)、鋁矽合金(Al-Si)或鋁矽銅合金(Al-Si-Cu)等，但本發明並不限制於此。
圖2的實施例所示的溝槽閘極結構23以及終端電極結構24也可應用於具有蕭特基二極體的溝槽式功率半導體元件2’。
請參照圖2B，詳細而言，在溝槽式功率半導體元件2’中，磊晶層22內並未形成基體區以及源極區。另外，溝槽式功率半導體元件2’具有一位於磊晶層22上的層間介電層25’、導電插塞29以及位於層間介電層25’上的接觸墊27’。
接觸墊27’通過導電插塞29電性連接至磊晶層22，以形成蕭特基二極體。詳細而言，層間介電層25’具有至少一蕭特基接觸窗253(圖2B中繪示多個)，而導電插塞29通過蕭特基接觸窗253穿設層間介電層25’，並延伸至磊晶層22內，與位於元件溝槽
220a之間的磊晶層22電性接觸。
因此，本發明實施例所提供的溝槽閘極結構23以及終端電極結構24並不限於應用在功率電晶體元件中。
以下將進一步說明本實施例的溝槽式功率半導體元件2的製造方法。
如圖3A所示，基材20上已形成緩衝層21及磊晶層22。
磊晶層22被定義出一主動區域AR及一終端區域TR。此外，至少一位於主動區域AR的元件溝槽220a與至少一位於終端區域的終端溝槽220b已經形成於磊晶層22中。在一實施例中，元件溝槽220a與終端溝槽220b的深度大約介於2至6μm之間。
並且，在元件溝槽220a的內壁面上，已經依序形成第一介電層231、第二介電材料層232’及第三介電層233。在終端溝槽220b的內壁面上，則已形成第一絕緣層241、第二絕緣材料層242’及第三絕緣層243。
在本實施例中，構成第二介電材料層232’的材料會與第一及第三介電層231、233不同，但第一介電層231和第三介電層233的材料選用則沒有特別的限制。詳細而言，只要能在後續的選擇性蝕刻步驟中，在去除第二介電材料層232’的同時保留第一介電層231和第三介電層233即可。相似地，構成第二絕緣材料層242’的材料也會和第一介電層231及第三介電層233不同。
在磊晶層22的表面已經形成一保護層251，保護層215、第一介電層231與第一絕緣層241可利用物理氣相沉積或化學氣相沉積製程同步地形成。舉例而言，第一介電層231與第一絕緣層241可皆為氧化矽(SiOx)，並利用熱氧化製程來形成。
相似地，第二介電材料層232’及第二絕緣材料層242’也可以在同一製程中形成。當第一介電層231與第一絕緣層241為氧化矽時，第二介電材料層232’及第二絕緣材料層242’可以選擇氮化物，例如氮化矽。第三介電層233及第三絕緣層243可以是氧化
矽(SiO2)。
在圖3A中，遮蔽電極235和終端電極245也已分別形成於元件溝槽220a及終端溝槽220b內。詳細而言，先毯覆式地形成一多晶矽層於磊晶層22上，並填入元件溝槽220a與終端溝槽220b中。多晶矽層可以是含導電性雜質的多晶矽結構(doped poly-Si)。接著，回蝕(etch back)去除磊晶層22表面上所覆蓋的多晶矽層，而分別留下位於元件溝槽220a的遮蔽電極235與終端溝槽220b內的終端電極245。
接著，請參照圖3B，形成一光阻層28於磊晶層22上，並覆蓋終端區域TR。光阻層28具有一開口280，以暴露出主動區域AR以及一部分位於終端溝槽220b內且最靠近主動區域AR一側的第二絕緣材料層242’。另外，在本實施例中，光阻層28會覆蓋終端溝槽220b內的終端電極245。
接著，請參照圖3C，通過光阻層28的開口280，執行一選擇性蝕刻步驟，以去除部分位於元件溝槽220a上半部的第二介電材料層232’以及部分位於終端溝槽220b上半部的第二絕緣材料層242’，而形成如圖2所示的第二介電層232以及第二絕緣層242。
選擇性蝕刻步驟可以是濕蝕刻，可利用對第二介電材料層232’與第二絕緣材料層242’選擇性高，但對第一及第三介電層231、233與第一絕緣層241選擇性低的化學溶液來進行蝕刻。因此，可以在去除部分第二介電材料層232’與部分第二絕緣材料層242’時，保留第一及第三介電層231、233以及第一絕緣層241。
如圖3C所示，在完成選擇性蝕刻步驟之後，在元件溝槽220a形成至少一個第一凹陷區236，而在終端溝槽220b內形成凹陷區246。換句話說，已形成於元件溝槽220a內的第一及第三介電層231、233，以及終端溝槽220b內的第一絕緣層241可做為蝕刻罩冪，以分別在元件溝槽220a中定義出第一凹陷區236及在終端溝槽220b內定義出凹陷區246的位置以及形狀。
請繼續參照圖3D，在去除光阻層28之後，在元件溝槽220a內形成第一導電層234a以及第二導電層234b，以及在終端溝槽220b內形成導電層244。在一實施例中，先毯覆式地形成一多晶矽層於磊晶層22表面，並填入第一凹陷區236與凹陷區246內，再回蝕去除位於磊晶層22表面的多晶矽層，而留下位於第一凹陷區236與凹陷區246內的多晶矽層，而分別於元件溝槽220a中形成第一導電層234a以及第二導電層234b，在終端溝槽220b中形成導電層244。第一導電層234a與第二導電層234b即為圖2所示的溝槽式功率半導體元件2的閘極電極234。
在圖3C中，經由選擇性蝕刻步驟形成第一凹陷區236與凹陷區246，可預先在元件溝槽220a及終端溝槽220b內定義出閘極電極234(包含第一導電層234a與第二導電層234b)以及導電層244的位置與形狀。
須說明的是，在本發明實施例中，第三介電層233或第三絕緣層243並不是通過熱氧化製程，將遮蔽電極235或終端電極245的表面氧化而形成的，因此相較於習知技術，第三介電層233與第三絕緣層243的厚度均勻性(thickness uniformity)較佳。
另外，元件溝槽220a的寬度通常很窄，若不形成第二介電材料層232’，即便使用光阻也很難在同一元件溝槽220a內準確定義出兩個第一凹陷區236的位置及形狀。
相較之下，本發明實施例所提供的製程方法，不需要在元件溝槽220a上覆蓋光阻，就可在同一元件溝槽220a內定義出兩個第一凹陷區236。並且，在進行選擇性蝕刻的過程中，第一及第三介電層231、233不會被側向蝕刻，因此後續形成於第一凹陷區236內的第一導電層234a(或第二導電層234b)可通過第三介電層233與遮蔽電極235之間維持電性絕緣，也可通過第一介電層231和磊晶層22電性絕緣。
因此，在形成導電層244、第一導電層234a與第二導電層
234b的製程中，第一導電層234a與第二導電層234b的底端靠近遮蔽電極235的一側不會產生尖端部，可避免尖端效應影響元件的電性及提高閘極電極234的耐壓。除此之外，第三介電層233的厚度也較厚，約介於100至300nm之間，可降低閘極與遮蔽電極(電性連接至源極)之間的電容，從而可提高溝槽式功率半導體元件的切換速率。
請參照圖3E，執行一基體摻雜製程與一源極摻雜製程，以在磊晶層22遠離基材20的一側形成源極區222與基體區221，其中源極區222位於基體區221的上方。要說明的是，源極摻雜製程可包括在進行離子佈植之後，再進行一熱擴散製程。另外，由圖3E可看出，本實施例中的基體區221的最低邊緣所在的平面會高於第二介電層232的第一端面232a以及第二端面232b。
接著，形成線路重佈層於磊晶層22上，以使源極區222、閘極電極234與遮蔽電極235可電性連接至外部的控制電路。以下將以形成圖2所示的源極接觸插塞為例，說明線路重佈層的具體步驟。首先，可形成一全面地覆蓋保護層251、溝槽閘極結構23以及終端電極結構24的平坦層252。構成平坦層252的材料可以選擇硼磷矽玻璃(BPSG)，磷矽玻璃(PSG)、氧化物、氮化物或其組合。
隨後，對應於源極區222的位置，形成至少一個源極接觸窗250(圖3E中繪示3個為例)。在本實施例中。形成源極接觸窗250的技術手段可採用習知的塗佈光阻、微影、蝕刻等步驟來實現。接著，形成源極導電插塞26於對應的源極接觸窗250內。源極導電插塞26貫穿平坦層252與保護層251之後，延伸至磊晶層22內，並位於源極區222的其中一側，以和源極區222電性連接。在形成源極導電插塞26於對應的源極接觸窗250之前，可先通過源極接觸窗250對磊晶層22進行一摻雜製程，以在源極接觸窗250下方的磊晶層22中形成一接觸摻雜區223。在一實施例中，
接觸摻雜區223所摻雜的雜質為二氟化硼離子(BF2+)。
另外，在形成源極導電插塞26於對應的源極接觸窗250之後，可更包括形成一源極接墊27覆蓋於平坦層252上，並電性連接於源極導電插塞26。源極接墊27並可電性連接至外部控制電路。源極接墊27之材質可為鈦(Ti)、氮化鈦(TiN)、鎢(W)、鋁矽合金(Al-Si)或鋁矽銅合金(Al-Si-Cu)等，但本發明並不限制於此。
據此，源極接墊27可通過源極導電插塞26電性連接於源極區222與接觸摻雜區223。另外，遮蔽電極235與終端電極245也可通過另外的導電插塞電性連接至源極接墊27，而使遮蔽電極235與終端電極245電性連接至源極接墊27的製程，可在形成源極接觸窗250及源極導電插塞26的製程中一併完成。經由上述實施例的說明，本技術領域具有通常知識者應當可以輕易推知其他實施結構細節，在此不加贅述。
請參照圖4，本實施例的溝槽式功率半導體元件3中，遮蔽電極335和第一導電層334a以及第二導電層334b不重疊。也就是說，遮蔽電極335只位於元件溝槽220a的下半部。在本實施例中，遮蔽電極335的頂端所在的平面會低於基體區221的下方邊緣所在的平面。另外，第三介電層333會完全圍繞遮蔽電極335，並隔開第一導電層234a與第二導電層234b。
在本實施例中，由於閘極電極234和遮蔽電極235並不相互重疊，因此不會在閘極電極234與遮蔽電極235之間形成電容，而使溝槽式功率半導體元件3具有較快的切換速度。
另外，終端電極結構34的終端電極345和導電層344也不重疊。詳細而言，終端電極345同樣會位在終端溝槽320b的下半部，且被第三絕緣層343完全包圍。
接著，請參照圖4A，其繪示圖4的實施例所示的溝槽閘極結構33以及終端電極結構34也可應用於具有蕭特基二極體的溝槽式功率半導體元件3’。溝槽式功率半導體元件3’的蕭特基二極體
的結構和圖2B的實施例相似，在此不再贅述。
另外，製作圖4的溝槽式功率半導體元件3的製程，和圖3A至3E的實施例類似，也就是在執行選擇性蝕刻步驟中，以第一介電層331與第三介電層333做為蝕刻罩冪定義出閘極電極334與導電層344的位置以及形狀。
接著，請參照圖5，溝槽式功率半導體元件4的溝槽閘極結構43的閘極電極434更包括一連接於第一導電層434a與第二導電層434b之間的第三導電層434c。第三導電層434c設置於遮蔽電極435上方，並與遮蔽電極435電性絕緣。
在本實施例中，遮蔽電極435是位於元件溝槽420a的下半部，並且遮蔽電極435和第一導電層434a以及第二導電層434b皆不重疊。也就是說，遮蔽電極435的頂端所在的平面是低於基體區421的下方邊緣所在的平面。
另外，溝槽閘極結構43可更包括一設置於遮蔽電極235與第三導電層434c之間的極間介電層436，以將遮蔽電極235和第三導電層434c相互隔離。構成極間介電層436的材料可以是氧化物(例如氧化矽)、氮化物(例如氮化物)或其他絕緣材料，本發明中並不限制。
在本實施例中，第一導電層434a與第二導電層434b的底端也分別連接於第二介電層432的第一端面432a與第二端面432b。另外，第一導電層434a與第二導電層434b會被夾設在極間介電層436與第一介電層431之間。因此，第二介電層432的材料會和極間介電層436的材料不同，以利於通過選擇性蝕刻步驟定義出第一導電層434a與第二導電層434b的位置。
在較佳實施例中，第二介電層432的材料也會和第三介電層433的材料不同。然而，須說明的是，第二介電層432的材料與第三介電層433的材料是否相同，並沒有特別限制。
和圖2及圖3的終端電極結構24、34不同的是，本實施例的
終端電極結構44並未具有導電層。詳細而言，在本實施例中，終端電極結構44包括終端電極445以及終端介電層440，且終端電極445通過終端介電層440與磊晶層42電性絕緣。終端介電層440具有依序堆疊於終端溝槽420b內壁面的第一至第三絕緣層441~443，其中第二絕緣層442完全覆蓋第一絕緣層441的內側壁面。另外，終端電極445會由終端溝槽420b的上半部延伸至終端溝槽420b的下半部。
接著，請參照圖5A，其繪示圖6的實施例所示的溝槽閘極結構43以及終端電極結構44也可應用於具有蕭特基二極體的溝槽式功率半導體元件4’。溝槽式功率半導體元件4’的蕭特基二極體的結構和圖2B的實施例相似，在此不再贅述。
接著，請參照圖6A至圖6E。具體而言，圖6A至6E的製程可用來製備圖5所示的溝槽式功率半導體元件4。
如圖6A所示，基材40上已形成緩衝層41及磊晶層42，並且在磊晶層42的主動區域AR中已形成至少一元件溝槽420a，以及在終端區域TR中形成至少一終端溝槽420b。
在元件溝槽420a內已形成第一介電層431、第二介電材料層432’、第三介電材料層433’以及一多晶矽結構435’，而在終端溝槽420b內，已形成第一絕緣層441、第二絕緣層442、第三絕緣層443以及終端電極445。在本實施例中，終端電極445由終端溝槽420b的上半部延伸至下半部。
值得注意的是，在圖6A中，在磊晶層22的表面已經形成一保護層451以及一覆蓋於保護層451上的硬質膜層432s。保護層451和第一介電層431以及第一絕緣層441的材料相同，並可在同一道沉積製程中形成。硬質膜層432s、第二介電材料層232’以及第二絕緣層242的材料相同，並且可在同一道沉積製程中形成。
接著，如圖6B所示，移除部分位於元件溝槽420a上半部的第三介電材料層433’以及多晶矽結構435’，以在元件溝槽420a內
形成第三介電層433以及遮蔽電極435。
詳細而言，先形成一光阻層48a於終端溝槽420b上，以遮蓋終端電極445以及第三絕緣層443。光阻層48a具有至少一開口480，以暴露出元件溝槽420a。接著，再執行蝕刻步驟，來移除部分第三介電材料層433’以及多晶矽結構435’，從而在元件溝槽220a內定義出一凹槽437。在一實施例中，凹槽437的深度大約介於1至1.3μm。
具體而言，在移除部分第三介電材料層433’以及多晶矽結構435’時，硬質膜層432s以及第二介電材料層432’可做為蝕刻罩冪，以保護第一介電層431、第一絕緣層441以及保護層451。移除部分第三介電材料層433’以及多晶矽結構435’之後，將光阻層48a去除。
請繼續參照圖6C，在元件溝槽420a內形成極間介電層436覆蓋於第三介電層433以及遮蔽電極435上。須注意的是，凹槽437a並沒有被極間介電層436完全填滿。如前所述，凹槽437的深度大約介於1至1.3μm，而極間介電層436的厚度大約介於200nm至300nm之間。
請繼續參照圖6D，移除部分位於元件溝槽420a上半部的第二介電材料層232’以及覆蓋於保護層451上的硬質膜層432s，以定義一閘極預設空間438。須注意的是，閘極預設空間438包含位在極間介電層436的兩側與第一介電層431之間的兩個凹陷區。
接著，請參照圖6E，在閘極預設空間438內形成閘極電極434，且閘極電極434包括連接於第二介電層432的第一端面432a的第一導電層434a、連接於第二介電層432的第二端面432b的第二導電層434b以及連接於第一導電層434a與第二導電層434b之間的第三導電層434c。第三導電層434c是位於極間介電層436上，並通過極間介電層436和遮蔽電極435電性絕緣。
接著，再參照先前所述的步驟，依序形成基體區421、源極區422以及線路重分布層。
請參照圖7，本實施例的溝槽式功率半導體元件5的終端電極545只位於終端溝槽520b的下半部。也就是說，終端電極545的頂端所在的平面低於第二絕緣層542的一端面。
接著，請參照圖7A，其繪示圖7所示的溝槽閘極結構53以及終端電極結構54也可應用於具有蕭特基二極體的溝槽式功率半導體元件5’。溝槽式功率半導體元件5’的蕭特基二極體的結構和圖2B的實施例相似，在此不再贅述。
須說明的是，本發明中所提供的各實施例的終端電極結構24、34、44、54可相互替換，只要可使溝槽式功率半導體元件具有較高的崩潰電壓，本發明中並未特別限制溝槽閘極結構23、33、43、53與終端電極結構24、34、44、54的配合方式。
接著，請參照圖8A至8C。具體而言，圖8A至8C的流程步驟可用來製備圖7所示的溝槽式功率半導體元件5。
請先參照圖8A，在基材50上已形成緩衝層51及磊晶層52，並且在磊晶層52的主動區域AR中已形成至少一元件溝槽520a，以及在終端區域TR中形成至少一終端溝槽520b。
在元件溝槽520a內已形成第一介電層531、第二介電材料層532’、第三介電層533、遮蔽電極535以及覆蓋於遮蔽電極535上的極間介電材料層536’。在終端溝槽520b內，已在終端溝槽520b的內形成第一絕緣層541、第二絕緣層542、第三絕緣層543以及終端電極545。
在本實施例中，遮蔽電極535與終端電極545是分別位於元件溝槽520a與終端溝槽520b的下半部。在本實施例中，第三絕緣層543覆蓋於終端電極545上，並將終端電極545完全包覆。
值得注意的是，在圖8A中，在磊晶層22的表面已經形成一保護層551以及一覆蓋於保護層551上的硬質膜層532s。保護層
551和第一介電層531以及第一絕緣層541的材料相同，並可在同一道沉積製程中形成。硬質膜層532s和第二介電材料層532’以及第二絕緣層542的材料相同，並且硬質膜層532s和第二介電材料層532’以及第二絕緣層542可在同一道沉積製程中形成。
接著，如圖8B所示，執行選擇性蝕刻步驟，移除部分位於元件溝槽520a內的第二介電材料層532’以及位於保護層551上的硬質膜層532s，以在元件溝槽520a內定義出閘極預設空間537。
具體而言，執行選擇性蝕刻步驟之前，先形成光阻層58覆蓋終端區域TR內的終端電極結構54。光阻層58同樣具有開口580，以暴露出主動區域AR的元件溝槽520a。
接著，執行兩階段的選擇性蝕刻步驟。須先說明的是，在本實施例中，第一介電層531、極間介電層536與第三介電層533的材料皆和第二介電材料層532’不同，因而可互為蝕刻罩冪，以定義出閘極預設空間537。
詳細而言，在第一階段的選擇性蝕刻步驟中，以第二介電材料層532’以及硬質膜層532s做為蝕刻罩冪，來去除部分位於遮蔽電極535上的極間介電材料層536’，並在元件溝槽520a內形成厚度大約200至300nm的極間介電層536。
在執行第二階段選擇性蝕刻步驟中，則以第一介電層531、極間介電層536以及第三介電層533作為蝕刻罩冪，來去除部分位於元件溝槽520a內的第二介電材料層532’以及位於保護層551上的硬質膜層532s。藉此，可在元件溝槽520a內定義出閘極預設空間537。
另外，要特別說明的是，去除部分位於元件溝槽520a內的第二介電材料層532’之後，可在第一介電層531與極間介電層536的兩相反側壁面之間分別形成兩個凹陷區。
接著，如圖8C所示，在閘極預設空間438內填入多晶矽結構，以形成閘極電極534。接著，再依序形成基體區521、源極區
522以及線路重分布層。形成基體區521、源極區522以及線路重分布層的詳細步驟可參照前一實施例的敘述，在此不再贅述。
綜上所述，本發明之溝槽式功率半導體元件中，圍繞遮蔽電極的絕緣層中具有由不同材料構成的第一、第二及第三介電層，而閘極電極被夾設於第一、第二及第三介電層之間。
在溝槽閘極結構的製程中，可以通過選擇性蝕刻步驟預先定義出閘極電極在元件溝槽內的形狀與位置，進而可避免在第一導電層與第二導電層靠近遮蔽電極的一側形成尖端部。因此，本發明實施例所提供的溝槽式功率半導體元件可避免因尖端效應降低閘極電極的耐壓。
另外，閘極電極與遮蔽電極之間是通過第三介電層來相互隔離。相較於先前技術，本發明中可在閘極電極與遮蔽電極之間形成較厚的第三介電層，以降低閘極與源極之間的電容。
雖然本發明之實施例已揭露如上，然本發明並不受限於上述實施例，任何所屬技術領域中具有通常知識者，在不脫離本發明所揭露之範圍內，當可作些許之更動與調整，因此本發明之保護範圍應當以後附之申請專利範圍所界定者為準。
220‧‧‧漂移區
221‧‧‧基體區
222‧‧‧源極區
220a‧‧‧元件溝槽
23‧‧‧溝槽閘極結構
235‧‧‧遮蔽電極
231‧‧‧第一介電層
231a‧‧‧第一上方內壁面
231c‧‧‧第二上方內壁面
231b‧‧‧下方內壁面
232‧‧‧第二介電層
232a‧‧‧第一端面
232b‧‧‧第二端面
233‧‧‧第三介電層
234‧‧‧閘極電極
234a‧‧‧第一導電層
234b‧‧‧第二導電層
251‧‧‧保護層
Claims (16)
- 一種溝槽式功率半導體元件，包括：一基材；一磊晶層，位於所述基材上，其中所述磊晶層具有至少一元件溝槽形成於其中；以及一溝槽閘極結構，位於所述元件溝槽內，其中所述溝槽閘極結構包括：一遮蔽電極，設置於所述元件溝槽內；一第一介電層，設置於所述元件溝槽內，並具有與所述元件溝槽的一內壁面相符的輪廓，其中所述第一介電層具有一第一上方內壁面及一連接於所述第一上方內壁面的下方內壁面；一第二介電層，至少覆蓋所述下方內壁面，其中構成所述第二介電層的材料與構成所述第一介電層的材料不同；一閘極電極，設置於所述元件溝槽內，其中所述閘極電極包括一第一導電層，所述第一導電層覆蓋所述第一上方內壁面，所述第一導電層的厚度與所述第二介電層的厚度大致相同，且所述第一導電層的底端連接於所述第二介電層的一第一端面；以及一第三介電層，順形地覆蓋所述第二介電層與所述第一導電層的內表面，其中所述第三介電層圍繞所述遮蔽電極，以使所述遮蔽電極與所述閘極電極相互隔離。
- 如請求項1所述之溝槽式功率半導體元件，更進一步包括一形成於所述磊晶層中的基體區及一形成於所述基體區上方的源極區，其中所述基體區環繞所述元件溝槽。
- 如請求項2所述之溝槽式功率半導體元件，其中所述第一端面等於或低於所述基體區的下方邊緣所在的平面。
- 如請求項1所述之溝槽式功率半導體元件，其中所述第一介電層具有一和所述第一上方內壁面相對並連接於所述下方內壁面的第二上方內壁面，所述閘極電極更包括一第二導電層，其中所述第二導電層和所述第一導電層面對面地設置於所述元件溝槽內並覆蓋所述第二上方內壁面，且所述第二導電層的底端與所述第二介電層的一第二端面相連接。
- 如請求項4所述之溝槽式功率半導體元件，其中所述遮蔽電極的一部分與所述第一導電層及所述第二導電層重疊。
- 如請求項4所述之溝槽式功率半導體元件，其中所述遮蔽電極都不與所述第一導電層及所述第二導電層重疊。
- 如請求項4所述之溝槽式功率半導體元件，其中所述閘極電極更包括一連接於所述第一導電層與所述第二導電層之間的第三導電層，且所述第三導電層位於所述遮蔽電極上，並與所述遮蔽電極電性絕緣。
- 如請求項1所述之溝槽式功率半導體元件，更進一步包括一終端電極結構，其中所述磊晶層更包括至少一形成於所述磊晶層的終端溝槽，所述終端電極結構位於所述終端溝槽內，且所述終端電極結構包括：一終端電極，位於所述終端溝槽中；以及一終端介電層，設置於該終端溝槽的一內壁面，且具有與所述內壁面大致相符的輪廓，其中所述終端介電層至少包括依序堆疊於所述內壁面上的一第一絕緣層、一第二絕緣層及一第三絕緣層，其中構成所述第二絕緣層的材料與構成所述第一絕緣層的材料不同，且所述終端電極通過所述終端介電層與所述磊晶層電性絕緣。
- 如請求項8所述之溝槽式功率半導體元件，其中所述終端電極 由所述終端溝槽的上半部延伸至所述終端溝槽的下半部。
- 如請求項8所述之溝槽式功率半導體元件，其中所述終端電極的頂端所在的平面低於或等於所述第二絕緣層的一端面。
- 如請求項8所述之溝槽式功率半導體元件，更進一步包括一導電層，其中所述第二絕緣層的一端面低於所述第一絕緣層與所述第三絕緣層的頂面，以在所述第一絕緣層、所述第二絕緣層與所述第三絕緣層之間定義出一凹陷區，所述導電層位於所述凹陷區內，且所述導電層與所述第二絕緣層具有大致相同的厚度。
- 如請求項1所述之溝槽式功率半導體元件，更包括：一層間介電層，位於所述磊晶層表面，並覆蓋所述元件溝槽，其中所述層間介電層具有至少一蕭特基接觸窗；以及一穿設於所述層間介電層的導電插塞，所述導電插塞通過所述蕭特基接觸窗電性接觸所述磊晶層，以形成一蕭特基二極體。
- 一種溝槽式功率半導體元件，包括：一基材；一磊晶層，位於所述基材上，其中所述磊晶層具有至少一終端溝槽形成於其中；以及一終端電極結構，位於所述終端溝槽內，其中所述終端電極結構包括：一終端介電層，具有和所述終端溝槽的一內壁面大致相符的輪廓，其中所述終端介電層具有依序堆疊於所述內壁面上的一第一絕緣層、一第二絕緣層及一第三絕緣層，其中構成所述第二絕緣層的材料和構成所述第一絕緣層的材料不同，且所述第二絕緣層的一端面低於所述第 一絕緣層與所述第三絕緣層的頂面，以在所述第一絕緣層、所述第二絕緣層與所述第三絕緣層之間定義出一凹陷區；一導電層，位於所述凹陷區內；以及一終端電極，位於所述終端溝槽內並通過所述第三絕緣層與所述導電層相互隔離。
- 如請求項13所述之溝槽式功率半導體元件，其中所述終端電極的頂端所在的平面等於或低於所述第二絕緣層的所述端面。
- 如請求項13所述之溝槽式功率半導體元件，其中所述終端電極的一部分與所述導電層重疊。
- 如請求項13所述之溝槽式功率半導體元件，其中所述終端電極與所述導電層不重疊。
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