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TW201830525A - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

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TW201830525A
TW201830525A TW106143865A TW106143865A TW201830525A TW 201830525 A TW201830525 A TW 201830525A TW 106143865 A TW106143865 A TW 106143865A TW 106143865 A TW106143865 A TW 106143865A TW 201830525 A TW201830525 A TW 201830525A
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TW
Taiwan
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nitride semiconductor
semiconductor layer
layer
type impurity
film
Prior art date
Application number
TW106143865A
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English (en)
Inventor
中山達峰
宮本広信
岡本康宏
Original Assignee
日商瑞薩電子股份有限公司
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Publication date
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Abstract

本發明之課題在於提高半導體裝置之特性。 本發明將半導體裝置之台面部設為共摻層，前述半導體裝置具有：包含第1氮化物半導體層S1之通道基底層、包含第2氮化物半導體層S2之通道層、包含第3氮化物半導體層S3之障壁層、平台型第4氮化物半導體層(台面部)S4、覆蓋台面部之閘極絕緣膜GI、及形成於其上之閘極電極GE。如此，藉由將台面部設為共摻層，而能夠利用共摻層中之p型雜質(Mg)或n型雜質(Si)而抵消在閘極絕緣膜/台面部之界面產生之界面電荷，能夠提高臨限值電位。又，藉由在形成閘極絕緣膜GI之前預先將第4氮化物半導體層S4設為n型，且在形成閘極絕緣膜GI之後將第4氮化物半導體層S4設為中性或p型，能夠提高臨限值電位，從而提高常關特性。

Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及半導體裝置之製造方法，尤其是能夠適宜地用於使用氮化物半導體之半導體裝置及其製造方法者。
由於GaN系氮化物半導體與Si或GaAs相比為寬能帶隙且具有高電子遷移率，故期待對於在高耐壓、高輸出、高頻用途上之電晶體之應用，近年來，業界積極地進行開發。即便在如上述之電晶體中，具有常關特性之電晶體仍有用，故業界研究用於具有常關特性之構造。 例如，在專利文獻1(專利第5684574號公報)中揭示有具備基底層、電子供給層、二維電子氣體消除層、閘極絕緣膜、及閘極電極之半導體裝置。而且，基底層、電子供給層、及二維電子氣體消除層中任一者均是將自(0001)面朝任意之方向在10°之範圍內傾斜之面作為主面之纖維鋅礦型III族氮化物半導體層。 [先前技術文獻] [專利文獻] [專利文獻1]專利第5684574號公報
[發明所欲解決之問題] 本發明人從事使用氮化物半導體之半導體裝置之研究開發，針對半導體裝置之特性提高進行深入研究，尤其是針對用於具有常關特性之電晶體之構造(平台型MOS構造)進行研究。在該過程中發現在平台型之層(上述二維電子氣體消除層)與閘極絕緣膜之界面誘發不期望之正電荷，不會獲得所期望之臨限值電位之問題。 如此，針對使用氮化物半導體之半導體裝置有改善之餘地，期望研究用於提高其特性之半導體裝置之構成及其製造方法。 其他問題與新穎的特徵可由本說明書之記述及附圖來闡明。 [解決問題之技術手段] 簡單地說明本發明申請案所揭示之實施形態中之代表性實施形態之概要係如下述般。 本發明申請案所揭示之一實施形態所示之半導體裝置依次積層有包含第1氮化物半導體層之通道基底層、包含第2氮化物半導體層之通道層、及包含第3氮化物半導體層之障壁層，且具有形成於其上之包含平台型第4氮化物半導體層之台面部。而且，第4氮化物半導體層具有n型雜質及p型雜質，p型雜質之濃度高於n型雜質之濃度。 本發明申請案所揭示之一實施形態所示之半導體裝置之製造方法包含以下步驟：將具有p型雜質及n型雜質之第4氮化物半導體層加工為平台型之步驟，及在平台型第4氮化物半導體層上形成閘極絕緣膜之步驟。而後，在較形成閘極絕緣膜之步驟之後，具有將第4氮化物半導體層之p型雜質活化之步驟。 本發明申請案所揭示之一實施形態所示之半導體裝置之製造方法包含以下步驟：在具有p型雜質及n型雜質之第4氮化物半導體層上形成絕緣膜之步驟，及在絕緣膜上形成導電性膜之步驟。而後，具有藉由加工形成第4氮化物半導體層、絕緣膜及導電性膜，而形成第4氮化物半導體層、閘極絕緣膜、及閘極電極之積層體之步驟。再者，在較絕緣膜之形成步驟之後，具有將第4氮化物半導體層之p型雜質活化之步驟。 [發明之效果] 根據本發明申請案所揭示之以下所示之代表性實施形態所示的半導體裝置能夠提高半導體裝置之特性。 根據本發明申請案所揭示之以下所示之代表性實施形態所示的半導體裝置之製造方法能夠製造特性良好之半導體裝置。
在以下之實施形態中，為了便於說明，在有必要時係分割為複數個區段或實施形態而說明，但除特別明示之情形以外，其等並非係彼此無關者，而是一者為另一者之一部分或全部之變化例、應用例、細節說明、及補充說明等之關係。又，在以下之實施形態中，當言及要件之數目等(包含個數、數值、數量、及範圍等)時，除特別明示之情形及在原理上明確地限定於特定之數目之情形等外，並非係限定於該特定之數目者，即可為特定之數目以上亦可為以下。 再者，應瞭解在以下之實施形態中，其構成要件(亦包含要件步驟等)除特別明示之情形及被認為在原理上明確為必須之情形等外，不一定為必須者。相同地，在以下之實施形態中，在言及構成要件等之形狀、位置關係等時，除特別明示之情形及被認為在原理上明確為並非如此之情形等外，係包含實質上與其形狀等近似或類似者等。此一事宜針對上述數值等(包含個數、數值、數量、及範圍等)亦相同。 以下基於圖式詳細地說明實施形態。此外，在用於說明實施形態之所有圖式中，針對具有相同功能之構件賦予相同或關聯符號，且省略其重複說明。又，在存在複數個類似之構件(部位)之情形下，存在對統稱之符號追加記號並顯示個別或特定之部位之情形。又，在下述之實施形態中，除特別必要之情形以外，原則上不重複說明同一或相同部分。 又，在實施形態所使用之圖式中，即便在剖視圖中仍有為了便於觀察圖式而省略陰影線之情形。 又，在剖視圖中有各部位之大小並不與實際裝置相對應，為了使圖式易於理解而使特定之部位相對變大而顯示之情形。 (實施形態1) 以下一面參照圖式一面針對本實施形態之半導體裝置詳細地說明。 ［構造說明］ 圖1係顯示本實施形態之半導體裝置之構成之剖視圖。圖1所示之半導體裝置係使用氮化物半導體之場效電晶體(FET；Field Effect Transistor)。且，亦稱為高電子遷移率電晶體(HEMT：High Electron Mobility Transistor)。 在本實施形態之半導體裝置中，在基板SUB上設置有成核層NUC及高電阻緩衝層BUF。 作為基板SUB例如可使用(111)面露出之包含矽(Si)之半導體基板。作為基板SUB可使用除上述矽外還包含SiC或藍寶石等之基板。又，可使用包含GaN之基板，在該情形下可省略成核層。 成核層NUC包含氮化物半導體層。作為成核層NUC例如可使用氮化鋁(AlN)層。高電阻緩衝層BUF包含對氮化物半導體添加形成深能階之雜質的1層或複數層氮化物半導體層。例如，作為包含複數層氮化物半導體層之超晶格構造體(亦稱為超晶格層)，能夠將重複積層氮化鋁(GaN)層與氮化鋁(AlN)層之積層膜(AlN/GaN膜)之超晶格構造體用作高電阻緩衝層BUF。 此外，通常，基板SUB上之氮化物半導體層(III-V族之化合物半導體層)全部由III族元素面生長形成。 在高電阻緩衝層BUF上依次形成有：第1氮化物半導體層S1、第2氮化物半導體層S2、及第3氮化物半導體層S3。而且，在第3氮化物半導體層S3之中央部上形成有第4氮化物半導體層S4。 第2氮化物半導體層S2與第1氮化物半導體層S1相比電子親和力為大，且與第3氮化物半導體層S3相比電子親和力為大(S2＞S1、S2＞S3)。 第4氮化物半導體層S4為平台型(平台形狀、凸狀、及線狀)。第4氮化物半導體層S4之電子親和力與第1氮化物半導體層S1相等，或與第1氮化物半導體層S1相比電子親和力為大(S4≧S1)。 第1氮化物半導體層S1亦稱為通道基底層，包含例如AlGaN。又，第2氮化物半導體層S2亦稱為通道層，包含例如GaN。又，第3氮化物半導體層S3亦稱為障壁層(電子供給層、障壁層)，包含例如AlGaN。其中，Al組成大於第1氮化物半導體層S1。又，平台型第4氮化物半導體層S4亦稱為台面部，包含例如GaN。 又，在平台型第4氮化物半導體層(台面部)S4上形成有閘極絕緣膜GI。該閘極絕緣膜GI形成為覆蓋平台型第4氮化物半導體層(台面部)S4。亦即，閘極絕緣膜GI之寬幅(閘極長方向之長度)大於平台型第4氮化物半導體層(台面部)S4之寬度。因而，平台型第4氮化物半導體層(台面部)S4與閘極電極GE被閘極絕緣膜GI隔開。又，閘極絕緣膜GI形成於平台型第4氮化物半導體層(台面部)S4之兩側之側面及上表面之上。而且，對應於平台型第4氮化物半導體層(台面部)S4之形狀，在閘極絕緣膜GI之表面產生凹凸。閘極電極GE形成於閘極絕緣膜GI上。 又，在第3氮化物半導體層(障壁層)S3上，在平台型第4氮化物半導體層(台面部)S4之兩側形成有表面保護膜(保護絕緣膜、絕緣膜)PR0。閘極絕緣膜GI及閘極電極GE之積層體形成為覆蓋平台型第4氮化物半導體層(台面部)S4，進而形成為與表面保護膜PR0重疊。 在閘極電極GE及表面保護膜PR0上形成有層間絕緣膜IL1。 又，在第3氮化物半導體層(障壁層)S3上，在平台型第4氮化物半導體層(台面部)S4之兩側形成有源極電極SE及汲極電極DE。例如，在表面保護膜PR0及層間絕緣膜IL1之積層膜中形成有接觸孔，該接觸孔之內部及上部配置有源極電極SE及汲極電極DE。 此處，在本實施形態中，平台型第4氮化物半導體層(台面部)S4係共摻層。該共摻層包含具有相對於氮化物半導體成為p型之雜質及成為n型之雜質之氮化物半導體層。共摻層係例如含有p型雜質之Mg、及n型雜質之Si之GaN層。圖2係示意性地顯示圖1之平台型第4氮化物半導體層(台面部)S4之構成之剖視圖。圖3係示意性地顯示自平台型第4氮化物半導體層(台面部)S4之形成步驟至雜質之活化步驟之剖視圖。 如圖2所示般，作為平台型第4氮化物半導體層(台面部)S4之共摻層CDp含有p型雜質之Mg多於n型雜質之Si。換言之，共摻層CDp中之p型雜質(此處為Mg)之濃度高於(大於)n型雜質(此處為Si)之濃度。再者，換言之，共摻層CDp中之p型雜質(此處為Mg)之含有量(添加量)多於n型雜質(此處為Si)之含有量(富含Mg)。此外，雜質之濃度及含有量例如能夠以雜質元素之每單位體積之個數表示。 而且，由於在作為平台型第4氮化物半導體層(台面部)S4之共摻層CDp中，n型雜質(此處為Si)及p型雜質(此處為Mg)均活化，故起因於共摻層CD中之n型雜質之載體(電子)與起因於p型雜質之載體(電洞)抵消，共摻層成為p型半導體區域(CDp)。 其中，在作為第4氮化物半導體層(台面部)S4之共摻層成膜最初p型雜質(此處為Mg)未被活化，共摻層成為n型半導體區域(CDn)。亦即，n型雜質(此處為Si)以自成膜最初被活化之狀態存在於共摻層中。相對於此，p型雜質(此處為Mg)以成膜最初為非活性之狀態存在於共摻層中。因而，作為第4氮化物半導體層(台面部)S4之共摻層成膜最初為n型半導體區域(CDn)。 如此，共摻層中之p型雜質(此處為Mg)或n型雜質(此處為Si)之濃度在活化之前後亦不變化，p型雜質(此處為Mg)之活化率不同。在圖2及圖3中，以實線之圓包圍活化之雜質(Mg、Si)，以虛線之圓包圍非活性狀態之雜質(Mg)。 其次，一面參照圖3一面針對共摻層形成方法進行說明。例如，如圖3(a)所示，形成平台型第4氮化物半導體層(台面部)S4。首先，在第3氮化物半導體層上形成具有p型雜質(此處為Mg)及n型雜質(此處為Si)之第4氮化物半導體層S4。第4氮化物半導體層S4含有p型雜質之Mg多於n型雜質之Si。相對於n型雜質(此處為Si)為自成膜最初被活化之狀態，而p型雜質(此處為Mg)未被活化，共摻層成為n型半導體區域(CDn)。其次，將第4氮化物半導體層S4加工為平台型。 其次，如圖3(b)所示，在平台型第4氮化物半導體層S4上形成閘極絕緣膜GI。此時，閘極絕緣膜GI形成於n型第4氮化物半導體層S4上。 其次，如圖3(c)所示，將第4氮化物半導體層S4中之p型雜質(此處為Mg)活化。例如，藉由實施熱處理(退火)而將p型雜質(此處為Mg)活化。藉由如上述之熱處理，去除第4氮化物半導體層S4中之氫(H)，而將p型雜質(此處為Mg)活化。此處，作為平台型第4氮化物半導體層(台面部)S4之共摻層由於含有p型雜質之Mg多於n型雜質之Si，故稱為p型半導體區域(CDp)。 圖4係平台型第4氮化物半導體層(台面部)及閘極絕緣膜之積層部之附近之能帶圖。 圖4(a)係將TiN/Al2 O3 /GaN/AlGaN/GaN/AlGaN積層作為閘極電極/閘極絕緣膜/台面部/障壁層/通道層/通道基底層之情形之能帶圖。GaN係非摻雜。在該情形下，在與閘極絕緣膜(Al2 O3 )/台面部(GaN)之間誘發1E12～1E13 cm-2 左右之正電荷，因而，判明在如上述之積層構造中臨限值電位變得低於設計值。 相對於此，如圖4(b)所示，在TiN/Al2 O3 /n-GaN之積層體中未發現正電荷之誘發，判明誘發9E10 cm-2 左右之負電荷。 認為臨限值電位之降低係由在閘極絕緣膜之成膜時產生之界面電荷引起。因而，在本實施形態中，藉由將第4氮化物半導體層S4設為共摻層，而能夠藉由共摻層中之p型雜質(此處為Mg)或n型雜質(此處為Si)而抵消在閘極絕緣膜/台面部之界面產生之界面電荷。藉此，能夠提高臨限值電位。換言之，能夠提高常關特性。 再者，如一面參照圖3一面進行說明般，藉由在閘極絕緣膜之成膜步驟之前預先將第4氮化物半導體層S4設為n型而成為與圖4(b)相同之狀態，能夠抑制在閘極絕緣膜/台面部之界面可能產生之正電荷之誘發。閘極絕緣膜/台面部之界面之正電荷會使臨限值電位降低，但閘極絕緣膜/台面部之界面之負電荷會使臨限值電位升高。又，在閘極絕緣膜之成膜後，藉由將第4氮化物半導體層S4設為p型，能夠進一步提高臨限值。此外，閘極絕緣膜之成膜後之第4氮化物半導體層S4可為中性(既非n型亦非p型之狀態)。 如此，在本實施形態中，由於將平台型第4氮化物半導體層(台面部)設為共摻層，故能夠提高臨限值電位，從而提高常關特性。又，藉由在第4氮化物半導體層S4上形成閘極絕緣膜之前預先將第4氮化物半導體層S4設為n型，且在形成閘極絕緣膜之後將第4氮化物半導體層S4設為中性或p型，能夠提高臨限值電位，從而提高常關特性。 此外，半導體區域之極性(p型或n型)例如能夠利用SCM而判定。電子濃度高之共摻層與n型半導體區域CDn對應，電洞濃度高之共摻層與p型半導體區域CDp對應。載體濃度(電子濃度、電洞濃度)例如能夠利用SMM而測定。 (關於p型雜質之濃度) 如前述般，作為平台型第4氮化物半導體層(台面部)S4之共摻層中之p型雜質之濃度必須高於n型雜質之濃度(n型雜質之濃度＜p型雜質之濃度)。較佳的是考量p型雜質(此處為Mg)、及n型雜質(此處為Si)之活化率而調整朝p型雜質(此處為Mg)及n型雜質(此處為Si)之共摻層CD中之導入量。例如，較佳的是，考量活化率，導入至共摻層CD之p型雜質(此處為Mg)之濃度設為n型雜質(此處為Si)之濃度之5倍以上，更佳的是設為10倍以上。 又，如前述般，由於在閘極絕緣膜與n型氮化物半導體層之界面(Al2 O3 /n-GaN)誘發之正電荷為1E12 cm-2 以上，故較佳的是，平台型第4氮化物半導體層(台面部)S4之p型雜質(此處為Mg)之濃度與平台型第4氮化物半導體層(台面部)S4之膜厚之積為1E12 cm-2 以上。 另一方面，p型雜質(此處為Mg)之濃度之上限，由於若在價帶之形成有中性區域則難以實現閘極之調變，故較佳為在價帶中形成有中性區域之濃度以下。在價帶中形成有中性區域之濃度根據平台型第4氮化物半導體層(台面部)S4之膜種或膜厚而變化，例如在使用20 nm之GaN層之情形下，針對p型雜質(此處為Mg)，在價帶中形成有中性區域之濃度為1E19 cm-2 左右。因而，在該情形下，較佳的是，將p型雜質(此處為Mg)設為未達1E19 cm-2 。 又，p型雜質(此處為Mg)因氫(氫原子)之影響而非活化。因而，較佳的是使平台型第4氮化物半導體層(台面部)S4中之p型雜質(此處為Mg)大於n型雜質(此處為Si)之濃度與氫原子之濃度之和。 又，基於雜質濃度之穩定性之觀點，較佳的是，p型雜質(此處為Mg)之濃度設為5×1017 cm-3 ～2×1019 cm-3 之範圍。又，較佳的是，n型雜質(此處為Si)之濃度設為5×1016 cm-3 ～2×1018 cm-3 之範圍。若為上述之範圍，則能夠一面高精度地將p型雜質(此處為Mg)與n型雜質(此處為Si)導入至共摻層CD中一面使氮化物半導體層(例如GaN層)磊晶生長。 ［製法說明］ 其次，一面參照圖5至圖23一面說明本實施形態之半導體裝置之製造方法，且使該半導體裝置之構成更明確化。圖5至圖23係顯示本實施形態之半導體裝置之製造步驟之剖視圖。 如圖5所示，於在基板SUB上形成成核層NUC後，在其上形成高電阻緩衝層BUF。例如將(111)面露出之包含矽(Si)之半導體基板用作基板SUB，在其上部例如使用有機金屬汽相生長(MOCVD：Metal Organic Chemical Vapor Deposition，金屬有機化學汽相沈積)法等使氮化鋁(AlN)層磊晶生長為200 nm左右而作為成核層NUC。 此外，可將除包含上述矽外還包含SiC或藍寶石等之基板用作基板SUB。又，可使用包含GaN之基板，在該情形下可省略成核層。此外，通常，成核層及該成核層以後之氮化物半導體層(III-V族化合物半導體層)全部由III族元素面生長(亦即，在本案之情形下為鎵面生長或鋁面生長)形成。 其次，在成核層NUC上形成重複積層氮化鋁(GaN)層與氮化鋁(AlN)層之積層膜(AlN/GaN膜)之超晶格構造體而作為高電阻緩衝層BUF。例如，使用有機金屬汽相生長法等使20 nm左右之膜厚之氮化鋁(GaN)層、及5 nm左右之膜厚之氮化鋁(AlN)層交互地磊晶生長。例如，形成40層上述積層膜。在該超晶格構造體上例如使用有機金屬汽相生長法等使AlGaN層磊晶生長而作為高電阻緩衝層BUF之一部分。AlGaN層之膜厚為例如1 μm左右。 此外，可適宜地調整高電阻緩衝層BUF之構成材料或膜厚。例如可使用不包含超晶格構造體之單層膜。 作為高電阻緩衝層BUF之構成材料可使用GaN、AlN、InN及其等之混晶。例如，除上述積層膜(AlN/GaN膜)外，還可使用重複積層AlGaN/GaN膜之超晶格構造體，或可在其上組合上述AlGaN層與InAlN層等而使用。又，可在高電阻緩衝層BUF之構成膜適宜地添加雜質。作為雜質可使用例如Fe等之過渡金屬、或C、Mg、Be等。 其次，在高電阻緩衝層BUF上使用有機金屬汽相生長法等使AlGaN層磊晶生長為1000 nm左右而作為第1氮化物半導體層(通道基底層)S1。Al之組成為5%左右。在該第1氮化物半導體層(通道基底層)S1中不進行有意之雜質之摻雜。 可適宜地調整該第1氮化物半導體層(通道基底層)S1之構成材料或膜厚。作為構成材料除AlGaN外還可使用GaN、AlN、及InN等。又，可使用該等氮化物半導體之混晶(InGaN層、AlGaN層、及InAlN層等)。其中，為了提高第2氮化物半導體層(通道層)S2之電子拘限效果，較佳的是使用電子親和力小於第2氮化物半導體層(通道層)S2之材料。此外，雖然在本實施形態中將第1氮化物半導體層(通道基底層)S1設為非摻雜，但可相應於用途適宜地添加雜質。作為雜質能夠添加n型雜質或p型雜質。作為n型雜質例如例舉Si、O、S、及Se等， 作為p型雜質例如例舉Be、C、Mg、及Zn等。 其次，在第1氮化物半導體層S1上使用有機金屬汽相生長法等使GaN層磊晶生長為50 nm左右而作為第2氮化物半導體層(通道層)S2。在該第2氮化物半導體層(通道層)S2中不進行有意之雜質之摻雜。可適宜地調整該第2氮化物半導體層(通道層)S2之構成材料或膜厚。作為構成材料除GaN外還可使用AlN、及InN等。又，可使用該等氮化物半導體之混晶(InGaN層、AlGaN層、及InAlN層等)。此外，雖然在本實施形態中將第2氮化物半導體層(通道層)S2設為非摻雜，但可相應於用途適宜地添加雜質。作為雜質能夠添加n型雜質或p型雜質。作為n型雜質例如例舉Si、O、S、及Se等，作為p型雜質例如例舉Be、C、Mg、及Zn等。 其中，由於第2氮化物半導體層(通道層)S2係電子行走之層，故有若雜質之摻雜量過多，則因庫侖散射而遷移率降低之虞。因而，較佳的是，雜質朝第2氮化物半導體層(通道層)S2之摻雜量為1×1017 (1E17) cm-3 以下。 又，第2氮化物半導體層(通道層)S2使用電子親和力大於第1氮化物半導體層(通道基底層)S1及第3氮化物半導體層(障壁層)S3之氮化物半導體。 其次，在第2氮化物半導體層S2上使用有機金屬汽相生長法等使AlGaN層磊晶生長為20 nm左右而作為第3氮化物半導體層(障壁層)S3。Al之組成為20%左右。在該第3氮化物半導體層(障壁層)S3中不進行有意之雜質之摻雜。可適宜地調整該第3氮化物半導體層(障壁層)S3之構成材料或膜厚。作為構成材料除AlGaN層外還可使用GaN、AlN、及InN等。又，可使用該等氮化物半導體之混晶(InGaN層、AlGaN層、及InAlN層等)。其中，為了產生二維電子氣體(2DEG)，較佳的是使用電子親和力小於第2氮化物半導體層(通道層)S2(能隙大)之材料。此外，雖然在本實施形態中將第3氮化物半導體層(障壁層)S3設為非摻雜，但可相應於用途適宜地添加雜質。作為雜質能夠添加n型雜質或p型雜質。作為n型雜質例如例舉Si、O、S、及Se等，p型雜質例如例舉Be、C、Mg、及Zn等。 其次，在第3氮化物半導體層S3上使用有機金屬汽相生長法等使含有p型雜質(此處為Mg)及n型雜質(此處為Si)之GaN層磊晶生長為20 nm左右而作為第4氮化物半導體層(共摻層)S4。第4氮化物半導體層S4含有p型雜質之Mg多於n型雜質之Si。相對於n型雜質(此處為Si)為自成膜最初被活化之狀態，而p型雜質(Mg)未被性化，第4氮化物半導體層(共摻層)S4為n型。 例如，一面將載體氣體與原料氣體導入至裝置內一面使共摻層生長。將包含氮化物半導體層(此處為GaN層)之構成元素之氣體用於原料氣體。例如，在GaN層成膜時，分別將三甲基鎵(TMG)、及氨用作Ga、及N之原料氣體，將雙(環戊二烯基)鎂((C5 H5 )2 Mg)用作p型雜質之Mg之原料氣體，將矽烷用作n型雜質之Si之原料氣體。如此，根據磊晶生長法，藉由調整原料氣體之流量而能夠容易地且高精度地調整p型雜質或n型雜質之摻雜量(導入量)。又，根據磊晶生長法，與離子佈植法比較，不易產生因原子之佈植所致之晶格缺陷，而能夠形成特性良好之氮化物半導體層(此處為GaN層)。 例如，使Mg之濃度(摻雜量)為1×1018 cm-3 且Si之濃度(摻雜量)為2×1017 cm-3 之GaN層以20 nm左右之膜厚生長。可適宜地調整該第4氮化物半導體層(共摻層)S4中之雜質之種類或濃度。且，可適宜地調整第4氮化物半導體層(共摻層)S4之構成材料或膜厚。 作為構成材料可使用GaN、AlN、及InN。又，可使用其等之混晶(例如AlGaN)。又，針對摻雜之雜質，作為n型雜質例如除使用Si外還可使用O、S、及Se等，作為p型雜質例如除使用Mg外還可使用Zn、Be、及C等。在其等中較佳的是使用Si或Mg。 針對第4氮化物半導體層(共摻層)S4中之雜質，p型雜質之濃度必要高於n型雜質之濃度。尤其是，較佳的是，以活化後之第4氮化物半導體層(共摻層)S4不成為n型之方式，考量p型雜質(此處為Mg)之活化率而調整n型雜質(此處為Si)與p型雜質(此處為Mg)之濃度。例如，考量活化率，導入至第4氮化物半導體層(共摻層)S4之p型雜質(此處為Mg)之濃度為n型雜質(此處為Si)之濃度之5倍以上，更佳的是10倍以上。 又，如前述般，由於在n型氮化物半導體層與閘極絕緣膜GI之界面誘發之正電荷為1E12 cm-2 以上，故較佳的是，平台型第4氮化物半導體層(台面部)S4之p型雜質(此處為Mg)之濃度與平台型第4氮化物半導體層(台面部)S4之膜厚之積為1E12 cm-2 以上。 另一方面，p型雜質(此處為Mg)之濃度之上限，由於若在價帶中形成有中性區域則難以實現閘極之調變，故較佳為在價帶中形成有中性區域之濃度以下。 又，較佳的是，p型雜質(此處為Mg)之濃度設為5×1017 cm-3 ～2×1019 cm-3 之範圍。又，較佳的是，n型雜質(此處為Si)之濃度設為5×1016 cm-3 ～2×1018 cm-3 之範圍。若為上述之範圍，則能夠一面高精度地將p型雜質(此處為Mg)與n型雜質(此處為Si)導入至共摻層CD中一面使氮化物半導體層(例如GaN層)磊晶生長。 此外，在第1～第3氮化物半導體層S1～S3中亦然，一面將載體氣體與原料氣體導入至裝置內一面使氮化物半導體層生長。將包含氮化物半導體層(此處為AlGaN層或GaN層)之構成元素之氣體用於原料氣體。例如，在AlGaN層之成膜時，將三甲基鋁(TMAl)、三甲基鎵(TMG)、及氨分別用作Al、Ga、及N之原料氣體。又，在GaN層之成膜時，將三甲基鎵(TMG)、及氨分別用作Ga、及N之原料氣體。如此，根據磊晶生長法，藉由調整原料氣體之流量而能夠容易地且高精度地調整各層之構成元素比。又，根據磊晶生長法，藉由切換原料氣體而能夠使不同元素構成之層容易地連續成膜。 其次，如圖6所示，在第4氮化物半導體層S4上使用CVD法等使氧化矽膜沈積為100 nm左右而作為硬遮罩HM。 其次，如圖7所示，使用光微影及蝕刻技術將硬遮罩HM加工為所期望之形狀。具體而言，在硬遮罩HM上形成光阻劑膜PR1，僅使光阻劑膜PR1殘存在平台型第4氮化物半導體層(台面部)S4之形成區域。其次，將該光阻劑膜PR1作為遮罩並蝕刻硬遮罩HM。之後，去除光阻劑膜PR1(圖8)。 其次，如圖9所示，將硬遮罩HM作為遮罩並蝕刻第4氮化物半導體層S4。例如，利用使用氯系氣體之乾式蝕刻加工第4氮化物半導體層S4(圖10)。如此，將以所期望之形狀之膜為遮罩並蝕刻下層之膜稱為圖案化。此外，若對氯系氣體添加氟系氣體，則第3氮化物半導體層S3與第4氮化物半導體層S4之蝕刻選擇比變大，蝕刻之控制性提高。其次，去除平台型第4氮化物半導體層S4上之硬遮罩HM。例如，利用乾式蝕刻或濕式蝕刻去除硬遮罩HM。 其次，如圖11所示，在平台型第4氮化物半導體層(台面部)S4及第3氮化物半導體層(障壁層)S3上形成表面保護膜PR0。例如，使用電漿CVD法等使氮化矽膜沈積為100 nm左右而作為表面保護膜PR0。可適宜地調整表面保護膜PR0之構成材料或膜厚。作為表面保護膜PR0，較佳的是，考量閘極耐壓或臨限值電位，以滿足所期望之絕緣耐壓之方式進行選擇。又，藉由選擇介電常數高之膜種而能夠減小膜厚。例如，作為表面保護膜PR0，除氮化矽膜(SiN膜)外還可使用氧化矽膜(SiO2 膜)、氮氧化矽膜(SiON膜)、SiOC膜、氧化鋁膜(Al2 O3 膜)、氧化鉿膜(HfO2 膜)、及氧化鋯膜(ZrO2 膜)等。又，可使用有機絕緣膜。又，可使用2種以上之膜之積層膜。該等絕緣膜之形成方法無限制，例如，上述氧化矽膜能夠利用熱CVD法形成。又，上述氧化鋁膜能夠利用例如ALD(Atomic Layer Deposition)法形成。 其次，去除平台型第4氮化物半導體層(台面部)S4上之表面保護膜PR0。例如，如圖12所示，將在平台型第4氮化物半導體層(台面部)S4之上方具有開口部之光阻劑膜PR2作為遮罩並蝕刻平台型第4氮化物半導體層(台面部)S4上及其兩側之第3氮化物半導體層(障壁層)S3之一部分之區域上的表面保護膜PR0。其次，去除上述光阻劑膜PR2。藉此，平台型第4氮化物半導體層(台面部)S4上及其兩側之第3氮化物半導體層(障壁層)S3之一部分露出(圖13)。如此，將平台型第4氮化物半導體層(台面部)S4與圖中右側(汲極電極之側)之表面保護膜PR0隔開配置，第3氮化物半導體層(障壁層)S3自其等間露出。又，將平台型第4氮化物半導體層(台面部)S4與圖中左側(源極電極之側)之表面保護膜PR0隔開配置，第3氮化物半導體層(障壁層)S3自其等間露出。 其次，如圖14至圖17所示，在平台型第4氮化物半導體層(台面部)S4上介隔著閘極絕緣膜GI形成閘極電極GE。例如，如圖14所示，在包含平台型第4氮化物半導體層(台面部)S4上及其兩側之第3氮化物半導體層(障壁層)S3之露出部之表面保護膜PR0上使用ALD法等使氧化矽膜(SiO2 膜)109以30 nm左右之膜厚沈積而作為閘極絕緣膜GI。 除氧化矽膜外還可將氧化鋁膜、或介電常數高於氧化矽膜之高介電常數膜用作該閘極絕緣膜GI。可將SiN膜、SiON膜(氮氧化矽膜)、ZrO2 膜(氧化鋯膜)、及如HfO2 膜(氧化鉿膜)、鋁酸鉿膜、HfON膜(氮氧化鉿膜)、HfSiO膜(矽酸鉿)、HfSiON膜(氮氧化鉿矽膜)、及HfAlO膜之鉿系絕緣膜用作高介電常數膜。 其次，例如，如圖15所示，在閘極絕緣膜GI上例如使用濺射法等，將TiN(氮化鈦)膜110以200 nm左右之膜厚沈積作為導電性膜(閘極電極GE之構成材料)。可適宜地調整閘極電極GE之構成材料或膜厚。作為閘極電極GE，除使用TiN外，還可使用添加B或P等之摻雜物之多晶矽。又，亦可使用Ti、Al、Ni、Pt、Au、及其等之Si化合物、或N化合物。又，亦可使用積層該等材料膜之多層膜。 其次，如圖16所示，使用光微影技術，在閘極電極形成區域形成光阻劑膜PR3，藉由將該光阻劑膜PR3作為遮罩而蝕刻TiN膜，而形成閘極電極GE。例如，藉由使用以Cl2 為主成分之氣體之乾式蝕刻而蝕刻TiN膜。亦可使用氟系氣體取代如上述Cl2 之氯系氣體。又，亦可使用氯系氣體與氟系氣體之混合氣體。其次，蝕刻閘極電極(TiN膜)GE之下層之氧化矽膜。例如，藉由使用以CF4 為主成分之氣體之乾式蝕刻而蝕刻氧化矽膜(圖17)。此外，在加工該閘極電極GE及閘極絕緣膜GI時，以閘極電極GE及閘極絕緣膜GI之積層膜之端部不與表面保護膜PR0重合之方式進行加工。亦即，閘極電極GE及閘極絕緣膜GI之積層膜形成為覆蓋前述之平台型第4氮化物半導體層(台面部)S4上及其兩側之第3氮化物半導體層(障壁層)S3之露出部。之後，去除光阻劑膜PR3。 其次，實施用於將p型雜質(此處為Mg)活化之熱處理。例如，在氮氣體環境中進行850℃、30分鐘之熱處理。藉此，p型雜質(此處為Mg)活化，平台型第4氮化物半導體層(台面部)S4成為p型(圖17)。此外，上述活化之條件可根據添加之雜質之種類及濃度、及絕緣膜之種類及厚度適宜地調整。惟較佳的是採用閘極絕緣膜不改質之條件。 其次，如圖18所示，在閘極電極GE及表面保護膜PR0上形成層間絕緣膜IL1。例如，使用CVD法等使氧化矽膜沈積500 nm左右作為層間絕緣膜IL1。作為氧化矽膜，可使用將四乙氧矽烷(Tetraethyl orthosilicate)用作原料之所謂之TEOS膜。其次，使用光微影及蝕刻技術，在層間絕緣膜IL1中形成接觸孔。例如，如圖19所示，在層間絕緣膜IL1上，形成在源極電極連接區域及汲極電極連接區域分別具有開口部之光阻劑膜PR4。其次，藉由將該光阻劑膜PR4作為遮罩而蝕刻層間絕緣膜IL1及表面保護膜PR0，而形成接觸孔。例如，藉由使用以SF6 為主成分之氣體(氟系氣體)之乾式蝕刻而蝕刻層間絕緣膜IL1。之後，去除光阻劑膜PR4。藉此，位於閘極電極GE之兩側之源極電極連接區域及汲極電極連接區域之第3氮化物半導體層(障壁層)S3露出(圖20)。 其次，如圖21、及圖22所示，在上述源極電極連接區域及汲極電極連接區域上形成源極電極SE及汲極電極DE。例如，如圖21所示，在包含接觸孔內之層間絕緣膜IL1上形成導電性膜112。例如，形成Al/Ti膜而作為導電性膜。例如，於在包含接觸孔內之層間絕緣膜IL1上使用濺射法等使Ti膜以50 nm左右之膜厚形成，再者，在其上使用濺射法等使Al膜以1000 nm左右之膜厚形成。其次，實施熱處理。例如，進行500℃、30分鐘之熱處理。藉此，能夠獲得導電性膜(Al/Ti膜)與其下層之層之間之歐姆接觸。 其次，如圖22所示，在源極電極SE、及汲極電極DE之形成區域形成光阻劑膜PR5，將該光阻劑膜PR5作為遮罩並蝕刻導電性膜(Al/Ti膜)。例如，利用使用以Cl2 為主成分之氣體之乾式蝕刻蝕刻導電性膜(Al/Ti膜)。之後，去除光阻劑膜PR5。藉此，能夠形成源極電極SE及汲極電極DE(圖23)。此處，源極電極SE以延伸至閘極電極GE之上方之方式被圖案化。有將源極電極SE之一部分即位於閘極電極GE之上方之部分稱為場板之情形。 可適宜地調整構成該源極電極SE及汲極電極DE之導電性膜之構成材料或膜厚。較佳的是，將與氮化物半導體層歐姆接觸之材料用作如上述之導電性膜。 之後，可在包含源極電極SE、汲極電極DE上之層間絕緣膜IL1上形成絕緣膜，進而形成上層配線。又，可在最上層之配線上形成包含絕緣膜之保護膜。 利用以上之步驟能夠形成本實施形態之半導體裝置。此外上述步驟係一例，可利用上述步驟以外之步驟製造本實施形態之半導體裝置。 (實施形態2) 雖然在上述實施形態1中，在第3氮化物半導體層S3上形成第4氮化物半導體層(台面部)S4，但可在第3氮化物半導體層S3上介隔著第5氮化物半導體層CAP形成第4氮化物半導體層(台面部)S4。 ［構造說明］ 圖24係顯示本實施形態之半導體裝置之構成之剖視圖。在本實施形態中，由於在第3氮化物半導體層S3與第4氮化物半導體層(台面部)S4之間具有第5氮化物半導體層CAP之點以外之構成與實施形態1相同，故省略其說明。 第5氮化物半導體層CAP亦稱為帽蓋層，包含例如GaN。 ［製法說明］ 例如，直至第3氮化物半導體層S3為止與實施形態1相同地形成。其次，在第3氮化物半導體層S3上使用有機金屬汽相生長法等使GaN層磊晶生長為5 nm左右而作為第5氮化物半導體層CAP。在該第5氮化物半導體層CAP中不進行有意之雜質之摻雜。可適宜地調整該第5氮化物半導體層CAP之構成材料或膜厚。 其次，在第5氮化物半導體層CAP上與實施形態1之情形相同地形成第4氮化物半導體層(共摻層)S4，將硬遮罩HM作為遮罩並蝕刻第4氮化物半導體層S4(參照圖10)。在該蝕刻時，在第4氮化物半導體層(共摻層)S4與其下層之第5氮化物半導體層CAP為相同材料(此處為GaN)之情形下，根據蝕刻速率算出蝕刻時間，在算出之蝕刻時間結束蝕刻。 之後，在與實施形態1相同地形成表面保護膜PR0後，在平台型第4氮化物半導體層(台面部)S4上介隔著閘極絕緣膜GI形成閘極電極GE，進而形成層間絕緣膜IL1、源極電極SE及汲極電極DE。 如此，根據本實施形態能夠利用第5氮化物半導體層CAP抑制第3氮化物半導體層S3之表面之改質。尤其是，於在第3氮化物半導體層S3中含有Al之情形下容易被氧化。又，有由蝕刻液氟化之情形。如上述之不期望之氧化膜與氟化膜可能影響半導體裝置之特性。例如，有不易控制閘極電極-源極電極間、及閘極電極-汲極電極間之絕緣膜-半導體界面之界面能階，而半導體裝置之特性不穩定化之虞。相對於此，如本實施形態般，藉由在第3氮化物半導體層S3上設置第5氮化物半導體層CAP，而能夠容易地控制閘極電極-源極電極間、及閘極電極-汲極電極間之絕緣膜-半導體界面之界面能階，而謀求半導體裝置之特性之穩定化。 又，在本實施形態中亦然，藉由將平台型第4氮化物半導體層(台面部)設為共摻層，而如實施形態1所說明般，能夠提高臨限值電位，而提高常關特性。又，藉由在第4氮化物半導體層S4上形成閘極絕緣膜之前預先將第4氮化物半導體層S4設為n型，且在形成閘極絕緣膜之後將第4氮化物半導體層S4設為中性或p型，能夠提高臨限值電位，從而提高常關特性。 (實施形態3) 雖然在上述實施形態1中將第4氮化物半導體層(台面部)S4設為單層，但可積層第4氮化物半導體層(台面部)S4。 ［構造說明］ 圖25係顯示本實施形態之半導體裝置之構成之剖視圖。在本實施形態中，在第3氮化物半導體層S3上形成包含第5氮化物半導體層CAP與第4氮化物半導體層S4之積層體之台面部。由於該台面部以外之構成與實施形態1相同，故省略其說明。 第5氮化物半導體層CAP包含例如GaN。 ［製法說明］ 例如，直至第3氮化物半導體層S3為止與實施形態1相同地形成。其次，在第3氮化物半導體層S3上使用有機金屬汽相生長法等使GaN層磊晶生長為15 nm左右而作為第5氮化物半導體層CAP。在該第5氮化物半導體層CAP中不進行有意之雜質之摻雜。可適宜地調整該第5氮化物半導體層CAP之構成材料或膜厚。 其次，在第5氮化物半導體層CAP上與實施形態1之情形相同地形成第4氮化物半導體層(共摻層)S4。其次，使硬遮罩僅殘存於台面部之形成區域，將該硬遮罩作為遮罩並蝕刻第4氮化物半導體層S4與第5氮化物半導體層CAP。利用該蝕刻形成包含第5氮化物半導體層CAP與第4氮化物半導體層S4之積層體之台面部。 之後，與實施形態1相同地，在形成表面保護膜PR0後，在台面部(第5氮化物半導體層CAP與第4氮化物半導體層S4之積層體)上介隔著閘極絕緣膜GI形成閘極電極GE，進而形成層間絕緣膜IL1、源極電極SE及汲極電極DE。 如此，根據本實施形態，與實施形態1之情形相比，能夠減小構成台面部之第4氮化物半導體層(共摻層)S4之膜厚。因而，能夠將雜質(p型雜質、n型雜質)高濃度地導入至第4氮化物半導體層(共摻層)S4中。有難以穩定地將低濃度之雜質導入至膜中之情形，較佳的是，如前述般，p型雜質(此處為Mg)之濃度設為5×1017 cm-3 ～2×1019 cm-3 之範圍，且n型雜質(此處為Si)之濃度設為5×1016 cm-3 ～2×1018 cm-3 之範圍。 因而，根據本實施形態，容易維持台面部之高度，且調整第4氮化物半導體層(共摻層)S4中之雜質(p型雜質、n型雜質)之濃度。 又，在本實施形態中亦然，藉由將平台型第4氮化物半導體層(台面部)設為共摻層，而如實施形態1所說明般，能夠提高臨限值電位，而提高常關特性。又，藉由在第4氮化物半導體層S4上形成閘極絕緣膜之前預先將第4氮化物半導體層S4設為n型，且在形成閘極絕緣膜之後將第4氮化物半導體層S4設為中性或p型，能夠提高臨限值電位，從而提高常關特性。 (實施形態4) 在上述實施形態1中，閘極電極GE及閘極絕緣膜GI之積層體形成為覆蓋平台型第4氮化物半導體層(台面部)S4上及其兩側之第3氮化物半導體層(障壁層)S3之露出部。亦即，閘極電極GE及閘極絕緣膜GI之積層體之平面形狀形成為較平台型第4氮化物半導體層(台面部)S4之平面形狀大一圈之形狀。相對於此，在本實施形態中，將閘極電極GE及閘極絕緣膜GI之積層體與平台型第4氮化物半導體層(台面部)S4之平面形狀設定為大致相同。 ［構造說明］ 圖26係顯示本實施形態之半導體裝置之構成之剖視圖。在本實施形態中，由於第4氮化物半導體層(台面部)S4、閘極絕緣膜GI、及閘極電極GE之積層部以外之構成與實施形態1相同，故省略其說明。 如圖26所示，在本實施形態中，在第3氮化物半導體層S3上形成第4氮化物半導體層(台面部)S4，在其上形成閘極絕緣膜GI，進而在其上形成閘極電極GE。而且，第4氮化物半導體層(台面部)S4、閘極絕緣膜GI、及閘極電極GE之平面形狀為大致相同。 ［製法說明］ 其次，一面參照圖27至圖36一面說明本實施形態之半導體裝置之製造方法，且使該半導體裝置之構成更明確化。圖27至圖36係顯示本實施形態之半導體裝置之製造步驟之剖視圖。 例如，直至圖27所示之第4氮化物半導體層S4為止係與實施形態1相同地形成。其次，在第4氮化物半導體層S4上使用ALD法等使氧化矽膜(SiO2 膜)209以30 nm左右之膜厚沈積而作為絕緣膜(閘極絕緣膜GI之構成材料)。其次，例如，在閘極絕緣膜GI上例如使用濺射法等使TiN(氮化鈦)膜210以200 nm左右之膜厚沈積而作為導電性膜(閘極電極GE之構成材料)(圖28)。 其次，如圖29所示，使用光微影技術在閘極電極形成區域形成光阻劑膜PR21，將該光阻劑膜PR21作為遮罩並蝕刻TiN膜210、氧化矽膜209及第4氮化物半導體層S4。其次，去除光阻劑膜PR21。藉此，如圖30所示，能夠形成閘極電極GE、閘極絕緣膜GI及第4氮化物半導體層(台面部)S4之積層體。構成該積層體之各層與光阻劑膜PR21對應地，各自之平面形狀為大致相同。換言之，閘極電極GE、閘極絕緣膜GI、及第4氮化物半導體層(台面部)S4成為在平面觀察下大致重疊之配置。積層體之平面形狀為例如矩形狀。其次，實施用於使p型雜質(此處為Mg)活化之熱處理。 其次，如圖31所示，在閘極電極GE及第3氮化物半導體層S3上形成層間絕緣膜IL1。例如，使用CVD法等使氮化矽膜IL1a與氧化矽膜IL1b之積層膜沈積而作為層間絕緣膜IL1。 其次，使用光微影及蝕刻技術在層間絕緣膜IL1中形成接觸孔。例如，如圖32所示，在層間絕緣膜IL1上形成在源極電極連接區域及汲極電極連接區域分別具有開口部之光阻劑膜PR22。其次，藉由將該光阻劑膜PR22作為遮罩並蝕刻層間絕緣膜IL1，而形成接觸孔(圖33)。之後，去除光阻劑膜PR22。 其次，如圖34、及圖35所示，在接觸孔中及層間絕緣膜IL1上形成源極電極SE及汲極電極DE。例如，如圖34所示，在包含接觸孔內之層間絕緣膜IL1上形成導電性膜212。其次，實施熱處理。例如，進行500℃、30分鐘之熱處理。藉此，能夠獲得導電性膜(Al/Ti膜)212與其下層之層之間之歐姆接觸。 其次，如圖35所示，在源極電極連接區域及汲極電極連接區域形成光阻劑膜PR23，將該光阻劑膜PR23作為遮罩並蝕刻導電性膜(Al/Ti膜)，而形成源極電極SE、汲極電極DE(圖36)。其次，去除光阻劑膜PR23。 之後，可在包含源極電極SE、汲極電極DE上之層間絕緣膜IL1上形成絕緣膜，進而形成上層配線。又，可在最上層之配線上形成包含絕緣膜之保護膜。 利用以上之步驟能夠形成本實施形態之半導體裝置。此外上述步驟係一例，可利用上述步驟以外之步驟製造本實施形態之半導體裝置。 如此，根據本實施形態之半導體裝置能夠將第4氮化物半導體層S4露出之步驟設為最短。亦即，閘極絕緣膜GI之構成材料(209)之形成步驟以後無第4氮化物半導體層S4露出之情形。藉此，能夠抑制第4氮化物半導體層S4與閘極絕緣膜GI之界面之污染及結晶之紊亂，而能夠謀求半導體裝置之特性之穩定化。 又，在本實施形態中亦然，藉由將平台型第4氮化物半導體層(台面部)設為共摻層，而如實施形態1所說明般，能夠提高臨限值電位，而提高常關特性。又，藉由在第4氮化物半導體層S4上形成閘極絕緣膜之前預先將第4氮化物半導體層S4設為n型，且在形成閘極絕緣膜之後將第4氮化物半導體層S4設為中性或p型，能夠提高臨限值電位，從而提高常關特性。 (實施形態5) 在上述實施形態1～4中，可將平台型第4氮化物半導體層(台面部)S4之側面設為錐形形狀(正錐形形狀)。平台型第4氮化物半導體層(台面部)S4之側面之錐形角(傾斜角θ)係台面部之側面之內側之角度，且係第3氮化物半導體層S3之表面與第4氮化物半導體層S4之側面形成之角。台面部之側面之錐形角(θ)為例如45°以上且未達90°(圖37至圖40)。 (應用例1) 圖37係顯示本實施形態之應用例1之半導體裝置之構成之剖視圖。本應用例與將實施形態1之第4氮化物半導體層(台面部)S4設為錐形形狀之構成對應。 例如，在蝕刻第4氮化物半導體層S4後，藉由實施熱處理，而能夠將第4氮化物半導體層S4之側面設為錐形形狀。例如，作為熱處理係在氮氣體環境中進行600℃、10分鐘左右之熱處理。又，可藉由進行濕式蝕刻而將第4氮化物半導體層S4之側面設為錐形形狀。 (應用例2) 圖38係顯示本實施形態之應用例2之半導體裝置之構成之剖視圖。本應用例與將實施形態2之第4氮化物半導體層(台面部)S4設為錐形形狀之構成對應。在本應用例中亦然，與應用例1之情形相同地，藉由進行熱處理及濕式蝕刻而能夠將第4氮化物半導體層S4之側面設為錐形形狀。 (應用例3) 圖39係顯示本實施形態之應用例3之半導體裝置之構成之剖視圖。本應用例與將包含實施形態3之第5氮化物半導體層CAP與第4氮化物半導體層S4之積層體之台面部之側面設為錐形形狀之構成對應。 例如，在蝕刻第5氮化物半導體層CAP與第4氮化物半導體層S4之積層體後，藉由實施熱處理或進行濕式蝕刻，而能夠將積層體之側面設為錐形形狀。 (應用例4) 圖40係顯示本實施形態之應用例4之半導體裝置之構成之剖視圖。本應用例與將實施形態4之閘極電極GE、閘極絕緣膜GI及第4氮化物半導體層(台面部)S4之積層體之側面設為錐形形狀之構成對應。 例如，在蝕刻導電性膜(210)、絕緣膜(209)及第4氮化物半導體層S4後，藉由實施熱處理或進行濕式蝕刻，而能夠將積層體之側面設為錐形形狀。 (應用例5) 雖然在實施形態1等中藉由將形成於接觸孔內及層間絕緣膜IL1上之導電成膜圖案化，而形成源極電極SE及汲極電極DE，但可利用所謂之剝離法形成源極電極SE及汲極電極DE。 圖41係顯示本實施形態之應用例5之半導體裝置之構成之剖視圖。例如，如一面參照圖17一面進行說明般，於在平台型第4氮化物半導體層(台面部)S4上介隔著閘極絕緣膜GI形成閘極電極GE後，藉由蝕刻閘極電極GE之兩側之表面保護膜PR0，而去除源極電極連接區域及汲極電極連接區域之表面保護膜PR0。其次，形成覆蓋源極電極連接區域及汲極電極連接區域以外之區域之光阻劑膜(未圖示)，在源極電極連接區域及汲極電極連接區域及光阻劑膜(未圖示)上沈積導電性膜。其次，藉由與光阻劑膜一起去除源極電極連接區域及汲極電極連接區域以外之導電性膜，而形成源極電極SE及汲極電極DE(圖41)。 以上，基於實施形態具體地說明了本發明人所完成之發明，但應瞭解本發明並不限定於上述實施形態，在不脫離本發明之要旨之範圍內可進行各種變更。 例如，可如將實施形態2或3之第5氮化物半導體層CAP設置於實施形態4之第3氮化物半導體層S3上等般適宜地組合上述實施形態或各應用例之構成。
109‧‧‧氧化矽膜/SiO2膜
110‧‧‧TiN(氮化鈦)膜
112‧‧‧導電性膜
209‧‧‧氧化矽膜/SiO2膜/絕緣膜/構成材料
210‧‧‧TiN(氮化鈦)膜/TiN膜/蝕刻導電性膜
212‧‧‧導電性膜/Al/Ti膜
BUF‧‧‧高電阻緩衝層
CAP‧‧‧第5氮化物半導體層
CDp‧‧‧共摻層/p型半導體區域
CDn‧‧‧n型半導體區域
DE‧‧‧汲極電極
HM‧‧‧硬遮罩
IL1‧‧‧層間絕緣膜
IL1a‧‧‧窒化矽膜
IL1b‧‧‧氧化矽膜
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
NUC‧‧‧成核層
PR0‧‧‧表面保護膜/保護絕緣膜/絕緣膜
PR1‧‧‧光阻劑膜
PR2‧‧‧光阻劑膜
PR21‧‧‧光阻劑膜
PR22‧‧‧光阻劑膜
PR23‧‧‧光阻劑膜
S1‧‧‧第1氮化物半導體層/通道基底層
S2‧‧‧第2氮化物半導體層/通道層
S3‧‧‧第3氮化物半導體層/障壁層
S4‧‧‧第4氮化物半導體層/台面部/共摻層
SE‧‧‧源極電極
SUB‧‧‧基板
θ‧‧‧錐形角(傾斜角)
圖1係顯示實施形態1之半導體裝置之構成之剖視圖。 圖2係示意性地顯示第4氮化物半導體層(台面部)之構成之剖視圖。 圖3(a)至圖3(c)係示意性地顯示自平台型第4氮化物半導體層(台面部)之形成步驟至雜質之活化步驟之剖視圖。 圖4(a)及圖4(b)係平台型第4氮化物半導體層(台面部)及閘極絕緣膜之積層部之附近之能帶圖。 圖5係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖6係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖7係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖8係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖9係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖10係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖11係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖12係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖13係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖14係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖15係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖16係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖17係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖18係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖19係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖20係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖21係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖22係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖23係顯示實施形態1之半導體裝置之製造步驟之剖視圖。 圖24係顯示實施形態2之半導體裝置之構成之剖視圖。 圖25係顯示實施形態3之半導體裝置之構成之剖視圖。 圖26係顯示實施形態4之半導體裝置之構成之剖視圖。 圖27係顯示實施形態4之半導體裝置之製造步驟之剖視圖。 圖28係顯示實施形態4之半導體裝置之製造步驟之剖視圖。 圖29係顯示實施形態4之半導體裝置之製造步驟之剖視圖。 圖30係顯示實施形態4之半導體裝置之製造步驟之剖視圖。 圖31係顯示實施形態4之半導體裝置之製造步驟之剖視圖。 圖32係顯示實施形態4之半導體裝置之製造步驟之剖視圖。 圖33係顯示實施形態4之半導體裝置之製造步驟之剖視圖。 圖34係顯示實施形態4之半導體裝置之製造步驟之剖視圖。 圖35係顯示實施形態4之半導體裝置之製造步驟之剖視圖。 圖36係顯示實施形態4之半導體裝置之製造步驟之剖視圖。 圖37係顯示實施形態5之應用例1之半導體裝置之構成的剖視圖。 圖38係顯示實施形態5之應用例2之半導體裝置之構成的剖視圖。 圖39係顯示實施形態5之應用例3之半導體裝置之構成的剖視圖。 圖40係顯示實施形態5之應用例4之半導體裝置之構成的剖視圖。 圖41係顯示實施形態5之應用例5之半導體裝置之構成的剖視圖。

Claims (20)

  1. 一種半導體裝置，其具有： 第1氮化物半導體層； 第2氮化物半導體層，其形成於前述第1氮化物半導體層上； 第3氮化物半導體層，其形成於前述第2氮化物半導體層上； 平台型第4氮化物半導體層，其形成於前述第3氮化物半導體層上； 源極電極，其形成於前述第3氮化物半導體層上且前述第4氮化物半導體層之一側； 汲極電極，其形成於前述第3氮化物半導體層上且前述第4氮化物半導體層之另一側； 閘極絕緣膜，其覆蓋前述第4氮化物半導體層；及 閘極電極，其形成於前述閘極絕緣膜上；且 前述第2氮化物半導體層之電子親和力大於前述第1氮化物半導體層之電子親和力，且大於前述第3氮化物半導體層之電子親和力； 前述第4氮化物半導體層之電子親和力為前述第1氮化物半導體層之電子親和力以上； 前述第4氮化物半導體層具有n型雜質及p型雜質，且前述p型雜質之濃度大於前述n型雜質之濃度。
  2. 如請求項1之半導體裝置，其中前述第4氮化物半導體層中之前述p型雜質之濃度為前述n型雜質之濃度之5倍以上。
  3. 如請求項1之半導體裝置，其中前述第4氮化物半導體層中之前述p型雜質之濃度為前述n型雜質之濃度之10倍以上。
  4. 如請求項1之半導體裝置，其中前述第4氮化物半導體層中之前述p型雜質之濃度與前述第4氮化物半導體層之膜厚之積為1×1012 cm-2 以上。
  5. 如請求項1之半導體裝置，其中前述第4氮化物半導體層含有氫，且 前述p型雜質之濃度大於前述n型雜質之濃度與前述氫之濃度之和。
  6. 如請求項1之半導體裝置，其中具有形成於前述第3氮化物半導體層上之第5氮化物半導體層，且 前述第4氮化物半導體層形成於前述第5氮化物半導體層上。
  7. 如請求項6之半導體裝置，其中前述第5氮化物半導體層係平台型； 在前述第3氮化物半導體層上形成有前述第5氮化物半導體層與前述第4氮化物半導體層之積層體。
  8. 如請求項1之半導體裝置，其中前述第4氮化物半導體層、前述閘極絕緣膜、及前述閘極電極之平面形狀大致相同。
  9. 如請求項1之半導體裝置，其中前述平台型第4氮化物半導體層側面係錐形形狀。
  10. 一種半導體裝置之製造方法，其包含以下步驟： (a)在第1氮化物半導體層上形成第2氮化物半導體層； (b)在前述第2氮化物半導體層上形成第3氮化物半導體層； (c)在前述第3氮化物半導體層上形成具有p型雜質及n型雜質之第4氮化物半導體層； (d)將前述第4氮化物半導體層加工為平台型； (e)在前述平台型之前述第4氮化物半導體層上形成閘極絕緣膜；及 (f)在前述閘極絕緣膜上形成閘極電極；且 在較前述(e)步驟之後，具有(g)將前述第4氮化物半導體層之p型雜質活化之步驟。
  11. 如請求項10之半導體裝置之製造方法，其中前述第4氮化物半導體層中之前述p型雜質之濃度大於前述n型雜質之濃度。
  12. 如請求項11之半導體裝置之製造方法，其中在前述(g)步驟之前，前述第4氮化物半導體層係n型； 在前述(g)步驟之後，前述第4氮化物半導體層為中性或p型。
  13. 如請求項11之半導體裝置之製造方法，其中前述第1氮化物半導體層中之前述p型雜質之濃度為前述n型雜質之濃度之10倍以上。
  14. 如請求項11之半導體裝置之製造方法，其中前述第2氮化物半導體層之電子親和力大於前述第1氮化物半導體層之電子親和力，且大於前述第3氮化物半導體層之電子親和力； 前述第4氮化物半導體層之電子親和力為前述第1氮化物半導體層之電子親和力以上。
  15. 如請求項12之半導體裝置之製造方法，其中在前述(g)步驟之後，前述第4氮化物半導體層中之前述p型雜質之濃度與前述第4氮化物半導體層之膜厚之積為1×1012 cm-2 以上。
  16. 如請求項11之半導體裝置之製造方法，其中前述第4氮化物半導體層含有氫；且 前述p型雜質之濃度大於前述n型雜質之濃度與前述氫之濃度之和。
  17. 如請求項11之半導體裝置之製造方法，其中在前述(b)步驟之後，具有(h)在前述第3氮化物半導體層上形成第5氮化物半導體層之步驟；且 前述(c)步驟係在前述第5氮化物半導體層上形成前述第4氮化物半導體層之步驟。
  18. 如請求項17之半導體裝置之製造方法，其中前述(d)步驟係將前述第5氮化物半導體層與前述第4氮化物半導體層加工為平台型之步驟。
  19. 一種半導體裝置之製造方法，其包含以下步驟： (a)在第1氮化物半導體層上形成第2氮化物半導體層； (b)在前述第2氮化物半導體層上形成第3氮化物半導體層； (c)在前述第3氮化物半導體層上形成具有p型雜質及n型雜質之第4氮化物半導體層； (d)在前述第4氮化物半導體層上形成絕緣膜； (e)在前述絕緣膜上形成導電性膜；及 (f)藉由加工前述第4氮化物半導體層、絕緣膜及導電性膜，而形成平台型之前述第4氮化物半導體層、閘極絕緣膜、及閘極電極之積層體；且 在較前述(d)步驟之後，具有(g)將前述第4氮化物半導體層之p型雜質活化之步驟。
  20. 如請求項19之半導體裝置之製造方法，其中前述第4氮化物半導體層中之前述p型雜質之濃度大於前述n型雜質之濃度。
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