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CN108400170A - 半导体器件和半导体器件的制造方法 - Google Patents

半导体器件和半导体器件的制造方法 Download PDF

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CN108400170A
CN108400170A CN201810072449.7A CN201810072449A CN108400170A CN 108400170 A CN108400170 A CN 108400170A CN 201810072449 A CN201810072449 A CN 201810072449A CN 108400170 A CN108400170 A CN 108400170A
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CN
China
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nitride semiconductor
semiconductor layer
layer
type
film
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CN201810072449.7A
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中山达峰
宫本广信
冈本康宏
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Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Publication date
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Abstract

本发明涉及半导体器件和半导体器件的制造方法。半导体器件的台面部作为共掺杂层使用，所述半导体器件包含由第一氮化物半导体层形成的沟道基底层、由第二氮化物半导体层形成的沟道层、由第三氮化物半导体层形成的势垒层、台面型第四氮化物半导体层、覆盖所述台面部的栅极绝缘膜以及在所述栅极绝缘膜上形成的栅电极。所述台面部作为所述共掺杂层使用，从而在所述栅极绝缘膜和所述台面部之间的界面处产生的界面电荷可以被所述共掺杂层中的p型杂质或n型杂质抵消，并且可以提高阈值电位。另外，直到形成所述栅极绝缘膜为止，所述第四氮化物半导体层都是n型的，并且在形成所述栅极绝缘膜之后，使所述第四氮化物半导体层成为中性或p型的。

Description

半导体器件和半导体器件的制造方法
相关申请的交叉引用
2017年1月27日提交的日本专利申请号2017-012688的包含说明书、附图和摘要的公开内容通过引用整体并入本文。
技术领域
本发明涉及半导体器件及半导体器件的制造方法，且特别地讲，本发明可优选用于使用氮化物半导体的半导体器件及该半导体器件的制造方法。
背景技术
与Si和GaAs相比，GaN类氮化物半导体具有宽带隙和高电子迁移率。因此，期待将GaN类氮化物半导体应用于用于高击穿电压应用、高输出应用和高频应用的晶体管。因此，近年来已经积极开发了GaN类氮化物半导体。在这样的晶体管之中，具有常关特性的晶体管是有用的，因此正在研究具有常关特性的结构。
例如，日本专利号5684574公开了一种半导体器件，其包含基底层、电子供给层、二维电子气体消除层、栅极绝缘膜和栅电极。基底层、电子供给层和二维电子气体消除层都是纤维锌矿型III族氮化物半导体层，其主表面从(0001)面沿任意方向倾斜10°以内。
发明内容
本发明人着眼于研究并开发使用氮化物半导体的半导体器件，认真研究半导体器件的特性的改善，且特别是讨论具有常关特性的晶体管的结构(台面型(mesa-type)MOS结构)。在研究的过程中，本发明人已经发现在台面型层(上述二维电子气体消除层)和栅极绝缘膜之间的界面处诱导不期望的正电荷并且无法获得期望的阈值电位的问题。
如上所述，在使用氮化物半导体的半导体器件的改善方面还有余地，并且期望研究用于改善其特性的半导体器件的构造和该半导体器件的制造方法。
其他目的和新颖特征将从本说明书和附图的描述中显而易见。
以下简要说明本申请所公开的实施方式之中的典型实施方式的概要。
在本申请所公开的一个实施方式中示出的半导体器件中，顺序地层压由第一氮化物半导体层形成的沟道基底层、由第二氮化物半导体层形成的沟道层和由第三氮化物半导体层形成的势垒层(barrier layer)。在层压体上，半导体器件具有由台面型第四氮化物半导体层形成的台面部。第四氮化物半导体层具有n型杂质和p型杂质，并且p型杂质的浓度高于n型杂质的浓度。
在本申请所公开的一个实施方式中示出的半导体器件的制造方法包括将含有p型杂质和n型杂质的第四氮化物半导体层加工成台面型的步骤，和在所述台面型第四氮化物半导体层上形成栅极绝缘膜的步骤。该制造方法还包括在形成栅极绝缘膜的步骤之后激活在第四氮化物半导体层中的p型杂质的步骤。
在本申请所公开的一个实施方式中示出的半导体器件的制造方法包括在含有p型杂质和n型杂质的第四氮化物半导体层上形成绝缘膜的步骤，和在绝缘膜上形成导电膜的步骤。该制造方法还包括通过加工第四氮化物半导体层、绝缘膜和导电膜形成第四氮化物半导体层、栅极绝缘膜和栅电极的层压体的步骤。该制造方法还包括在形成绝缘膜的步骤之后激活在第四氮化物半导体层中的p型杂质的步骤。
根据在本申请中公开的下文描述的典型实施方式中示出的半导体器件，可以改善半导体器件的特性。
根据在本申请中公开的下文描述的典型实施方式中示出的半导体器件的制造方法，可以制造具有优异特性的半导体器件。
附图说明
图1为示出第一实施方式的半导体器件的构造的截面图(cross-sectionalview)；
图2为示意性示出第四氮化物半导体层(台面部)的构造的截面图；
图3A、3B和3C为示意性示出从台面型第四氮化物半导体层(台面部)形成步骤到杂质激活步骤的步骤的截面图；
图4A和4B为在台面型第四氮化物半导体层(台面部)和栅极绝缘膜层压部的层压部附近的能带图(band diagram)；
图5为示出第一实施方式的半导体器件的制造步骤的截面图；
图6为示出第一实施方式的半导体器件的制造步骤的截面图；
图7为示出第一实施方式的半导体器件的制造步骤的截面图；
图8为示出第一实施方式的半导体器件的制造步骤的截面图；
图9为示出第一实施方式的半导体器件的制造步骤的截面图；
图10为示出第一实施方式的半导体器件的制造步骤的截面图；
图11为示出第一实施方式的半导体器件的制造步骤的截面图；
图12为示出第一实施方式的半导体器件的制造步骤的截面图；
图13为示出第一实施方式的半导体器件的制造步骤的截面图；
图14为示出第一实施方式的半导体器件的制造步骤的截面图；
图15为示出第一实施方式的半导体器件的制造步骤的截面图；
图16为示出第一实施方式的半导体器件的制造步骤的截面图；
图17为示出第一实施方式的半导体器件的制造步骤的截面图；
图18为示出第一实施方式的半导体器件的制造步骤的截面图；
图19为示出第一实施方式的半导体器件的制造步骤的截面图；
图20为示出第一实施方式的半导体器件的制造步骤的截面图；
图21为示出第一实施方式的半导体器件的制造步骤的截面图；
图22为示出第一实施方式的半导体器件的制造步骤的截面图；
图23为示出第一实施方式的半导体器件的制造步骤的截面图；
图24为示出第二实施方式的半导体器件的构造的截面图；
图25为示出第三实施方式的半导体器件的构造的截面图；
图26为示出第四实施方式的半导体器件的构造的截面图；
图27为示出第四实施方式的半导体器件的制造步骤的截面图；
图28为示出第四实施方式的半导体器件的制造步骤的截面图；
图29为示出第四实施方式的半导体器件的制造步骤的截面图；
图30为示出第四实施方式的半导体器件的制造步骤的截面图；
图31为示出第四实施方式的半导体器件的制造步骤的截面图；
图32为示出第四实施方式的半导体器件的制造步骤的截面图；
图33为示出第四实施方式的半导体器件的制造步骤的截面图；
图34为示出第四实施方式的半导体器件的制造步骤的截面图；
图35为示出第四实施方式的半导体器件的制造步骤的截面图；
图36为示出第四实施方式的半导体器件的制造步骤的截面图；
图37为示出第五实施方式的第一应用例的半导体器件的构造的截面图；
图38为示出第五实施方式的第二应用例的半导体器件的构造的截面图；
图39为示出第五实施方式的第三应用例的半导体器件的构造的截面图；
图40为示出第五实施方式的第四应用例的半导体器件的构造的截面图；
图41为示出第五实施方式的第五应用例的半导体器件的构造的截面图；
具体实施方式
在下面描述的实施方式中，为了方便起见，在需要时，将在多个部分或实施方式中描述本发明。然而，除非另外陈述，否则这些部分或实施方式彼此不是无关的，并且一个部分或实施方式作为其他部分或实施方式的整体或一部分的修改例、应用例、详细说明或补充说明而与之相关。在以下实施方式中，当提到要素的数量等(包括数量、数值、量、范围等)时，它们可以不限于该具体数量，而可以大于或小于该具体数量，除了特别地明确规定的情况以及在理论上明确限于具体数量的情况之外。
此外，在以下实施方式中，除了特别地明确规定的情况以及从理论的观点来看认为明显不可或缺的情况等之外，要素(包括要素步骤等)不一定是不可或缺的。类似地，在以下实施方式中，当提到要素等的形状、位置关系等时，除了特别地明确规定的情况以及从理论的观点来看认为明显不正确的情况之外，将包括与该形状等基本上相似或类似的那些。本声明也适用于上述要素等的数量(包括数量、数值、量、范围等)。
在下文中，将参考附图描述实施方式。在用于说明实施方式的所有附图中，对具有相同功能的构件赋予相同或相关的符号，并省略其重复说明。当存在多个类似的构件(区域)时，可以通过向通用符号添加标志来表示单个或具体的区域。在下文描述的实施方式中，原则上，除非另有要求，否则不重复描述相同或类似的部件。
在实施方式中使用的附图中，即使附图是截面图，也可以省略阴影以使绘图易见。
另外，在截面图中，每个区域的大小不对应于真实器件的大小，并且具体区域的大小可能显示得比实际大小相对更大，这使得绘图易于理解。
(第一实施方式)
在下文中，将参考附图详细描述本实施方式的半导体器件。
[结构的描述]
图1为示出本实施方式的半导体器件的构造的截面图。图1中示出的半导体器件是使用氮化物半导体的场效应晶体管(FET)。该半导体器件也被称为高电子迁移率晶体管(HEMT)。
在本实施方式的半导体器件中，成核层NUC和高阻缓冲层BUF提供在衬底SUB上。
作为衬底SUB，例如可以使用由(111)表面露出的硅(Si)形成的半导体衬底。作为衬底SUB，除硅之外还可以使用由SiC、蓝宝石等形成的衬底。另外，可以使用由GaN形成的衬底，并且在这种情况下，可以省略成核层。
成核层NUC由氮化物半导体层形成。作为成核层NUC，例如可以使用氮化铝(AlN)层。高阻缓冲层BUF由氮化物半导体层的一层或多层形成，其中将形成深能级的杂质添加到氮化物半导体。作为高阻缓冲层BUF，例如可以使用超晶格结构，其中氮化镓(GaN)层和氮化铝(AlN)层的层压膜(AlN/GaN膜)重复层压成由多个氮化物半导体层形成的超晶格结构(也称为超晶格层)。
通常，衬底SUB上的所有氮化物半导体层(III～V族化合物半导体层)通过III族元素表面生长形成。
第一氮化物半导体层S1、第二氮化物半导体层S2和第三氮化物半导体层S3在高阻缓冲层BUF上依次形成。第四氮化物半导体层S4在第三氮化物半导体层S3的中心部上形成。
第二氮化物半导体层S2的电子亲和力大于第一氮化物半导体层S1的电子亲和力且大于第三氮化物半导体层S3的电子亲和力(S2>S1且S2>S3)。
第四氮化物半导体层S4是台面型(台面形、突出形或线形)的。第四氮化物半导体层S4的电子亲和力与第一氮化物半导体层S1的电子亲和力相同或者大于第一氮化物半导体层S1的电子亲和力(S4≥S1)。
第一氮化物半导体层S1也被称为沟道基底层，并且由例如AlGaN形成。第二氮化物半导体层S2也被称为沟道层，并且由例如GaN形成。第三氮化物半导体层S3也被称为势垒层(电子供给层)，并且由例如AlGaN形成。然而，第三氮化物半导体层S3的Al组成大于第一氮化物半导体层S1的Al组成。台面型第四氮化物半导体层S4也被称为台面部，并且由例如GaN形成。
栅极绝缘膜GI在台面型第四氮化物半导体层(台面部)S4上形成。形成栅极绝缘膜GI以覆盖台面型第四氮化物半导体层(台面部)S4。换句话说，栅极绝缘膜GI的宽度(沿栅极长度的长度)大于台面型第四氮化物半导体层(台面部)S4的宽度。因此，台面型第四氮化物半导体层(台面部)S4和栅电极GE通过栅极绝缘膜GI彼此隔开。栅极绝缘膜GI在台面型第四氮化物半导体层(台面部)S4的两个侧表面和上表面上形成。在栅极绝缘膜GI的表面上产生与台面型第四氮化物半导体层(台面部)S4的形状相对应的凹凸。栅电极GE在栅极绝缘膜GI上形成。
表面保护膜(保护绝缘膜或绝缘膜)PRO在第三氮化物半导体层(势垒层)S3上以及在台面型第四氮化物半导体层(台面部)S4的两侧上形成。栅极绝缘膜GI和栅电极GE的层压体形成为覆盖台面型第四氮化物半导体层(台面部)S4，并且进一步形成为与表面保护膜PRO重叠。
中间层绝缘膜IL1在栅电极GE和表面保护膜PRO上形成。
源电极SE和漏电极DE在第三氮化物半导体层(势垒层)S3上以及在台面型第四氮化物半导体层(台面部)S4的两侧上形成。例如，在表面保护膜PRO和中间层绝缘膜IL1的层压膜中形成接触孔，并且源电极SE和漏电极DE布置在接触孔中和在接触孔上。
在此，在本实施方式中，台面型第四氮化物半导体层(台面部)S4是共掺杂层。所述共掺杂层由在氮化物半导体中含有p型杂质和n型杂质的氮化物半导体层形成。所述共掺杂层例如是含有作为p型杂质的Mg和作为n型杂质的Si的GaN层。图2为示意性示出图1中的台面型第四氮化物半导体层(台面部)S4的构造的截面图。图3A、3B和3C为示意性示出从台面型第四氮化物半导体层(台面部)S4形成步骤到杂质激活步骤的步骤的截面图。
如图2中所示，作为台面型第四氮化物半导体层(台面部)S4的共掺杂层CDp含有比作为n型杂质的Si多的作为p型杂质的Mg。换句话说，共掺杂层CDp中的p型杂质(在此为Mg)的浓度高于(大于)n型杂质(在此为Si)的浓度。再换句话说，共掺杂层CDp中的p型杂质(在此为Mg)的含量(添加量)大于n型杂质(在此为Si)的含量(富Mg)。杂质的浓度和含量可以由例如每单位体积中杂质元素的数量表示。
在作为台面型第四氮化物半导体层(台面部)S4的共掺杂层CDp中，n型杂质(在此为Si)和p型杂质(在此为Mg)都被激活。因此，由共掺杂层CD中的n型杂质产生的载流子(电子)被由p型杂质产生的载流子(空穴)补偿，并且共掺杂层是p型半导体区域(CDp)。
然而，在作为第四氮化物半导体层(台面部)S4的共掺杂层最初形成时，p型杂质(在此为Mg)未被激活，并且共掺杂层是n型半导体区域(CDn)。换句话说，从最初形成起，n型杂质(在此为Si)以激活态存在于共掺杂层中。另一方面，在最初形成时，p型杂质(在此为Mg)以未激活态存在于共掺杂层中。因此，在作为第四氮化物半导体层(台面部)S4的共掺杂层最初形成时，共掺杂层是n型半导体区域(CDn)。
以此方式，共掺杂层CDp中的p型杂质(在此为Mg)和n型杂质(在此为Si)的浓度在激活前后没有变化，而p型杂质(在此为Mg)的激活率发生变化。在图2和3中，激活的杂质(Mg和Si)被实线圆圈包围，且失活态的杂质(Mg)被虚线圆圈包围。
接着，将参考图3A、3B和3C描述共掺杂层的形成方法。例如，如图3A中所示，形成台面型第四氮化物半导体层(台面部)S4。首先，在第三氮化物半导体层上形成包含p型杂质(在此为Mg)和n型杂质(在此为Si)的第四氮化物半导体层S4。第四氮化物半导体层S4含有比作为n型杂质的Si多的作为p型杂质的Mg。尽管从最初成膜起n型杂质(在此为Si)处于激活态，但是p型杂质(在此为Mg)未被激活，并且共掺杂层是n型半导体区域(CDn)。接着，将第四氮化物半导体层S4加工成台面型。
接着，如图3B中所示，在台面型第四氮化物半导体层S4上形成栅极绝缘膜GI。在这种情况下，在n型第四氮化物半导体层S4上形成栅极绝缘膜GI。
接着，如图3C中所示，激活第四氮化物半导体层S4中的p型杂质(在此为Mg)。例如，通过施加热处理(退火)来激活p型杂质(在此为Mg)。通过这样的热处理，除去第四氮化物半导体层S4中的氢(H)，并激活p型杂质(在此为Mg)。在此，作为台面型第四氮化物半导体层(台面部)S4的共掺杂层包含比作为n型杂质的Si多的作为p型杂质的Mg，使得共掺杂层是p型半导体区域(CDp)。
图4A和4B为在台面型第四氮化物半导体层(台面部)和栅极绝缘膜层压部的层压部附近的能带图。
图4A为在TiN/Al2O3/GaN/AlGaN/GaN/和AlGaN层压为栅电极/栅极绝缘膜/台面部/势垒层/沟道层/和沟道基底层的情况下的能带图。GaN是未掺杂的。在这种情况下，在栅极绝缘膜(Al2O3)和台面部(GaN)之间诱导约1E12至1E13cm-2的正电荷。因此，发现在这样的层压结构中，阈值电位低于设计值。
另一方面，如图4B中所示，在TiN/Al2O3/和n-GaN的层压体中，并未诱导正电荷，并且发现诱导了约9E10cm-2的负电荷。
认为阈值电位的降低是由在形成栅极绝缘膜时产生的界面电荷引起的。因此，在本实施方式中，第四氮化物半导体层S4是共掺杂层，使得在栅极绝缘膜和台面部之间的界面处产生的界面电荷可以被共掺杂层中的p型杂质(在此为Mg)或n型杂质(在此为Si)抵消。由此，可以提高阈值电位。换句话说，可以改善常关特性。
此外，如参考图3A、3B和3C所述，直到栅极绝缘膜的形成步骤为止，第四氮化物半导体层S4是n型的，从而获得与图4B相同的状态，并且可以抑制可在栅极绝缘膜和台面部之间的界面处产生的正电荷的诱导。尽管在栅极绝缘膜和台面部之间的界面处的正电荷降低了阈值电位，但是在栅极绝缘膜和台面部之间的界面处的负电荷提高了阈值电位。此外，在栅极绝缘膜的形成步骤之后，第四氮化物半导体层S4成为p型的，从而可以进一步提高阈值电位。在栅极绝缘膜的形成步骤之后的第四氮化物半导体层S4可以是中性的(既不是n型也不是p型的状态)。
以此方式，在本实施方式中，台面型第四氮化物半导体层(台面部)是共掺杂层，从而可以提高阈值电位并改善常关特性。另外，直到在第四氮化物半导体层S4上形成栅极绝缘膜为止，第四氮化物半导体层S4都是n型的，并且在形成栅极绝缘膜之后，第四氮化物半导体层S4成为中性或p型的。由此，可以提高阈值电位并改善常关特性。
半导体区域的极性(p型或n型)可以通过例如扫描电容显微镜(SCM)来确定。高电子浓度的共掺杂层对应于n型半导体区域CDn，且高空穴浓度的共掺杂层对应于p型半导体区域CDp。载流子浓度(电子浓度或空穴浓度)可以通过例如扫描型微波显微镜(SMM)来确定。
(关于P型杂质的浓度)
如上所述，在作为台面型第四氮化物半导体层(台面部)S4的共掺杂层中的p型杂质的浓度需要高于n型杂质的浓度(n型杂质的浓度<p型杂质的浓度)。考虑到p型杂质(在此为Mg)和n型杂质(在此为Si)的激活率，优选调节引入共掺杂层CD中的p型杂质(在此为Mg)和n型杂质(在此为Si)的量。例如，通过考虑激活率，将要引入共掺杂层CD中的p型杂质(在此为Mg)的浓度优选是n型杂质(在此为Si)浓度的五倍以上，且更优选是n型杂质(在此为Si)浓度的10倍以上。
如上所述，在栅极绝缘膜和未掺杂的氮化物半导体层(Al2O3/GaN)之间的界面处诱导的正电荷大于或等于1E12cm-2，从而优选的是，在台面型第四氮化物半导体层(台面部)S4中的p型杂质(在此为Mg)的浓度和台面型第四氮化物半导体层(台面部)S4的膜厚度的乘积大于或等于1E12cm-2。
另一方面，p型杂质(在此为Mg)的浓度的上限优选低于或等于其中在价带中形成中性区域的浓度，因为当在价带中形成中性区域时，通过栅极进行调制变得困难。虽然其中在价带中形成中性区域的浓度根据台面型第四氮化物半导体层(台面部)S4的膜类型和膜厚度而变化，但是，例如，当使用20nm的GaN层时，对于p型杂质(在此为Mg)，其中在价带中形成中性区域的浓度为约1E19cm-2。因此，在这种情况下，优选p型杂质(在此为Mg)低于1E19cm-2。
p型杂质(在此为Mg)由于氢(氢原子)的效应而失活。因此，优选台面型第四氮化物半导体层(台面部)S4中的p型杂质(在此为Mg)的浓度大于n型杂质(在此为Si)的浓度和氢原子的浓度之和。
从杂质浓度的稳定性的观点出发，优选p型杂质(在此为Mg)的浓度在5×1017cm-3至2×1019cm-3的范围内。另一方面，优选n型杂质(在此为Si)的浓度在5×1016cm-3至2×1018cm-3的范围内。当浓度在这样的范围内时，在将p型杂质(在此为Mg)和n型杂质(在此为Si)引入共掺杂层CD中的同时，可以准确地外延生长氮化物半导体层(例如，GaN层)。
[制造方法的描述]
接着，将描述本实施方式的半导体器件的制造方法，并且参考图5至23将更加清楚半导体器件的构造。图5至23为示出本实施方式的半导体器件的制造步骤的截面图。
如图5中所示，在衬底SUB上形成成核层NUC，且此后在成核层NUC上形成高阻缓冲层BUF。作为衬底SUB，例如，使用由(111)表面露出的硅(Si)形成的半导体衬底。在衬底SUB上，例如通过使用金属有机化学气相沉积(MOCVD)法等使氮化铝(AlN)层外延生长约200nm作为成核层NUC。
作为衬底SUB，除硅之外还可以使用由SiC、蓝宝石等形成的衬底。另外，可以使用由GaN形成的衬底，并且在这种情况下，可以省略成核层。通常，成核层和在成核层上的所有氮化物半导体层(III～V族化合物半导体层)通过III族元素表面生长(即，在这种情况下，镓表面生长或铝表面生长)形成。
接着，在成核层NUC上，作为高阻缓冲层BUF，形成超晶格结构，其中重复层压氮化镓(GaN)层和氮化铝(AlN)层的层压膜(AlN/GaN膜)。例如，通过使用金属有机化学气相沉积法等，交替地外延生长具有约20nm的膜厚度的氮化镓(GaN)层和具有约5nm的膜厚度的氮化铝(AlN)层。例如，形成40层上述层压膜。在超晶格结构上，作为高阻缓冲层BUF的一部分，例如，通过使用金属有机化学气相沉积法等使AlGaN层外延生长。AlGaN层的膜厚度例如为约1μm。
可以适当地调节高阻缓冲层BUF的构成材料和膜厚度。例如，可以使用不包含超晶格结构的单层膜。
作为高阻缓冲层BUF的构成材料，可以使用GaN、AlN和InN以及这些的混合晶体。例如，除了上述层压膜(AlN/GaN膜)之外，还可以使用其中重复层压AlGaN/GaN膜而得的超晶格结构以及其中将超晶格结构与AlGaN层和InAlN层相组合的组合。可以适当地将杂质添加到高阻缓冲层BUF的膜中。作为杂质，可以使用过渡金属如Fe，且可以使用C、Mg、Be等。
接着，在高阻缓冲层BUF上，通过使用金属有机化学气相沉积法等使AlGaN层外延生长约1000nm作为第一氮化物半导体层(沟道基底层)S1。Al的组成为约5％。没有杂质被有意地掺杂到第一氮化物半导体层(沟道基底层)S1中。
可以适当地调节第一氮化物半导体层(沟道基底层)S1的构成材料和膜厚度。作为构成材料，除AlGaN之外，还可以使用GaN、AlN、InN等等。另外，也可以使用这些构成材料的混合晶体(InGaN层、AlGaN层、InAlN层等等)。但是，为了增强第二氮化物半导体层(沟道层)S2中的电子限制效应，优选使用电子亲和力比第二氮化物半导体层(沟道层)S2小的材料。在本实施方式中，第一氮化物半导体层(沟道基底层)S1是未掺杂的。然而，可以根据使用适当地添加杂质。作为杂质，可以添加n型杂质和p型杂质。n型杂质的实例包括Si、O、S、Se等等，并且p型杂质的实例包括Be、C、Mg、Zn等等。
接着，在第一氮化物半导体层S1上，通过使用金属有机化学气相沉积法等使GaN层外延生长约50nm作为第二氮化物半导体层(沟道层)S2。没有杂质被有意地掺杂到第二氮化物半导体层(沟道层)S2中。可以适当地调节第二氮化物半导体层(沟道层)S2的构成材料和膜厚度。作为构成材料，除GaN之外，还可以使用AlN、InN等等。另外，也可以使用这些构成材料的混合晶体(InGaN层、AlGaN层、InAlN层等等)。在本实施方式中，第二氮化物半导体层(沟道层)S2是未掺杂的。然而，可以根据使用适当地添加杂质。作为杂质，可以添加n型杂质和p型杂质。n型杂质的实例包括Si、O、S、Se等等，并且p型杂质的实例包括Be、C、Mg、Zn等等。
然而，第二氮化物半导体层(沟道层)S2是电子行进的层，因此如果杂质掺杂量太大，则存在因库仑散射而降低电子迁移率的风险。因此，第二氮化物半导体层(沟道层)S2的杂质掺杂量优选小于或等于1×1017(1E17)cm-3。
对于第二氮化物半导体层(沟道层)S2，使用如下氮化物半导体，其电子亲和力大于第一氮化物半导体层(沟道基底层)S1和第三氮化物半导体层(势垒层)S3的电子亲和力。
接着，在第二氮化物半导体层S2上，通过使用金属有机化学气相沉积法等使AlGaN层外延生长约20nm作为第三氮化物半导体层(势垒层)S3。Al的组成为约20％。没有杂质被有意地掺杂到第三氮化物半导体层(势垒层)S3中。可以适当地调节第三氮化物半导体层(势垒层)S3的构成材料和膜厚度。作为构成材料，除AlGaN层之外，还可以使用GaN、AlN、InN等等。另外，也可以使用这些构成材料的混合晶体(InGaN层、AlGaN层、InAlN层等等)。然而，为了产生二维电子气体(2DEG)，优选使用电子亲和力小于(带隙大于)第二氮化物半导体层(沟道层)S2的材料。在本实施方式中，第三氮化物半导体层(势垒层)S3是未掺杂的。然而，可以根据使用适当地添加杂质。作为杂质，可以添加n型杂质和p型杂质。n型杂质的实例包括Si、O、S、Se等等，并且p型杂质的实例包括Be、C、Mg、Zn等等。
接着，在第三氮化物半导体层S3上，通过使用金属有机化学气相沉积法等使包含p型杂质(在此为Mg)和n型杂质(在此为Si)的GaN层外延生长约20nm作为第四氮化物半导体层(共掺杂层)S4。第四氮化物半导体层S4含有比作为n型杂质的Si多的作为p型杂质的Mg。尽管从最初成膜起n型杂质(在此为Si)处于激活态，但是p型杂质(Mg)未被激活，并且第四氮化物半导体层(共掺杂层)S4是n型的。
例如，在将载气和原料气体引入器件中的同时使共掺杂层生长。作为原料气体，使用含有氮化物半导体层(在此为GaN层)的构成元素的气体。例如，当形成GaN层时，分别使用三甲基镓(TMG)和氨作为Ga和N的原料气体，使用双(环戊二烯基)镁((C5H5)2Mg)作为p型杂质Mg的原料气体，并且使用硅烷作为n型杂质Si的原料气体。以此方式，根据外延生长方法，通过调节原料气体的流速，可以容易且准确地调节p型杂质和n型杂质的掺杂量(引入量)。另外，根据外延生长方法，与离子注入法相比，几乎不发生由于原子的注入而引起的晶格缺陷，从而可以形成具有有利特性的氮化物半导体层(在此为GaN层)。
例如，生长膜厚度为约20nm的GaN层，其中Mg的浓度(掺杂量)为1×1018cm-3，且Si的浓度(掺杂量)为2×1017cm-3。可以适当地调节第四氮化物半导体层(共掺杂层)S4中杂质的类型和浓度。另外，可以适当地调节第四氮化物半导体层(共掺杂层)S4的构成材料和膜厚度。
作为构成材料，可以使用GaN、AlN和InN。也可以使用这些的混合晶体(例如，AlGaN)。关于将掺杂的杂质，作为n型杂质，除Si之外，例如还可以使用O、S、Se等，且作为p型杂质，除Mg之外，例如还可以使用Zn、Be、C等。其中，优选使用Si和Mg。
关于第四氮化物半导体层(共掺杂层)S4中的杂质，要求p型杂质的浓度高于n型杂质的浓度。特别地讲，考虑到p型杂质(在此为Mg)的激活率，优选调节n型杂质(在此为Si)和p型杂质(在此为Mg)的浓度，从而激活之后的第四氮化物半导体层(共掺杂层)S4不变成n型的。例如，通过考虑激活率，将要引入第四氮化物半导体层(共掺杂层)S4中的p型杂质(在此为Mg)的浓度优选是n型杂质(在此为Si)浓度的五倍以上，且更优选是n型杂质(在此为Si)浓度的10倍以上。
如上所述，在未掺杂的氮化物半导体层和栅极绝缘膜GI之间的界面处诱导的正电荷大于或等于1E12cm-2，因此优选的是，在台面型第四氮化物半导体层(台面部)S4中的p型杂质(在此为Mg)的浓度和台面型第四氮化物半导体层(台面部)S4的膜厚度的乘积大于或等于1E12cm-2。
另一方面，p型杂质(在此为Mg)的浓度的上限优选低于或等于其中在价带中形成中性区域的浓度，因为当在价带中形成中性区域时，通过栅极进行调制变得困难。
优选p型杂质(在此为Mg)的浓度在5×1017cm-3至2×1019cm-3的范围内。另一方面，优选n型杂质(在此为Si)的浓度在5×1016cm-3至2×1018cm-3的范围内。当浓度在这样的范围内时，在将p型杂质(在此为Mg)和n型杂质(在此为Si)引入共掺杂层CD中的同时，可以准确地外延生长氮化物半导体层(例如，GaN层)。
对于第一至第三氮化物半导体层S1至S3，在将载气和原料气体引入生长室中的同时，生长氮化物半导体层。作为原料气体，使用含有氮化物半导体层(在此为AlGaN层或GaN层)的构成元素的气体。例如，当形成AlGaN层时，分别使用三甲基铝(TMAl)、三甲基镓(TMG)和氨作为Al、Ga和N的原料气体。当形成GaN层时，分别使用三甲基镓(TMG)和氨作为Ga和N的原料气体。以此方式，根据外延生长方法，通过调节原料气体的流速，可以容易且准确地调节各层的构成元素的比率。另外，根据外延生长方法，通过变换原料气体，可以容易且连续地形成不同构成元素的层。
接着，如图6中所示，通过使用CVD法等，在第四氮化物半导体层S4上沉积约100nm厚的硅氧化物膜作为硬掩模HM。
接着，如图7中所示，通过使用光刻和蚀刻技术将硬掩模HM加工成期望的形状。具体地讲，在硬掩模HM上形成光致抗蚀剂膜PR1，且仅在形成台面型第四氮化物半导体层(台面部)S4的区域中保留光致抗蚀剂膜PR1。接着，通过使用光致抗蚀剂膜PR1作为掩模来蚀刻硬掩模HM。此后，除去光致抗蚀剂膜PR1(图8)。
接着，如图9中所示，通过使用硬掩模HM作为掩模来蚀刻第四氮化物半导体层S4。例如，通过使用氯类气体的干法蚀刻来加工第四氮化物半导体层S4(图10)。以这种方式通过使用期望形状的膜作为掩模来蚀刻下层膜的操作被称为图案化。当氟类气体被添加到氯类气体中时，增加了在第三氮化物半导体层S3和第四氮化物半导体层S4之间的蚀刻选择性，从而改善了蚀刻的可控性。接着，除去在台面型第四氮化物半导体层S4上的硬掩模HM。例如，硬掩模HM通过干法蚀刻或湿法蚀刻除去。
接着，如图11中所示，表面保护膜PRO在台面型第四氮化物半导体层(台面部)S4和第三氮化物半导体层(势垒层)S3上形成。例如，作为表面保护膜PRO，通过使用等离子体CVD法等沉积约100nm厚的氮化硅膜。可以适当调节表面保护膜PRO的构成材料和膜厚度。优选选择表面保护膜PRO，从而通过考虑栅极击穿电压和阈值电位，表面保护膜PRO满足预定的电介质击穿电压。当选择具有高介电常数的膜类型时，可以增加膜厚度。作为表面保护膜PRO，除氮化硅膜(SiN膜)之外，还可以使用例如硅氧化物膜(SiO2膜)、氮氧化硅膜(SiON膜)、SiOC膜、氧化铝膜(Al2O3膜)、氧化铪膜(HfO2膜)、氧化锆膜(ZrO2膜)等等。另外，可以使用有机绝缘膜。此外，可以使用由两种或更多种类型的膜组成的层压膜。这些膜的形成方法不受限制。然而，例如，硅氧化物膜可以通过热CVD法形成。氧化铝膜可以通过例如ALD(原子层沉积)法形成。
接着，除去在台面型第四氮化物半导体层(台面部)S4上的表面保护膜PRO。例如，如图12中所示，通过使用光致抗蚀剂膜PR2作为掩模蚀刻在台面型第四氮化物半导体层(台面部)S4上以及在台面型第四氮化物半导体层(台面部)S4的两侧上的第三氮化物半导体层(势垒层)S3的部分区域上的表面保护膜PRO，该光致抗蚀剂膜PR2在台面型第四氮化物半导体层(台面部)S4的上方具有开口部。接着，除去光致抗蚀剂膜PR2。由此，使台面型第四氮化物半导体层(台面部)S4和在台面型第四氮化物半导体层(台面部)S4的两侧上的第三氮化物半导体层(势垒层)S3的部分区域(图13)露出。以此方式，台面型第四氮化物半导体层(台面部)S4和图13的右侧(漏电极侧)的表面保护膜PRO彼此隔开布置，并且第三氮化物半导体层(势垒层)S3从第四氮化物半导体层S4和表面保护膜PRO之间露出。此外，台面型第四氮化物半导体层(台面部)S4和图13的左侧(源电极侧)的表面保护膜PRO彼此隔开布置，并且第三氮化物半导体层(势垒层)S3从第四氮化物半导体层S4和表面保护膜PRO之间露出。
接着，如图14至17中所示，介由(即，隔着)栅极绝缘膜GI在台面型第四氮化物半导体层(台面部)S4上形成栅电极GE。例如，如图14中所示，通过使用ALD法等在包含台面型第四氮化物半导体层(台面部)S4和在台面型第四氮化物半导体层(台面部)S4的两侧上的第三氮化物半导体层(势垒层)S3的露出部的表面保护膜PRO上沉积硅氧化物膜(SiO2膜)109作为栅极绝缘膜GI，其中膜厚度为约30nm。
作为栅极绝缘膜GI，除硅氧化物膜之外，还可以使用氧化铝膜和介电常数高于硅氧化物膜的高介电常数膜。作为高介电常数膜，可以使用SiN膜，SiON膜(氮氧化硅膜)，ZrO2膜(氧化锆膜)，和铪类绝缘膜，诸如HfO2膜(氧化铪膜)、铝酸铪膜、HfON膜(氧氮化铪膜)、HfAlO(硅酸铪膜)、HfSiON膜(氮氧化铪硅膜)和HfAlO膜。
接着，例如，如图15中所示，作为导电膜(作为栅电极GE的构成材料)，例如，通过使用溅射法等在栅极绝缘膜GI上沉积TiN(氮化钛)膜110，其中膜厚度为约200nm。可以适当调节栅电极GE的构成材料和膜厚度。作为栅电极GE，除TiN之外，还可以使用添加了诸如B或P的掺杂剂的多晶硅。另外，可以使用Ti、Al、Ni、Pt、Au、这些元素的Si化合物以及这些元素的N化合物。此外，可以使用其中层压了这些元素的材料膜的多层膜。
接着，如图16中所示，通过使用光刻技术在栅电极形成区域中形成光致抗蚀剂膜PR3，并且通过使用光致抗蚀掩模PR3作为掩模通过蚀刻TiN膜来形成栅电极GE。例如，通过干法蚀刻使用主要包含Cl2的气体来蚀刻TiN膜。可以使用氟类气体来代替诸如Cl2的氯类气体。而且，可以使用氯类气体和氟类气体的混合气体。接着，蚀刻在栅电极(TiN膜)GE下的硅氧化物膜。例如，通过干法蚀刻使用主要包含CF4的气体来蚀刻硅氧化物膜(图17)。在加工栅电极GE和栅极绝缘膜GI时，执行加工，使得栅电极GE和栅极绝缘膜GI的层压膜的端部与表面保护膜PRO重叠。换句话说，栅电极GE和栅极绝缘膜GI的层压膜形成为覆盖台面型第四氮化物半导体层(台面部)S4和在台面型第四氮化物半导体层(台面部)S4的两侧上的第三氮化物半导体层(势垒层)S3的露出部。此后，除去光致抗蚀剂膜PR3。
接着，施加用于激活p型杂质(在此为Mg)的热处理。例如，在氮气氛中，在850℃下执行30分钟的热处理。由此，激活p型杂质(在此为Mg)，且台面型第四氮化物半导体层(台面部)S4变成p型的(图17)。可以根据添加的杂质的类型和浓度以及绝缘膜的类型和厚度适当地调节激活的条件。然而，优选采用其中栅极绝缘膜的品质不变的条件。
接着，如图18中所示，在栅电极GE和表面保护膜PRO上形成中间层绝缘膜IL1。例如，作为中间层绝缘膜IL1，通过使用CVD法等沉积硅氧化物膜约500nm厚。作为硅氧化物膜，可以使用所谓的TEOS膜，其使用原硅酸四乙酯作为原料。接着，通过使用光刻和蚀刻技术在中间层绝缘膜IL1中形成接触孔。例如，如图19中所示，光致抗蚀剂膜PR4在中间层绝缘膜IL1上形成，该光致抗蚀剂膜PR4在源电极耦合区域和漏电极耦合区域中的每个中具有开口部。接着，通过使用光致抗蚀剂膜PR4作为掩模通过蚀刻中间层绝缘膜IL1和表面保护膜PRO来形成接触孔。例如，中间层绝缘膜IL1通过干法蚀刻使用主要包含SF6的气体(氟类气体)来蚀刻。此后，除去光致抗蚀剂膜PR4。由此，使位于栅电极GE两侧的源电极耦合区域和漏电极耦合区域的第三氮化物半导体层(势垒层)S3露出(图20)。
接着，如图21和22中所示，在源电极耦合区域和漏电极耦合区域上形成源电极SE和漏电极DE。例如，如图21中所示，在包含接触孔内部的中间层绝缘膜IL1上形成导电膜112。例如，形成Al/Ti膜作为导电膜。例如，通过使用溅射法等在包含接触孔内部的中间层绝缘膜IL1上形成具有约50nm的膜厚度的Ti膜，并且另外，通过使用溅射法等在Ti膜上形成具有约1000nm的膜厚度的Al膜。此后，施加热处理。例如，在500℃下执行30分钟的热处理。由此，可以在导电膜(Al/Ti膜)和导电膜下面的层之间形成欧姆接触。
接着，如图22中所示，在源电极SE和漏电极DE的形成区域中形成光致抗蚀剂膜PR5，并且通过使用光致抗蚀剂膜PR5作为掩模来蚀刻导电膜(Al/Ti膜)。例如，通过干法蚀刻使用主要包含Cl2的气体来蚀刻导电膜(Al/Ti膜)。此后，除去光致抗蚀剂膜PR5。由此，可以形成源电极SE和漏电极DE(图23)。在此，使源电极SE图案化以延伸到栅电极GE上方。作为源电极SE的一部分并位于栅电极GE上方的部分可以被称为场板。
可以适当调节形成源电极SE和漏电极DE的导电膜的构成材料和膜厚度。作为这样的导电膜，优选使用与氮化物半导体层欧姆接触的材料。
此后，可以在包含源电极SE和漏电极DE上的部分的中间层绝缘膜IL1上形成绝缘膜，并且可以形成上层布线。在最上层布线上，可以形成由绝缘膜形成的保护膜。
通过上述步骤，可以形成本实施方式的半导体器件。上述步骤是一个实例，并且本实施方式的半导体器件可以通过除上述步骤以外的步骤来制造。
(第二实施方式)
在第一实施方式中，在第三氮化物半导体层S3上形成第四氮化物半导体层(台面部)S4。然而，第四氮化物半导体层(台面部)S4可以介由第五氮化物半导体层CAP在第三氮化物半导体层S3上形成。
[结构的描述]
图24为示出第二实施方式的半导体器件的构造的截面图。除了本实施方式具有其中第五氮化物半导体层CAP位于第三氮化物半导体层S3与第四氮化物半导体层(台面部)S4之间的构造之外，本实施方式与第一实施方式相同。因此，将省略除该构造外的描述。
第五氮化物半导体层CAP也被称为帽层(cap layer)，并且由例如GaN形成。
[制造方法的描述]
例如，直到第三氮化物半导体层S3为止，以与第一实施方式中相同的方式制造半导体器件。接着，在第三氮化物半导体层S3上，通过使用金属有机化学气相沉积法等使GaN层外延生长约5nm作为第五氮化物半导体层CAP。没有杂质被有意地掺杂到第五氮化物半导体层CAP中。可以适当地调节第五氮化物半导体层CAP的构成材料和膜厚度。
接着，以与第一实施方式中相同的方式，在第五氮化物半导体层CAP上形成第四氮化物半导体层(共掺杂层)S4，并且通过使用硬掩模HM作为掩模来刻蚀该第四氮化物半导体层S4(见图10)。在蚀刻第四氮化物半导体层S4时，如果第四氮化物半导体层(共掺杂层)S4和在第四氮化物半导体层S4下面的第五氮化物半导体层CAP由相同的材料(在此为GaN)形成，由蚀刻速率计算蚀刻时间，并且在计算出的蚀刻时间内完成蚀刻。
此后，以与第一实施方式相同的方式，形成表面保护膜PRO，然后介由栅极绝缘膜GI在台面型第四氮化物半导体层(台面部)S4上形成栅电极GE，并且此外形成中间层绝缘膜IL1、源电极SE和漏电极DE。
如上所述，根据本实施方式，可以通过第五氮化物半导体层CAP抑制第三氮化物半导体层S3的表面品质的变化。特别地讲，当第三氮化物半导体层S3包含Al时，第三氮化物半导体层S3容易被氧化。另外，可由蚀刻液体引起氟化。这种不希望的氧化物膜和氟化物膜可能影响半导体器件的特性。例如，难以控制在栅电极和源电极之间以及在栅电极和漏电极之间的绝缘膜-半导体界面的界面状态，从而存在半导体器件的特性不稳定化的风险。另一方面，如在本实施方式中，通过在第三氮化物半导体层S3上提供第五氮化物半导体层CAP，可以容易地控制在栅电极和源电极之间以及在栅电极和漏电极之间的绝缘膜-半导体界面的界面状态，从而可以使半导体器件的特性稳定化。
另外，如在本实施方式中，台面型第四氮化物半导体层(台面部)是共掺杂层。由此，如在第一实施方式中所述，可以提高阈值电位并改善常关特性。另外，直到在第四氮化物半导体层S4上形成栅极绝缘膜为止，第四氮化物半导体层S4都是n型的，并且在形成栅极绝缘膜之后，第四氮化物半导体层S4成为中性或p型的。由此，可以提高阈值电位并改善常关特性。
(第三实施方式)
在上述的第一实施方式中，第四氮化物半导体层(台面部)S4是单层。然而，第四氮化物半导体层(台面部)可以是层压层。
[结构的描述]
图25为示出第三实施方式的半导体器件的构造的截面图。在本实施方式中，作为第五氮化物半导体层CAP和第四氮化物半导体层S4的层压体的台面部在第三氮化物半导体层S3上形成。除了台面部之外，本实施方式与第一实施方式相同，从而将省略对除台面部以外的描述。
第五氮化物半导体层CAP由例如GaN形成。
[制造方法的描述]
例如，直到第三氮化物半导体层S3为止，以与第一实施方式中相同的方式制造半导体器件。接着，在第三氮化物半导体层S3上，通过使用金属有机化学气相沉积法等使GaN层外延生长约5nm作为第五氮化物半导体层CAP。没有杂质被有意地掺杂到第五氮化物半导体层CAP中。可以适当地调节第五氮化物半导体层CAP的构成材料和膜厚度。
接着，以与第一实施方式相同的方式，在第五氮化物半导体层CAP上形成第四氮化物半导体层(共掺杂层)S4。接着，将硬掩模保留在台面部的形成区域中，并且通过使用硬掩模作为掩模来蚀刻第四氮化物半导体层S4和第五氮化物半导体层CAP。通过该蚀刻，形成由第五氮化物半导体层CAP和第四氮化物半导体层S4的层压体形成的台面部。
之后，以与第一实施方式中相同的方式，形成表面保护膜PRO，然后介由栅极绝缘膜GI在台面部(第五氮化物半导体层CAP和第四氮化物半导体层S4的层压体)上形成栅电极GE，并且此外，形成中间层绝缘膜IL1、源电极SE和漏电极DE。
如上所述，根据本实施方式，可以将第四氮化物半导体层(共掺杂层)S4的膜厚度减小到小于第一实施方式中的厚度。因此，可以将高浓度的杂质(p型杂质和n型杂质)引入第四氮化物半导体层(共掺杂层)S4中。可能难以将低浓度的杂质稳定地引入膜中，并且如上所述，优选p型杂质(在此为Mg)的浓度在5×1017cm-3至2×1019cm-3的范围内，并且n型杂质(在此为Si)的浓度在5×1016cm-3至2×1018cm-3的范围内。
因此，根据本实施方式，可以容易地调节第四氮化物半导体层(共掺杂层)S4中的杂质(p型杂质和n型杂质)的浓度，同时保持台面部的高度。
另外，在本实施方式中，台面型第四氮化物半导体层(台面部)是共掺杂层。由此，如在第一实施方式中所述，可以提高阈值电位并改善常关特性。另外，直到在第四氮化物半导体层S4上形成栅极绝缘膜为止，第四氮化物半导体层S4都是n型的，并且在形成栅极绝缘膜之后，第四氮化物半导体层S4成为中性或p型的。由此，可以提高阈值电位并改善常关特性。
(第四实施方式)
在上述第一实施方式中，栅电极GE和栅极绝缘膜GI的层压体形成为覆盖台面型第四氮化物半导体层(台面部)S4和在台面型第四氮化物半导体层(台面部)S4的两侧上的第三氮化物半导体层(势垒层)S3的露出部。换句话说，栅电极GE和栅极绝缘膜GI的层压体的平面形状形成为尺寸比台面型第四氮化物半导体层(台面部)S4的平面形状大一圈的形状。另一方面，在本实施方式中，栅电极GE和栅极绝缘膜GI的层压体的平面形状与台面型第四氮化物半导体层(台面部)S4的平面形状基本相同。
[结构的描述]
图26为示出本实施方式的半导体器件的构造的截面图。除了第四氮化物半导体层(台面部)S4、栅极绝缘膜GI和栅电极GE的层压部以外，本实施方式与第一实施方式相同，从而将省略除层压部的描述之外的描述。
如图26中所示，在本实施方式中，第四氮化物半导体层(台面部)S4在第三氮化物半导体层S3上形成，栅极绝缘膜GI在第四氮化物半导体层(台面部)S4上形成，并且另外，栅电极GE在栅极绝缘膜GI上形成。第四氮化物半导体层(台面部)S4、栅极绝缘膜GI和栅电极GE的平面形状基本相同。
[制造方法的描述]
接着，将描述本实施方式的半导体器件的制造方法，并且参考图27至36将更加清楚半导体器件的构造。图27至36为示出本实施方式的半导体器件的制造步骤的截面图。
例如，直到图27中示出的第四氮化物半导体层S4为止，以与第一实施方式中相同的方式制造半导体器件。接着，通过使用ALD法等在第四氮化物半导体层S4上沉积硅氧化物膜(SiO2膜)209作为绝缘膜(作为栅极绝缘膜GI的构成材料)，其中膜厚度为约30nm。接着，例如，例如，通过使用溅射法等在栅极绝缘膜GI上沉积TiN(氮化钛)膜210作为导电膜(作为栅电极GE的构成材料)，其中膜厚度为约200nm。
接着，如图29中所示，通过使用光刻技术在栅电极形成区域中形成光致抗蚀剂膜PR21，并且通过使用光致抗蚀剂膜PR21作为掩模来蚀刻TiN膜210、硅氧化物膜209和第四氮化物半导体层S4。接着，除去光致抗蚀剂膜PR21。由此，如图30中所示，可以形成栅电极GE、栅极绝缘膜GI和第四氮化物半导体层(台面部)S4的层压体。形成该层压体的各层对应于光致抗蚀剂膜PR21，并且层的平面形状基本相同。换句话说，在平面图中，栅电极GE、栅极绝缘膜GI和第四氮化物半导体层(台面部)S4基本上彼此完全重叠。层压体的平面形状例如是矩形。接着，施加用于激活p型杂质(在此为Mg)的热处理。
接着，如图31中所示，在栅电极GE和第三氮化物半导体层S3上形成中间层绝缘膜IL1。例如，作为中间层绝缘膜IL1，通过使用CVD法等来沉积氮化硅膜IL1a和氮化硅膜IL1b的层压层。
接着，通过使用光刻和蚀刻技术在中间层绝缘膜IL1中形成接触孔。例如，如图32中所示，在中间层绝缘膜IL1上形成光致抗蚀剂膜PR22，该光致抗蚀剂膜PR22在源电极耦合区域和漏电极耦合区域中的每个中具有开口部。接着，通过使用光致抗蚀剂膜PR22作为掩模来蚀刻中间层绝缘膜IL1从而形成接触孔(图33)。此后，除去光致抗蚀剂膜PR22。
接着，如图34和35中所示，在接触孔中和在中间层绝缘膜IL1上形成源电极SE和漏电极DE。例如，如图34中所示，在包含接触孔内部的中间层绝缘膜IL1上形成导电膜212。此后，施加热处理。例如，在500℃下执行30分钟的热处理。由此，可以在导电膜(Al/Ti膜)212和在导电膜212下面的层之间形成欧姆接触。
接着，如图35中所示，在源电极耦合区域和漏电极耦合区域中形成光致抗蚀剂膜PR23，并且通过使用光致抗蚀剂膜PR23作为掩模通过蚀刻导电膜(Al/Ti膜)来形成源电极SE和漏电极DE(图36)。接着，除去光致抗蚀剂膜PR23。
此后，可以在包含源电极SE和漏电极DE上的部分的中间层绝缘膜IL1上形成绝缘膜，并且此外可以形成上层布线。在最上层布线上，可以形成由绝缘膜形成的保护膜。
通过上述步骤，可以形成本实施方式的半导体器件。上述步骤是一个实例，并且本实施方式的半导体器件可以通过除上述步骤以外的步骤来制造。
如上所述，根据本实施方式的半导体器件，可以最大限度地减少将第四氮化物半导体层S4露出的步骤。具体地讲，在形成栅极绝缘膜GI的构成材料(209)的步骤之后，不露出第四氮化物半导体层S4。由此，可以抑制在第四氮化物半导体层S4与栅极绝缘膜GI之间的界面的污染和晶体无序(crystal disturbance)，从而可以使半导体器件的特性稳定化。
另外，在本实施方式中，台面型第四氮化物半导体层(台面部)是共掺杂层。由此，如在第一实施方式中所述，可以提高阈值电位并改善常关特性。另外，直到在第四氮化物半导体层S4上形成栅极绝缘膜为止，第四氮化物半导体层S4都是n型的，并且在形成栅极绝缘膜之后，第四氮化物半导体层S4成为中性或p型的。由此，可以提高阈值电位并改善常关特性。
(第五实施方式)
在上述第一至第四实施方式中，台面型第四氮化物半导体层(台面部)S4的侧表面可以具有锥形形状(顺锥形形状)。台面型第四氮化物半导体层(台面部)S4的侧表面的锥角(倾斜角，θ)是台面部的侧表面的内部的角度，并且是第三氮化物半导体层S3的表面与第四氮化物半导体层S4的侧表面之间的角度。台面部的侧表面的锥角(θ)例如小于90°并且大于或等于45°(图37至40)。
(第一应用例)
图37为示出本实施方式的第一应用例的半导体器件的构造的截面图。本应用例对应于其中第一实施方式的第四氮化物半导体层(台面部)S4形成为锥形的构造。
例如，通过在蚀刻第四氮化物半导体层S4之后施加热处理，可以将第四氮化物半导体层S4的侧表面形成为锥形。例如，作为热处理，在氮气气氛中，在600℃下执行约10分钟的热处理。另外，通过执行湿法蚀刻，可以将第四氮化物半导体层S4的侧表面形成为锥形。
(第二应用例)
图38为示出本实施方式的第二应用例的半导体器件的构造的截面图。本应用例对应于其中第二实施方式的第四氮化物半导体层(台面部)S4形成为锥形的构造。同样在本应用例中，以与第一应用例中相同的方式，可以通过执行热处理或湿法蚀刻来将第四氮化物半导体层S4的侧表面形成为锥形。
(第三应用例)
图39为示出本实施方式的第三应用例的半导体器件的构造的截面图。本应用例对应于其中将由第五氮化物半导体层CAP和第四氮化物半导体层S4的层压体形成的台面部的侧表面形成为锥形的构造。
例如，可以在蚀刻第五氮化物半导体层CAP和第四氮化物半导体层S4的层压体之后通过施加热处理或执行湿法蚀刻来将层压体的侧表面形成为锥形。
(第四应用例)
图40为示出本实施方式的第四应用例的半导体器件的构造的截面图。本应用例对应于其中将栅电极GE、栅极绝缘膜GI和第四氮化物半导体层(台面部)S4的层压体的侧表面形成为锥形的构造。
例如，可以在蚀刻导电膜(210)、绝缘膜(209)和第四氮化物半导体层S4之后通过施加热处理或执行湿法蚀刻来将层压体的侧表面形成为锥形。
(第五应用例)
在第一实施方式等中，通过使在接触孔内部和在中间层绝缘膜IL1上形成的导电膜图案化而形成源电极SE和漏电极DE。然而，源电极SE和漏电极DE可以通过所谓的剥离(liftoff)方法形成。
图41为示出本实施方式的第五应用例的半导体器件的构造的截面图。例如，如参考图17所述，介由栅极绝缘膜GI在台面型第四氮化物半导体层(台面部)S4上形成栅电极GE，此后通过蚀刻在栅电极GE的两侧上的表面保护膜PRO，从而将在源电极耦合区域和漏电极耦合区域中的表面保护膜PRO除去。接着，形成覆盖源电极耦合区域和漏电极耦合区域以外的区域的光致抗蚀剂膜(图41中未示出)，并且在源电极耦合区域、漏电极耦合区域和光致抗蚀剂膜上沉积导电膜(图41中未示出)。接着，通过将在源电极耦合区域和漏电极耦合区域以外的区域中的导电膜以及光致抗蚀剂膜一道除去，从而形成源电极SE和漏电极DE(图41)。
虽然已经基于实施方式具体地描述了本发明人完成的发明，但是不用说，本发明不限于这些实施方式，并且可以在不脱离本发明的范围的情况下进行各种修改。
例如，可以适当地组合上述实施方式和应用例的部件，例如在第四实施方式的第三氮化物半导体层S3上提供第二和第三实施方式的第五氮化物半导体层CAP。

Claims (20)

1.一种半导体器件，包含：
第一氮化物半导体层；
在所述第一氮化物半导体层上形成的第二氮化物半导体层；
在所述第二氮化物半导体层上形成的第三氮化物半导体层；
在所述第三氮化物半导体层上形成的台面型第四氮化物半导体层；
在所述第三氮化物半导体层上及在所述第四氮化物半导体层的一侧上形成的源电极；
在所述第三氮化物半导体层上及在所述第四氮化物半导体层的另一侧上形成的漏电极；
覆盖所述第四氮化物半导体层的栅极绝缘膜；和
在所述栅极绝缘膜上形成的栅电极，
其中所述第二氮化物半导体层的电子亲和力大于所述第一氮化物半导体层的电子亲和力且大于所述第三氮化物半导体层的电子亲和力，
其中所述第四氮化物半导体层的电子亲和力大于或等于所述第一氮化物半导体层的电子亲和力，且
其中所述第四氮化物半导体层具有p型杂质和n型杂质，并且所述p型杂质的浓度大于所述n型杂质的浓度。
2.根据权利要求1所述的半导体器件，
其中所述第四氮化物半导体层中的所述p型杂质的浓度是所述n型杂质的浓度的五倍以上。
3.根据权利要求1所述的半导体器件，其中所述第四氮化物半导体层中的所述p型杂质的浓度是所述n型杂质的浓度的十倍以上。
4.根据权利要求1所述的半导体器件，其中所述第四氮化物半导体层中的所述p型杂质的浓度和所述第四氮化物半导体层的膜厚度的乘积大于或等于1×1012cm-2。
5.根据权利要求1所述的半导体器件，
其中所述第四氮化物半导体层含有氢；且
其中所述p型杂质的浓度大于所述n型杂质的浓度和所述氢的浓度之和。
6.根据权利要求1所述的半导体器件，还包含：
在所述第三氮化物半导体层上形成的第五氮化物半导体层，
其中所述第四氮化物半导体层在所述第五氮化物半导体层上形成。
7.根据权利要求6所述的半导体器件，
其中所述第五氮化物半导体层为台面型，且
其中在所述第三氮化物半导体层上形成所述第五氮化物半导体层和所述第四氮化物半导体层的层压体。
8.根据权利要求1所述的半导体器件，
其中所述第四氮化物半导体层、所述栅极绝缘膜和所述栅电极的平面形状基本相同。
9.根据权利要求1所述的半导体器件，
其中所述台面型第四氮化物半导体层的侧表面具有锥形形状。
10.一种半导体器件的制造方法，所述方法包括以下步骤：
(a)在第一氮化物半导体层上形成第二氮化物半导体层；
(b)在所述第二氮化物半导体层上形成第三氮化物半导体层；
(c)在所述第三氮化物半导体层上形成包含p型杂质和n型杂质的第四氮化物半导体层；
(d)将所述第四氮化物半导体层加工成台面型；
(e)在所述台面型第四氮化物半导体层上形成栅极绝缘膜；
(f)在所述栅极绝缘膜上形成栅电极；和
(g)在所述步骤(e)之后，激活所述第四氮化物半导体层中的所述p型杂质。
11.根据权利要求10所述的半导体器件的制造方法，
其中所述第四氮化物半导体层中的所述p型杂质的浓度大于所述n型杂质的浓度。
12.根据权利要求11所述的半导体器件的制造方法，
其中在所述步骤(g)之前，所述第四氮化物半导体层是n型的，且
其中在所述步骤(g)之后，所述第四氮化物半导体层是中性或p型的。
13.根据权利要求11所述的半导体器件的制造方法，
其中所述第四氮化物半导体层中的所述p型杂质的浓度是所述n型杂质的浓度的十倍以上。
14.根据权利要求11所述的半导体器件的制造方法，
其中所述第二氮化物半导体层的电子亲和力大于所述第一氮化物半导体层的电子亲和力且大于所述第三氮化物半导体层的电子亲和力，且
其中所述第四氮化物半导体层的电子亲和力大于或等于所述第一氮化物半导体层的电子亲和力。
15.根据权利要求12所述的半导体器件的制造方法，
其中在所述步骤(g)之后，所述第四氮化物半导体层中的所述p型杂质的浓度和所述第四氮化物半导体层的膜厚度的乘积大于或等于1×1012cm-2。
16.根据权利要求11所述的半导体器件的制造方法，
其中所述第四氮化物半导体层含有氢，且
其中所述p型杂质的浓度大于所述n型杂质的浓度和所述氢的浓度之和。
17.根据权利要求11所述的半导体器件的制造方法，还包括以下步骤：
(h)在所述步骤(b)之后，在所述第三氮化物半导体层上形成第五氮化物半导体层；
其中所述步骤(c)为在所述第五氮化物半导体层上形成所述第四氮化物半导体层的步骤。
18.根据权利要求17所述的半导体器件的制造方法，
其中所述步骤(d)为将所述第五氮化物半导体层和所述第四氮化物半导体层形成为台面型的步骤。
19.一种半导体器件的制造方法，所述方法包括以下步骤：
(a)在第一氮化物半导体层上形成第二氮化物半导体层；
(b)在所述第二氮化物半导体层上形成第三氮化物半导体层；
(c)在所述第三氮化物半导体层上形成包含p型杂质和n型杂质的第四氮化物半导体层；
(d)在所述第四氮化物半导体层上形成绝缘膜；
(e)在所述绝缘膜上形成导电膜；
(f)通过加工所述第四氮化物半导体层、绝缘膜和导电膜形成台面型的所述第四氮化物半导体层、栅极绝缘膜和栅电极的层压体，和
(g)在所述步骤(d)之后，激活所述第四氮化物半导体层中的所述p型杂质。
20.根据权利要求19所述的半导体器件的制造方法，
其中所述第四氮化物半导体层中的所述p型杂质的浓度大于所述n型杂质的浓度。
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