JP5379391B2 - 窒化ガリウム系化合物半導体からなる半導体素子及びその製造方法 - Google Patents

Description

本発明は、窒化ガリウム（ＧａＮ）系化合物半導体からなる半導体素子とその製造方法に関し、特に、その電極における半導体とのオーミックコンタクト抵抗の低減化を可能にする窒化ガリウム系化合物半導体からなる半導体素子及び窒化ガリウム系化合物半導体からなる電界効果トランジスタの製造方法に関する。

ＧａＮ，ＩｎＧａＮ，ＡｌＧａＮ，ＡｌＩｎＧａＮ等のＧａＮ系化合物半導体は、ＳｉやＧａＡｓ系等の半導体材料に比べてバンドギャップエネルギーが大きく、この半導体材料を用いた電子デバイスは、高い耐絶縁破壊電圧、高電子移動度及び高い耐熱温度等の優れた物性から、近年、高電圧大電流を制御する電力用デバイスとして利用されるようになってきている。

窒化物系（ＧａＮ）化合物半導体を用いたＦＥＴ（電界効果トランジスタ）のひとつである高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）は、シリコンやサファイア等の基板に、順次下層側から上に向って、ＧａＮ系半導体から成るバッファ層、アンドープＧａＮからなる電子走行層、そして、電子走行層に比べて薄いアンドープＡｌ_aＧａ_1-aＮ（０＜ａ＜１）からなる電子供給層が積層されたヘテロ接合（Hetero-junction）構造を有する。そして、電子供給層の上には、ソース電極、ゲート電極、ドレイン電極が配置される。ここで、このような電界効果トランジスタにおいては、ソース電極及びドレイン電極の電子供給層とのコンタクト抵抗を低くするために、ｎ型不純物が高濃度にドーピングされたｎ−ＧａＮコンタクト領域を設けることが当業者において従来から知られていた。

しかし、このようなＨＥＭＴによる電界効果トランジスタにおいては、ソース電極とドレイン電極が、電子供給層又は電流走行層との間でオーミックコンタクト抵抗（抵抗値：Ｒ）を形成した場合、トランジスタに流れる電流の値（電流値：Ｉ）の２乗に比例した電力損（Ｉ^２Ｒ）を生じることとなり、大電流の制御を行う電力制御用デバイスにおいては、このオーミックコンタクト抵抗のさらなる低減化が、従来から強く望まれていたのである。

このため、従来技術の第１の例として、図６に示すように、基板の上に形成され、２次元電子ガス層を有する第１のIII−Ｖ族窒化物半導体層と、第１のIII−Ｖ族窒化物半導体層の上に形成され、第１のIII−Ｖ族窒化物半導体と比べてバンドギャップが大きい第２のIII−Ｖ族窒化物半導体層と、下部が第２のIII−Ｖ族窒化物半導体層を貫通して形成され、第１のIII−Ｖ族窒化物半導体層における２次元電子ガス層よりも下側の領域に達するオーミック電極と、第１のIII−Ｖ族窒化物半導体層及び第２のIII−Ｖ族窒化物半導体層におけるオーミック電極と接する部分に、導電性を有する不純物が導入されて形成された不純物ドープ層とを備えるようにした半導体装置が知られている（例えば、特許文献１を参照）。

また、従来技術の第２の例として、図７に示すように、基板上に積層される窒化ガリウム層と、上記窒化ガリウム層上に積層される窒化アルミニウムガリウム層とを含み、上記窒化アルミニウムガリウム層の一部もしくは全体に、複数の開口溝が形成され、上記複数の開口溝のうち少なくとも２以上を充塞し、かつ当該充塞した開口溝を電気的に導通させるオーミック電極を備える窒化ガリウム系トランジスタが提案されている（特許文献２を参照）。
特開２００７−３２９３５０号公報 特開２００７−２２７４０９号公報

しかし、上記した従来技術の第１の例では、オーミック電極の２次元電子ガス層（電子走行層）との接触面積が小さく、その接触面積を大きくすることができないので、オーミックコンタクト抵抗を充分に低下させることはできなかったのである。

また、上記した従来技術の第２の例では、複数のＶ形状の開口溝がソース電極とドレイン電極間における電流の流れる方向と交差する方向になっているため、電子走行層である窒化アルミニウムガリウム層の上面側に多く流れる電流が、オーミックコンタクト部と窒化アルミニウムガリウム層との金属界面を何度も通過することになるので、オーミックコンタクトの実質的な抵抗値の低減化は困難であった。

本発明は、上記した従来技術の課題を解決するためになされたものであり、窒化ガリウム系化合物半導体からなる半導体素子における電極の半導体動作層とのオーミックコンタクト抵抗を飛躍的に低下させることにより、高耐圧大電流であり且つ低損失の電力用トランジスタを提供することを目的とする。

このため、本発明は、基板上に少なくとも電子走行層及び電子供給層を有するヘテロ接合構造体を有する窒化ガリウム系化合物半導体からなる半導体動作層と、当該半導体動作層上に形成された少なくとも一つの電極と、を備えた半導体素子において、前記電極は、前記電子供給層を通って前記電子走行層に達するリセス部に形成され、前記リセス部は、当該リセス部の長手方向が前記半導体動作層を流れる電流の方向に沿って形成されたことを特徴とする窒化ガリウム系化合物半導体からなる半導体素子を提供するものである。

そして、本発明は、基板上に少なくとも電子走行層及び電子供給層を有するヘテロ接合構造体を有する窒化ガリウム系化合物半導体からなる半導体動作層と、当該半導体動作層上に形成されたソース電極、ドレイン電極及びゲート電極を備えた電界効果トランジスタに係る半導体素子において、前記ソース電極及び前記ドレイン電極は、前記電子供給層を通って前記電子走行層に達するリセス部に形成され、前記リセス部は、当該リセス部の長手方向が前記ソース電極と前記ドレイン電極間に流れる電流の方向に沿って形成されたことを特徴とする半導体素子を提供する。

ここで、本半導体素子における前記リセス部は、並行に配置され櫛状に形成された複数のリセス構造により形成され、前記電子走行層とオーミックコンタクトするのである。そして、前記リセス部の底部は、前記電子走行層内に位置するか、又は前記電子走行層と前記電子供給層の境界面に位置するようにしている。

そして、前記電子走行層はアンドープのＧａＮであり、前記電子供給層はアンドープ又はｎ型のＡｌＧａＮである。

本発明は、さらに、窒化ガリウム系化合物半導体により形成され、基板上に少なくとも電子走行層と電子供給層とを有するヘテロ接合構造体の上に形成されたソース電極、ドレイン電極及びゲート電極を有する電界効果トランジスタの製造方法において、（ａ）前記基板上にバッファ層を介して電子走行層を形成するステップと、（ｂ）前記電子走行層の上に電子供給層を形成するステップと、（ｃ）前記電子供給層の上の所定領域にゲート電極を形成するステップと、（ｄ）前記ソース電極及び前記ドレイン電極の形成領域において、前記ソース電極及び前記ドレイン電極が前記電子供給層を通って前記電子走行層に達するリセス部を形成するステップと、（ｅ）前記ソース電極と前記ドレイン電極が前記リセス部において前記電子供給層とオーミックコンタクトを形成するステップと、の各ステップを含み、前記リセス部は、当該リセス部の長手方向が前記ソース電極及び前記ドレイン電極間に流れる電流の方向に沿って形成されたことを特徴とする電界効果トランジスタの製造方法を提供するものである。

ここで、前記ステップ（ａ）は、（ａ−１）Ｓｉ基板の上にＡｌＮ層を形成するステップと、（ａ−２）前記ＡｌＮ層の上にバッファ層を形成するステップと、
の各ステップを含む。また、前記ステップ（ｄ）は、（ｄ−１）前記電子走行層の上にマスク層を形成するステップと、（ｄ−２）前記ソース電極及び前記ドレイン電極の前記リセス部の形成領域において、前記マスク層を取り除くステップと、の各ステップを含むのである。

このように、本発明に係る半導体素子においては、ヘテロ接合構造体を有する窒化ガリウム系化合物半導体からなる半導体動作層上に形成された電極において、電子供給層を通って電子走行層に達するリセス部に形成され、このリセス部はその長手方向が半導体動作層を流れる電流の方向に沿って形成されて電子走行層とオーミックコンタクトするので、従来技術と比して極めて低いオーミック抵抗を実現したのである。

ここで、前記リセス部は、並行に配置され櫛状に形成された複数のリセス構造により形成されて前記電子走行層とオーミックコンタクトするので、電極と電子走行層との接触面積が増大しオーミック抵抗の更なる低減化を実現したのである。このため、リセス部の底部は、電子走行層内又は電子走行層と前記電子供給層との境界面に位置するようにしたのである。

以下、本半導体素子に係る電界効果トランジスタについて、図面を参照しつつ詳しく説明する。図１乃至２は本電界効果トランジスタの第１の実施形態を示すものである。本第１の実施形態においては、ドレイン電極１１及びソース電極１３のリセス部２０の底部は、電子供給層１８を貫通して電子走行層１５に達している。

ここで、電子走行層１５は、アンドープのＧａＮであり、電子供給層１８は、アンドープ又はｎ型のＡｌＧａＮである。また、半導体基板１４の部材は、シリコン（Ｓｉ）又はサファイアであるが、他の部材を用いても良い。

図１（ａ）は、第１の実施形態に係る本電界効果トランジスタの上面方向から見た模式図を示す。また、図１（ｂ）は、図１（ａ）の「Ａ−Ａ’」断面を示す。
そして、図２は、第１の実施形態に係る本電界効果トランジスタの断面図を示し、図２（ａ）は、図１（ａ）の「Ｂ−Ｂ’」断面を、図２（ｂ）は、図１（ａ）の「Ｃ−Ｃ’」断面をそれぞれ示している。

図１（ａ）において、右側にはドレイン電極１１、中央部にゲート電極１２、左側にはソース電極１３が配置されている。ここで、ゲート電極１２に所定の閾値を超える電圧が印加された場合、右側のドレイン電極１１側から左側のソース電極１３側に電流が流れることとなる（つまり、電子は、左側のソース電極１３から右側のドレイン電極１１側に流れる）。

図２（ａ）及び（ｂ）において、本電界効果トランジスタは、上面にバッファ層（図５の１４−２及び１４−３）を有する半導体基板１４上に電子走行層１５が形成され、電子走行層１５の上に電子供給層１８が積層形成されたヘテロ接合構造となっている。このヘテロ接合構造の上には、ゲート電極１２、ドレイン電極１１及びソース電極１３が形成され、ドレイン電極１１とソース電極１３の底部には、複数のリセス部２０が形成されるのである。そして、このような電界効果トランジスタにおいては、電子供給層１８において発生した電子が、電子走行層１５内の電子供給層１８側との界面近傍１０ｎｍ程度の厚さの領域に分布する二次元電子ガス１６を形成しているのである。このため、ドレイン電極１１とソース電極１３の底部が、電子走行層１５の表面層における二次元電子ガス１６が分布している領域と広い面積で接触させることにより、低抵抗のオーミックコンタクトを得ることができるのである。

本第１の実施形態においては、ドレイン電極１１とソース電極１３は、電子供給層１８を貫通して電子走行層１１５の表面内側に到達するリセス部２０を有し、このリセス部２０は、図１（ａ）に示すように、リセス部２０の長手方向が、ドレイン電極１１とソース電極１３間に流れる電流の方向に沿って配置され、電子走行層１５と直接的にオーミックコンタクトするようにしている。

そして、このリセス部２０は、図１（ａ）及び（ｂ）に示すように、並行に配置され櫛状の複数のリセス構造により形成されているので、ドレイン電極１１とソース電極１３は、電子走行層１５とのオーミックコンタクトの接触面積が飛躍的に増大し、さらには、ドレイン電極１１及びソース電極１３とオーミックコンタクトする面積が、当該電極１１、１３間に流れる電流の方向に沿っているので、電極１１、１３とＧａＮ半導体とのオーミック抵抗値の大幅な低減化を実現したのである。

図３乃至４は、本半導体素子に係る電界効果トランジスタの第２の実施形態を示すものである。本第２の実施形態においては、ドレイン電極１１及びソース電極１３のリセス部２０の底部は、電子供給層１８と電子走行層１５の界面部に位置している。

図３（ａ）は、第２の実施形態に係る本電界効果トランジスタの上面方向から見た模式図を示す。また、図３（ｂ）は、図３の「Ａ−Ａ’」断面を示す。
そして、図４は、第２の実施形態に係る本電界効果トランジスタの断面図を示し、図４（ａ）は、図３の「Ｂ−Ｂ’」断面を、図４（ｂ）は、図３の「Ｃ−Ｃ’」断面をそれぞれ示している。

図３（ａ）において、右側にはドレイン電極１１、中央部にゲート電極１２、左側にはソース電極１３が配置されている。ここで、ゲート電極１２に所定の閾値を超える電圧が印加された場合、右側のドレイン電極１１側から左側のソース電極１３側に電流が流れることとなる。

図４（ａ）及び（ｂ）において、本電界効果トランジスタは、上面にバッファ層（図５の符号１４−３）を有する半導体基板１４上に電子走行層１５が形成され、電子走行層１５の上に電子供給層１８が積層形成されたヘテロ接合構造となっている。このヘテロ接合構造の上には、ゲート電極１２、ドレイン電極１１及びソース電極１３が形成され、ドレイン電極１１とソース電極１３の底部には、複数のリセス構造によるリセス部２０が形成されるのである。そして、本第２の実施形態においては、ドレイン電極１１及びソース電極１３のリセス部２０の底部が、電子供給層１８と電子走行層１５の界面部に位置し、当該界面部においてドレイン電極１１とソース電極１３の底部が、オーミックコンタクトするのである。

上記した本第２の実施形態においても、ドレイン電極１１とソース電極１３の底部がリセス部２０を形成し、図３（ａ）に示すように、当該リセス部２０の長手方向が、ドレイン電極１１とソース電極１３間に流れる電流の方向に沿って配置され、電子走行層１５と直接的にオーミックコンタクトするようにしている。

そして、このリセス部２０は、図３（ａ）及び（ｂ）に示すように、並行に配置された櫛状に形成された複数のリセス構造により形成されているので、ドレイン電極１１とソース電極１３は、電子走行層１５とのオーミックコンタクトの接触面積が飛躍的に増大し、尚且つ、ドレイン電極１１及びソース電極１３とオーミックコンタクトする面積が、当該電極１１、１３間に流れる電流の方向に沿っているので、電極１１、１３とＧａＮ半導体とのオーミック抵抗値の大幅に低減化を実現したのである。

本発明に係るＧａＮ化合物半導体による電界効果トランジスタにおけるドレイン電極１１及びソース電極１３のオーミックコンタクトの接触抵抗は、所定の条件の実験における実測値として、概ね、２．９乃至３．６×１０^−６（Ωｃｍ^２）を示し、リセス部を有さない従来技術に係る電界効果トランジスタにおけるドレイン電極及びソース電極とＧａＮ化合物半導体基板とのオーミックコンタクトの接触抵抗である７．３乃至１４．７×１０^−６（Ωｃｍ^２）と比較して、約６０乃至７５％の低減化を実現できたのである。

次に、本発明に係る電界効果トランジスタの製造方法について説明する。
図５は、本電界効果トランジスタの製造方法を説明するための図である。図５（ａ）は、バッファ層（１４−３）を含む半導体基板１４と、半導体基板１４の上に電子走行層１５及び電子供給層１８を形成した状態を示すものである。以下、図５（ａ）に示す状態に至るまでの製造方法について説明する

はじめに、炭化シリコン（ＳｉＣ）又はサファイア等からなる基板（１４−１）を、例えば有機金属気層成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）させるべくＭＯＣＶＤ装置にセットし、濃度１００％の水素ガスをキャリアガスとして用い、トリメチルガリウム（ＴＭＧａ）と、トリメチルアルミニウム（ＴＭＡｌ）と、ＮＨ_３と、を、それぞれ５８μｍｏｌ／ｍｉｎ、１００μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、上記基板（１４−１）上に、ＡｌＮ層（１４−２）、バッファ層（１４−３）、アンドープ−ＧａＮからなる下部半導体層（１４−４）を、順次エピタキシャル成長により形成する。

次に、ＴＭＧａとＮＨ_３を、それぞれ１９μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、下部半導体層（１４−４）上に、アンドープＧａＮからなる電子走行層１５をエピタキシャル成長させる。そして、次に、ＴＭＡｌと、ＴＭＧａと、ＮＨ_３と、を、それぞれ１２５μｍｏｌ／ｍｉｎ、１９μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、電子走行層１５の上にＡｌ組成が２５％のアンドープ−ＡｌＧａＮからなる電子供給層１８をエピタキシャル成長させ、これによって半導体動作層１５、１８が形成される。

ここで、バッファ層１４−３は、例えば、厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層以上積層したものとする。また、ＡｌＮ層（１４−２）、下部半導体層（１４−４）、電子走行層１５、電子供給層１８の厚さは、それぞれ、１００ｎｍ、５０ｎｍ、１００ｎｍ、２０ｎｍとする。

次に、本発明の電界効果トランジスタの特徴であるソース電極１３及びドレイン電極１１のリセス部２０、即ち、電子供給層１８を通って電子走行層１５に到達するリセス部２０の形成方法について説明する。

図５（ｂ）は、リセス部２０の底部が、電子走行層１５と電子供給層１８の境界面に位置する場合の例を示す。図５（ｂ）に示すように、ソース電極１３及びドレイン電極１１のリセス部２０を形成する領域において、プラズマ化学気相成長（ＰＣＶＤ）法を用いて電子供給層１８上に、ＳｉＯ_２からなるマスク層２１を、厚さ２００ｎｍで形成し、フォトリソグラフィとＧＨＦ_３ガスを用いてパターニングを行い、開口部２２を形成する。

次に、マスク層２１をマスクとして、エッチングガスであるＣｌ_２ガスを用いて電子供給層１８をエッチング除去してリセス部２０を形成するための溝を作成する。

そして、エッチングマスク２１をフッ酸で除去し、リフトオフ法を用いてドレイン電極１１及びソース電極１３を形成する。尚、これらの電極１１、１３は、何れも厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とし、その金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、電極１１、１３を形成後に、６００℃、１０分のアニールを行なうのである。

これにより、図４（ａ）に示すように、リセス部２０は、その長手方向がドレイン電極１１（又はソース電極１３）間に流れる電流の方向に沿って配置され、電子走行層１５の表面（電子供給層１８との界面）においてオーミックコンタクトさせるのである。

図５（ｃ）は、リセス部２０の底部を、電子供給層１８を貫通して電子走行層１５内に位置させる場合の例を示す。

図５（ｃ）に示すように、ソース電極１３及びドレイン電極１１のリセス部２０を形成する領域において、プラズマ化学気相成長（ＰＣＶＤ）法を用いて電子供給層１８上に、ＳｉＯ_２からなるマスク層２１を、厚さ２００ｎｍで形成し、フォトリソグラフィとＧＨＦ_３ガスを用いてパターニングを行い、開口部２２を形成する。そして、マスク層２１をマスクとして、エッチングガスであるＣｌ_２ガスを用いて電子走行層１５の一部および電子供給層１８をエッチング除去し、電子走行層１５内に至るリセス部２０を形成するための溝を作成するのである。電極１１、１３の形成方法は、上記した方法と同様であるので、ここでの重複記載は省略する。

これにより、図２（ａ）に示すように、電極１１、１３のリセス部２０の底部は、その長手方向がドレイン電極１１（又はソース電極１３）間に流れる電流の方向に沿って配置され、電子走行層１５の内側においてオーミックコンタクトさせるのである。

以上詳しく説明したように、本半導体素子に係る電界効果トランジスタにおいては、ソース電極１３及びドレイン電極１１は、電子供給層１８を通って電子走行層１５に達するリセス部２０を有し、このリセス部２０は、その長手方向がソース電極１３とドレイン電極１１間に流れる電流の方向に沿って形成され、半導体動作層１５、１８とオーミックコンタクトする。

これにより、本半導体素子に係る電界効果トランジスタの電極（ソース電極１３及びドレイン電極１１）は、従来技術と比して、半導体動作層１５、１８との間で、極めて低い抵抗値のオーミックコンタクを可能にしたのである。

以上、説明したように、本発明に係る半導体素子は、窒化ガリウム系化合物半導体からなるヘテロ接合構造を有する電界効果トランジスタはもちろん、他の半導体素子、例えばダイオード、ＨＥＭＴ，ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）等のトランジスタへの適用が可能である。また、実施の形態では、横型の電界効果トランジスタについて説明したが、縦型構造や、いわゆる擬似縦型構造の半導体素子にも適用することが可能である。

本発明は、窒化ガリウム（ＧａＮ）系化合物半導体による本半導体素子及びその製造方法に関し、特に、その電極における半導体動作層とのオーミックコンタクト抵抗の低減化を可能にする本半導体素子とその製造方法に関するものであり、産業上の利用可能性を有する。

本半導体素子に係る電界効果トランジスタの第１の実施形態を示し、図１（ａ）は、第１の実施形態に係る本電界効果トランジスタの上面方向から見た模式図を示し、図１（ｂ）は、図１（ａ）の「Ａ−Ａ’」断面を示す。 図１に示した第１の実施形態に係る本電界効果トランジスタの断面図を示し、図２（ａ）は、図１（ａ）の「Ｂ−Ｂ’」断面を、図２（ｂ）は、図１（ａ）の「Ｃ−Ｃ’」断面をそれぞれ示す。 本半導体素子に係る本電界効果トランジスタの第２の実施形態を示し、図３（ａ）は、第２の実施形態に係る本電界効果トランジスタの上面方向から見た模式図を示し、図３（ｂ）は、図３（ａ）の「Ａ−Ａ’」断面を示す。 図３に示した第１の実施形態に係る本電界効果トランジスタの断面図を示し、図４（ａ）は、図３（ａ）の「Ｂ−Ｂ’」断面を、図４（ｂ）は、図３（ａ）の「Ｃ−Ｃ’」断面をそれぞれ示す。 本電界効果トランジスタの製造方法を説明するための図である。

図５（ａ）は、半導体基板１４と、半導体基板１４の上に電子走行層１５及ぶ電子供給層１８を形成した状態を示すものである。

図５（ｂ）は、リセス部２０の底部が、電子走行層１５と電子供給層１８の境界面に位置する場合の例（図３に示す第２の実施形態の例）を示す。

図５（ｃ）は、リセス部２０の底部を、電子供給層１８を貫通して電子走行層１５内に位置させる場合の例（図１に示す第１の実施形態の例）を示す。
本電界効果トランジスタに関連する従来技術の第１の例を示す。 本電界効果トランジスタに関連する従来技術の第２の例を示す。

符号の説明

１１：ドレイン電極
１２：ゲート電極
１３：ソース電極
１４：半導体基板
１５：電子走行層（キャリア走行層）
１８：電子供給層（キャリア供給層）
２０：リセス部（複数のリセス構造）
２１：マスク層
２２：マスク層開口部（リセス部を有する電極形成領域）

Claims (13)

1. 基板上に少なくとも電子走行層及び電子供給層を有するヘテロ接合構造体を有する窒化ガリウム系化合物半導体からなる半導体動作層と、当該半導体動作層上に形成された少なくとも一つの電極と、を備えた半導体素子において、
   前記電極は、前記電子供給層を通って前記電子走行層に達するリセス部、該リセス部および前記電子供給層の上、に形成され、前記電子走行層とオーミックコンタクトするものであり、
   前記リセス部は、互いに離間して並行に配置され櫛状に形成された複数のリセス構造により形成され、当該リセス構造の長手方向が前記半導体動作層を流れる電流の方向に沿って形成されたことを特徴とする窒化ガリウム系化合物半導体からなる半導体素子。
2. 前記電極は、前記電子供給層の表面に直接接して形成されていることを特徴とする請求項１に記載の半導体素子。
3. 前記半導体素子は、前記半導体動作層上に形成されたソース電極、ドレイン電極及びゲート電極を備えた電界効果トランジスタであり、
   前記電極は、前記ソース電極および前記ドレイン電極であることを特徴とする請求項１又は２に記載の半導体素子。
4. 前記リセス部の底部は、前記電子走行層内に位置することを特徴とする請求項１乃至３に記載の半導体素子。
5. 前記リセス部の底部は、前記電子走行層と前記電子供給層の境界面に位置することを特徴とする請求項１乃至３に記載の半導体素子。
6. 前記電子走行層はアンドープのＧａＮであり、前記電子供給層はアンドープ又はｎ型のＡｌＧａＮであることを特徴とする請求項４又は５に記載の半導体素子。
7. 窒化ガリウム系合物半導体により形成され、基板上に少なくとも電子走行層と電子供給層とを有するヘテロ接合構造体の上に形成されたソース電極、ドレイン電極及びゲート電極を有する電界効果トランジスタの製造方法において
   （ａ）前記基板上にバッファ層を介して電子走行層を形成するステップと、
   （ｂ）前記電子走行層の上に電子供給層を形成するステップと、
   （ｃ）前記電子供給層の上の所定領域にゲート電極を形成するステップと、
   （ｄ）前記ソース電極及び前記ドレイン電極の形成領域において、前記電子供給層を通っ て前記電子走行層に達するリセス部を形成するステップと、
   （ｅ）前記ソース電極及び前記ドレイン電極を、前記電子供給層を通って前記電子走行層 に達するリセス部、該リセス部および前記電子供給層の上に形成し、前記ソース電極と 前記ドレイン電極を前記リセス部において前記電子走行層とオーミックコンタクトさせ るステップと、の各ステップを含み、
   前記リセス部は、互いに離間して並行に配置され櫛状に形成された複数のリセス構造により形成され、当該リセス構造の長手方向が前記ソース電極及び前記ドレイン電極間に流れる電流の方向に沿って形成されたことを特徴とする電界効果トランジスタの製造方法。
8. 前記電極は、前記電子供給層の表面に直接接して形成されていることを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
9. 前記ステップ（ａ）は、
   （ａ−１）基板の上にＡｌＮ層を形成するステップと、
   （ａ−２）前記ＡｌＮ層の上にバッファ層を形成するステップと、
   の各ステップを含むことを特徴とする請求項７に記載の電界効果トランジスタの製造方法 。
10. 前記ステップ（ｄ）は、
    （ｄ−１）前記電子走行層の上にマスク層を形成するステップと、
    （ｄ−２）前記ソース電極及び前記ドレイン電極の前記リセス部の形成領域において、 前記マスク層を取り除くステップと、
    の各ステップを含むことを特徴とする請求項７に記載の電界効果トランジスタの製造方 法。
11. 前記リセス部の底部は、前記電子走行層内に位置することを特徴とする請求項７乃至 ９の何れかの項に記載の電界効果トランジスタの製造方法。
12. 前記リセス部の底部は、前記電子走行層と前記電子供給層の境界面に位置することを 特徴とする請求項７乃至９の何れかの項に記載の電界効果トランジスタの製造方法。
13. 前記電子走行層はアンドープのＧａＮであり、前記電子供給層はアンドープ又はｎ型 のＡｌＧａＮであることを特徴とする請求項７乃至９の何れかの項に記載の電界効果ト ランジスタの製造方法。

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