TWI755091B

TWI755091B - 半導體裝置及其形成方法

Info

Publication number: TWI755091B
Application number: TW109134918A
Authority: TW
Inventors: 周政偉; 吳修銘
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2020-10-08
Filing date: 2020-10-08
Publication date: 2022-02-11
Also published as: TW202215551A

Abstract

提供一種半導體裝置及形成方法。此方法包括：提供基板，基板上依序形成有緩衝層、通道層、及阻障層；形成摻雜化合物半導體層於部分阻障層上；形成第一蝕刻停止層於摻雜化合物半導體層上；形成第二蝕刻停止層於第一蝕刻停止層上；形成介電層於第二蝕刻停止層上；形成蝕刻保護層於介電層上；執行第一蝕刻製程，蝕刻穿過蝕刻保護層且部分穿過介電層，以形成凹口於介電層中；執行第二蝕刻製程，蝕刻凹口下方的介電層以形成開口，在第二蝕刻製程期間，蝕刻保護層保護下方的介電層免於蝕刻；執行移除製程，移除介電層上剩餘的蝕刻保護層。

Description

半導體裝置及其形成方法

本發明實施例是關於半導體裝置，特別是關於一種具有摻雜化合物半導體的半導體裝置及其形成方法。

氮化鎵系(GaN-based)半導體材料具有許多優秀的材料特性，例如：高抗熱性、寬能隙(band-gap)、高電子飽和速率。因此，氮化鎵系半導體材料適用於高速與高溫的操作環境。近年來，氮化鎵系半導體材料已廣泛地應用於發光二極體(light emitting diode，LED)元件、高頻率元件，例如具有異質界面結構的高電子遷移率電晶體(high electron mobility transistor，HEMT)。

高電子遷移率電晶體在製程期間可能會受到製程(例如蝕刻製程)的影響，導致電性表現或均勻度變差。雖然現有的高電子遷移率電晶體已大致上合乎需求，但並非在各方面皆令人滿意。

本發明實施例提供一種半導體裝置的形成方法，包括：提供基板，基板上依序形成有緩衝層、通道層、及阻障層；形成摻雜化合物半導體層於部分阻障層上；形成第一蝕刻停止層於摻雜化合物半導體層上；形成第二蝕刻停止層於第一蝕刻停止層上；形成介電層於第二蝕刻停止層上且介電層覆蓋部分摻雜化合物半導體層及摻雜化合物半導體層所露出的阻障層；形成蝕刻保護層於介電層上；執行第一蝕刻製程，蝕刻穿過蝕刻保護層且部分穿過介電層，以形成凹口於介電層中；執行第二蝕刻製程，蝕刻凹口下方的介電層以形成開口，開口露出部分第二蝕刻停止層，在第二蝕刻製程期間，蝕刻保護層保護下方的介電層免於蝕刻；執行移除製程，移除介電層上剩餘的蝕刻保護層；以及形成閘極金屬層以填充開口。

本發明實施例提供一種半導體裝置，包括：基板、位於基板上的緩衝層、位於緩衝層上的通道層、及位於通道層上的阻障層；摻雜化合物半導體層，位於部分阻障層上；第一蝕刻停止層，位於摻雜化合物半導體層上；第二蝕刻停止層，位於第一蝕刻停止層上；介電層，位於第二蝕刻停止層上，其中介電層覆蓋部分摻雜化合物半導體層及摻雜化合物半導體層所露出的阻障層；以及一閘極金屬層，位於部分第二蝕刻停止層上。

以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中具有重複的元件符號。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。

此外，在本發明的一些實施例中，關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

此處所使用的「約」、「大約」、「大抵」之用語通常表示在一給定值的±20%之內，較佳是±10%之內，且更佳是±5%之內，或±3%之內，或±2%之內，或±1%之內，或0.5%之內。舉例而言，用語「約5nm」可涵蓋從4.5nm至5.5nm的尺寸範圍。文中給定的數值為大約的數值，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，此給定的數值仍可隱含「約」、「大約」、「大抵」之含義。

以下敘述本發明的一些實施例，在這些實施例中所述的多個階段之前、期間及/或之後，可提供額外的步驟。所述的一些階段在不同實施例中可被替換或刪去。本發明實施例的半導體裝置可增加額外部件。所述的一些部件在不同實施例中可被替換或刪去。儘管所討論的一些實施例以特定順序的步驟執行，這些步驟仍可以另一合乎邏輯的順序執行。

本發明實施例提供半導體裝置的形成方法，在介電層上形成蝕刻保護層，以減少蝕刻製程對裝置造成的損壞，並進一步避免裝置短路。此外，本發明實施例提供的半導體裝置具有蝕刻停止層，除了蝕刻停止及保護其他部件的效果外，還可根據不同的設計需求，調整蝕刻停止層的配置。

第1-8圖是根據本發明的一些實施例，繪示出半導體裝置的製程剖面示意圖。參照第1圖，提供基板100，且基板100上依序形成有緩衝層102、通道層104、及阻障層106。基板100可包括：元素半導體，包括矽或鍺；化合物半導體，包括砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)及/或銻化銦(InSb)；合金半導體，包括矽鍺合金、磷砷鎵合金、砷鋁銦合金、砷鋁鎵合金、砷銦鎵合金、磷銦鎵合金及/或磷砷銦鎵合金、或前述材料之組合。

一些實施例中，基板100可為絕緣體上覆半導體(semiconductor on insulator)基板，例如：絕緣體上覆矽或絕緣體上覆矽鍺(silicon germanium on insulator，SGOI)。其他實施例中，基板100可為陶瓷基板，例如氮化鋁(AlN)基板、碳化矽(SiC)基板、氧化鋁(Al ₂O ₃)基板 (或稱為藍寶石(sapphire)基板)、玻璃基板、或其他類似的基板。一些實施例中，基板100可包含陶瓷基材及分別設置於陶瓷基材的上下表面的一對阻隔層，其中陶瓷基材可包含陶瓷材料，而陶瓷材料包含金屬無機材料。舉例而言，陶瓷基材可包含：碳化矽、氮化鋁、藍寶石基材、或其他適合的材料。前述藍寶石基材可為氧化鋁。

基板100的晶格或熱膨脹係數可能與上方部件(例如通道層104)不同，因此基板100與上方部件的界面處或界面處附近可能產生應變(strain)，容易形成裂縫或翹曲等缺陷。如第1圖所示，可形成緩衝層102於基板100上，以減緩形成於緩衝層102上方的部件(例如通道層104)之應變，防止缺陷形成於上方的部件中。緩衝層102的材料可包括：AlN、GaN、AlxGa _1-xN(其中0＜x＜1)、前述之組合、或其他類似的材料，且可由磊晶成長製程形成，例如：金屬有機化學氣相沉積、氫化物氣相磊晶法、分子束磊晶法、前述之組合、或類似方法。在一些實施例中，緩衝層102可為多層結構(未繪示)。舉例而言，緩衝層102可包括超晶格緩衝層及/或漸變式緩衝層，其中超晶格緩衝層設置於基板100上，漸變式緩衝層設置於超晶格緩衝層上，可以有效避免基板100內的差排(dislocation)進入上方部件，進一步提升上方的其他膜及/或層的結晶品質。

一些實施例中，可視需要(optional)形成晶種層(未繪示)於基板100與緩衝層102之間。在此些實施例中，晶種層可以緩解基板100與上方成長的膜及/或層之間的晶格差異，以提升結晶品質。晶種層的材料可包含： AlN、Al ₂O ₃、AlGaN、SiC、Al、前述之組合、或類似材料。可藉由合適的製程形成單層或多層結構的晶種層，例如：化學氣相沉積、原子層沉積、物理氣相沉積、其他製程、或前述之組合。在一些實施例中，緩衝層102的材料是取決於晶種層的材料和磊晶製程時所通入的氣體。

通道層104形成於緩衝層102上。一些實施例中，通道層104的材料包含二元(binary)III-V族化合物半導體材料，例如III族氮化物。舉例而言，通道層104的材料可為氮化鎵。在一些實施例中，可用n型摻雜劑或p型摻雜劑摻雜通道層104。可由磊晶成長製程形成通道層104，例如：金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合、或類似方法。一些實施例中，高電子遷移率電晶體的崩潰電壓(breakdown voltage)主要取決於氮化鎵通道層的厚度。舉例而言，氮化鎵通道層的厚度增加1µm可提升高電子遷移率電晶體的崩潰電壓(breakdown voltage)約100V。在形成氮化鎵層的磊晶成長製程期間，為了沉積氮化鎵材料於基板上，需要使用具有高熱傳導性及高機械強度的基板，否則可能造成基板彎曲，甚至破裂。相較於矽基板，氮化鋁基板具有較高的熱傳導性及機械強度，因此可將較厚的氮化鎵層形成於氮化鋁基板上。

阻障層106形成於通道層104上。阻障層106的材料可包含三元(ternary)III-V族化合物半導體，例如III族氮化物。舉例而言，阻障層106的材料可為AlGaN、AlInN、或前述之組合。其他實施例中，阻障層106也可包括：GaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他適當的III-V族材料、或前述之組合。一些實施例中，阻障層106可為摻雜的，例如以n型摻雜劑或p型摻雜劑摻。阻障層106可由磊晶成長製程形成，例如：金屬有機化學氣相沉積、氫化物氣相磊晶法、分子束磊晶法、前述之組合、或類似方法。根據本發明的一些實施例，通道層104與阻障層106的材料不同，其界面處為異質接面(heterojunction)結構，由於通道層104與阻障層106的晶格不匹配，可能產生應力而導致壓電極化效應，且III族金屬(例如Al、Ga、或In)與氮之鍵結的離子性較強，導致自發極化。由於通道層104與阻障層106的能隙(energy gap)不同以及前述的壓電極化與自發極化效應，形成了二維電子氣(two-dimensional electron gas，2DEG)(未繪示)於通道層104與阻障層106之間的異質界面上。本發明實施例的一些半導體裝置是利用二維電子氣(2DEG)作為導電載子的高電子遷移率電晶體(HEMT)。

摻雜化合物半導體層108形成於阻障層106上。根據本發明的一些實施例，摻雜化合物半導體層108的材料包括摻雜的化合物半導體材料，例如以p型摻雜劑或n型摻雜劑摻雜的GaN。形成摻雜化合物半導體層108的步驟可包含：透過磊晶成長製程在阻障層106上沉積摻雜化合物半導體材料層、在摻雜化合物半導體材料層上形成圖案化遮罩層、對摻雜化合物半導體材料層執行蝕刻製程，以移除摻雜化合物半導體材料層未被圖案化遮罩層覆蓋的部分、以及將圖案化遮罩移除。前述圖案化遮罩層可為硬遮罩或光阻。在一些實施例中，摻雜的化合物半導體層可與晶種層(可選的)、緩衝層102、通道層104、及阻障層106在相同的沉積腔室中原位(in-situ)沉積。摻雜化合物半導體層108可具有如第1圖所示的長方形剖面。在其他實施例中，摻雜化合物半導體層108可具有其他形狀的剖面，例如梯形剖面。

參照第1圖，第一蝕刻停止層111形成於摻雜化合物半導體層108上。第一蝕刻停止層111的材料可包括氮化物，例如：氮化矽、氮氧化矽、碳氮化矽、碳氮氧化、氮化鎵、氮化鋁、金屬氮化物、金屬氮化矽化物、或前述之組合。前述金屬氮化物，舉例而言，可包括:氮化鈦、氮化钼、氮化鎢、氮化鉭、氮化鉭矽、氮化鉭矽、氮化鋁鈦或其他適合的材料、或前述之組合。形成第一蝕刻停止層111的步驟可包括沉積蝕刻停止材料層並將其圖案化。舉例而言，沉積製程可包括：化學氣相沉積(CVD)、原子層沉積(ALD)、或物理氣相沉積(PVD)(如濺鍍或蒸鍍)、其他適合的製程、或前述之組合。一些實施例中，在後續的製程期間，第一蝕刻停止層111可保護下方的摻雜化合物半導體層108，降低或避免摻雜化合物半導體層108受到蝕刻製程中使用的蝕刻劑(例如電漿)或環境中的氣體影響所導致的電性均勻度不佳。第一蝕刻停止層111的厚度可為約100Å至1000Å，例如300Å。第二蝕刻停止層112形成於第一蝕刻停止層111上，如第1圖所示。第二蝕刻停止層112可在後續的蝕刻製程中作為蝕刻停止層並保護第一蝕刻停止層111，避免蝕刻劑損壞第一蝕刻停止層111而影響裝置的臨界電壓。第二蝕刻停止層112的材料與第一蝕刻停止層111不同。舉例而言，第二蝕刻停止層112的材料可包括：摻雜或未摻雜的矽、氧化矽、碳化矽、氮化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、金屬矽化物、四乙氧基矽烷(tetraethoxysilane，TEOS)氧化物、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數介電材料(介電常數小於4)、其他適合的材料或前述之組合。

可使用沉積製程來沉積蝕刻停止材料層並將其圖案化，以形成第二蝕刻停止層112，其厚度可為約2nm至約50nm，例如約10至20 nm。沉積製程可包括：化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積(HDPCVD)、金屬有機化學氣相沈積(MOCVD)、遠端電漿化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)、電鍍、其他適合的製程、或前述之組合。在一些實施例中，第二蝕刻停止層112與第一蝕刻停止層111可保護摻雜化合物半導體層108，降低或避免摻雜化合物半導體層108受到蝕刻製程影響而導致電性表現不佳。

在一特定實施例中，第一蝕刻停止層111包括氮化鈦且第二蝕刻停止層112包括摻雜或未摻雜的矽。包含氮化鈦的第一蝕刻停止層111可與摻雜化合物半導體層108形成蕭特基障壁(Schottky barrier)，使臨界電壓(threshold voltage)上升。此實施例中，除了保護摻雜化合物半導體層108免於後續製程的影響外，可依產品的應用及設計需求決定第二蝕刻停止層112為摻雜或未摻雜的多晶矽。其中，第一蝕刻停止層111、第二蝕刻停止層112的寬度與摻雜化合物半導體層108的寬度實質上相同。於一實施例中，第一蝕刻停止層111、第二蝕刻停止層112的寬度與摻雜化合物半導體層108的寬度可為不相同。

如第1圖所示，介電層110形成於第二蝕刻停止層112上，且介電層110覆蓋部分摻雜化合物半導體層108及摻雜化合物半導體層108所露出的阻障層106。介電層110可包括單層或多層介電材料，例如：氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)氧化物、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數介電材料、及/或其他適合的介電材料。前述低介電常數介電材料可包含(但不限於)：氟化矽玻璃(fluorinated silica glass，FSG)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、摻雜碳的氧化矽、非晶質氟化碳(fluorinated carbon)、聚對二甲苯(parylene)、苯並環丁烯(bis-benzocyclobutenes，BCB)、或聚醯亞胺(polyimide)。可使用沉積製程來形成介電層110，例如：旋轉塗佈、化學氣相沉積、原子層沉積、高密度電漿化學氣相沉積、其他合適的製程、或前述之組合。

參照第2圖，蝕刻保護層114形成於介電層110上。蝕刻保護層114的材料包括：氮化矽、氮化鈦、其他適合材料、或前述之組合，且可透過沉積製程形成，例如：化學氣相沉積、原子層沉積、或物理氣相沉積(如濺鍍或蒸鍍)、其他適合的製程、或前述之組合。在其他實施例中，蝕刻保護層114可為光阻材料。蝕刻保護層114的厚度可為約100Å至約1000Å，例如300Å。在一些實施例中，蝕刻保護層114可在後續的蝕刻製程期間保護下方的介電層110，以避免介電層110中產生缺陷且確保後續形成開口116O的開口率。

參照第3圖，執行第一蝕刻製程，蝕刻穿過蝕刻保護層114且部分穿過介電層110，以形成凹口116R於介電層110中。凹口116R的位置對應於後續將形成閘極金屬層的位置。詳細而言，第一蝕刻製程蝕刻穿過第二蝕刻停止層112上方的蝕刻保護層114但未完全蝕穿第二蝕刻停止層112上方的介電層110，以保留部分的介電層110在凹口116R下方。一些實施例中，在第一蝕刻製程後，凹口116R的底表面下方剩餘的介電層110的厚度為約300Å至1000Å，例如約300 Å。此些實施例中，第二蝕刻停止層112上方的介電層110未被完全移除，可避免第一蝕刻製程的蝕刻劑對介電層110下方的部件造成不利的影響。根據本發明的一些實施例，蝕刻保護層114的材料包括氮化矽或氮化鈦且介電層110的材料包括氧化矽時，第一蝕刻製程為乾蝕刻製程，其中使用的蝕刻劑包括以氬(Ar)或氟(F)氣體組成的電漿，然本發明並不以此為限。在其他實施例中，蝕刻保護層114的材料包括有機材料，例如光阻、旋塗式玻璃(spin on glass, SOG)、樹脂、聚醯亞胺。在一實施例中，蝕刻保護層114的材料包括無機材料，例如氧化矽、氮化鈦、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)氧化物、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數介電材料(介電係數小於4)、矽、碳化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、金屬矽化物、及/或其他適合的介電材料。

介電層110的材料包括氧化矽時，第一蝕刻製程為濕蝕刻製程，其中使用的蝕刻劑包括氫氟酸(HF)或緩衝氧化矽蝕刻液(BOE) ，然本發明並不以此為限。

參照第4圖，執行第二蝕刻製程，將凹口116R下方的介電層110移除，以露出第二蝕刻停止層112並形成開口116O。根據本發明的一些實施例，介電層110的材料包括氧化矽時，第二蝕刻製程較佳為濕蝕刻製程，其中使用的蝕刻劑包括緩衝氧化矽蝕刻液(BOE)。在第二蝕刻製程期間，蝕刻保護層114可保護下方的介電層110免於蝕刻，以避免介電層110中產生缺陷且避免介電層110的缺陷(若存在)擴大。第二蝕刻停止層112可於蝕刻製程中保護摻雜化合物半導體層108。

在前述介電層110的沉積製程中，由於介電層110為共形地沉積於第二蝕刻停止層112上，由於地形起伏，介電層110產生的邊角可能導致在介電層110中產生缺陷，例如孔縫。在習知的製程中，蝕刻製程也可能使介電層中產生缺陷，或蝕刻劑可能進入介電層的孔縫中而使孔縫擴張，進而導致後續填充閘極金屬時，閘極金屬可能填入介電層的孔縫中，造成裝置短路(例如閘極-汲極短路)。本發明實施例提供的半導體裝置的形成方法包括在介電層110上方形成蝕刻保護層114，在蝕刻製程期間保護介電層110，防止蝕刻製程在介電層110中形成缺陷或使介電層的孔縫擴張，從而避免裝置短路。

參照第5圖，執行移除製程以移除介電層110上剩餘的蝕刻保護層114。在移除製程期間，第二蝕刻停止層112可保護下方的第一蝕刻停止層111及摻雜化合物半導體層108。舉例而言，當蝕刻保護層114與第一蝕刻停止層111包括相同的材料時，且第二蝕刻停止層112與第一蝕刻停止層111不同時，在移除製程期間第二蝕刻停止層112可保護第一蝕刻停止層111免於蝕刻。在一些實施例中，蝕刻保護層114的材料包括氮化矽或氮化鈦時，移除製程包括濕蝕刻製程，其中使用的蝕刻劑包括：鹽酸或硫酸等酸搭配雙氧水，然本發明並不以此為限。

參照第6圖，形成閘極金屬層118以填充開口116O。閘極金屬層118的材料可包括：金屬、金屬氮化物、金屬氧化物、金屬合金、其他適合的導電材料、前述之組合、或前述之多層結構。舉例而言，金屬可包括：Au、Ni、Pt、Pd、Ir、Ti、Cr、W、Al、Cu、或其他類似材料；金屬氮化物可包括： MoN、WN、TiN、TaN、TaSiN、TaCN、TiAlN、或其他類似材料。其他實施例中，閘極金屬層118的導電材料可包括：NiSi、CoSi、TaC、TiAl、或其他類似材料。可透過沉積製程來形成前述的材料層，例如：化學氣相沉積(CVD)、原子層沉積(ALD)、或物理氣相沉積(PVD)(如濺鍍或蒸鍍)，然後將其圖案化，以形成閘極金屬層118。

參照第7及8圖，可在移除製程之後，形成源極/汲極結構124/126於摻雜化合物半導體層108的兩側。一些實施例中，源極/汲極結構124/126的形成方法包括：執行圖案化製程以形成穿過介電層110及阻障層106並延伸至通道層104中的一對(或更多個)開口120、沉積導電材料層於開口120中、將導電材料層圖案化以形成源極/汲極結構124/126。導電材料層可包括上述閘極金屬層118的材料、其組合、或前述的多層結構。其他實施例中，源極/汲極結構124/126的材料可包括：NiSi、CoSi、TaC、TaSiN、TaCN、TiAl、TiAlN、金屬氧化物、金屬合金、其他適合的導電材料、前述之組合、或前述之多層結構。一些實施例中，源極/汲極結構124/126可包括與閘極金屬層118相同或類似的材料，且可由同一道製程來形成或是由不同的製程來形成。

於另一實施例，於閘極金屬層118上形成另一介電層(圖未繪示)，源極/汲極結構124/126形成於另一介電層上。開口120穿過所述另一介電層、介電層110及阻障層106並延伸至通道層104中，源極/汲極結構124/126填入開口120。於此實施例中，閘極金屬層118與源極/汲極結構124/126於不同步驟中形成。

在其他實施例中，可在形成介電層110於第二蝕刻停止層112上之後以及執行移除製程之前，形成源極/汲極結構124/126於摻雜化合物半導體層108的兩側。舉例而言，參照第9圖，可在形成介電層110於第二蝕刻停止層112上之後以及形成蝕刻保護層114於介電層110上之前，形成源極/汲極結構124/126。形成源極/汲極結構124/126的方法包括：執行圖案化製程以形成穿過介電層110及阻障層106並延伸至通道層104中的一對(或更多個)開口、沉積導電材料層於開口中、以及將導電材料層圖案化以形成源極/汲極結構124/126。導電材料層的材料與上述源極/汲極結構124/126的材料相同或類似。於一實施例中，可於介電層110上形成另一介電層。之後，如第10圖所示，形成蝕刻保護層114於介電層110及源極/汲極結構124/126上，或形成蝕刻保護層114於另一介電層及源極/汲極結構124/126上。隨後可執行類似第3圖至第6圖所示的製程，以形成如第8圖所示的半導體裝置10。在此些實施例中，蝕刻保護層114也具有前述保護介電層110以避免裝置短路的效果。

參照第11圖，相較於第8圖所示的半導體裝置10，半導體裝置20更包括第三蝕刻停止層113，位於摻雜化合物半導體層108與第一蝕刻停止層111之間。一些實施例中，第三蝕刻停止層113的材料可與第二蝕刻停止層112的材料相同或類似。可透過類似上述第一蝕刻停止層111或第二蝕刻停止層112的形成方法來形成第三蝕刻停止層113。第三蝕刻停止層113的厚度可為約2nm至約50nm，例如約10至20nm。在本發明的一些實施例中，第一蝕刻停止層111包括氮化鈦且第二蝕刻停止層112及第三蝕刻停止層113包括摻雜或未摻雜的矽，前述矽可為單晶(single crystal)、多晶(poly-crystal)、或非晶的(amorphous)。在此些實施例中，除了具有上述第一蝕刻停止層111及第二蝕刻停止層112的一些優點外，依所欲的臨界電壓而定，第三蝕刻停止層113可為摻雜或未摻雜的多晶矽。在進一步的實施例中，可改變第三蝕刻停止層113的摻雜濃度，以調整臨界電壓。

在p型摻雜的摻雜化合物半導體層108的一些實施例中，由於摻雜劑在摻雜後的活化率較低，未活化的摻雜劑可能會在摻雜化合物半導體層108中產生許多帶電的缺陷，進而影響半導體裝置之性能。在此些實施例中，除了上述的效果以及可保護下方的摻雜化合物半導體層108不受到後續製程的不利影響外，第三蝕刻停止層113中未摻雜的矽更可與前述未活化的摻雜劑相互補償，進一步改善半導體裝置的特性，並使半導體裝置得以提供較高的飽和電流。此外，相較於p型摻雜的摻雜化合物半導體層108，第三蝕刻停止層113中未摻雜的矽為n型半導體材料，因此第三蝕刻停止層113中未摻雜的矽可與p型摻雜的摻雜化合物半導體層108形成NP接面(NP junction)。此NP接面在半導體裝置開啟時(on-state)為逆向偏壓(reverse bias)，可減少半導體裝置的閘極漏電流，亦可增加閘極的崩潰電壓。

本發明實施例提供的半導體裝置的形成方法包括在介電層上形成蝕刻保護層，以在蝕刻製程期間保護介電層，防止蝕刻製程在介電層中形成缺陷或使介電層的孔縫擴張，避免後續製程的金屬填入介電層的孔縫中而造成裝置短路，進而改善裝置的電性。本發明實施例提供的半導體裝置在製程中可避免裝置損壞，例如在蝕刻製程中可降低蝕刻劑對部件的影響，還可依所欲的臨界電壓調整裝置的配置。在一些實施例中，可進一步改善半導體裝置的元件特性且得到較高的飽和電流。

以上概述數個實施例之特點，以便在本發明所屬技術領域中具有通常知識者可更好地了解本發明的各個方面。在本發明所屬技術領域中具有通常知識者，應理解其可輕易地利用本發明實為基礎，設計或修改其他製程及結構，以達到和此中介紹的實施例之相同的目的及/或優點。在本發明所屬技術領域中具有通常知識者，也應理解此類等效的結構並無背離本發明的精神與範圍，且其可於此作各種的改變、取代、和替換而不背離本發明的精神與範圍。

10,20:半導體裝置

100:基板

102:緩衝層

104:通道層

106:阻障層

108:摻雜化合物半導體層

110:介電層

111:第一蝕刻停止層

112:第二蝕刻停止層

113:第三蝕刻停止層

114:蝕刻保護層

116R:凹口

116O:開口

118:閘極金屬層

120:開口

124/126:源極/汲極結構

以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。第1-8圖是根據本發明的一些實施例，繪示出半導體裝置的製程剖面示意圖。第9-10圖是根據本發明的另一些實施例，繪示出半導體裝置的製程剖面示意圖。第11圖是根據本發明的又一些實施例，繪示出半導體裝置的製程剖面示意圖。

10:半導體裝置