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JP2018121001A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Tatsuo Nakayama
達峰 中山
宮本　広信
Hironobu Miyamoto
広信 宮本
岡本　康宏
Yasuhiro Okamoto
康宏 岡本
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Abstract

【課題】半導体装置の特性を向上させる。【解決手段】第１の窒化物半導体層Ｓ１よりなるチャネル下地層と、第２の窒化物半導体層Ｓ２よりなるチャネル層と、第３の窒化物半導体層Ｓ３よりなるバリア層と、メサ型の第４の窒化物半導体層（メサ部）Ｓ４と、メサ部を覆うゲート絶縁膜ＧＩと、その上に形成されたゲート電極ＧＥと、を有する半導体装置のメサ部を、コドープ層とする。このように、メサ部をコドープ層とすることで、ゲート絶縁膜／メサ部の界面に生じる界面電荷をコドープ層中のｐ型不純物（Ｍｇ）またはｎ型不純物（Ｓｉ）により、キャンセルすることができ、閾値電位を向上させることができる。また、ゲート絶縁膜ＧＩを形成するまでは、第４の窒化物半導体層Ｓ４をｎ型としておき、ゲート絶縁膜ＧＩを形成した後に、第４の窒化物半導体層Ｓ４を中性またはｐ型とすることで、閾値電位を向上させ、ノーマリオフ特性を向上させることができる。【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、窒化物半導体を用いた半導体装置やその製造方法に好適に利用できるものである。
ＧａＮ系窒化物半導体は、ＳｉやＧａＡｓに比べてワイドバンドギャップで、高い電子移動度を有するため、高耐圧、高出力、高周波用途でのトランジスタへの応用が期待されており、近年、盛んに開発が進められている。このようなトランジスタの中でも、ノーマリオフ特性を有するトランジスタは有用であり、ノーマリオフ特性を持たせるための構造が検討されている。
例えば、特許文献１（特許第５６８４５７４号公報）には、下地層と、電子供給層と、２次元電子ガス解消層と、ゲート絶縁膜とゲート電極とを備える半導体装置が開示されている。そして、下地層、電子供給層および２次元電子ガス解消層は、いずれも（０００１）面から任意の方向に１０°までの範囲で傾斜した面を主面とするウルツ鉱型のＩＩＩ族窒化物半導体層である。
特許第５６８４５７４号公報
本発明者は、窒化物半導体を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討し、特に、ノーマリオフ特性を持たせるためのトランジスタの構造（メサ型ＭＯＳ構造）について検討している。その過程において、メサ型の層（上記２次元電子ガス解消層）とゲート絶縁膜との界面に不所望な正電荷が誘起され、所望の閾値電位を得られないという問題を見出した。
このように、窒化物半導体を用いた半導体装置については改善の余地があり、その特性を向上させるための半導体装置の構成やその製造方法の検討が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、第１窒化物半導体層よりなるチャネル下地層と、第２窒化物半導体層よりなるチャネル層と、第３窒化物半導体層よりなるバリア層とが順次積層され、この上に形成されたメサ型の第４窒化物半導体層よりなるメサ部を有する。そして、第４窒化物半導体層は、ｎ型不純物とｐ型不純物とを有し、ｐ型不純物の濃度は、ｎ型不純物の濃度より高い。
本願において開示される一実施の形態に示される半導体装置の製造方法は、ｐ型不純物とｎ型不純物とを有する第４窒化物半導体層をメサ型に加工する工程と、メサ型の第４窒化物半導体層上にゲート絶縁膜を形成する工程と、を有する。そして、ゲート絶縁膜を形成する工程より後に、第４窒化物半導体層のｐ型不純物を活性化する工程を有する。
本願において開示される一実施の形態に示される半導体装置の製造方法は、ｐ型不純物とｎ型不純物とを有する第４窒化物半導体層上に絶縁膜を形成する工程と、絶縁膜上に導電性膜を形成する工程とを有する。そして、第４窒化物半導体層、絶縁膜および導電性膜を加工する形成することにより、第４窒化物半導体層と、ゲート絶縁膜と、ゲート電極との積層体を形成する工程を有する。さらに、絶縁膜の形成工程より後に、第４窒化物半導体層のｐ型不純物を活性化する工程を有する。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の構成を示す断面図である。 第４の窒化物半導体層（メサ部）の構成を模式的に示す断面図である。 メサ型の第４の窒化物半導体層（メサ部）の形成工程から不純物の活性化工程までを模式的に示す断面図である。 メサ型の第４の窒化物半導体層（メサ部）およびゲート絶縁膜の積層部の近傍のバンド図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態５の応用例１の半導体装置の構成を示す断面図である。 実施の形態５の応用例２の半導体装置の構成を示す断面図である。 実施の形態５の応用例３の半導体装置の構成を示す断面図である。 実施の形態５の応用例４の半導体装置の構成を示す断面図である。 実施の形態５の応用例５の半導体装置の構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタ（FET；Field Effect Transistor）である。また、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）とも呼ばれる。
本実施の形態の半導体装置においては、基板ＳＵＢ上に、核生成層ＮＵＣおよび高抵抗バッファ層ＢＵＦが設けられている。
基板ＳＵＢとしては、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いることができる。基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層を省略してもよい。
核生成層ＮＵＣは、窒化物半導体層からなる。核生成層ＮＵＣとしては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。高抵抗バッファ層ＢＵＦは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。例えば、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を高抵抗バッファ層ＢＵＦとして用いることができる。
なお、通常、基板ＳＵＢ上の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長で形成する。
高抵抗バッファ層ＢＵＦ上には、第１の窒化物半導体層Ｓ１、第２の窒化物半導体層Ｓ２および第３の窒化物半導体層Ｓ３が順次形成されている。そして、第３の窒化物半導体層Ｓ３の中央部上には、第４の窒化物半導体層Ｓ４が形成されている。
第２の窒化物半導体層Ｓ２は、第１の窒化物半導体層Ｓ１より電子親和力が大きく、かつ、第３の窒化物半導体層Ｓ３より電子親和力が大きい（Ｓ２＞Ｓ１、Ｓ２＞Ｓ３）。
第４の窒化物半導体層Ｓ４は、メサ型（メサ形状、凸状、ライン状）である。第４の窒化物半導体層Ｓ４は、第１の窒化物半導体層Ｓ１と電子親和力が等しいか、または、第１の窒化物半導体層Ｓ１より電子親和力が大きい（Ｓ４≧Ｓ１）。
第１の窒化物半導体層Ｓ１は、チャネル下地層とも呼ばれ、例えば、ＡｌＧａＮよりなる。また、第２の窒化物半導体層Ｓ２は、チャネル層とも呼ばれ、例えば、ＧａＮよりなる。また、第３の窒化物半導体層Ｓ３は、バリア層（電子供給層、障壁層）とも呼ばれ、例えば、ＡｌＧａＮよりなる。但し、第１の窒化物半導体層Ｓ１よりＡｌ組成が大きい。また、メサ型の第４の窒化物半導体層Ｓ４は、メサ部とも呼ばれ、例えば、ＧａＮよりなる。
また、メサ型の第４の窒化物半導体層（メサ部）Ｓ４上には、ゲート絶縁膜ＧＩが形成されている。このゲート絶縁膜ＧＩは、メサ型の第４の窒化物半導体層（メサ部）Ｓ４を覆うように形成されている。即ち、ゲート絶縁膜ＧＩの幅（ゲート長方向の長さ）は、メサ型の第４の窒化物半導体層（メサ部）Ｓ４の幅より大きい。このため、メサ型の第４の窒化物半導体層（メサ部）Ｓ４とゲート電極ＧＥとは、ゲート絶縁膜ＧＩにより分離されている。また、ゲート絶縁膜ＧＩは、メサ型の第４の窒化物半導体層（メサ部）Ｓ４の両側の側面と上面の上に形成されている。そして、メサ型の第４の窒化物半導体層（メサ部）Ｓ４の形状に対応するように、ゲート絶縁膜ＧＩの表面に凹凸が生じる。ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に形成されている。
また、第３の窒化物半導体層（バリア層）Ｓ３上であって、メサ型の第４の窒化物半導体層（メサ部）Ｓ４の両側には、表面保護膜（保護絶縁膜、絶縁膜）ＰＲＯが形成されている。ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層体は、メサ型の第４の窒化物半導体層（メサ部）Ｓ４を覆うように形成され、さらに、表面保護膜ＰＲＯとオーバーラップするように形成されている。
ゲート電極ＧＥおよび表面保護膜ＰＲＯ上には、層間絶縁膜ＩＬ１が形成されている。
また、第３の窒化物半導体層（バリア層）Ｓ３上であって、メサ型の第４の窒化物半導体層（メサ部）Ｓ４の両側には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。例えば、表面保護膜ＰＲＯおよび層間絶縁膜ＩＬ１の積層膜中には、コンタクトホールが形成され、このコンタクトホールの内部および上部には、ソース電極ＳＥおよびドレイン電極ＤＥが配置される。
ここで、本実施の形態においては、メサ型の第４の窒化物半導体層（メサ部）Ｓ４は、コドープ層である。このコドープ層は、窒化物半導体に対しｐ型となる不純物およびｎ型となる不純物を有する窒化物半導体層からなる。コドープ層は、例えば、ｐ型不純物であるＭｇと、ｎ型不純物であるＳｉとを含有するＧａＮ層である。図２は、図１のメサ型の第４の窒化物半導体層（メサ部）Ｓ４の構成を模式的に示す断面図である。図３は、メサ型の第４の窒化物半導体層（メサ部）Ｓ４の形成工程から不純物の活性化工程までを模式的に示す断面図である。
図２に示すように、メサ型の第４の窒化物半導体層（メサ部）Ｓ４であるコドープ層ＣＤｐは、ｎ型不純物であるＳｉよりｐ型不純物であるＭｇを多く含有している。別の言い方をすれば、コドープ層ＣＤｐ中のｐ型不純物（ここでは、Ｍｇ）の濃度は、ｎ型不純物（ここでは、Ｓｉ）の濃度より、高い（大きい）。さらに、別の言い方をすれば、コドープ層ＣＤｐ中のｐ型不純物（ここでは、Ｍｇ）の含有量（添加量）は、ｎ型不純物（ここでは、Ｓｉ）の含有量より、多い（Ｍｇリッチ）。なお、不純物の濃度や含有量は、例えば、不純物元素の単位体積当たりの個数で表すことができる。
そして、メサ型の第４の窒化物半導体層（メサ部）Ｓ４であるコドープ層ＣＤｐにおいては、ｎ型不純物（ここでは、Ｓｉ）およびｐ型不純物（ここでは、Ｍｇ）ともに活性化しているため、コドープ層ＣＤ中のｎ型不純物に起因するキャリア（電子）は、ｐ型不純物に起因するキャリア（ホール）と相殺され、コドープ層は、ｐ型半導体領域（ＣＤｐ）となっている。
但し、第４の窒化物半導体層（メサ部）Ｓ４であるコドープ層の成膜当初は、ｐ型不純物（ここでは、Ｍｇ）が活性化されておらず、コドープ層は、ｎ型半導体領域（ＣＤｎ）となっている。即ち、ｎ型不純物（ここでは、Ｓｉ）は、成膜当初から活性化された状態で、コドープ層中に存在する。これに対し、ｐ型不純物（ここでは、Ｍｇ）は、成膜当初は不活性の状態で、コドープ層中に存在する。よって、第４の窒化物半導体層（メサ部）Ｓ４であるコドープ層の成膜当初は、ｎ型半導体領域（ＣＤｎ）である。
このように、コドープ層中のｐ型不純物（ここでは、Ｍｇ）やｎ型不純物（ここでは、Ｓｉ）の濃度は、活性化の前後においても、変化せず、ｐ型不純物（ここでは、Ｍｇ）の活性化率が異なる。図２および図３において、活性化している不純物（Ｍｇ、Ｓｉ）を実線の丸で囲み、不活性状態の不純物（Ｍｇ）を破線の丸で囲む。
次いで、図３を参照しながら、コドープ層の形成方法について説明する。例えば、図３（ａ）に示すように、メサ型の第４の窒化物半導体層（メサ部）Ｓ４を形成する。まず、第３窒化物半導体層上に、ｐ型不純物（ここでは、Ｍｇ）とｎ型不純物（ここでは、Ｓｉ）とを有する第４の窒化物半導体層Ｓ４を形成する。第４の窒化物半導体層Ｓ４は、ｎ型不純物であるＳｉよりｐ型不純物であるＭｇを多く含有している。ｎ型不純物（ここでは、Ｓｉ）は、成膜当初から活性化された状態であるのに対し、ｐ型不純物（ここでは、Ｍｇ）は活性化されておらず、コドープ層は、ｎ型半導体領域（ＣＤｎ）となっている。次いで、第４の窒化物半導体層Ｓ４をメサ型に加工する。
次いで、図３（ｂ）に示すように、メサ型の第４の窒化物半導体層Ｓ４上にゲート絶縁膜ＧＩを形成する。この際、ゲート絶縁膜ＧＩは、ｎ型の第４の窒化物半導体層Ｓ４上に形成される。
次いで、図３（ｃ）に示すように、第４の窒化物半導体層Ｓ４中のｐ型不純物（ここでは、Ｍｇ）を活性化する。例えば、熱処理（アニール）を施すことにより、ｐ型不純物（ここでは、Ｍｇ）を活性化する。このような熱処理により、第４の窒化物半導体層Ｓ４中の水素（Ｈ）が除去され、ｐ型不純物（ここでは、Ｍｇ）を活性化する。ここで、メサ型の第４の窒化物半導体層（メサ部）Ｓ４であるコドープ層は、ｎ型不純物であるＳｉよりｐ型不純物であるＭｇを多く含有しているため、ｐ型半導体領域（ＣＤｐ）となる。
図４は、メサ型の第４の窒化物半導体層（メサ部）およびゲート絶縁膜の積層部の近傍のバンド図である。
図４（ａ）は、ゲート電極／ゲート絶縁膜／メサ部／バリア層／チャネル層／チャネル下地層として、ＴｉＮ／Ａｌ２Ｏ３／ＧａＮ／ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮを積層した場合のバンド図である。ＧａＮは、ノンドープである。この場合、ゲート絶縁膜（Ａｌ２Ｏ３）／メサ部（ＧａＮ）との間に、１Ｅ１２〜１Ｅ１３ｃｍ−２程度の正電荷が誘起され、このため、このような積層構造では、閾値電位が設計値より低くなることが判明した。
これに対し、図４（ｂ）に示すように、ＴｉＮ／Ａｌ２Ｏ３／ｎ−ＧａＮの積層体においては、正電荷の誘起は見られず、９Ｅ１０ｃｍ−２程度の負電荷が誘起されることが判明した。
閾値電位の低下は、ゲート絶縁膜の成膜時に生じる界面電荷によるものと考えられる。そこで、本実施の形態においては、第４の窒化物半導体層Ｓ４をコドープ層とすることで、ゲート絶縁膜／メサ部の界面に生じる界面電荷をコドープ層中のｐ型不純物（ここでは、Ｍｇ）またはｎ型不純物（ここでは、Ｓｉ）により、キャンセルすることができる。これにより、閾値電位を向上させることができる。別の言い方をすれば、ノーマリオフ特性を向上させることができる。
さらに、図３を参照しながら説明したように、ゲート絶縁膜の成膜工程までは、第４の窒化物半導体層Ｓ４をｎ型としておくことで図４（ｂ）と同様の状態となり、ゲート絶縁膜／メサ部の界面に生じる得る正電荷の誘起を抑制することができる。ゲート絶縁膜／メサ部の界面の正電荷は、閾値電位を低下させてしまうが、ゲート絶縁膜／メサ部の界面の負電荷は、閾値電位を向上させる。また、ゲート絶縁膜の成膜後には、第４の窒化物半導体層Ｓ４をｐ型とすることで、さらに閾値を向上させることができる。なお、ゲート絶縁膜の成膜後の第４の窒化物半導体層Ｓ４は、中性（ｎ型でもｐ型でもない状態）でもよい。
このように、本実施の形態においては、メサ型の第４の窒化物半導体層（メサ部）をコドープ層としたので、閾値電位を向上させ、ノーマリオフ特性を向上させることができる。また、第４の窒化物半導体層Ｓ４上にゲート絶縁膜を形成するまでは、第４の窒化物半導体層Ｓ４をｎ型としておき、ゲート絶縁膜を形成した後に、第４の窒化物半導体層Ｓ４を中性またはｐ型とすることで、閾値電位を向上させ、ノーマリオフ特性を向上させることができる。
なお、半導体領域の極性（ｐ型かｎ型か）は、例えば、ＳＣＭにより判定することができる。電子濃度が高いコドープ層が、ｎ型半導体領域ＣＤｎと対応し、ホール濃度が高いコドープ層が、ｐ型半導体領域ＣＤｐと対応する。キャリア濃度（電子濃度、ホール濃度）は、例えば、ＳＭＭにより測定することができる。
（ｐ型不純物の濃度について）
前述したとおり、メサ型の第４の窒化物半導体層（メサ部）Ｓ４であるコドープ層中のｐ型不純物の濃度は、ｎ型不純物の濃度より、高くする必要がある（ｎ型不純物の濃度＜ｐ型不純物の濃度）。ｐ型不純物（ここでは、Ｍｇ）と、ｎ型不純物（ここでは、Ｓｉ）の活性化率を考慮し、ｐ型不純物（ここでは、Ｍｇ）およびｎ型不純物（ここでは、Ｓｉ）のコドープ層ＣＤ中への導入量を調整することが好ましい。例えば、活性化率を考慮し、コドープ層ＣＤに導入されるｐ型不純物（ここでは、Ｍｇ）の濃度は、ｎ型不純物（ここでは、Ｓｉ）の濃度の、５倍以上とすることが好ましく、１０倍以上とすることがより好ましい。
また、前述したように、ゲート絶縁膜とｎ型の窒化物半導体層との界面（Ａｌ２Ｏ３／ｎ−ＧａＮ）に誘起される正電荷は１Ｅ１２ｃｍ−２以上であることから、メサ型の第４の窒化物半導体層（メサ部）Ｓ４のｐ型不純物（ここでは、Ｍｇ）の濃度とメサ型の第４の窒化物半導体層（メサ部）Ｓ４の膜厚との積が、１Ｅ１２ｃｍ−２以上であることが好ましい。
一方、ｐ型不純物（ここでは、Ｍｇ）の濃度の上限としては、価電子帯に中性領域が形成されるとゲートによる変調が困難になるため、価電子帯に中性領域が形成される濃度以下であることが好ましい。価電子帯に中性領域が形成される濃度は、メサ型の第４の窒化物半導体層（メサ部）Ｓ４の膜種や膜厚により変化するが、例えば、２０ｎｍのＧａＮ層を用いた場合、ｐ型不純物（ここでは、Ｍｇ）について、価電子帯に中性領域が形成される濃度は、１Ｅ１９ｃｍ−２程度である。よって、この場合、ｐ型不純物（ここでは、Ｍｇ）を１Ｅ１９ｃｍ−２未満とすることが好ましい。
また、ｐ型不純物（ここでは、Ｍｇ）は、水素（水素原子）の影響により不活性化する。このため、メサ型の第４の窒化物半導体層（メサ部）Ｓ４中のｐ型不純物（ここでは、Ｍｇ）を、ｎ型不純物（ここでは、Ｓｉ）の濃度と水素原子の濃度の和より大きくすることが好ましい。
また、不純物濃度の安定性の観点から、ｐ型不純物（ここでは、Ｍｇ）の濃度は、５×１０１７ｃｍ−３〜２×１０１９ｃｍ−３の範囲とすることが好ましい。また、ｎ型不純物（ここでは、Ｓｉ）の濃度は、５×１０１６ｃｍ−３〜２×１０１８ｃｍ−３の範囲とすることが好ましい。かかる範囲であれば、精度よく、コドープ層ＣＤ中に、ｐ型不純物（ここでは、Ｍｇ）とｎ型不純物（ここでは、Ｓｉ）とを導入しながら窒化物半導体層（例えば、ＧａＮ層）をエピタキシャル成長させることができる。
［製法説明］
次いで、図５〜図２３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５〜図２３は、本実施の形態の半導体装置の製造工程を示す断面図である。
図５に示すように、基板ＳＵＢ上に、核生成層ＮＵＣを形成した後、その上に高抵抗バッファ層ＢＵＦを形成する。基板ＳＵＢとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いて、２００ｎｍ程度エピタキシャル成長させる。
なお、基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層を省略してもよい。なお、通常、核生成層およびこの核生成層以降の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。
次いで、核生成層ＮＵＣ上に、高抵抗バッファ層ＢＵＦとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、２０ｎｍ程度の膜厚の窒化ガリウム（ＧａＮ）層と、５ｎｍ程度の膜厚の窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法などを用いてエピタキシャル成長させる。例えば、上記積層膜を４０層形成する。この超格子構造体上に、高抵抗バッファ層ＢＵＦの一部として、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてエピタキシャル成長させる。ＡｌＧａＮ層の膜厚は、例えば、１μｍ程度である。
なお、高抵抗バッファ層ＢＵＦの構成材料や膜厚は適宜調整可能である。例えば、超格子構造体を含まない単層膜を用いてもよい。
高抵抗バッファ層ＢＵＦの構成材料としては、ＧａＮ、ＡｌＮ、ＩｎＮおよびこれらの混晶を用いることができる。例えば、上記積層膜（ＡｌＮ／ＧａＮ膜）の他、ＡｌＧａＮ／ＧａＮ膜を繰り返し積層した超格子構造体や、これに上記ＡｌＧａＮ層やＩｎＡｌＮ層などを組み合わせて用いることができる。また、高抵抗バッファ層ＢＵＦの構成膜に適宜不純物を添加してもよい。不純物としてはたとえば、Ｆｅなどの遷移金属や、Ｃ、Ｍｇ、Ｂｅなどを用いることができる。
次いで、高抵抗バッファ層ＢＵＦ上に、第１の窒化物半導体層（チャネル下地層）Ｓ１として、ＡｌＧａＮ層を有機金属気相成長法などを用いて、１０００ｎｍ程度エピタキシャル成長させる。Ａｌの組成は５％程度である。この第１の窒化物半導体層（チャネル下地層）Ｓ１中には、意図的な不純物のドープは行われていない。
この第１の窒化物半導体層（チャネル下地層）Ｓ１の構成材料や膜厚は適宜調整可能である。構成材料としては、ＡｌＧａＮの他、ＧａＮ、ＡｌＮ、ＩｎＮなどを用いることができる。また、これらの窒化物半導体の混晶（ＩｎＧａＮ層、ＡｌＧａＮ層、ＩｎＡｌＮ層など）を用いてもよい。但し、第２の窒化物半導体層（チャネル層）Ｓ２における電子閉じ込め効果を高めるために、第２の窒化物半導体層（チャネル層）Ｓ２よりも電子親和力が小さい材料を用いることが好ましい。なお、本実施の形態においては、第１の窒化物半導体層（チャネル下地層）Ｓ１をノンドープとしたが、用途に応じて適宜不純物を添加してもよい。不純物としては、ｎ型不純物やｐ型不純物を添加することができる。ｎ型不純物としては、例えば、Ｓｉ、Ｏ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇ、Ｚｎなどが挙げられる。
次いで、第１の窒化物半導体層Ｓ１上に、第２の窒化物半導体層（チャネル層）Ｓ２として、ＧａＮ層を有機金属気相成長法などを用いて、５０ｎｍ程度エピタキシャル成長させる。この第２の窒化物半導体層（チャネル層）Ｓ２中には、意図的な不純物のドープは行われていない。この第２の窒化物半導体層（チャネル層）Ｓ２の構成材料や膜厚は適宜調整可能である。構成材料としては、ＧａＮの他、ＡｌＮ、ＩｎＮなどを用いることができる。また、これらの窒化物半導体の混晶（ＩｎＧａＮ層、ＡｌＧａＮ層、ＩｎＡｌＮ層など）を用いてもよい。なお、本実施の形態においては、第２の窒化物半導体層（チャネル層）Ｓ２をノンドープとしたが、用途に応じて適宜不純物を添加してもよい。不純物としては、ｎ型不純物やｐ型不純物を添加することができる。ｎ型不純物としては、例えば、Ｓｉ、Ｏ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇ、Ｚｎなどが挙げられる。
但し、第２の窒化物半導体層（チャネル層）Ｓ２は、電子が走行する層であるため、不純物のドープ量が多すぎると、クーロン散乱により移動度が低下する恐れがある。そこで、第２の窒化物半導体層（チャネル層）Ｓ２への不純物のドープ量は、１×１０１７（１Ｅ１７）ｃｍ−３以下が好ましい。
また、第２の窒化物半導体層（チャネル層）Ｓ２は、第１の窒化物半導体層（チャネル下地層）Ｓ１や第３の窒化物半導体層（バリア層）Ｓ３よりも電子親和力が大きい窒化物半導体を用いる。
次いで、第２の窒化物半導体層Ｓ２上に、第３の窒化物半導体層（バリア層）Ｓ３として、ＡｌＧａＮ層を有機金属気相成長法などを用いて、２０ｎｍ程度エピタキシャル成長させる。Ａｌの組成は２０％程度である。この第３の窒化物半導体層（バリア層）Ｓ３中には、意図的な不純物のドープは行われていない。この第３の窒化物半導体層（バリア層）Ｓ３の構成材料や膜厚は適宜調整可能である。構成材料としては、ＡｌＧａＮ層の他、ＧａＮ、ＡｌＮ、ＩｎＮなどを用いることができる。また、これらの窒化物半導体の混晶（ＩｎＧａＮ層、ＡｌＧａＮ層、ＩｎＡｌＮ層など）を用いてもよい。但し、２次元電子ガス（２ＤＥＧ）の生成のためには、第２の窒化物半導体層（チャネル層）Ｓ２よりも電子親和力が小さい（バンドギャップが大きい）材料を用いることが好ましい。なお、本実施の形態においては、第３の窒化物半導体層（バリア層）Ｓ３をノンドープとしたが、用途に応じて適宜不純物を添加してもよい。不純物としては、ｎ型不純物やｐ型不純物を添加することができる。ｎ型不純物としては、例えば、Ｓｉ、Ｏ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇ、Ｚｎなどが挙げられる。
次いで、第３の窒化物半導体層Ｓ３上に、第４の窒化物半導体層（コドープ層）Ｓ４として、ｐ型不純物（ここでは、Ｍｇ）およびｎ型不純物（ここでは、Ｓｉ）を含有するＧａＮ層を、有機金属気相成長法などを用いて、２０ｎｍ程度エピタキシャル成長させる。第４の窒化物半導体層Ｓ４は、ｎ型不純物であるＳｉよりｐ型不純物であるＭｇを多く含有している。ｎ型不純物（ここでは、Ｓｉ）は、成膜当初から活性化された状態であるのに対し、ｐ型不純物（Ｍｇ）は活性化されておらず、第４の窒化物半導体層（コドープ層）Ｓ４は、ｎ型である。
例えば、キャリアガスと原料ガスを、装置内に導入しながら、コドープ層を成長させる。原料ガスには、窒化物半導体層（ここでは、ＧａＮ層）の構成元素を含むガスを用いる。例えば、ＧａＮ層の成膜の際には、Ｇａ、Ｎの原料ガスとして、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用い、ｐ型不純物であるＭｇの原料ガスとして、ビス（シクロペンタジエニル）マグネシウム（（Ｃ５Ｈ５）２Ｍｇ）を用い、ｎ型不純物であるＳｉの原料ガスとして、シランを用いる。このように、エピタキシャル成長法によれば、原料ガスの流量を調整することで、ｐ型不純物やｎ型不純物のドープ量（導入量）を容易に、また、精度よく調整することができる。また、エピタキシャル成長法によれば、イオン注入法と比較し、原子の注入による格子欠陥が生じ難く、特性の良好な窒化物半導体層（ここでは、ＧａＮ層）を形成することができる。
例えば、Ｍｇの濃度（ドープ量）が、１×１０１８ｃｍ−３、Ｓｉの濃度（ドープ量）が、２×１０１７ｃｍ−３であるＧａＮ層を２０ｎｍ程度の膜厚で成長させる。この第４の窒化物半導体層（コドープ層）Ｓ４中の不純物の種類や濃度は、適宜調整可能である。また、第４の窒化物半導体層（コドープ層）Ｓ４の構成材料や膜厚は適宜調整可能である。
構成材料としては、ＧａＮ、ＡｌＮ、ＩｎＮを用いることができる。また、これらの混晶（例えば、ＡｌＧａＮ）を用いてもよい。また、ドープする不純物について、ｎ型不純物としては、例えば、Ｓｉの他、Ｏ、Ｓ、Ｓｅなど、ｐ型不純物としては、例えば、Ｍｇの他、Ｚｎ、Ｂｅ、Ｃなどを用いることができる。これらの中でも、ＳｉやＭｇを用いることが好ましい。
第４の窒化物半導体層（コドープ層）Ｓ４中の不純物について、ｐ型不純物の濃度は、ｎ型不純物の濃度より高くする必要がある。特に、活性化後の第４の窒化物半導体層（コドープ層）Ｓ４がｎ型とならないように、ｐ型不純物（ここでは、Ｍｇ）の活性化率を考慮し、ｎ型不純物（ここでは、Ｓｉ）とｐ型不純物（ここでは、Ｍｇ）の濃度を調整することが好ましい。例えば、活性化率を考慮し、第４の窒化物半導体層（コドープ層）Ｓ４に導入されるｐ型不純物（ここでは、Ｍｇ）の濃度は、ｎ型不純物（ここでは、Ｓｉ）の濃度の、５倍以上、より好ましくは、１０倍以上とする。
また、前述したように、ｎ型の窒化物半導体層とゲート絶縁膜ＧＩとの界面に誘起される正電荷は１Ｅ１２ｃｍ−２以上であることから、メサ型の第４の窒化物半導体層（メサ部）Ｓ４のｐ型不純物（ここでは、Ｍｇ）の濃度とメサ型の第４の窒化物半導体層（メサ部）Ｓ４の膜厚との積が、１Ｅ１２ｃｍ−２以上であることが好ましい。
一方、ｐ型不純物（ここでは、Ｍｇ）の濃度の上限としては、価電子帯に中性領域が形成されるとゲートによる変調が困難になるため、価電子帯に中性領域が形成される濃度以下であることが好ましい。
また、ｐ型不純物（ここでは、Ｍｇ）の濃度は、５×１０１７ｃｍ−３〜２×１０１９ｃｍ−３の範囲とすることが好ましい。また、ｎ型不純物（ここでは、Ｓｉ）の濃度は、５×１０１６ｃｍ−３〜２×１０１８ｃｍ−３の範囲とすることが好ましい。かかる範囲であれば、精度よく、コドープ層ＣＤ中に、ｐ型不純物（ここでは、Ｍｇ）とｎ型不純物（ここでは、Ｓｉ）とを導入しながら窒化物半導体層（例えば、ＧａＮ層）をエピタキシャル成長させることができる。
なお、第１〜第３の窒化物半導体層Ｓ１〜Ｓ３においても、キャリアガスと原料ガスを、装置内に導入しながら、窒化物半導体層を成長させる。原料ガスには、窒化物半導体層（ここでは、ＡｌＧａＮ層やＧａＮ層）の構成元素を含むガスを用いる。例えば、ＡｌＧａＮ層の成膜の際には、Ａｌ、Ｇａ、Ｎの原料ガスとして、トリメチルアルミニウム（ＴＭＡｌ）、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。また、ＧａＮ層の成膜の際には、Ｇａ、Ｎの原料ガスとして、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。このように、エピタキシャル成長法によれば、原料ガスの流量を調整することで、各層の構成元素比を容易に、また、精度よく調整することができる。また、エピタキシャル成長法によれば、原料ガスを切り換えることで、異なる元素構成の層を容易に連続して成膜することができる。
次いで、図６に示すように、第４の窒化物半導体層Ｓ４上に、ハードマスクＨＭとして酸化シリコン膜をＣＶＤ法などを用いて１００ｎｍ程度堆積させる。
次いで、図７に示すように、フォトリソグラフィおよびエッチング技術を用いて、ハードマスクＨＭを所望の形状に加工する。即ち、ハードマスクＨＭ上にフォトレジスト膜ＰＲ１を形成し、メサ型の第４の窒化物半導体層（メサ部）Ｓ４の形成領域にのみ、フォトレジスト膜ＰＲ１を残存させる。次いで、このフォトレジスト膜ＰＲ１をマスクとして、ハードマスクＨＭをエッチングする。この後、フォトレジスト膜ＰＲ１を除去する（図８）。
次いで、図９に示すように、ハードマスクＨＭをマスクとして、第４の窒化物半導体層Ｓ４をエッチングする。例えば、塩素系ガスを用いたドライエッチングにより第４の窒化物半導体層Ｓ４を加工する（図１０）。このように、所望の形状の膜をマスクとして、下層の膜をエッチングすることをパターニングという。なお、塩素系ガスにフッ素系ガスを加えると第３の窒化物半導体層Ｓ３と第４の窒化物半導体層Ｓ４のエッチング選択比が大きくなり、エッチングの制御性が向上する。次いで、メサ型の第４の窒化物半導体層Ｓ４上のハードマスクＨＭを除去する。例えば、ハードマスクＨＭをドライエッチングまたはウエットエッチングにより除去する。
次いで、図１１に示すように、メサ型の第４の窒化物半導体層（メサ部）Ｓ４および第３の窒化物半導体層（バリア層）Ｓ３上に、表面保護膜ＰＲＯを形成する。例えば、表面保護膜ＰＲＯとして窒化シリコン膜をプラズマＣＶＤ法などを用いて１００ｎｍ程度堆積させる。表面保護膜ＰＲＯの構成材料や膜厚は適宜調整可能である。表面保護膜ＰＲＯとしては、ゲート耐圧や閾値電位を考慮して、所望の絶縁耐圧を満たすように選択することが好ましい。また、誘電率が高い膜種を選択することで、膜厚を小さくすることができる。例えば、表面保護膜ＰＲＯとしては、窒化シリコン膜（ＳｉＮ膜）の他、酸化シリコン膜（ＳｉＯ２膜）、酸窒化シリコン膜（ＳｉＯＮ膜）、ＳｉＯＣ膜、酸化アルミニウム膜（Ａｌ２Ｏ３膜）、酸化ハフニウム膜（ＨｆＯ２膜）、酸化ジルコニウム膜（ＺｒＯ２膜）などを用いてもよい。また、有機絶縁膜を用いてもよい。また、２種以上の膜の積層膜を用いてもよい。これらの絶縁膜の形成方法に制限はないが、例えば、上記酸化シリコン膜は、熱ＣＶＤ法により形成することができる。また、上記酸化アルミニウム膜は、例えば、ＡＬＤ（Atomic Layer Deposition）法により形成することができる。
次いで、メサ型の第４の窒化物半導体層（メサ部）Ｓ４上の表面保護膜ＰＲＯを除去する。例えば、図１２に示すように、メサ型の第４の窒化物半導体層（メサ部）Ｓ４の上方に開口部を有するフォトレジスト膜ＰＲ２をマスクとして、メサ型の第４の窒化物半導体層（メサ部）Ｓ４上とその両側の第３の窒化物半導体層（バリア層）Ｓ３の一部の領域上の表面保護膜ＰＲＯをエッチングする。次いで、上記フォトレジスト膜ＰＲ２を除去する。これにより、メサ型の第４の窒化物半導体層（メサ部）Ｓ４上とその両側の第３の窒化物半導体層（バリア層）Ｓ３の一部が露出する（図１３）。このように、メサ型の第４の窒化物半導体層（メサ部）Ｓ４と、図中右側（ドレイン電極の側）の表面保護膜ＰＲＯとは、離間して配置され、これらの間から第３の窒化物半導体層（バリア層）Ｓ３が露出する。また、メサ型の第４の窒化物半導体層（メサ部）Ｓ４と、図中左側（ソース電極の側）の表面保護膜ＰＲＯとは、離間して配置され、これらの間から第３の窒化物半導体層（バリア層）Ｓ３が露出する。
次いで、図１４〜図１７に示すように、メサ型の第４の窒化物半導体層（メサ部）Ｓ４上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。例えば、図１４に示すように、メサ型の第４の窒化物半導体層（メサ部）Ｓ４上とその両側の第３の窒化物半導体層（バリア層）Ｓ３の露出部を含む表面保護膜ＰＲＯ上に、ゲート絶縁膜ＧＩとして、酸化シリコン膜（ＳｉＯ２膜）１０９をＡＬＤ法などを用いて３０ｎｍ程度の膜厚で堆積する。
このゲート絶縁膜ＧＩとしては、酸化シリコン膜の他、酸化アルミニウム膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、ＳｉＮ膜、ＳｉＯＮ膜（酸窒化シリコン膜）、ＺｒＯ２膜（酸化ジルコニウム膜）、ＨｆＯ２膜（酸化ハフニウム膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。
次いで、例えば、図１５に示すように、ゲート絶縁膜ＧＩ上に、導電性膜（ゲート電極ＧＥの構成材料）として、例えば、ＴｉＮ（窒化チタン）膜１１０を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。ゲート電極ＧＥの構成材料や膜厚は適宜調整可能である。ゲート電極ＧＥとして、ＴｉＮの他、ＢまたはＰなどのドーパントを添加した多結晶シリコンを用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ａｕ、およびこれらのＳｉ化合物や、Ｎ化合物を用いてもよい。また、これらの材料膜を積層した多層膜を用いてもよい。
次いで、図１６に示すように、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜ＰＲ３を形成し、このフォトレジスト膜ＰＲ３をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。例えば、Ｃｌ２を主成分とするガスを用いたドライエッチングによりＴｉＮ膜をエッチングする。上記Ｃｌ２のような塩素系ガスに代えて、フッ素系ガスを用いてもよい。また、塩素系ガスとフッ素系ガスの混合ガスを用いてもよい。次いで、ゲート電極（ＴｉＮ膜）ＧＥの下層の酸化シリコン膜をエッチングする。例えば、ＣＦ４を主成分とするガスを用いたドライエッチングにより酸化シリコン膜をエッチングする（図１７）。なお、このゲート電極ＧＥおよびゲート絶縁膜ＧＩの加工の際、ゲート電極ＧＥおよびゲート絶縁膜ＧＩの積層膜の端部が、表面保護膜ＰＲＯと重なるように加工する。即ち、ゲート電極ＧＥおよびゲート絶縁膜ＧＩの積層膜は、前述したメサ型の第４の窒化物半導体層（メサ部）Ｓ４上とその両側の第３の窒化物半導体層（バリア層）Ｓ３の露出部を覆うように形成される。この後、フォトレジスト膜ＰＲ３を除去する。
次いで、ｐ型不純物（ここでは、Ｍｇ）を活性化するための熱処理を施す。例えば、窒素雰囲気中において、８５０℃、３０分間の熱処理を行う。これにより、ｐ型不純物（ここでは、Ｍｇ）が活性化し、メサ型の第４の窒化物半導体層（メサ部）Ｓ４が、ｐ型となる（図１７）。なお、上記活性化の条件は添加している不純物の種類や濃度、絶縁膜の種類や厚さによって適宜調整することが可能である。但し、ゲート絶縁膜が変質しない条件とすることが好ましい。
次いで、図１８に示すように、ゲート電極ＧＥおよび表面保護膜ＰＲＯ上に、層間絶縁膜ＩＬ１を形成する。例えば、層間絶縁膜ＩＬ１として、酸化シリコン膜をＣＶＤ法などを用いて５００ｎｍ程度堆積する。酸化シリコン膜としては、オルトケイ酸テトラエチル（Tetraethyl orthosilicate）を原料としても用いた、いわゆるＴＥＯＳ膜を用いてもよい。次いで、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜ＩＬ１中に、コンタクトホールを形成する。例えば、図１９に示すように、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜ＰＲ４を形成する。次いで、このフォトレジスト膜ＰＲ４をマスクとして、層間絶縁膜ＩＬ１および表面保護膜ＰＲＯをエッチングすることにより、コンタクトホールを形成する。例えば、ＳＦ６を主成分とするガス（フッ素系ガス）を用いたドライエッチングにより、層間絶縁膜ＩＬ１をエッチングする。この後、フォトレジスト膜ＰＲ４を除去する。これにより、ゲート電極ＧＥの両側に位置するソース電極接続領域およびドレイン電極接続領域の第３の窒化物半導体層（バリア層）Ｓ３が露出する（図２０）。
次いで、図２１、図２２に示すように、上記ソース電極接続領域およびドレイン電極接続領域上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、図２１に示すように、コンタクトホール内を含む層間絶縁膜ＩＬ１上に導電性膜１１２を形成する。例えば、導電性膜として、Ａｌ／Ｔｉ膜を形成する。例えば、コンタクトホール内を含む層間絶縁膜ＩＬ１上に、Ｔｉ膜を、スパッタリング法などを用いて５０ｎｍ程度の膜厚で形成し、さらに、その上に、Ａｌ膜をスパッタリング法などを用いて１０００ｎｍ程度の膜厚で形成する。次いで、熱処理を施す。例えば、５００℃、３０分間の熱処理を行う。これにより、導電性膜（Ａｌ／Ｔｉ膜）とその下層の層との間のオーミックコンタクトを取ることができる。
次いで、図２２に示すように、ソース電極ＳＥ、ドレイン電極ＤＥの形成領域にフォトレジスト膜ＰＲ５を形成し、このフォトレジスト膜ＰＲ５をマスクとして、導電性膜（Ａｌ／Ｔｉ膜）をエッチングする。例えば、Ｃｌ２を主成分とするガスを用いたドライエッチングにより、導電性膜（Ａｌ／Ｔｉ膜）をエッチングする。この後、フォトレジスト膜ＰＲ５を除去する。これにより、ソース電極ＳＥおよびドレイン電極ＤＥを形成することができる（図２３）。ここで、ソース電極ＳＥは、ゲート電極ＧＥの上方まで延在するようにパターニングされている。ソース電極ＳＥの一部であって、ゲート電極ＧＥの上方に位置する部分をフィールドプレートと言う場合がある。
このソース電極ＳＥおよびドレイン電極ＤＥを構成する導電性膜の構成材料や膜厚は適宜調整可能である。このような導電性膜としては、窒化物半導体層とオーミック接触する材料を用いることが好ましい。
この後、ソース電極ＳＥ、ドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
（実施の形態２）
上記実施の形態１においては、第３の窒化物半導体層Ｓ３上に、第４の窒化物半導体層（メサ部）Ｓ４を形成したが、第３の窒化物半導体層Ｓ３上に、第５の窒化物半導体層ＣＡＰを介して第４の窒化物半導体層（メサ部）Ｓ４を形成してもよい。
［構造説明］
図２４は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態において、第３の窒化物半導体層Ｓ３と第４の窒化物半導体層（メサ部）Ｓ４との間に、第５の窒化物半導体層ＣＡＰを有する点以外の構成は、実施の形態１と同様であるため、その説明を省略する。
第５の窒化物半導体層ＣＡＰは、キャップ層とも呼ばれ、例えば、ＧａＮよりなる。
［製法説明］
例えば、第３の窒化物半導体層Ｓ３までは、実施の形態１と同様に形成する。次いで、第３の窒化物半導体層Ｓ３上に、第５の窒化物半導体層ＣＡＰとして、ＧａＮ層を有機金属気相成長法などを用いて、５ｎｍ程度エピタキシャル成長させる。この第５の窒化物半導体層ＣＡＰ中には、意図的な不純物のドープは行われていない。この第５の窒化物半導体層ＣＡＰの構成材料や膜厚は適宜調整可能である。
次いで、第５の窒化物半導体層ＣＡＰ上に、実施の形態１の場合と同様にして第４の窒化物半導体層（コドープ層）Ｓ４を形成し、ハードマスクＨＭをマスクとして、第４の窒化物半導体層Ｓ４をエッチングする（図１０参照）。このエッチングの際、第４の窒化物半導体層（コドープ層）Ｓ４と、その下層の第５の窒化物半導体層ＣＡＰが同じ材料（ここでは、ＧａＮ）である場合には、エッチングレートからエッチング時間を算出し、算出されたエッチング時間でエッチングを終了する。
この後は、実施の形態１と同様にして、表面保護膜ＰＲＯを形成した後、メサ型の第４の窒化物半導体層（メサ部）Ｓ４上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成し、さらに、層間絶縁膜ＩＬ１、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。
このように、本実施の形態によれば、第５の窒化物半導体層ＣＡＰにより、第３の窒化物半導体層Ｓ３の表面の変質を抑制することができる。特に、第３の窒化物半導体層Ｓ３中にＡｌが含有している場合には、酸化されやすい。また、エッチング液によりフッ化されることもある。このような不所望な酸化膜やフッ化膜は、半導体装置の特性に影響し得る。例えば、ゲート電極−ソース電極間や、ゲート電極−ドレイン電極間における絶縁膜−半導体界面の界面準位を制御し難く、半導体装置の特性が不安定化する恐れがある。これに対し、本実施の形態のように、第３の窒化物半導体層Ｓ３上に、第５の窒化物半導体層ＣＡＰを設けることで、ゲート電極−ソース電極間や、ゲート電極−ドレイン電極間における絶縁膜−半導体界面の界面準位を制御しやすく、半導体装置の特性の安定化を図ることができる。
また、本実施の形態においても、メサ型の第４の窒化物半導体層（メサ部）をコドープ層とすることにより、実施の形態１において説明したように、閾値電位を向上させ、ノーマリオフ特性を向上させることができる。また、第４の窒化物半導体層Ｓ４上にゲート絶縁膜を形成するまでは、第４の窒化物半導体層Ｓ４をｎ型としておき、ゲート絶縁膜を形成した後に、第４の窒化物半導体層Ｓ４を中性またはｐ型とすることで、閾値電位を向上させ、ノーマリオフ特性を向上させることができる。
（実施の形態３）
上記実施の形態１においては、第４の窒化物半導体層（メサ部）Ｓ４を単層としたが、第４の窒化物半導体層（メサ部）Ｓ４を積層としてもよい。
［構造説明］
図２５は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態においては、第３の窒化物半導体層Ｓ３上に、第５の窒化物半導体層ＣＡＰと第４の窒化物半導体層Ｓ４との積層体よりなるメサ部が形成されている。このメサ部以外の構成は、実施の形態１と同様であるため、その説明を省略する。
第５の窒化物半導体層ＣＡＰは、例えば、ＧａＮよりなる。
［製法説明］
例えば、第３の窒化物半導体層Ｓ３までは、実施の形態１と同様に形成する。次いで、第３の窒化物半導体層Ｓ３上に、第５の窒化物半導体層ＣＡＰとして、ＧａＮ層を有機金属気相成長法などを用いて、１５ｎｍ程度エピタキシャル成長させる。この第５の窒化物半導体層ＣＡＰ中には、意図的な不純物のドープは行われていない。この第５の窒化物半導体層ＣＡＰの構成材料や膜厚は適宜調整可能である。
次いで、第５の窒化物半導体層ＣＡＰ上に、実施の形態１の場合と同様にして第４の窒化物半導体層（コドープ層）Ｓ４を形成する。次いで、メサ部の形成領域にハードマスクを残存させ、このハードマスクをマスクとして、第４の窒化物半導体層Ｓ４と第５の窒化物半導体層ＣＡＰをエッチングする。このエッチングにより、第５の窒化物半導体層ＣＡＰと第４の窒化物半導体層Ｓ４との積層体よりなるメサ部が形成される。
この後は、実施の形態１と同様にして、表面保護膜ＰＲＯを形成した後、メサ部（第５の窒化物半導体層ＣＡＰと第４の窒化物半導体層Ｓ４との積層体）上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成し、さらに、層間絶縁膜ＩＬ１、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。
このように、本実施の形態によれば、実施の形態１の場合より、メサ部を構成する第４の窒化物半導体層（コドープ層）Ｓ４の膜厚を小さくすることができる。このため、第４の窒化物半導体層（コドープ層）Ｓ４中に高濃度に不純物（ｐ型不純物、ｎ型不純物）を導入することができる。低濃度の不純物を安定的に膜中に導入することは困難な場合があり、前述したように、ｐ型不純物（ここでは、Ｍｇ）の濃度は、５×１０１７ｃｍ−３〜２×１０１９ｃｍ−３の範囲と、また、ｎ型不純物（ここでは、Ｓｉ）の濃度は、５×１０１６ｃｍ−３〜２×１０１８ｃｍ−３の範囲とすることが好ましい。
よって、本実施の形態によれば、メサ部の高さを維持しつつ、第４の窒化物半導体層（コドープ層）Ｓ４中の不純物（ｐ型不純物、ｎ型不純物）の濃度を調整しやすくなる。
また、本実施の形態においても、メサ型の第４の窒化物半導体層（メサ部）をコドープ層とすることにより、実施の形態１において説明したように、閾値電位を向上させ、ノーマリオフ特性を向上させることができる。また、第４の窒化物半導体層Ｓ４上にゲート絶縁膜を形成するまでは、第４の窒化物半導体層Ｓ４をｎ型としておき、ゲート絶縁膜を形成した後に、第４の窒化物半導体層Ｓ４を中性またはｐ型とすることで、閾値電位を向上させ、ノーマリオフ特性を向上させることができる。
（実施の形態４）
上記実施の形態１においては、ゲート電極ＧＥおよびゲート絶縁膜ＧＩの積層体は、メサ型の第４の窒化物半導体層（メサ部）Ｓ４上とその両側の第３の窒化物半導体層（バリア層）Ｓ３の露出部を覆うように形成されている。即ち、ゲート電極ＧＥおよびゲート絶縁膜ＧＩの積層体の平面形状は、メサ型の第４の窒化物半導体層（メサ部）Ｓ４の平面形状より一回り大きい形状に形成されている。これに対し、本実施の形態においては、ゲート電極ＧＥおよびゲート絶縁膜ＧＩの積層体と、メサ型の第４の窒化物半導体層（メサ部）Ｓ４の平面形状を、ほぼ同じとする。
［構造説明］
図２６は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態において、第４の窒化物半導体層（メサ部）Ｓ４と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥの積層部以外の構成は、実施の形態１と同様であるため、その説明を省略する。
図２６に示すように、本実施の形態においては、第３の窒化物半導体層Ｓ３上に、第４の窒化物半導体層（メサ部）Ｓ４が形成され、この上にゲート絶縁膜ＧＩが形成され、さらに、その上にゲート電極ＧＥが形成されている。そして、第４の窒化物半導体層（メサ部）Ｓ４と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥの平面形状は、ほぼ同じである。
［製法説明］
次いで、図２７〜図３６を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２７〜図３６は、本実施の形態の半導体装置の製造工程を示す断面図である。
例えば、図２７に示す第４の窒化物半導体層Ｓ４までは、実施の形態１と同様に形成する。次いで、第４の窒化物半導体層Ｓ４上に、絶縁膜（ゲート絶縁膜ＧＩの構成材料）として、酸化シリコン膜（ＳｉＯ２膜）２０９をＡＬＤ法などを用いて３０ｎｍ程度の膜厚で堆積する。次いで、例えば、ゲート絶縁膜ＧＩ上に、導電性膜（ゲート電極ＧＥの構成材料）として、例えば、ＴｉＮ（窒化チタン）膜２１０を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する（図２８）。
次いで、図２９に示すように、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜ＰＲ２１を形成し、このフォトレジスト膜ＰＲ２１をマスクとして、ＴｉＮ膜２１０、酸化シリコン膜２０９および第４の窒化物半導体層Ｓ４をエッチングする。次いで、フォトレジスト膜ＰＲ２１を除去する。これにより、図３０に示すように、ゲート電極ＧＥ、ゲート絶縁膜ＧＩおよび第４の窒化物半導体層（メサ部）Ｓ４の積層体を形成することができる。この積層体を構成する各層は、フォトレジスト膜ＰＲ２１に対応し、それぞれの平面形状は、ほぼ同じである。別の言い方をすれば、ゲート電極ＧＥと、ゲート絶縁膜ＧＩと、第４の窒化物半導体層（メサ部）Ｓ４は、平面視でほぼ重なった配置となっている。積層体の平面形状は、例えば、矩形状である。次いで、ｐ型不純物（ここでは、Ｍｇ）を活性化するための熱処理を施す。
次いで、図３１に示すように、ゲート電極ＧＥおよび第３の窒化物半導体層Ｓ３上に、層間絶縁膜ＩＬ１を形成する。例えば、層間絶縁膜ＩＬ１として、窒化シリコン膜ＩＬ１ａと酸化シリコン膜ＩＬ１ｂの積層膜をＣＶＤ法などを用いて堆積する。
次いで、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜ＩＬ１中に、コンタクトホールを形成する。例えば、図３２に示すように、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜ＰＲ２２を形成する。次いで、このフォトレジスト膜ＰＲ２２をマスクとして、層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールを形成する（図３３）。この後、フォトレジスト膜ＰＲ２２を除去する。
次いで、図３４、図３５に示すように、コンタクトホール中および層間絶縁膜ＩＬ１上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、図３４に示すように、コンタクトホール内を含む層間絶縁膜ＩＬ１上に導電性膜２１２を形成する。次いで、熱処理を施す。例えば、５００℃、３０分間の熱処理を行う。これにより、導電性膜（Ａｌ／Ｔｉ膜）２１２とその下層の層との間のオーミックコンタクトを取ることができる。
次いで、図３５に示すように、ソース電極接続領域およびドレイン電極接続領域にフォトレジスト膜ＰＲ２３を形成し、このフォトレジスト膜ＰＲ２３をマスクとして、導電性膜（Ａｌ／Ｔｉ膜）をエッチングし、ソース電極ＳＥ、ドレイン電極ＤＥを形成する（図３６）。次いで、フォトレジスト膜ＰＲ２３を除去する。
この後、ソース電極ＳＥ、ドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、本実施の形態の半導体装置によれば、第４の窒化物半導体層Ｓ４が露出する工程を最短とすることができる。即ち、ゲート絶縁膜ＧＩの構成材料（２０９）の形成工程以降は、第４の窒化物半導体層Ｓ４が露出することがない。これにより、第４の窒化物半導体層Ｓ４とゲート絶縁膜ＧＩの界面の汚染や結晶の乱れが抑制でき、半導体装置の特性の安定化を図ることができる。
また、本実施の形態においても、メサ型の第４の窒化物半導体層（メサ部）をコドープ層とすることにより、実施の形態１において説明したように、閾値電位を向上させ、ノーマリオフ特性を向上させることができる。また、第４の窒化物半導体層Ｓ４上にゲート絶縁膜を形成するまでは、第４の窒化物半導体層Ｓ４をｎ型としておき、ゲート絶縁膜を形成した後に、第４の窒化物半導体層Ｓ４を中性またはｐ型とすることで、閾値電位を向上させ、ノーマリオフ特性を向上させることができる。
（実施の形態５）
上記実施の形態１〜４において、メサ型の第４の窒化物半導体層（メサ部）Ｓ４の側面を、テーパ形状（順テーパ形状）としてもよい。メサ型の第４の窒化物半導体層（メサ部）Ｓ４の側面のテーパ角（傾斜角、θ）は、メサ部の側面の内側の角度であって、第３の窒化物半導体層Ｓ３の表面と、第４の窒化物半導体層Ｓ４の側面とのなす角である。メサ部の側面のテーパ角（θ）は、例えば、９０°未満４５°以上である（図３７〜図４０）。
（応用例１）
図３７は、本実施の形態の応用例１の半導体装置の構成を示す断面図である。本応用例は、実施の形態１の第４の窒化物半導体層（メサ部）Ｓ４をテーパ形状とした構成に対応する。
例えば、第４の窒化物半導体層Ｓ４をエッチングした後、熱処理を施すことにより、第４の窒化物半導体層Ｓ４の側面をテーパ形状とすることができる。例えば、熱処理として、窒素雰囲気中、６００℃、１０分程度の熱処理を行う。また、ウエットエッチングを行うことにより、第４の窒化物半導体層Ｓ４の側面をテーパ形状としてもよい。
（応用例２）
図３８は、本実施の形態の応用例２の半導体装置の構成を示す断面図である。本応用例は、実施の形態２の第４の窒化物半導体層（メサ部）Ｓ４をテーパ形状とした構成に対応する。本応用例においても、応用例１の場合と同様に、熱処理やウエットエッチングを行うことにより、第４の窒化物半導体層Ｓ４の側面をテーパ形状とすることができる。
（応用例３）
図３９は、本実施の形態の応用例３の半導体装置の構成を示す断面図である。本応用例は、実施の形態３の第５の窒化物半導体層ＣＡＰと第４の窒化物半導体層Ｓ４との積層体よりなるメサ部の側面をテーパ形状とした構成に対応する。
例えば、第５の窒化物半導体層ＣＡＰと第４の窒化物半導体層Ｓ４との積層体をエッチングした後、熱処理を施す、または、ウエットエッチングを行うことにより、積層体の側面をテーパ形状とすることができる。
（応用例４）
図４０は、本実施の形態の応用例４の半導体装置の構成を示す断面図である。本応用例は、実施の形態４のゲート電極ＧＥ、ゲート絶縁膜ＧＩおよび第４の窒化物半導体層（メサ部）Ｓ４の積層体の側面をテーパ形状とした構成に対応する。
例えば、導電性膜（２１０）、絶縁膜（２０９）および第４の窒化物半導体層Ｓ４をエッチングした後、熱処理を施す、または、ウエットエッチングを行うことにより、積層体の側面をテーパ形状とすることができる。
（応用例５）
実施の形態１等においては、コンタクトホール内や層間絶縁膜ＩＬ１上に形成された導電成膜をパターニングすることにより、ソース電極ＳＥやドレイン電極ＤＥを形成したが、いわゆるリフトオフ法によりソース電極ＳＥやドレイン電極ＤＥを形成してもよい。
図４１は、本実施の形態の応用例５の半導体装置の構成を示す断面図である。例えば、図１７を参照しながら説明したように、メサ型の第４の窒化物半導体層（メサ部）Ｓ４上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成した後、ゲート電極ＧＥの両側の表面保護膜ＰＲＯをエッチングすることにより、ソース電極接続領域およびドレイン電極接続領域の表面保護膜ＰＲＯを除去する。次いで、ソース電極接続領域およびドレイン電極接続領域以外の領域を覆うフォトレジスト膜（図示せず）を形成し、ソース電極接続領域およびドレイン電極接続領域およびフォトレジスト膜（図示せず）上に導電性膜を堆積する。次いで、ソース電極接続領域およびドレイン電極接続領域以外の導電性膜をフォトレジスト膜とともに除去することにより、ソース電極ＳＥおよびドレイン電極ＤＥを形成する（図４１）。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施の形態２や３の第５の窒化物半導体層ＣＡＰを、実施の形態４の第３の窒化物半導体層Ｓ３上に設けるなど、上記実施の形態や各応用例の構成を適宜組み合わせてもよい。
１０９ 酸化シリコン膜
１１０ ＴｉＮ膜
１１２ 導電性膜
２０９ 酸化シリコン膜
２１０ ＴｉＮ膜
２１２ 導電性膜
ＢＵＦ 高抵抗バッファ層
ＣＡＰ 第５の窒化物半導体層
ＣＤ コドープ層
ＣＤｎ ｎ型半導体領域
ＣＤｐ ｐ型半導体領域
ＤＥ ドレイン電極
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＨＭ ハードマスク
ＩＬ１ 層間絶縁膜
ＩＬ１ａ 窒化シリコン膜
ＩＬ１ｂ 酸化シリコン膜
ＮＵＣ 核生成層
ＰＲ１〜ＰＲ５ フォトレジスト膜
ＰＲ２１〜ＰＲ２３ フォトレジスト膜
ＰＲＯ 表面保護膜
Ｓ１ 第１の窒化物半導体層（チャネル下地層）
Ｓ２ 第２の窒化物半導体層（チャネル層）
Ｓ３ 第３の窒化物半導体層（バリア層）
Ｓ４ 第４の窒化物半導体層（コドープ層）
ＳＥ ソース電極
ＳＵＢ 基板

Claims (20)

  1. 第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
    前記第３窒化物半導体層上に形成されたメサ型の第４窒化物半導体層と、
    前記第３窒化物半導体層上で、かつ、前記第４窒化物半導体層の一方の側に形成されたソース電極と、
    前記第３窒化物半導体層上で、かつ、前記第４窒化物半導体層の他方の側に形成されたドレイン電極と、
    前記第４窒化物半導体層を覆うゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    を有し、
    前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より大きく、かつ、前記第３窒化物半導体層の電子親和力より大きく、
    前記第４窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
    前記第４窒化物半導体層は、ｎ型不純物とｐ型不純物とを有し、前記ｐ型不純物の濃度は、前記ｎ型不純物の濃度より大きい、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第４窒化物半導体層中の前記ｐ型不純物の濃度は、前記ｎ型不純物の濃度の５倍以上である、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第４窒化物半導体層中の前記ｐ型不純物の濃度は、前記ｎ型不純物の濃度の１０倍以上である、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第４窒化物半導体層中の前記ｐ型不純物の濃度と、前記第４窒化物半導体層の膜厚の積は、１×１０１２ｃｍ−２以上である、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第４窒化物半導体層は、水素を含有し、
    前記ｐ型不純物の濃度は、前記ｎ型不純物の濃度と前記水素の濃度の和より大きい、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第３窒化物半導体層上に形成された第５窒化物半導体層を有し、
    前記第４窒化物半導体層は、前記第５窒化物半導体層上に形成されている、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第５窒化物半導体層は、メサ型であり、
    前記第３窒化物半導体層上に、前記第５窒化物半導体層と前記第４窒化物半導体層との積層体が形成されている、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第４窒化物半導体層と、前記ゲート絶縁膜と、前記ゲート電極との平面形状は、ほぼ同じである、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記メサ型の第４窒化物半導体層の側面は、テーパ形状である、半導体装置。
  10. （ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
    （ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
    （ｃ）前記第３窒化物半導体層上に、ｐ型不純物とｎ型不純物とを有する第４窒化物半導体層を形成する工程、
    （ｄ）前記第４窒化物半導体層をメサ型に加工する工程、
    （ｅ）前記メサ型の前記第４窒化物半導体層上にゲート絶縁膜を形成する工程、
    （ｆ）前記ゲート絶縁膜上にゲート電極を形成する工程、
    を有し、
    前記（ｅ）工程より後に、（ｇ）前記第４窒化物半導体層のｐ型不純物を活性化する工程を有する、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記第４窒化物半導体層中の前記ｐ型不純物の濃度は、前記ｎ型不純物の濃度より大きい、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｇ）工程の前において、前記第４窒化物半導体層は、ｎ型であり、
    前記（ｇ）工程の後において、前記第４窒化物半導体層は、中性またはｐ型である、半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法において、
    前記第１窒化物半導体層中の前記ｐ型不純物の濃度は、前記ｎ型不純物の濃度の１０倍以上である、半導体装置の製造方法。
  14. 請求項１１記載の半導体装置の製造方法において、
    前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より大きく、かつ、前記第３窒化物半導体層の電子親和力より大きく、
    前記第４窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上である、半導体装置の製造方法。
  15. 請求項１２記載の半導体装置の製造方法において、
    前記（ｇ）工程の後において、前記第４窒化物半導体層中の前記ｐ型不純物の濃度と、前記第４窒化物半導体層の膜厚の積は、１×１０１２ｃｍ−２以上である、半導体装置の製造方法。
  16. 請求項１１記載の半導体装置の製造方法において、
    前記第４窒化物半導体層は、水素を含有し、
    前記ｐ型不純物の濃度は、前記ｎ型不純物の濃度と前記水素の濃度の和より大きい、半導体装置の製造方法。
  17. 請求項１１記載の半導体装置の製造方法において、
    前記（ｂ）工程の後に、（ｈ）前記第３窒化物半導体層上に、第５窒化物半導体層を形成する工程を有し、
    前記（ｃ）工程は、前記第５窒化物半導体層上に、前記第４窒化物半導体層を形成する工程である、半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記（ｄ）工程は、前記第５窒化物半導体層と前記第４窒化物半導体層とをメサ型に加工する工程である、半導体装置の製造方法。
  19. （ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
    （ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
    （ｃ）前記第３窒化物半導体層上に、ｐ型不純物とｎ型不純物とを有する第４窒化物半導体層を形成する工程、
    （ｄ）前記第４窒化物半導体層上に絶縁膜を形成する工程、
    （ｅ）前記絶縁膜上に導電性膜を形成する工程、
    （ｆ）前記第４窒化物半導体層、絶縁膜および導電性膜を加工することにより、メサ型の前記第４窒化物半導体層と、ゲート絶縁膜と、ゲート電極との積層体を形成する工程、
    を有し、
    前記（ｄ）工程より後に、（ｇ）前記第４窒化物半導体層のｐ型不純物を活性化する工程を有する、半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記第４窒化物半導体層中の前記ｐ型不純物の濃度は、前記ｎ型不純物の濃度より大きい、半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020198328A (ja) * 2019-05-30 2020-12-10 ローム株式会社 窒化物半導体装置およびその製造方法
US11545567B2 (en) * 2018-12-28 2023-01-03 Vanguard International Semiconductor Corporation Methods for forming fluorine doped high electron mobility transistor (HEMT) devices
JP2023009526A (ja) * 2021-07-07 2023-01-20 東芝三菱電機産業システム株式会社 エッチング方法及び半導体装置
US11581407B2 (en) 2020-01-20 2023-02-14 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10998434B2 (en) 2017-12-22 2021-05-04 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
US12142642B2 (en) * 2018-06-20 2024-11-12 Lawrence Livermore National Security, Llc Field assisted interfacial diffusion doping through heterostructure design
CN110190116B (zh) * 2019-04-30 2021-12-31 大连理工大学 一种高阈值电压常关型高电子迁移率晶体管及其制备方法
CN112053954B (zh) * 2020-08-21 2023-08-01 深圳市汇芯通信技术有限公司 高电子迁移率晶体管及其制造方法
TWI755091B (zh) * 2020-10-08 2022-02-11 世界先進積體電路股份有限公司 半導體裝置及其形成方法
US11450764B2 (en) 2020-12-29 2022-09-20 Vanguard International Semiconductor Corporation Semiconductor device and method of forming the same
CN121014276A (zh) * 2023-04-18 2025-11-25 任耐特公司 氮化铪粘附层
CN120603273A (zh) * 2024-02-29 2025-09-05 华为技术有限公司 半导体器件及其制备方法、功率开关器件、电源转换电路、电子设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5684574B2 (ja) 2008-12-04 2015-03-11 ルネサスエレクトロニクス株式会社 半導体装置
JP5487631B2 (ja) * 2009-02-04 2014-05-07 富士通株式会社 化合物半導体装置及びその製造方法
JP6161910B2 (ja) * 2013-01-30 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置
JP6669559B2 (ja) * 2016-03-30 2020-03-18 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11545567B2 (en) * 2018-12-28 2023-01-03 Vanguard International Semiconductor Corporation Methods for forming fluorine doped high electron mobility transistor (HEMT) devices
JP2020198328A (ja) * 2019-05-30 2020-12-10 ローム株式会社 窒化物半導体装置およびその製造方法
JP7398885B2 (ja) 2019-05-30 2023-12-15 ローム株式会社 窒化物半導体装置およびその製造方法
US11581407B2 (en) 2020-01-20 2023-02-14 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US11817483B2 (en) 2020-01-20 2023-11-14 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US12094934B2 (en) 2020-01-20 2024-09-17 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2023009526A (ja) * 2021-07-07 2023-01-20 東芝三菱電機産業システム株式会社 エッチング方法及び半導体装置
JP7572685B2 (ja) 2021-07-07 2024-10-24 株式会社Tmeic エッチング方法

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