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TW201838140A - 高突波雙向暫態電壓抑制器 - Google Patents

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TW201838140A
TW201838140A TW107110320A TW107110320A TW201838140A TW 201838140 A TW201838140 A TW 201838140A TW 107110320 A TW107110320 A TW 107110320A TW 107110320 A TW107110320 A TW 107110320A TW 201838140 A TW201838140 A TW 201838140A
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雪克 瑪力卡勒強斯瓦密
史寧
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大陸商萬民半導體（澳門）有限公司
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Abstract

本發明提供一種高突波雙向暫態電壓抑制器。將一種暫態電壓抑制器(TVS)配置成一個NPN雙極電晶體，包括單獨優化的集極-基極和射極-基極接面，都帶有雪崩模式崩潰。TVS元件利用一個含有輕摻雜基極區的基極製成，基極區的邊界由一對較重摻雜的基極區構成。兩個更加重摻雜的基極區用於構成集極-基極接面和射極-基極接面，都作爲雪崩崩潰接面。集極-基極和射極-基極摻雜區之間的輕摻雜基極區確保TVS元件中的低漏電流。在這種方法下，本發明所述的TVS雙極電晶體提供帶有強健鉗位的高突波保護，同時確保低漏電流。

Description

高突波雙向暫態電壓抑制器
本發明涉及一種高突波雙向暫態電壓抑制器。
電壓和電流暫態變化是電子系統中積體電路故障的主要誘因。暫態變化來自於系統內部和外部的各種來源。例如，暫態變化的常見來源包括電源的正常開關操作、交流線路波動、雷電突波以及靜電放電(ESD)等。
暫態電壓抑制器(TVS)常用於保護積體電路不受積體電路中的暫態或過電壓現象帶來的損壞。過電壓保護對於消費設備或物聯網設備來說非常重要，因爲這些電子設備暴露於頻繁的人工操作，因此可能容易受到ESD或暫態電壓事件的影響，對設備造成損壞。
尤其是電源接腳和電子元件的數據接腳都要求，對ESD事件或開關和雷電暫態事件造成的過電壓情况提供保護。通常來說，電源接腳要求高突波保護，但可承受較高電容的保護設備。同時，數據接腳可在很高的數據速度下工作，需要保護設備用低電容提供突波保護，而不會影響受保護的數據接腳的數據速度。
現有的用於高突波應用的TVS保護電路使用垂直NPN或PNP雙極電晶體結構，在開路基極結構中，用於雙向閉鎖。當TVS用於保護電源線時，關鍵在於TVS具有很低的漏電流。流經TVS保護電路的漏電流會造成不必要的功率耗散。現有的高突波TVS保護電路透過增大雙極電晶體的基極摻雜水平，降低到了漏電流。然而，增大到基極摻雜會減小雙極電晶體的增益，降低鉗位電壓。
本發明的目的在於提供一種高突波雙向暫態電壓抑制器，透過TVS雙極電晶體提供帶有強健鉗位的高突波保護，同時確保低漏電流。
爲了達到上述目的，本發明的技術方案提供一種暫態電壓抑制器，其包括，第一導電類型的半導體基底，且第一導電類型的半導體基底爲重摻雜；第一導電類型的第一外延層，形成在第一導電類型的半導體基底上，第一導電類型的第一外延層具有第一厚度；第一導電類型的第一掩埋層，以及第二導電類型的第二掩埋層，形成在第一導電類型的第一外延層上，第二導電類型與第一導電類型相反，第二導電類型的第二掩埋層形成在暫態電壓抑制器的中心部分；第二導電類型的第二外延層，形成在第一導電類型的第一外延層；第一導電類型的第一掩埋層和第二導電類型的第二掩埋層上；第二導電類型的第一本體區，第二導電類型的第二外延層的第一表面上；以及第一導電類型的第一重摻雜區，形成在第二導電類型的第一本體區中，在第二導電類型的第二外延層的第一表面上。
其中第一導電類型的半導體基底構成一個射極電極，第一導電類型的第一重摻雜區構成一個集極電極，第二導電類型的第二掩埋層；第二導電類型的第二外延層第二導電類型的第一本體區構成暫態電壓抑制器的基極。
其中暫態電壓抑制器的基極包括由第二導電類型的第二掩埋層形成的第一摻雜基極區；以及由第二導電類型的第一本體區形成的第二摻雜基極區，第一摻雜基極區和第二摻雜基極區比第二導電類型的第二外延層更加重摻雜，第一摻雜基極區和第一導電類型的半導體基底形成一個射極-基極接面，作爲第一雪崩接面，第二摻雜基極區和第一導電類型的第一重摻雜區形成集極-基極接面，作爲第二雪崩接面。
較佳地，透過第二掩埋層選取的摻雜水平，來優化暫態電壓抑制器的崩潰電壓，透過第二導電類型的第一本體區選取的摻雜水平，來優化暫態電壓抑制器的閉鎖電壓，第二導電類型的第二掩埋層和第二導電類型的第一本體區具有相同或不同的摻雜水平。
較佳地，所述的暫態電壓抑制器還包括：第一溝槽隔離結構，包圍著暫態電壓抑制器的主動區，提供暫態電壓抑制器的隔離。
較佳地，第一溝槽隔離結構包括溝槽，延伸到第一導電類型的第一掩埋層的溝槽內襯氧化層，並用多晶矽層填充。
較佳地，第一溝槽隔離結構包括溝槽，延伸到第一導電類型的第一掩埋層，並用氧化層填充。
較佳地，第一導電類型的第一掩埋層形成在第二導電類型的第二掩埋層的附近和周圍的一個外圍的附近。
較佳地，第一導電類型的第一掩埋層和第二導電類型的第二掩埋層形成在第一導電類型的第一外延層的相同的接面深度處。
較佳地，第二導電類型的第二掩埋層形成在第一導電類型的第一外延層中比第一導電類型的第一掩埋層接面深度更深的地方。
較佳地，第二導電類型的第二掩埋層包括一部分延伸到第一導電類型的第一掩埋層上方，這部分形成在第一導電類型的第一掩埋層和第二導電類型的第一本體區之間的第一導電類型的第一掩埋層上。
較佳地，所述的暫態電壓抑制器還包括：第二導電類型的第二本體區，形成在第一導電類型的第一重摻雜區和第二導電類型的第一本體區的接面處，第二導電類型的第二本體區比第二導電類型的第一本體區更加重摻雜。
較佳地，第二導電類型的第二本體區包括複數個摻雜區的島，排布在第一導電類型的第一重摻雜區和第二導電類型的第一本體區的接面處。
較佳地，第一導電類型的第一掩埋層延伸穿過暫態電壓抑制器的主動區，被第一溝槽隔離結構包圍著，第二導電類型的第二掩埋層形成在第一導電類型的第一掩埋層和第二導電類型的第一本體區之間的第一導電類型的第一掩埋層上方。
較佳地，所述的暫態電壓抑制器，還包括：第一導電類型的浸潤擴散區，形成在第一溝槽隔離結構附近的暫態電壓抑制器的主動區中，第一導電類型的浸潤擴散區延伸到第一導電類型的第一掩埋層，以及第二導電類型的第二外延層的第一表面；以及第二導電類型的第二重摻雜區，形成在第二導電類型的第二外延層的第一表面上，與第一導電類型的浸潤擴散區形成電接觸和物理接觸。
較佳地，第一掩埋層形成在第二掩埋層周圍的一個外圍的附近，第一溝槽隔離結構延伸到第一掩埋層中，第二掩埋層形成在第一外延層中比第一掩埋層的接面深度更深的地方。
較佳地，所述的暫態電壓抑制器，還包括：第一導電類型的浸潤擴散區，形成在第一溝槽隔離結構附近的暫態電壓抑制器的主動區中，第一導電類型的浸潤擴散區延伸到第一掩埋層和第二外延層的第一表面；以及第二導電類型的第二重摻雜區，形成在第二導電類型的第二外延層的第一表面上，與第一導電類型的浸潤擴散區形成電接觸和物理接觸。
較佳地，所述的暫態電壓抑制器，還包括：第二溝槽隔離結構，形成在暫態電壓抑制器的主動區中，包圍著暫態電壓抑制器的一部分主動區，第二溝槽隔離結構形成在該第一導電類型的浸潤擴散區周圍，該第一導電類型的浸潤擴散區形成在第一溝槽隔離結構和第二溝槽隔離結構之間。
其中第二溝槽隔離結構保護暫態電壓抑制器不受來自第一導電類型的浸潤擴散區和第二導電類型的第二重摻雜區之間的接面橫向注入帶來的影響。
較佳地，第二溝槽隔離結構包括溝槽，延伸到第一導電類型的第一掩埋層，溝槽內襯氧化層，並用多晶矽層填充。
較佳地，第二溝槽隔離結構包括溝槽，延伸到第一導電類型的第一掩埋層，並用氧化層填充。
較佳地，第一導電類型的浸潤擴散區和二導電類型的第二重摻雜區形成在距離第一導電類型的第一重摻雜區第一距離處，選取第一距離，以保護暫態電壓抑制器不受第一導電類型的浸潤擴散區和第二導電類型的第二重摻雜區之間的接面橫向注入帶來的影響。
較佳地，第一導電類型的第一掩埋層延伸穿過暫態電壓抑制器的主動區，包圍著第一溝槽隔離結構，第二掩埋層形成在第一掩埋層和第一本體區之間的第一掩埋層上方，其中暫態電壓抑制器還包括，第一導電類型的浸潤擴散區，形成在第一溝槽隔離結構附近的暫態電壓抑制器的主動區中，第一導電類型的浸潤擴散區延伸到第一導電類型的第一掩埋層和第二導電類型的第二外延層的第一表面、第二導電類型的第二重摻雜區，形成在第二導電類型的第二外延層的第一表面上，與第一導電類型的浸潤擴散區電接觸和物理接觸，以及第二溝槽隔離結構，形成在暫態電壓抑制器的主動區中，包圍著暫態電壓抑制器的一部分主動區，第二溝槽隔離結構形成在第一導電類型的浸潤擴散區周圍，第一導電類型的浸潤擴散區形成在第一溝槽隔離結構和第二溝槽隔離結構之間，
其中第二溝槽隔離結構保護暫態電壓抑制器，不受第一導電類型的浸潤擴散區和第二導電類型的第二重摻雜區之間的接面橫向注入的影響。
本發明的一種暫態電壓抑制器(TVS)配置成一個NPN雙極電晶體，包括單獨優化的集極-基極和射極-基極接面，都帶有雪崩模式崩潰。TVS元件利用一個含有輕摻雜基極區的基極製成，基極區的邊界由一對較重摻雜的基極區構成。兩個更加重摻雜的基極區用於構成集極-基極接面和射極-基極接面，都作爲雪崩崩潰接面。集極-基極和射極-基極摻雜區之間的輕摻雜基極區確保TVS元件中的低漏電流。在這種情况下，本發明所述的TVS雙極電晶體提供帶有強健鉗位的高突波保護，同時確保低漏電流。
本發明可用各種方式實現，包括作爲一個技術；一種元件；一個系統；一種物質組成；一個嵌入在電腦可讀取儲存介面中的電腦程式産品；和/或一個處理器，例如用於執行儲存在儲存器上和/或由儲存器提供耦合到處理器上的指令。在本說明書中，這些實現方式或本發明可能採用的任意一種其他方式，都可被稱爲技術。一般來說，可在本發明的範圍內變換所述技術步驟的順序。除非特別說明，否則用於進行配置任務的處理器或儲存器等元件，都配置成普通元件，臨時配置在指定時間或用於執行任務而製備的特定元件。文中所用的術語「處理器」是指一個或多個設備、電路和/或處理內核，用於處理數據，例如電腦程式指令等。
本發明的一個或多個實施例的詳細說明以及圖式解釋了本發明的原理。雖然，本發明與這些實施例一起提出，但是本發明的範圍並不局限於任何實施例。本發明的範圍僅由申請專利範圍定義，本發明包含多種可選方案、修正以及等效方案。在以下說明中，所提出的各種具體細節用於全面理解本發明。這些細節用於解釋說明，無需這些詳細細節中的部分細節或全部細節，根據申請專利範圍，就可實現本發明。爲了易於理解，本發明相關技術領域中衆所周知的技術材料並沒有詳細說明，以免對本發明産生不必要的混淆。
在本發明的實施例中，暫態電壓抑制器(TVS)配置成NPN雙極電晶體，包括單獨優化的基於集極和基於射極的接面，都帶有雪崩模式崩潰，不帶有回跳。本發明所述的TVS允許基極摻雜和鉗位電壓，單獨優化，以降低漏電流，同時提高鉗位電壓屬性。在這種情况下，本發明所述的TVS實現了雙向高突波保護，帶有低漏電流和強健的鉗位電壓。此外，本發明所述的TVS實現了可調諧的崩潰電壓，使得崩潰電壓可以優化，適用於要保護的電子元件。
在用於高突波保護的傳統的TVS元件中，必須增大基極摻雜，以減小漏電流。但是重摻雜的基極區會有損鉗位電壓。相反，本發明所述的TVS元件利用一個基極製成，該基極包括一個輕摻雜的基極區，其邊界由一對較重摻雜的基極區定義。兩個較重摻雜的基極區用於構成集極-基極接面和射極-基極接面，都作爲雪崩崩潰接面。雪崩崩潰接面較適用於增强的鉗位電壓屬性。同時，集極-基極和射極-基極摻雜區之間的輕摻雜基極區，確保TVS元件中的漏電流很低。在這種情况下，本發明所述的TVS雙極電晶體提供了很高的突波保護，帶有穩健的鉗位，同時確保低漏電流。
在一個實施例中，要保護的電子元件具有5V的工作電壓，製成具有6至7.5V崩潰電壓的TVS。在其他實施例中，調諧TVS的崩潰電壓，以適應要保護的電子元件的工作電壓值。
圖1表示在本發明的一些實施例中，配置成開路基極NPN雙極電晶體的TVS保護電路的電路圖。在本發明的實施例中，本發明所述的TVS爲電子元件提供系統級的突波保護，並且耦合到電子元件的電源線或電源接腳，在印刷電路板上或電子元件的連接器處，作爲保護節點。在一個實施例中，所述的TVS根據國際電工委員會標準IEC 610004-5提供高突波保護，該標準所規定針對8us上升時間和20us脈衝寬度的高突波，提供高突波保護。
圖2表示根據本發明的第一實施例，利用NPN雙極電晶體結構製成的TVS元件的剖面圖。參考圖2，TVS元件100形成在重摻雜N+基底102上。輕摻雜N-型外延層104形成在N+基底102上。N-型掩埋層(NBL)106和P-型掩埋層(PBL)108形成在N-型外延層104上。P-型掩埋層108形成在TVS元件的中心部分，同時N-型掩埋層106形成在P-型掩埋層108的外圍邊緣周圍，作爲隔離障壁。在一些實施例中，利用硼(B)形成N-型掩埋層106。輕摻雜的P-型外延層112形成在N-型外延層104、N型緩衝層106和P-型掩埋層108上。P-型本體區114形成在P-型外延層112中，例如利用離子注入和驅動。P-型本體區114比P-型外延層112更加重摻雜。重摻雜N+區116形成在P-型本體區114中，以完成NPN雙極電晶體。
這樣一來，TVS元件100製成NPN雙極電晶體，包括由N+基底102形成的射極、由P-型掩埋層108、P-型外延層112和P-型本體區114形成的基極，以及由N+區116形成的集極。介電質層118形成在半導體結構上方，以覆蓋和保護半導體元件。一個開口形成在介電質層118中，集極電極122形成在開口中，以便與N+區116形成歐姆接觸。射極電極120用於與N+基底102形成電接觸，射極電極120也形成在基底背面。集極電極122和射極電極120通常由金屬層等導電材料製成。
在本說明書中，TVS元件100由溝槽隔離結構111隔離，使得完全相同的TVS元件的一個陣列，可形成在基底上，或TVS元件構成的其他元件，實現積體電路所需的保護電路。在本實施例中，形成一個延伸到N-型掩埋層106的溝槽，使TVS元件100隔離，溝槽內襯氧化層109，並用多晶矽層110填充。在其他實施例中，可使用填充溝槽隔離結構的氧化物。在圖2中，兩個溝槽隔離結構111表示在TVS元件的任一邊上。在實際的配置中，溝槽隔離結構111可是一個單獨的溝槽隔離結構，包圍著TVS元件的中心部分或主動區。
圖3表示圖2所示TVS元件的摻雜結構，沿本發明一些實施例中的線A-A’。參考圖3，這樣製成的TVS元件100包括由輕摻雜基極區112(P-型外延層)製成的基極—其邊界由兩個較重摻雜的基極區定義—P-型本體區114和P-型掩埋層108。也就是說，摻雜的基極區(P-型掩埋層108、P-型本體區114)比輕摻雜基極區112更重摻雜。在一些示例中，輕摻雜基極區112的摻雜濃度約爲1×1014 cm-3 至1×1016 cm-3 ，摻雜的基極區(P-型掩埋層108、P-型本體區114)的摻雜濃度約爲2×1016 cm-3 至1×1018 cm-3 。因此，TVS元件100的基極包括兩個區域，高基極摻雜由低基極摻雜區分隔開。兩個較重摻雜的基極區(P-本體和PBL)由輕摻雜的基極區(P-外延)分隔開，確保TVS元件100的低漏電流。尤其是低基極摻雜區(P-外延)提供了指定量的分離，在TVS元件中頂部較重摻雜的基極區(P-本體)和底部較重摻雜的基極區(PBL)之間。可通過調節低基極摻雜區(P-外延)的摻雜水平和/或厚度，改變TVS元件的基極寬度，以增大或減小兩個重摻雜基極區之間的距離。
這樣一來，兩個較重摻雜的基極區(P-型掩埋層108、P-型本體區114)之間的摻雜水平可單獨優化或獨立調製，以實現TVS元件所需的崩潰和閉鎖性能。兩個摻雜基極區(P-型掩埋層108、P-型本體區114)構成兩個基極接面—一個集極-基極接面和一個射極-基極接面—在TVS元件中，然後單獨優化兩個基極接面，以實現所需的崩潰和閉鎖性能。也就是說，P-型掩埋層108對應的基極摻雜區可具有與P-型本體區114對應的基極摻雜區相同或不同的摻雜水平。由於摻雜基極區P-型掩埋層108和P-型本體區114分別用於形成射極-基極接面和集極-基極接面，具有高基極摻雜，與P-型外延層對應的輕摻雜基極區112背景摻雜水平、集極-基極接面和射極-基極接面都形成雪崩接面，使得TVS元件實現雙向雪崩模式崩潰。雪崩模式崩潰更加適用於衝穿模式崩潰，用於較好的崩潰和較好的鉗位性能 。
在一個實施例中，集極-基極接面和射極-基極接面處的崩潰電壓選爲6.5V。在其他實施例中，集極-基極接面和射極-基極接面處的崩潰電壓可相同或不同，透過爲摻雜的基極區P-型掩埋層108和P-型本體區114選擇所需的基極摻雜水平，單獨優化。在一些實施例中，P-型掩埋層108對應的摻雜基極區具有摻雜濃度1×1019 cm-3 ，P-型本體區114對應的摻雜基極區的摻雜濃度約爲3×1017 cm-3 ，以承受6.5V崩潰電壓。
在圖2所示的TVS元件100中，崩潰電壓由射極-基極接面决定—也就是N+基底102和P-型掩埋層108之間的間距决定。N-型掩埋層106的摻雜濃度决定了注入效率。同時，閉鎖電壓由集極-基極接面决定—也就是N+區116和P-型本體區114的崩潰電壓。
圖4表示在本發明的第二實施例中，利用NPN雙極電晶體結構形成的TVS元件的剖面圖。參考圖4，TVS元件200的製備方式與圖2所示的TVS元件100的製備方式相同，除了形成P-型掩埋層108之外。在TVS元件200中，N-型掩埋層106由硼摻雜物製成，在N-型掩埋層106上方形成P-型掩埋層，用於基極電荷控制。P-型掩埋層108形成在N-型掩埋層106上方，以及N-型掩埋層106之間，P-型掩埋層108决定了注入效率以及TVS元件200的回跳性能。
圖5表示依據本發明的第三實施例，利用NPN雙極電晶體結構指出的TVS元件的剖面圖。參見圖4，TVS元件300的製備方式與圖2所示的TVS元件100的製備方式類似，除了形成P-型掩埋層和P-型本體區之外。在TVS元件300中，P-型掩埋層108在半導體結構中比N-型掩埋層106形成得更深。換言之，P-型掩埋層108形成在比N-型掩埋層106更深的深度。在一個實施例中，利用注入能量高於N-型掩埋層106所使用的注入能量，製備P-型掩埋層108。因此，P-型掩埋層的重摻雜接面形成在比N-型掩埋層106更深的地方。這樣一來，P-型掩埋層108更加靠近N+基底102，構成TVS元件的射極區。因此，電晶體的崩潰會發生在靠近N+基底102的地方。
另外，在TVS元件300中，掩埋P-本體接面由一個或多個P-本體1區124組成，位於N+區116和P-型本體區114的接面處。P-本體1區124的重摻雜濃度大於P-型本體區，作爲摻雜區的島，分布在N+/P-本體接面處。在一些實施例中，P-本體1區124排布成N+/P-本體接面處的栅格圖案。在一些實施例中，P-本體1區124由P-型摻雜物注入到接面深處，然後退火而形成的。P-本體1區124具有推動集極-基極接面的崩潰發生在掩埋接面處，而不是在半導體結構表面的作用。發生在半導體結構表面處或表面附近的崩潰，有時並不是很好控制。然而，發生在掩埋接面處的崩潰，例如N+至P-本體1接面，可更好地控制，因此更有必要。
更確切地說，P-本體1區124用於初始化崩潰，迫使崩潰發生在掩埋N+/P-本體1接面處。P-本體1區124形成栅格圖案，使得注入效率可透過P-本體1栅格圖案外部的輕摻雜P-型本體區114來提高。也就是說，P-型本體區114比P-本體1區124的更加輕摻雜，由更加輕摻雜的P-型本體區114和N+區116形成的掩埋接面處的注入效率得到了提高。一旦崩潰被初始化，N+至P-本體接面將承受崩潰操作。
在圖5所示的TVS元件300中，崩潰電壓由射極-基極接面所决定—也就是說，N+基底102和P-型掩埋層108之間的間距。N-型掩埋層106的摻雜濃度降低了注入效率。同時，閉鎖電壓由集極-基極接面决定—也就是說，N+區116和P-本體1區124的崩潰電壓。
圖6表示根據本發明的第四實施例，利用NPN雙極電晶體結構所形成的TVS元件的剖面圖。參見圖6，TVS元件400的製備方式與圖5所示的TVS元件300類似，除了製成N-型掩埋層和P-型掩埋層並使用N+浸潤層之外。在TVS元件400中，N-型掩埋層106穿過溝槽隔離結構111之間的整個主動區形成，P-型掩埋層108形成在N-型掩埋層106上方TVS元件中心部分中。如上所述，溝槽隔離結構111可為一個單獨的隔離結構，包圍著TVS元件的中心區域和主動區。
在本說明書中，P-型掩埋層108形成在N-型掩埋層106上方。在其他實施例中，P-型掩埋層108可注入的深度與N-型掩埋層106相同，然後退火可驅使P-型摻雜物在N-型掩埋層的兩邊向外擴散，在N-型掩埋層的兩邊形成P-型掩埋層。P-型掩埋層的實際結構並不重要，僅要求P-型掩埋層108至少形成在N-型掩埋層上方即可。
形成P-型掩埋層108之後，TVS元件400使用N+浸潤區128將N-型掩埋層106連接到形成在半導體結構表面處的重摻雜P+區126。透過使用N+浸潤區128，射極-基極接面崩潰提高到半導體結構的表面，在N+浸潤區和P+區126之間的接面處。透過將崩潰帶到半導體結構的表面，射極-基極崩潰可更好地控制。在本實施例中，N+浸潤區128形成在溝槽隔離結構111附近和上方。在其他實施例中，N+浸潤區128可形成在溝槽隔離結構111附近，但不必形成在它上方。另外，在本實施例中，重摻雜P+區126形成在N+浸潤區128上方。在其他實施例中，重摻雜P+區126僅需要重叠N+浸潤區128或者與N+浸潤區128形成電接觸和物理接觸。
在圖6所示的TVS元件400中，擊穿電壓由N+浸潤區128和P+區126的摻雜濃度决定。N-型掩埋層106和P-型掩埋層108的摻雜濃度降低了注入效率。同時，閉鎖電壓由集極-基極接面决定—也就是說，N+區116和P-本體1區124的崩潰電壓)。
圖7表示依據本發明的第五實施例，利用一個NPN雙極電晶體結構所形成的TVS元件的剖面圖。參見圖7，TVS元件500的製備方式與圖6所示的TVS元件400類似，除了製成N-型掩埋層和P-型掩埋層並使用額外的溝槽隔離之外。在TVS元件500中，P-型掩埋層108形成在N-型掩埋層106之間的TVS元件的中心部分和主動區中。P-型掩埋層108還形成在比N-型掩埋層106更深的接面處。TVS元件500包括N+浸潤區128，將N-型掩埋層106連接到形成在半導體結構表面上的重摻雜P+區126。通過使用N+浸潤區128，射極-基極接面崩潰被帶到N+浸潤區和P+區126之間的接面處的半導體結構表面上。
在TVS元件500中，N+浸潤區128形成在TVS元件的外圍，額外的溝槽隔離結構130用於使N+浸潤區128與TVS元件的集極區隔離，如同N+區116定義的那樣。溝槽隔離結構130用於終止橫向注入，從N+浸潤/P+接面到TVS元件的集極-基極區。在本實施例中，溝槽隔離結構130是多晶矽填充溝槽。在其他實施例中，溝槽隔離結構30可為氧化物填充溝槽。然而，在其他實施例中，不再使用溝槽隔離，橫向隔離可透過增大N+浸潤區128和N+區116(集極區)之間的間距來完成。另外，溝槽隔離結構130可作爲單獨的溝槽隔離結構，包圍著TVS元件的中心部分或主動區。與之類似，溝槽隔離結構111可作爲單獨的溝槽隔離結構，包圍著TVS元件的中心部分和主動區，包括N+浸潤區128和P+區126。
在圖7所示的TVS元件500中，崩潰電壓由N+浸潤區128和P+區126的摻雜濃度决定。N-型掩埋層106和P-型掩埋層108的摻雜濃度决定了注入效率。同時，閉鎖電壓由集極-射極接面决定(也就是說，N+區116和P-本體1區124的擊穿電壓)。
在運行過程中，當TVS元件500接收到集極端的高突波時，崩潰發生在N+集極到P-本體接面處。還可選擇，當TVS元件500接收到射極端的高突波時，崩潰首先發生在N+浸潤區到P+區126接面，然後發生在P-型掩埋層到N+基底處。
在圖7所示的實施例的一個可選實施例中，掩埋層可透過製備N-型掩埋層形成，穿過整個主動區，在N-型掩埋層上方形成P-型掩埋層，如同圖6所示的TVS元件400所示。
在本發明的實施例中，TVS元件的擊穿電壓可以通過調節摻雜基極區的摻雜水平來調節—P-型本體區或P-本體1區(如果有的話)或P-型掩埋層。通過降低基極摻雜區(P-型本體區或P-本體1區或P-型掩埋層)的摻雜水平，TVS元件的崩潰電壓會增大。在一些實施例中，P-型外延的厚度可增大，以提高崩潰電壓。
雖然爲了表述清楚，在以上內容中對實施例進行了詳細介紹，但是本發明並不局限於上述細節。實施本發明還有許多可選方案。文中的實施例僅用於解釋說明，不用於局限。
100，200，300，400，500‧‧‧暫態電壓抑制器元件
102‧‧‧N+基底
104‧‧‧N-型外延層
106‧‧‧N-型掩埋層
108‧‧‧P-型掩埋層
109‧‧‧氧化層
110‧‧‧多晶矽層
111‧‧‧溝槽隔離結構
112‧‧‧P-型外延層
114‧‧‧P-型本體區
116‧‧‧重摻雜N+區
118‧‧‧介電質層
120‧‧‧射極電極
122‧‧‧集極電極
124‧‧‧P-本體1區
126‧‧‧重摻雜P+區
128‧‧‧N+浸潤區
130‧‧‧溝槽隔離結構
A‧‧‧保護節點
以下的詳細說明及圖式提出了本發明的各個實施例。
圖1表示在本發明的某些實施例中，將TVS保護電路配置成開路基極NPN雙極電晶體的電路圖。
圖2表示依據本發明的第一實施例，利用NPN雙極電晶體製成的TVS元件的剖面圖。
圖3表示在本發明的某些實施例中，穿過線A-A’的圖2所示的TVS元件的摻雜結構。
圖4表示依據本發明的第二個實施例，利用NPN雙極電晶體結構形成的TVS元件的剖面圖。
圖5表示依據本發明的第三個實施例，利用NPN雙極電晶體結構形成的TVS元件的剖面圖。
圖6表示依據本發明的第四個實施例，利用NPN雙極電晶體結構形成的TVS元件的剖面圖。
圖7表示依據本發明的第五個實施例，利用NPN雙極電晶體結構形成的TVS元件的剖面圖。

Claims (20)

  1. 一種暫態電壓抑制器，包括： 一第一導電類型的半導體基底，且該第一導電類型的半導體基底爲重摻雜； 一第一導電類型的第一外延層，形成在該第一導電類型的半導體基底上，該第一導電類型的第一外延層具有一第一厚度； 一第一導電類型的第一掩埋層，以及一第二導電類型的第二掩埋層，形成在該第一導電類型的第一外延層上，第二導電類型與第一導電類型相反，該第二導電類型的第二掩埋層形成在該暫態電壓抑制器的中心部分； 一第二導電類型的第二外延層，形成在該第一導電類型的第一外延層、該第一導電類型的第一掩埋層和該第二導電類型的第二掩埋層上； 一第二導電類型的第一本體區，形成在該第二導電類型的第二外延層的一第一表面上；以及 一第一導電類型的第一重摻雜區，形成在該第二導電類型的第一本體區中，在該第二導電類型的第二外延層的該第一表面上， 其中該第一導電類型的半導體基底構成一射極電極，該第一導電類型的第一重摻雜區構成一集極電極，該第二導電類型的第二掩埋層、該第二導電類型的第二外延層和該第二導電類型的第一本體區構成該暫態電壓抑制器的一基極；並且 其中該暫態電壓抑制器的該基極包括由該第二導電類型的第二掩埋層形成的一第一摻雜基極區、以及由該第二導電類型的第一本體區形成的一第二摻雜基極區，該第一摻雜基極區和該第二摻雜基極區比該第二導電類型的第二外延層更加重摻雜，該第一摻雜基極區和該第一導電類型的半導體基底形成一射極-基極接面，作爲一第一雪崩接面，該第二摻雜基極區和該第一導電類型的第一重摻雜區形成集極-基極接面，作爲第二雪崩接面。
  2. 如申請專利範圍第1項所訴之暫態電壓抑制器，其中通過該第二導電類型的第二掩埋層選取的摻雜水平，來優化該暫態電壓抑制器的一崩潰電壓，通過該第二導電類型的第一本體區選取的摻雜水平，來優化該暫態電壓抑制器的一閉鎖電壓，該第二導電類型的第二掩埋層和該第二導電類型的第一本體區具有相同或不同的摻雜水平。
  3. 如申請專利範圍第1項所訴之暫態電壓抑制器，其包括： 一第一溝槽隔離結構，包圍著該暫態電壓抑制器的一主動區，提供該暫態電壓抑制器的隔離。
  4. 如申請專利範圍第3項所訴之暫態電壓抑制器，其中，該第一溝槽隔離結構包括一溝槽，延伸到該第一導電類型的第一掩埋層，該溝槽的內襯一氧化層並用一多晶矽層填充。
  5. 如申請專利範圍第3項所訴之暫態電壓抑制器，其中，該第一溝槽隔離結構包括一溝槽，延伸到該第一導電類型的第一掩埋層，並用一氧化層填充。
  6. 如申請專利範圍第1項所訴之暫態電壓抑制器，其中，該第一導電類型的第一掩埋層形成在該第二導電類型的第二掩埋層的附近和周圍的一外圍附近。
  7. 如申請專利範圍第6項所訴之暫態電壓抑制器，其中，該第一導電類型的第一掩埋層和該第二導電類型的第二掩埋層形成在該第一導電類型的第一外延層的相同的接面深度處。
  8. 如申請專利範圍第6項所訴之暫態電壓抑制器，其中，該第二導電類型的第二掩埋層形成在該第一導電類型的第一外延層中比該第一導電類型的第一掩埋層接面深度更深的地方。
  9. 如申請專利範圍第8項所訴之暫態電壓抑制器，其中，該第二導電類型的第二掩埋層包括一部分延伸到該第一導電類型的第一掩埋層上方，這部分形成在該第一導電類型的第一掩埋層和該第二導電類型的第一本體區之間的該第一導電類型的第一掩埋層上。
  10. 如申請專利範圍第1項所訴之暫態電壓抑制器，其包括： 一第二導電類型的第二本體區，形成在該第一導電類型的第一重摻雜區和該第二導電類型的第一本體區的接面處，該第二導電類型的第二本體區比該第二導電類型的第一本體區更加重摻雜。
  11. 如申請專利範圍第10項所訴之暫態電壓抑制器，其中該第二導電類型的第二本體區包括複數個摻雜區的島，排布在該第一導電類型的第一重摻雜區和該第二導電類型的第一本體區的接面處。
  12. 如申請專利範圍第3項所訴之暫態電壓抑制器，其中該第一導電類型的第一掩埋層延伸穿過該暫態電壓抑制器的該主動區，被該第一溝槽隔離結構包圍著，該第二導電類型的第二掩埋層形成在該第一導電類型的第一掩埋層和該第二導電類型的第一本體區之間的該第一導電類型的第一掩埋層上方。
  13. 如申請專利範圍第12項所訴之暫態電壓抑制器，其包括： 一第一導電類型的浸潤擴散區，形成在該第一溝槽隔離結構附近的該暫態電壓抑制器的該主動區中，該第一導電類型的浸潤擴散區延伸到該第一導電類型的第一掩埋層，以及該第二導電類型的第二外延層的一第一表面；以及 一第二導電類型的第二重摻雜區，形成在該第二導電類型的第二外延層的該第一表面上，與該第一導電類型的浸潤擴散區形成電接觸和物理接觸。
  14. 如申請專利範圍第3項所訴之暫態電壓抑制器，其特徵在於，該第一導電類型的第一掩埋層形成在該第二導電類型的第二掩埋層周圍的一外圍的附近，該第一溝槽隔離結構延伸到該第一導電類型的第一掩埋層中，該第二導電類型的第二掩埋層形成在該第一導電類型的第一外延層中比該一導電類型的第一掩埋層的接面深度更深的地方。
  15. 如申請專利範圍第14項所訴之暫態電壓抑制器，其包括： 一第一導電類型的浸潤擴散區，形成在該第一溝槽隔離結構附近的該暫態電壓抑制器的該主動區中，該第一導電類型的浸潤擴散區延伸到該第一導電類型的第一掩埋層和該第二導電類型的第二外延層的一第一表面；以及 一第二導電類型的第二重摻雜區，形成在該第二導電類型的第二外延層的該第一表面上，與該第一導電類型的浸潤擴散區形成電接觸和物理接觸。
  16. 如申請專利範圍第15項所訴之暫態電壓抑制器，其包括： 一第二溝槽隔離結構，形成在該暫態電壓抑制器的該主動區中，包圍著該暫態電壓抑制器的一部分主動區，該第二溝槽隔離結構形成在該第一導電類型的浸潤擴散區周圍，該第一導電類型的浸潤擴散區形成在該第一溝槽隔離結構和該第二溝槽隔離結構之間， 其中該第二溝槽隔離結構保護該暫態電壓抑制器不受來自該第一導電類型的浸潤擴散區和該第二導電類型的第二重摻雜區之間的接面橫向注入帶來的影響。
  17. 如申請專利範圍第16項所訴之暫態電壓抑制器，其中，該第二溝槽隔離結構包括一溝槽，延伸到該第一導電類型的第一掩埋層，該溝槽內襯一氧化層，並用一多晶矽層填充。
  18. 如申請專利範圍第16項所訴之暫態電壓抑制器，其中，該第二溝槽隔離結構包括一溝槽，延伸到該第一導電類型的第一掩埋層，並用一氧化層填充。
  19. 如申請專利範圍第15項所訴之暫態電壓抑制器，其中，該第一導電類型的浸潤擴散區和該第二導電類型的第二重摻雜區形成在距離該第一導電類型的第一重摻雜區第一距離處，選取一第一距離，以保護該暫態電壓抑制器不受該第一導電類型的浸潤擴散區和該第二導電類型的第二重摻雜區之間的接面橫向注入帶來的影響。
  20. 如申請專利範圍第3項所訴之暫態電壓抑制器，其中，該第一導電類型的第一掩埋層延伸穿過該暫態電壓抑制器的一主動區，包圍著該第一溝槽隔離結構，該第二導電類型的第二掩埋層形成在該第一導電類型的第一掩埋層和該第二導電類型的第一本體區之間的該第一導電類型的第一掩埋層上方，其中該暫態電壓抑制器進一步包括： 一第一導電類型的浸潤擴散區，形成在該第一溝槽隔離結構附近的該暫態電壓抑制器的該主動區中，浸潤擴散區延伸到該該第一導電類型的第一掩埋層和該第二導電類型的第二外延層的該第一表面； 一第二導電類型的第二重摻雜區，形成在該第二導電類型的第二外延層的該第一表面上，與該第一導電類型的浸潤擴散區電接觸和物理接觸；以及 一第二溝槽隔離結構，形成在該暫態電壓抑制器的該主動區中，包圍著該暫態電壓抑制器的一部分主動區，該第二溝槽隔離結構形成在該第一導電類型的浸潤擴散區周圍，該第一導電類型的浸潤擴散區形成在該第一溝槽隔離結構和該第二溝槽隔離結構之間， 其中該第二溝槽隔離結構保護該暫態電壓抑制器，不受該第一導電類型的浸潤擴散區和該第二導電類型的第二重摻雜區之間的接面橫向注入的影響。
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