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CN108933130A - 适用于静电放电（esd）保护的半导体装置 - Google Patents

适用于静电放电（esd）保护的半导体装置 Download PDF

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CN108933130A
CN108933130A CN201810498379.1A CN201810498379A CN108933130A CN 108933130 A CN108933130 A CN 108933130A CN 201810498379 A CN201810498379 A CN 201810498379A CN 108933130 A CN108933130 A CN 108933130A
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buried layer
deep well
patterned
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帕特里斯·贝塞
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NXP USA Inc
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Abstract

本发明涉及一种半导体装置和制造所述装置的方法，所述半导体装置包括在衬底中的具有第一导电性的埋层，其中可选择两个邻近末端之间的距离以实现所要的击穿电压。具有第二导电类型的第一掺杂浓度的深阱注入所述埋层的所述两个邻近末端上方的外延层中。图案化掺杂区域形成于所述深阱中且延伸到所述外延层中，所述外延层在所述埋层中的所述两个邻近末端上方且与其分开一定距离。所述图案化掺杂区域具有所述第二导电类型的第二掺杂浓度，所述第二掺杂浓度大于所述第一掺杂浓度。

Description

适用于静电放电(ESD)保护的半导体装置
技术领域
本公开大体上涉及集成电路，并且更具体来说，涉及适用于静电放电(electrostatic discharge；ESD)保护的半导体装置。
背景技术
静电放电(ESD)是半导体装置的利用、制造和设计方面的问题。当从连接到半导体装置的其它电路或从接触半导体装置的人或机械设备和工具接收到ESD事件时，制造在半导体装置上的集成电路可能受到损坏。在ESD事件期间，集成电路可接收在相对较短时段期间产生相对大的电流的电荷。由于电流较大(在几十纳秒期间达到数安培)，IC内的电压增大。如果所得电压、电流、功率或能量超过所述电路的最大容量，那么可能对集成电路造成不可修复的损坏。当今，大部分集成电路包括在ESD保护电路系统内的ESD装置，所述ESD装置能够将ESD事件的电荷传导到例如接地，而不会对集成电路造成不可修复的损坏。此类ESD保护电路通常被布置在集成电路的I/O焊盘附近且被配置成在所述电流可能达到集成电路的易受损部分之前将ESD事件的电荷直接传导到接地。
击穿电压(breakdown voltage；BV)的准确度和其在ESD装置内的位置会影响ESD装置的可靠性。通常，使用n掺杂层与p掺杂层之间的侧向间距的调制来实现ESD装置的BV调整。此BV侧向位置导致崩溃期间的最大电流密度/流量位于装置上表面附近的n掺杂层与p掺杂层之间的最接近间距。此热点位置阻止ESD装置维持足够的Gun应力且因此阻止其提供足够的保护。因此，需要允许适当的BV准确度和位置以允许改进集成电路保护的ESD装置。
发明内容
根据本发明的第一方面，提供一种半导体装置，包括：
衬底；
在所述衬底中的图案化埋层，所述图案化埋层具有第一导电类型、第一部分和第二部分，其中所述第一和第二部分各自具有第一末端和第二末端，所述第一末端与所述第二末端相比具有更小的横截面，且具有所述更小横截面的所述第一末端彼此邻近；
在所述衬底中的第一深阱，所述第一深阱具有第二导电类型和第一掺杂程度，其中所述第一深阱与所述图案化埋层分开；
在所述第一深阱中的图案化掺杂区域，所述图案化掺杂区域直接在所述第一和第二部分的所述第一末端上方，所述图案化掺杂区域具有所述第二导电类型和大于所述第一掺杂程度的第二掺杂程度。
在一个或多个实施例中，所述第一深阱通过具有所述第二导电类型的外延层与所述图案化埋层分开。
在一个或多个实施例中，所述图案化掺杂区域延伸到所述图案化埋层与所述第一深阱之间的间隔中。
在一个或多个实施例中，通过所述图案化埋层的所述第一和第二部分的所述第一末端之间的距离来确定所述装置的击穿电压。
在一个或多个实施例中，所述半导体装置进一步包括：
具有所述第一导电类型的第二深阱，所述第二深阱通过所述衬底的一部分与所述第一深阱分开，且从所述图案化埋层的所述第一部分的所述第二末端延伸到所述衬底的表面；
在所述衬底的所述表面处的所述第二深阱上的第一电触点；
具有所述第一导电类型的第三深阱，所述第三深阱通过所述衬底的另一部分与所述第一深阱分开，且从所述图案化埋层的所述第二部分的所述第二末端延伸到所述衬底的所述表面；以及
在所述衬底的所述表面处的所述第三深阱上的第二电触点。
在一个或多个实施例中，所述半导体装置进一步包括：
在所述衬底的所述表面处的浅掺杂层，所述浅掺杂层在所述第一深阱和所述图案化掺杂区域中具有所述第二导电类型；以及
在所述衬底的所述表面处的所述浅掺杂层上的第三电触点。
在一个或多个实施例中，所述半导体装置进一步包括：
邻近所述第二深阱的第一深沟槽隔离区域，所述第一深沟槽隔离区域连接到接地；以及
邻近所述第三深阱的第二深沟槽隔离区域，其中所述半导体装置是一对二极管，且所述第二深沟槽隔离区域连接到接地。
在一个或多个实施例中，所述半导体装置进一步包括：
另外包括第三部分和第四部分的所述图案化埋层，其中所述第三和第四部分各自具有第一末端和第二末端，所述第一末端具有与所述第二末端相比更小的横截面，且具有所述更小横截面的所述第一末端彼此邻近；
在所述衬底中的第二深阱，所述第二深阱具有所述第二导电类型和所述第一掺杂程度，其中所述第二深阱与所述图案化埋层分开；
在所述第二深阱中的图案化掺杂区域，所述图案化掺杂区域直接在所述图案化埋层的所述第三和第四部分的所述第一末端上方，所述图案化掺杂区域具有所述第二导电类型和大于所述第一掺杂程度的所述第二掺杂程度。
在一个或多个实施例中，所述半导体装置进一步包括：
在所述衬底的所述表面处的浅掺杂区域，所述浅掺杂区域在所述第一深阱和所述第一图案化掺杂区域中具有所述第一导电类型；
在所述衬底的所述表面处的所述第一浅掺杂区域上的电触点；
在所述衬底的所述表面处的第二浅掺杂区域，所述第二浅掺杂区域在邻近所述图案化掺杂区域的所述第一深阱中具有所述第二导电类型，其中所述第二浅掺杂区域邻接所述第一浅掺杂区域；
在所述衬底的所述表面处的所述第二浅掺杂区域上的电触点；以及
在所述衬底的所述表面处的第三浅掺杂区域，所述第三浅掺杂区域在所述第一深阱中且部分地在所述图案化掺杂区域中具有所述第二导电类型，其中所述第三浅掺杂区域邻近于所述第一浅掺杂区域且与其隔开，且所述第一和第二浅掺杂区域上的所述电触点连接到接地。
在一个或多个实施例中，所述半导体装置进一步包括：
在所述衬底的所述表面处的第四浅掺杂区域，所述第四浅掺杂区域在所述第二深阱和所述第二图案化掺杂区域中具有所述第一导电类型；
在所述衬底的所述表面处的所述第四浅掺杂区域上的电触点；
在所述衬底的所述表面处的第五浅掺杂区域，所述第五浅掺杂区域在邻近所述第二图案化掺杂区域的所述第二深阱中具有所述第二导电类型，其中所述第五浅掺杂区域邻接所述第四浅掺杂区域；
在所述衬底的所述表面处的所述第五浅掺杂区域上的电触点；以及
在所述衬底的所述表面处的第六浅掺杂区域，所述第六浅掺杂区域在所述第二深阱中且部分地在所述第二图案化掺杂区域中具有所述第二导电类型，其中所述第六浅掺杂区域邻近于所述第四浅掺杂区域且与其隔开，所述半导体装置是硅控整流器，且所述第四和第五浅掺杂区域上的所述电触点耦合到输入/输出信号。
根据本发明的第二方面，提供一种制造半导体装置的方法，包括：
使用第一掩模掩蔽衬底的一部分；
将第一导电类型的埋层注入所述衬底中，其中由于所述第一掩模，所述埋层的第一部分与所述埋层的第二部分分开一定距离；
去除所述第一掩模；
对所述埋层进行退火，借此减小所述埋层的所述第一与第二部分之间的所述距离；
在所述埋层上方形成第二导电类型的外延层；
使用第二掩模掩蔽所述衬底的一部分；
在所述埋层的所述第一和第二部分上方的材料的所述外延层中注入深阱，所述深阱具有第一掺杂浓度的所述第二导电类型；
去除所述第二掩模；
使用第三掩模掩蔽所述衬底的一部分，所述第三掩模包括在所述深阱和所述埋层的所述第一和第二部分上方的开口；以及
在所述埋层的所述第一和第二部分上方的所述深阱中注入图案化掺杂区域，其中所述图案化掺杂区域具有大于所述第一掺杂浓度的第二掺杂浓度的所述第二导电类型，且所述图案化掺杂区域延伸穿过所述深阱进入所述外延层，但与所述埋层的所述第一和第二部分分开第二距离。
在一个或多个实施例中，所述方法进一步包括：
注入具有所述第一导电类型的第二深阱，所述第二深阱通过所述衬底的一部分与所述深阱分开，且从所述图案化埋层的所述第一部分的一个末端延伸到所述衬底的表面；
在所述衬底的所述表面处的所述第二深阱上形成电触点；
在所述衬底的所述表面处注入浅掺杂层，所述浅掺杂层在所述第一深阱中和所述图案化掺杂区域中具有所述第二导电类型；
在所述衬底的所述表面处的所述浅掺杂层上形成电触点；
注入具有所述第一导电类型的第三深阱，所述第三深阱通过所述衬底的另一部分与所述第一深阱分开，且从所述图案化埋层的所述第二部分的一个末端延伸到所述衬底的所述表面；
在所述衬底的所述表面处的所述第三深阱上形成电触点；
形成邻近所述第二深阱的第一深沟槽隔离区域，所述第一深沟槽隔离区域连接到接地；以及
形成邻近所述第三深阱的第二深沟槽隔离区域，其中所述半导体装置是一对二极管，且所述第二深沟槽隔离区域连接到接地。
在一个或多个实施例中，所述方法进一步包括：
当注入所述埋层的所述第一和第二部分时，注入所述埋层的第三部分和第四部分，其中由于所述第一掩模，所述第三部分与所述埋层的所述第四部分分开一定距离；
对所述埋层进行退火，借此在减小所述第一与第二部分之间的所述距离的同时，减小所述埋层的所述第三与第四部分之间的所述距离；
当注入所述深阱时，在所述埋层的所述第三和第四部分上方的材料的所述外延层中注入第二深阱，所述第二深阱具有所述第一掺杂浓度的所述第二导电类型；
所述使用所述第三掩模掩蔽所述衬底的所述部分，所述第三掩模包括在所述第二深阱和所述埋层的所述第三和第四部分上方的开口；以及
在所述埋层的所述第三和第四部分上方的所述第二深阱中注入第二图案化掺杂区域，其中所述第二图案化掺杂区域延伸穿过所述第二深阱进入所述外延层，但与所述埋层的所述第三和第四部分分开另一距离。
在一个或多个实施例中，所述方法进一步包括：
在所述衬底的所述表面处注入第一浅掺杂区域，所述第一浅掺杂区域在所述深阱和所述图案化掺杂区域中具有所述第一导电类型；
在所述衬底的所述表面处的所述第一浅掺杂区域上形成电触点；
在所述衬底的所述表面处注入第二浅掺杂区域，所述第二浅掺杂区域在邻近所述图案化掺杂区域的所述深阱中具有所述第二导电类型，其中所述第二浅掺杂区域邻接所述第一浅掺杂区域；
在所述衬底的所述表面处的所述第二浅掺杂区域上形成电触点；
在所述衬底的所述表面处注入第三浅掺杂区域，所述第三浅掺杂区域在所述深阱中且部分地在所述图案化掺杂区域中具有所述第二导电类型，其中所述第三浅掺杂区域邻近于所述第一浅掺杂区域且与其隔开，且所述第一和第二浅掺杂区域上的所述电触点连接到接地。
在一个或多个实施例中，所述方法进一步包括：
在所述衬底的所述表面处注入第四浅掺杂区域，所述第四浅掺杂区域在所述第二深阱和所述第二图案化掺杂区域中具有所述第一导电类型；
在所述衬底的所述表面处的所述第四浅掺杂区域上形成电触点；
在所述衬底的所述表面处注入第五浅掺杂区域，所述第五浅掺杂区域在邻近所述第二图案化掺杂区域的所述第二深阱中具有所述第二导电类型，其中所述第五浅掺杂区域邻接所述第四浅掺杂区域；
在所述衬底的所述表面处的所述第五浅掺杂区域上形成电触点；
在所述衬底的所述表面处注入第六浅掺杂区域，所述第六浅掺杂区域在所述第二深阱中且部分地在所述第二图案化掺杂区域中具有所述第二导电类型，其中所述第六浅掺杂区域邻近于所述第四浅掺杂区域且与其隔开，其中所述半导体装置是硅控整流器，且所述第四和第五浅掺杂区域上的所述电触点耦合到输入/输出信号。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
本发明借助于例子示出并且不受附图的限制，在附图中，类似标记指示类似元件。为简单和清晰起见示出图中的元件，并且这些元件未必按比例绘制。
图1以横截面形式示出根据本发明的一个实施例的在处理阶段中的半导体装置。
图2以横截面形式示出根据本发明的一个实施例的在后续处理阶段中的图1的半导体装置。
图3以横截面形式示出根据本发明的一个实施例的在后续处理阶段中的图2的半导体装置。
图4以横截面形式示出在后续处理阶段中的图3的半导体装置的更宽横截面。
图5以横截面形式示出根据本发明的替代实施例的半导体装置。
图6以示意图形式示出图5的半导体装置的电路图示。
具体实施方式
在本发明的一个实施例中，ESD装置形成为具有在p-n结内的击穿区的垂直位置。以此方式，电流从p-n结垂直向下流向衬底。相比于BV的侧向位置当前所允许的调整，BV的此垂直位置允许对BV进行更精细的调整。在一个实施例中，通过控制用于形成ESD装置的N型埋层的掩模中的两个邻近开口之间的间距，可以准确地限定所得p-n结的垂直BV。
图1以横截面形式示出在处理阶段中的ESD装置10。装置10包括衬底12，衬底12可以是任何半导体材料或材料的组合，例如砷化镓、锗化硅、硅、单晶硅等等，或其组合。衬底12位于绝缘层14上方。在一个实施例中，绝缘层14是氧化层，且可被称作内埋氧化物(buried oxide；BOX)层14且可具有300纳米的厚度。P型外延硅(P-type epitaxialsilicon；P-epi)层16位于BOX层14上方。在一个实施例中，层16具有1500纳米的厚度以及2e15原子/cm3的掺杂程度。因此，装置10对应于绝缘半导体(semiconductor-on-insulator；SOI)装置，其中半导体层(硅层26)在绝缘体(BOX层14)上方。绝缘层18位于P-epi层16上方。层18的厚度可以是例如15纳米。图案化掩蔽层20形成于层18上方，层18具有位于掩模开口19与21之间的部分20。图案化掩蔽层20可以由光致抗蚀剂形成。使用掩蔽层20来执行注入，其中贯通开口19和21以及层18的注入分别在P-epi层16内产生高度掺杂N型注入区域24和26，所述高度掺杂N型注入区域24和26对应于高度掺杂N型埋层(N-typeburied layer；NBL)的部分。用以形成N型区域24和26的注入物可包括锑、砷或磷。应注意，部分20的宽度28限定区域26在P-epi层16中与区域24隔开的侧向距离。因此，通过控制宽度28来影响区域24与26之间的侧向距离。在形成注入区域24和26之后，去除图案化掩蔽层20。
图2以横截面形式示出在后续处理阶段中的ESD装置10。第二P型外延(P-epi)层30形成于P-epi层16上方。P-epi层30的厚度在约3000nm到5000nm范围内。执行注入退火以将区域24和26的掺杂剂另外驱入P-epi层16中从而产生NBL 41，NBL 41具有对应于退火区域24的第一部分42以及对应于退火区域26的第二部分44。在退火之后，部分42与44之间的距离小于部分24与26之间的距离。每个部分42和44具有第一末端和第二末端，其中所述第一末端具有相比于所述第二末端更小的垂直(相对于衬底12)横截面。部分42和44的第一末端彼此邻近，且在退火之后，所述第一末端之间的距离取决于上文所述的部分20的宽度28。应注意，NBL还可被称作图案化埋层。如下文将论述，部分42与44之间的间距将确定装置10的BV。
在退火以形成NBL 41之后，浅沟槽隔离(shallow trench isolation；STI)区域32形成于P-epi层30内。绝缘层34形成于P-epi层30和STI区域32上方。图案化掩蔽层36接着形成于P-epi层30和绝缘层34上方，图案化掩蔽层36具有开口35，开口35暴露P-epi层30在STI区域32之间的区域。应注意，开口35的宽度39大于宽度28。图案化掩蔽层36可以由光致抗蚀剂形成。使用掩蔽层36来执行注入38，其中贯通开口35和层34的注入产生中等掺杂P型注入区域40，其还被称作P阱40(或深阱)。应注意，P阱40的掺杂剂浓度高于P-epi层30的掺杂剂浓度。在一个实施例中，使用具有高能量的数种不同注入剂来执行注入38。举例来说，注入38可包括具有处于5keV到500keV范围内的能量的硼注入。在注入38之后，去除图案化掩蔽层36。
图3以横截面形式示出在后续处理阶段中的ESD装置10，其中形成垂直p-n结。图案化掩蔽层50形成于P-epi层30和绝缘层34上方，图案化掩蔽层50具有开口51，开口51暴露P-epi层30在P阱40内的区域。开口51与图案化掩蔽层28的前一部分20的中心对准。开口51的宽度58小于宽度28和39。使用掩蔽层50来执行注入52，其中贯通开口51和层34的注入产生高度掺杂P型低电压阱(low voltage well；LVP)54(还被称作图案化掺杂区域)。LVP 54相比于P阱40更深地延伸到P-epi 30中且相比于P阱40更重掺杂。LVP 54的底端53直接位于部分42和44的第一末端上，且LVP 54的底端53与NBL 41的部分42和44接近确保了深p-n结。在形成LVP 54之后，执行退火以将掺杂剂驱入P-epi层30中。应注意，P-epi层16和30的组合被称作P-epi层31。
在一个实施例中，使用数种具有高能量的不同注入物来执行注入52。举例来说，注入52可包括具有5keV到1MeV范围内的能量的硼注入。这产生LVP 54从LVP 54的顶端到LVP54的底端的垂直掺杂分布。在一个实施例中，LPV 54相比于P阱40更重掺杂，且P阱40相比于P-epi层30更重掺杂。在一个例子中，P-epi层30的掺杂剂浓度是2e15掺杂剂/cm3，LVP 54的掺杂剂分布的最高掺杂程度在5e17与8e17掺杂剂/cm3范围之间，且P阱40的掺杂剂分布的最高掺杂程度是约4e17掺杂剂/cm3。
图4以横截面形式示出在后续处理阶段中的ESD装置10的更宽横截面。在图4中，在STI区域32的任一侧上，可见深N阱(deep N well；DPN)区域70和72、深沟槽隔离(deeptrench isolation；DTI)区域60和66，以及触点62和68。DPN区域70从P-epi层30的上表面垂直延伸到NBL 41，从而接触部分42。类似地，DPN区域72从P-epi层30的上表面垂直延伸到NBL 41，从而接触部分44。DPN区域70和72位于外侧和STI区域32的一部分下方，使得STI区域32位于DPN区域70与72之间。因此，DPN区域70和72以及部分42和44形成围绕P-epi层31、P阱40和LVP 54的隔离结构。DTI区域60邻近DPN 70，DTI区域60提供从DTI 60的上表面垂直延伸以在形成于衬底12中的重掺杂N型区域64处接触衬底12的N型多晶硅接触区域62。浅重掺杂P型区域68(还被称作浅掺杂层)形成于P-epi层31、P阱40和LPV 54中，且相比于P阱40和LVP 54更少地延伸到P-epi层31中。P型掺杂区域68充当ESD装置10的阳极端子。DPN区域70和72充当ESD装置10的阴极端子。因此，装置10包括一对二极管。DTI区域66邻近DPN 72，DTI区域66提供从DTI 66的上表面垂直延伸以在形成于衬底12中的重掺杂N型区域70处接触衬底12的N型多晶硅接触区域68。接触区域62和68提供用于衬底12的接地连接。DTI区域60和66将p-n结75和装置10与相邻装置侧向隔离。
仍然参看图4，p-n结75对应于装置10的BV的位置。(p-n结75对应于部分42、44与层31之间的顶部p-n结)。DPN 70与P阱40之间的距离74应足够大以确保LVP 54与NBL 41之间的p-n结的底部的最大电场。二极管p-n结75是在部分42和44最接近于彼此的部位处由LVP54以及NBL 42和44形成。如上所述，应注意，LVP 54的底端在NBL部分42和44的第一末端最接近于彼此的部位处直接位于NBL部分42和44上方。可使用与用于形成LVP 54的掩模的宽度58对准的宽度28的不同值(上文参看图1所述)来调制和调整BV。在BV位置处于p-n结75处的情况下，BV期间的电流密度/流量从p-n结通过NBL 41垂直地(相对于衬底12)向下出现到DPN区域70。
在p-n结75位于LVP 54下方(以及在用于形成LVP 54的开口51的位置下方)的情况下，可形成较小的ESD装置，同时具有以良好精确度和较小分散度调整装置BV的能力。这是由于堆叠在部分42与44之间的间距上方的垂直LVP掺杂所产生的结(p-n结75处)底部中的碰撞电离的垂直位置而造成的。此垂直设计还可允许在快速ESD事件期间进行电压过冲减小的ESD保护。
许多应用需要其输入/输出(input/output；I/O)引脚的ESD稳定性。一种类型的ESD保护电路包括与PNP晶体管耦合的双向硅控整流器(Silicon Controlled Rectifier；SCR)。应注意，当PNP晶体管的基极耦合到NPN晶体管的集电极时，形成SCR(或闸流晶体管)。在I/O焊盘上的正电压的ESD事件的情况下，此类ESD保护电路可传导较大电流，因而保护IC。此外，可以堆叠这些SCR装置以提供更高的电压保护。通常，SCR中形成基极/集电极结的P阱与DPN层之间的间距确定ESD电路的BV和触发电压。然而，在电流ESD保护电路中，对堆叠装置的需要或对增大P阱与DPN层之间的间距的需要限制了按比例缩减装置大小以减少占用面积的机会。此外，这些电流ESD装置往往呈现较大的过电压和较大的BV标准差。
图5以横截面形式示出根据本发明的替代实施例的集成电路的半导体装置100。借助于类似于上文参看图1到图4所述的垂直BV的使用，可形成耦合到集成电路的I/O焊盘的双向单堆叠SCR ESD保护装置。I/O焊盘被配置成接收或提供输入/输出信号。装置100包括衬底102和衬底102上的绝缘层104。应注意，上文关于衬底12和绝缘层14提供的描述适用于衬底102和绝缘层104。P-epi层105位于绝缘层104上。NBL 106形成于P-epi层105中、绝缘层104上方。DPN区域154和156形成于P-epi层105中，从而从P-epi层105的上表面向下垂直延伸到NBL 106。DTI 160邻近于DPN 156，DTI 160向下垂直延伸以接触衬底102，且N型多晶硅接触区域162在DTI 160内，N型多晶硅接触区域162从位于DTI 160的上表面上的触点164垂直地延伸以在形成于n型衬底102中的重掺杂N型区域166处接触衬底102。接触区域162提供用于衬底102的接地连接。DTI区域160将装置100与相邻装置侧向隔离。
类似于P阱40的P阱128和134，以及类似于LVP 54的LVP 132和136形成于P-epi层105中。NBL 106包括类似于部分42和44的部分108和110，以及类似于部分42和44的部分112和114。P阱128形成于NBL 106上方，且LVP 130形成于P阱128的宽度内且相比于P阱128更远地延伸到P-epi层105中。应注意，LPV 130以及NBL 108和110在部分108和110最接近于彼此的部位处形成掺杂p-n结138。P阱134形成于NBL 106上方，且LVP 136形成于P阱134的宽度内且相比于P阱134更远地延伸到P-epi层105中。应注意，LVP 136以及NBL 112和114在部分112和114最接近于彼此的部位处形成掺杂p-n结140。上文关于P阱40、LVP 54以及NBL部分42和44所述的相同描述和形成方法同样适用于P阱128、LVP 130，以及NBL部分108和110，以及P阱134、LVP 136，以及NBL部分112和114。举例来说，应注意，宽度132对应于与用于形成和实现NBL部分42和44的适当间距的掩模22的部分20的宽度28相同的宽度。以此方式，如上文参看宽度29所述，可适当地调制宽度132以调整p-n结138的BV，且可调制类似的掩模宽度以调整p-n结140的BV。
仍然参看图5，STI 152位于P阱128与134之间的P-epi层105中，且STI 153位于P阱134和DTI 160之间。应注意，P阱128部分地形成在STI 152的第一末端下方，且P阱134部分地形成在STE 152的第二末端的下方。P阱134部分地形成在具有STI 153的第一末端的下方。STI 153的第二末端与DTI 160接触。DPN 154位于STI 152下方且DPN 153位于STI 153下方。重掺杂P型(P+)区域116形成于P阱128中、LVP 130之外，且经由触点144提供到I/O焊盘的接触。重掺杂N型(N+)区域118形成于P阱128与LVP 130中，且经由触点146提供到I/O焊盘的接触。因此，触点144和146都连接到I/O焊盘，且N+区域116紧邻P+区域118且与其接触。P+区域120形成于P阱140中，紧邻STI 152的第一末端。因此，P+区域120在N+区域118与STI152之间。P+区域126形成于P阱134中、LVP 136之外。且经由触点150提供到接地的接触。N+区域124形成于P阱134和LVP 136中且经由触点148提供到接地的接触。因此，触点148和150都连接到接地，且N+区域124紧邻p+区域126且与其接触。P+区域122形成于P阱134中，紧邻STI 153的第二末端。因此，P+区域122在N+区域124与STI 152之间。
应注意，p-n结138对应于反向模式BV的位置，且p-n结140对应于正向模式BV的位置。这些结确保电流在BV期间垂直流动(相对于衬底102)且将在快速电流和电压瞬变期间抑止过电压。此外，借助于DPN 154两侧上的此类结，实现了具有用于正向和反向阻断的对称BV的双向ESD装置。由于LVP和NBL部分直接在每个LPV下方，所以BV的位置允许电流在崩溃期间垂直流动。并且，间距Sp1和Sp2相对较大(例如，大于3.9微米)，以便另外确保崩溃位置是在p-n结底部到NBL层106处而不是如同在当前的SCR装置中那样侧向于DPN。
图6以示意图形式示出图5的半导体装置的电路图示200。电路200包括NPN晶体管204和NPN晶体管208，NPN晶体管204由N+区域118(晶体管204的发射极)、P+区域116(晶体管204的基极)、P阱128、LVP 130、P-epi 105和NBL 106(晶体管204的集电极)形成，NPN晶体管208由N+区域124(晶体管208的发射极)、P+区域126(晶体管208的基极)、P阱134、LVP 136、P-epi层105和NBL 106(晶体管208的集电极)形成。电阻R1和R2表示垂直NPN晶体管204和208在正向和反向阻断模式中的基极电阻，且应尽可能小。因此，基极与发射极之间的间距最小化为0。参看图5，P+区域116邻接N+区域118(即，与其物理接触)，且P+区域126邻接N+区域124(即，与其物理接触)。P+区域120和P+区域122是浮动的，且导致相对应的闸流晶体管电路的触发延迟。出于同一原因，沿着NBL 106的额外切口(或间隔)168用以增大侧向PNP晶体管206在DPN 154两侧上的基极电阻(其中基极电阻表示为R3和R4)。应注意，如图5和6中所见，装置100/200并未堆叠到另一装置(即，单堆叠SCR ESD装置)上，但仍然提供足够的保护以维持较高水平的Gun应力。以此方式，相比于电流ESD SCR保护电路，改进的ESD SCR保护电路可具备减小的占用面积。
现应了解，已提供具有在p-n结内的击穿区的垂直位置的ESD装置。以此方式，电流从p-n结向下垂直流向衬底。相比于BV的侧向位置当前所允许的调整，BV的此垂直位置允许对BV进行更精细的调整。在一个实施例中，通过控制用于形成ESD装置的N型埋层的掩模中的两个邻近开口之间的间距，可以准确地限定所得p-n结的垂直BV。此外，通过形成BV的垂直位置，可形成改进的双向单堆叠ESD SCR保护电路。
由于实施本发明的设备大部分由本领域的技术人员已知的电子组件和电路组成，因此为了理解和了解本发明的基本概念并且为了不混淆或偏离本发明的教示，将不会以比上文所示出的认为必要的任何更大程度阐述电路细节。
尽管已经关于特定导电类型或电位的极性描述了本发明，但本领域的技术人员应了解，可反转导电类型或电位的极性。
虽然本文中参考具体实施例描述了本发明，但是可以在不脱离如所附权利要求书中所阐述的本发明的范围的情况下进行各种修改和改变。例如，可因此反转极性和导电类型，使得形成垂直N-P结或PNP晶体管而不是P-N结或NPN晶体管。相应地，本说明书和图式应以说明性而非限制性意义看待，并且全部此类修改意图包括于本发明的范围内。本文中关于具体实施例描述的任何益处、优点或解决方案并不意图被解解为任何或全部权利要求的重要的、需要的或基本特征或元素。
此外，如本文中所使用，术语“一”限定为一个或多于一个。而且，权利要求书中例如“至少一个”和“一个或多个”等介绍性短语的使用不应被解释为暗示由不定冠词“一”引入的另一权利要求要素将含有此引入的权利要求要素的任何特定权利要求限于仅含有一个此要素的发明，即使是在同一权利要求包括介绍性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时也是如此。定冠词的使用也是如此。
除非另外说明，否则例如“第一”和“第二”等术语用于任意地区别这些术语所描述的元件。因此，这些术语未必意图指示这些元件的时间上的优先级或其它优先级。
以下为本发明的各种实施例。
在一个实施例中，半导体装置包括：衬底；在衬底中的图案化埋层，其具有第一导电性类型、第一部分和第二部分，其中第一和第二部分各自具有第一末端和第二末端，第一末端相比于第二末端具有更小的横截面，且具有更小横截面的第一末端彼此邻近；在衬底中的第一深阱，其具有第二导电类型和第一掺杂程度，其中第一深阱与图案化埋层分开；以及在第一深阱中的图案化掺杂区域，其直接在第一和第二部分的第一末端上方，图案化掺杂区域具有第二导电类型和大于第一掺杂程度的第二掺杂程度。在一个实施例的一个方面中，第一深阱通过具有第二导电类型的外延层与图案化埋层分开。在另一方面中，图案化掺杂区域延伸到图案化埋层与第一深阱之间的间隔中。在又一方面中，通过图案化埋层的第一和第二部分的第一末端之间的距离来确定装置的击穿电压。在另一方面中，半导体装置另外包括：具有第一导电类型的第二深阱，第二深阱通过衬底的一部分与第一深阱分开，且从图案化埋层的第一部分的第二末端延伸到衬底的表面；以及在衬底的表面处的第二深阱上的第一电触点。在另一方面，半导体装置另外包括：在衬底的表面处的浅掺杂层，其在第一深阱和图案化掺杂区域中具有第二导电类型；以及在衬底的表面处的浅掺杂层上的第二电触点。在又另一个方面中，包括：具有第一导电类型的第三深阱，第三深阱通过衬底的另一部分与第一深阱分开且从图案化埋层的第二部分的第二末端延伸到衬底的表面；以及在衬底的表面处的第三深阱上的第三电触点。在再另一个方面中，半导体装置另外包括：邻近第二深阱的第一深沟槽隔离区域，第一深沟槽隔离区域连接到接地；以及邻近第三深阱的第二深沟槽隔离区域，其中半导体装置是一对二极管，且第二深沟槽隔离区域连接到接地。在上文的一个实施例的另一个方面中，半导体装置另外包括：另外包括第三部分和第四部分的图案化埋层，其中第三和第四部分各自具有第一末端和第二末端，第一末端相比于第二末端具有更小的横截面，且具有更小横截面的第一末端彼此邻近；在衬底中的第二深阱，其具有第二导电类型和第一掺杂程度，其中第二深阱与图案化埋层分开；以及在第二深阱中的图案化掺杂区域，其直接在第三和第四部分的第一末端上方，图案化掺杂区域具有第二导电类型和大于第一掺杂程度的第二掺杂程度。在另一方面，半导体装置另外包括：在衬底的表面处的第一浅掺杂区域，其在第一深阱和第一图案化掺杂区域中具有第二导电类型；以及在衬底的表面处的第一浅掺杂区域上的电触点。在又另一个方面，半导体装置另外包括：在衬底的表面处的第二浅掺杂区域，其在邻近图案化掺杂区域的第一深阱中具有第二导电类型，其中第二浅掺杂区域邻接第一浅掺杂区域；以及在衬底的表面处的第二浅掺杂区域上的电触点。在再另一个方面中，半导体装置另外包括在衬底的表面处的第三浅掺杂区域，其在第一深阱中且部分地在图案化掺杂区域中具有第二导电类型，其中第三浅掺杂区域邻近于第一浅掺杂区域且与其隔开，且第一和第二浅掺杂区域上的电触点连接到接地。在再另一个方面中，半导体装置另外包括：在衬底的表面处的第四浅掺杂区域，其在第二深阱和第二图案化掺杂区域中具有第二导电类型；以及在衬底的表面处的第四浅掺杂区域上的电触点。在又另一个方面中，半导体装置另外包括：在衬底的表面处的第五浅掺杂区域，其在邻近第二图案化掺杂区域的第二深阱中具有第二导电类型，其中第五浅掺杂区域邻接第四浅掺杂区域；以及在衬底的表面处的第五浅掺杂区域上的电触点。在再另一个方面中，半导体装置另外包括在衬底的表面处的第六浅掺杂区域，其在第二深阱中且部分地在第二图案化掺杂区域中具有第二导电类型，其中第六浅掺杂区域邻近于第四浅掺杂区域且与其隔开，半导体装置是硅控整流器，且第四和第五浅掺杂区域上的电触点耦合到输入/输出信号。
在另一实施例中，一种制造半导体装置的方法包括：使用第一掩模掩蔽衬底的一部分；在衬底中注入具有第一导电性类型的埋层，其中由于第一掩模，埋层的第一部分与埋层的第二部分分开一定距离；去除第一掩模；对埋层进行退火，借此减小埋层的第一与第二部分之间的距离；在埋层上方形成第二导电类型的外延层；使用第二掩模掩蔽衬底的一部分；在埋层的第一和第二部分上方的材料的外延层中注入深阱，深阱具有第一掺杂浓度的第二导电类型；去除第二掩模；使用第三掩模掩蔽衬底的一部分，第三掩模包括在深阱和埋层的第一和第二部分上方的开口；以及在埋层的第一和第二部分上方的深阱中注入图案化掺杂区域，其中图案化掺杂区域具有大于第一掺杂浓度的第二掺杂浓度的第二导电类型，且图案化掺杂区域延伸穿过深阱进入外延层，但与埋层的第一和第二部分分开第二距离。在上文的另一实施例的一个方面中，所述方法另外包括：注入具有第一导电类型的第二深阱，第二深阱通过衬底的一部分与深阱分开，且从图案化埋层的第一部分的一个末端延伸到衬底的表面；在衬底的表面处的第二深阱上形成电触点；在衬底的表面处注入浅掺杂层，其在第一深阱中和图案化掺杂区域中具有第二导电类型；在衬底的表面处的浅掺杂层上形成电触点；注入具有第一导电类型的第三深阱，第三深阱通过衬底的另一部分与第一深阱分开，且从图案化埋层的第二部分的一个末端延伸到衬底的表面；在衬底的表面处的第三深阱上形成电触点；形成邻近第二深阱的第一深沟槽隔离区域，第一深沟槽隔离区域连接到接地；以及形成邻近第三深阱的第二深沟槽隔离区域，其中半导体装置是一对二极管，且第二深沟槽隔离区域连接到接地。在另一方面中，所述方法另外包括：当注入埋层的第一和第二部分时，注入埋层的第三部分和第四部分，其中由于第一掩模，第三部分与埋层的第四部分分开一定距离；对埋层进行退火，借此在减小第一与第二部分之间的距离的同时，减小埋层的第三与第四部分之间的距离；当注入深阱时，在埋层的第三和第四部分上方的材料的外延层中注入第二深阱，第二深阱具有第一掺杂浓度的第二导电类型；使用第三掩模掩蔽衬底的部分，第三掩模包括在第二深阱和埋层的第三和第四部分上方的开口；以及在埋层的第三和第四部分上方的第二深阱中注入第二图案化掺杂区域，其中第二图案化掺杂区域延伸穿过第二深阱进入外延层，但与埋层的第三和第四部分分开另一距离。在另一方面，所述方法另外包括：在衬底的表面处注入第一浅掺杂区域，其在深阱和图案化掺杂区域中具有第一导电类型；在衬底的表面处的第一浅掺杂区域上形成电触点；在衬底的表面处注入第二浅掺杂区域，其在邻近图案化掺杂区域的深阱中具有第二导电类型，其中第二浅掺杂区域邻接第一浅掺杂区域；在在衬底的表面处的第二浅掺杂区域上形成电触点；在衬底的表面处注入第三浅掺杂区域，其在深阱中且部分地在图案化掺杂区域中具有第二导电类型，其中第三浅掺杂区域邻近于第一浅掺杂区域且与其隔开，且第一和第二浅掺杂区域上的电触点连接到接地。在又另一个方面，所述方法另外包括：在衬底的表面处注入第四浅掺杂区域，其在第二深阱和第二图案化掺杂区域中具有第一导电类型；在衬底的表面处的第四浅掺杂区域上形成电触点；在衬底的表面处注入第五浅掺杂区域，其在邻近第二图案化掺杂区域的第二深阱中具有第二导电类型，其中第五浅掺杂区域邻接第四浅掺杂区域；在衬底的表面处的第五浅掺杂区域上形成电触点；在衬底的表面处注入第六浅掺杂区域，其在第二深阱中且部分地在第二图案化掺杂区域中具有第二导电类型，其中第六浅掺杂区域邻近于第四浅掺杂区域且与其隔开，其中半导体装置是硅控整流器，且第四和第五浅掺杂区域上的电触点耦合到输入/输出信号。

Claims (10)

1.一种半导体装置，其特征在于，包括：
衬底(12、102)；
在所述衬底(12、102)中的图案化埋层(41、106)，所述图案化埋层(41、106)具有第一导电类型、第一部分(42、112)和第二部分(44、114)，其中所述第一和第二部分(42、112、44、114)各自具有第一末端和第二末端，所述第一末端与所述第二末端相比具有更小的横截面，且具有所述更小横截面的所述第一末端彼此邻近；
在所述衬底(12、102)中的第一深阱(40、134)，所述第一深阱(40、134)具有第二导电类型和第一掺杂程度，其中所述第一深阱(40、134)与所述图案化埋层(41、106)分开；
在所述第一深阱(40、134)中的图案化掺杂区域(54、136)，所述图案化掺杂区域(54、136)直接在所述第一和第二部分(42、112、44、114)的所述第一末端上方，所述图案化掺杂区域(54、136)具有所述第二导电类型和大于所述第一掺杂程度的第二掺杂程度。
2.根据权利要求1所述的半导体装置，其特征在于，所述第一深阱(40、134)通过具有所述第二导电类型的外延层(31、105)与所述图案化埋层(41、106)分开。
3.根据权利要求1或权利要求2所述的半导体装置，其特征在于：
所述图案化掺杂区域(54、136)延伸到所述图案化埋层(41、106)与所述第一深阱(40、134)之间的间隔中。
4.根据权利要求1到3中任一项所述的半导体装置，其特征在于：
通过所述图案化埋层(41、106)的所述第一和第二部分(42、112、44、114)的所述第一末端之间的距离来确定所述装置(10、100)的击穿电压。
5.根据权利要求1到4中任一项所述的半导体装置，其特征在于，进一步包括：
具有所述第一导电类型的第二深阱(70)，所述第二深阱(70)通过所述衬底(12)的一部分与所述第一深阱(40)分开，且从所述图案化埋层(41)的所述第一部分(42)的所述第二末端延伸到所述衬底(12)的表面；
在所述衬底(12)的所述表面处的所述第二深阱(70)上的第一电触点；
具有所述第一导电类型的第三深阱(72)，所述第三深阱(72)通过所述衬底(12、102)的另一部分与所述第一深阱(40)分开，且从所述图案化埋层(41)的所述第二部分(44)的所述第二末端延伸到所述衬底(12)的所述表面；以及
在所述衬底(12)的所述表面处的所述第三深阱(72)上的第二电触点。
6.根据权利要求5所述的半导体装置，其特征在于，进一步包括：
在所述衬底(12)的所述表面处的浅掺杂层(68)，所述浅掺杂层(68)在所述第一深阱(40)和所述图案化掺杂区域(54)中具有所述第二导电类型；以及
在所述衬底(12)的所述表面处的所述浅掺杂层上的第三电触点。
7.根据权利要求5或权利要求6所述的半导体装置，其特征在于，进一步包括：
邻近所述第二深阱(70)的第一深沟槽隔离区域(60)，所述第一深沟槽隔离区域(60)连接到接地；以及
邻近所述第三深阱(72)的第二深沟槽隔离区域(66)，其中所述半导体装置(10)是一对二极管，且所述第二深沟槽隔离区域(66)连接到接地。
8.根据权利要求1到4中任一项所述的半导体装置，其特征在于，进一步包括：
另外包括第三部分(110)和第四部分(108)的所述图案化埋层(106)，其中所述第三和第四部分(110、108)各自具有第一末端和第二末端，所述第一末端具有与所述第二末端相比更小的横截面，且具有所述更小横截面的所述第一末端彼此邻近；
在所述衬底(102)中的第二深阱(128)，所述第二深阱(128)具有所述第二导电类型和所述第一掺杂程度，其中所述第二深阱(128)与所述图案化埋层(106)分开；
在所述第二深阱(128)中的图案化掺杂区域(130)，所述图案化掺杂区域(130)直接在所述图案化埋层(106)的所述第三和第四部分(110、108)的所述第一末端上方，所述图案化掺杂区域(136)具有所述第二导电类型和大于所述第一掺杂程度的所述第二掺杂程度。
9.根据权利要求8所述的半导体装置，其特征在于，进一步包括：
在所述衬底(102)的所述表面处的浅掺杂区域(124)，所述浅掺杂区域(124)在所述第一深阱(134)和所述第一图案化掺杂区域(136)中具有所述第一导电类型；
在所述衬底(102)的所述表面处的所述第一浅掺杂区域(124)上的电触点(148)；
在所述衬底(102)的所述表面处的第二浅掺杂区域(126)，所述第二浅掺杂区域(126)在邻近所述图案化掺杂区域(136)的所述第一深阱(134)中具有所述第二导电类型，其中所述第二浅掺杂区域(126)邻接所述第一浅掺杂区域(124)；
在所述衬底(102)的所述表面处的所述第二浅掺杂区域(126)上的电触点(150)；以及
在所述衬底(102)的所述表面处的第三浅掺杂区域(122)，所述第三浅掺杂区域(122)在所述第一深阱(134)中且部分地在所述图案化掺杂区域(136)中具有所述第二导电类型，其中所述第三浅掺杂区域(122)邻近于所述第一浅掺杂区域(124)且与其隔开，且所述第一和第二浅掺杂区域(124、126)上的所述电触点(148、150)连接到接地。
10.一种制造半导体装置的方法，其特征在于，包括：
使用第一掩模(20、22)掩蔽衬底(12、102)的一部分；
将第一导电类型的埋层(41、106)注入所述衬底(12、102)中，其中由于所述第一掩模(20、22)，所述埋层(41、106)的第一部分(42、112)与所述埋层(41、106)的第二部分(44、114)分开一定距离；
去除所述第一掩模(20、22)；
对所述埋层(41、106)进行退火，借此减小所述埋层(41、106)的所述第一与第二部分(42、112、44、114)之间的所述距离；
在所述埋层(41、106)上方形成第二导电类型的外延层(31、105)；
使用第二掩模(36)掩蔽所述衬底(12、102)的一部分；
在所述埋层(41、106)的所述第一和第二部分(42、112、44、114)上方的材料的所述外延层(31、105)中注入深阱，所述深阱具有第一掺杂浓度的所述第二导电类型；
去除所述第二掩模(36)；
使用第三掩模(50)掩蔽所述衬底(12、102)的一部分，所述第三掩模(50)包括在所述深阱和所述埋层(41、106)的所述第一和第二部分(42、112、44、114)上方的开口；以及
在所述埋层(41、106)的所述第一和第二部分(42、112、44、114)上方的所述深阱中注入图案化掺杂区域(54、136)，其中所述图案化掺杂区域(54、136)具有大于所述第一掺杂浓度的第二掺杂浓度的所述第二导电类型，且所述图案化掺杂区域(54、136)延伸穿过所述深阱进入所述外延层(31、105)，但与所述埋层(41、106)的所述第一和第二部分(42、112、44、114)分开第二距离。
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