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TWI743981B - 雙向靜電放電保護裝置 - Google Patents

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TWI743981B
TWI743981B TW109130786A TW109130786A TWI743981B TW I743981 B TWI743981 B TW I743981B TW 109130786 A TW109130786 A TW 109130786A TW 109130786 A TW109130786 A TW 109130786A TW I743981 B TWI743981 B TW I743981B
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semiconductor epitaxial
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陳致維
林昆賢
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晶焱科技股份有限公司
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Abstract

本發明係揭露一種雙向靜電放電保護裝置，其包含一重摻雜半導體基板、一第一半導體磊晶層、一第二半導體磊晶層、一重摻雜區與一輕摻雜區。基板、重摻雜區與輕摻雜區為第一導電型，磊晶層為第二導電型。第一半導體磊晶層與第二半導體磊晶層依序設於基板上，重摻雜區與輕摻雜區設於第二半導體磊晶層中。輕摻雜區覆蓋重摻雜區之角落，重摻雜半導體基板與第一半導體磊晶層之間的介面之崩潰電壓對應第二半導體磊晶層與重摻雜區之間的介面之崩潰電壓。

Description

雙向靜電放電保護裝置
本發明係關於一種垂直式靜電放電技術，且特別關於一種雙向靜電放電保護裝置。
靜電放電（ESD）損壞已成為以奈米級互補式金氧半(CMOS)工藝製造的CMOS積體電路(IC)產品的主要可靠性問題。靜電放電保護裝置通常設計為用於釋放靜電放電能量，因此可以防止積體電路晶片受到靜電放電損壞。
靜電放電保護裝置的工作原理如第1圖所示，在印刷電路板（PCB）上，靜電放電保護裝置8並聯欲保護裝置9，當ESD情況發生時，靜電放電保護裝置8係瞬間被觸發，同時，靜電放電保護裝置8亦可提供一低電阻路徑，以供暫態之ESD電流進行放電，讓ESD暫態電流之能量透過靜電放電保護裝置8得以釋放。為了降低靜電放電保護裝置8所佔據的體積與面積，故實現垂直式暫態電壓抑制器在美國專利號8217421 B2、5190884與5455447。這些專利揭露了PNP雙載子接面電晶體。然而，PNP雙載子接面電晶體為單向PNP裝置，並非雙向PNP裝置。
因此，本發明係在針對上述的困擾，提出一種雙向靜電放電保護裝置，以解決習知所產生的問題。
本發明提供一種雙向靜電放電保護裝置，其係抑制電流擁擠效應(current crowding effect)，並提升靜電放電耐受度。
本發明提供一種雙向靜電放電保護裝置，其包含一重摻雜半導體基板、一第一半導體磊晶層、一第二半導體磊晶層、一重摻雜區與一輕摻雜區。重摻雜半導體基板具有第一導電型，第一半導體磊晶層具有第二導電型，第一半導體磊晶層設於重摻雜半導體基板上。第二半導體磊晶層具有第二導電型，第二半導體磊晶層設於第一半導體磊晶層上，其中第一半導體磊晶層之摻雜濃度不同於第二半導體磊晶層之摻雜濃度。重摻雜區具有第一導電型，重摻雜區設於第二半導體磊晶層中。輕摻雜區具有第一導電型，輕摻雜區設於第二半導體磊晶層中，其中輕摻雜區圍繞重摻雜區，並覆蓋重摻雜區之角落。
在本發明之一實施例中，重摻雜半導體基板與第一半導體磊晶層之間的介面之崩潰電壓對應第二半導體磊晶層與重摻雜區之間的介面之崩潰電壓。
在本發明之一實施例中，第一導電型為N型，第二導電型為P型。
在本發明之一實施例中，第一導電型為P型，第二導電型為N型。
在本發明之一實施例中，第一半導體磊晶層之摻雜濃度大於第二半導體磊晶層之摻雜濃度。
在本發明之一實施例中，重摻雜半導體基板與第一半導體磊晶層之間的介面之崩潰電壓之絕對值等於第二半導體磊晶層與重摻雜區之間的介面之崩潰電壓之絕對值。
在本發明之一實施例中，雙向靜電放電保護裝置更包含一隔離結構，其係設於重摻雜半導體基板、第一半導體磊晶層與第二半導體磊晶層中，隔離結構圍繞重摻雜區與輕摻雜區。
在本發明之一實施例中，雙向靜電放電保護裝置更包含一隔離結構，其係設於重摻雜半導體基板、第一半導體磊晶層與第二半導體磊晶層中，隔離結構圍繞重摻雜區，輕摻雜區圍繞隔離結構。
在本發明之一實施例中，隔離結構之深度至少大於第一半導體磊晶層與第二半導體磊晶層之總厚度。
在本發明之一實施例中，雙向靜電放電保護裝置更包含一重摻雜埋層，其係設於第一半導體磊晶層與第二半導體磊晶層之間，重摻雜埋層具有第二導電型。
在本發明之一實施例中，輕摻雜區之底部等於或深於重摻雜區之底部。
在本發明之一實施例中，重摻雜半導體基板耦接一第一導電接腳，重摻雜區耦接一第二導電接腳，第一半導體磊晶層與第二半導體磊晶層為浮接。
基於上述，雙向靜電放電保護裝置根據形成輕摻雜區以覆蓋重摻雜區之角落，進而抑制電流擁擠效應，並提升靜電放電耐受度。
茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：
本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。於圖式中，基於簡化與方便標示，形狀與厚度可能經過誇大表示。可以理解的是，未特別顯示於圖式中或描述於說明書中之元件，為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。
除非另有說明，否則某些條件句子或單詞，例如“可以”，“可能”，“可能”或“可能”，通常試圖表示本發明中的實施例具有的含義，但也可以解釋為 可能不需要的功能，元素或步驟。 在其他實施例中，可能不需要這些特徵，元素或步驟。
於下文中關於“一個實施例”或“一實施例”之描述係指關於至少一實施例內所相關連之一特定元件、結構或特徵。因此，於下文中多處所出現之“一個實施例”或 “一實施例”之多個描述並非針對同一實施例。再者，於一或多個實施例中之特定構件、結構與特徵可依照一適當方式而結合。
在整個說明書和申請專利範圍中使用某些術語來指代特定部件。 本領域的技術人員意識到，組件可以被稱為不同的名稱。本公開內容不旨在區分名稱不同但功能相同的組件。在說明書和申請專利範圍中，術語“包括”以開放式方式使用，因此應解釋為表示“包括但不限於”。 短語“被耦合到”、“耦合到”和“正耦合到”旨在包括任何間接或直接連接。 因此，如果本揭露提到第一設備與第二設備耦合，則意味著第一設備可以通過電連接、無線通信骯光通信或其他信號連接在有/無直接或間接地利用其他中間設備或連接方式連接到第二設備。
第2圖為本發明之雙向靜電放電保護裝置之第一實施例之結構剖視圖。以下請參閱第2圖，並介紹本發明之雙向靜電放電保護裝置10之第一實施例，其係包含一重摻雜半導體基板14、一第一半導體磊晶層16、一第二半導體磊晶層18、一重摻雜區20與一輕摻雜區22。重摻雜半導體基板14、重摻雜區20與輕摻雜區22具有第一導電型，第一半導體磊晶層16與第二半導體磊晶層18具有第二導電型。在第一實施例中，第一導電型為P型，第二導電型為N型，輕摻雜區22之摻雜濃度小於重摻雜區20之摻雜濃度。
第一半導體磊晶層16設於重摻雜半導體基板14上，第二半導體磊晶層18設於第一半導體磊晶層16上。第一半導體磊晶層16之摻雜濃度不同於第二半導體磊晶層18之摻雜濃度。重摻雜區20設於第二半導體磊晶層18中。輕摻雜區22設於第二半導體磊晶層18中。輕摻雜區22圍繞重摻雜區20，並覆蓋重摻雜區20之角落，以抑制重摻雜區20之角落的電流擁擠效應及崩潰事件，使靜電放電耐受度得以提升。選擇性或結合地，輕摻雜區22接觸重摻雜區20之側壁。如果重摻雜區20之角落為直角，輕摻雜區22之底部等於或深於重摻雜區20之底部。
第3圖為本發明之雙向靜電放電保護裝置之一實施例之電流與電壓曲線圖。請參閱第2圖與第3圖，重摻雜半導體基板14、第一半導體磊晶層16、第二半導體磊晶層18、重摻雜區20與輕摻雜區22形成一垂直式PNP雙載子接面電晶體，以減少雙向靜電放電保護裝置所佔據的尺寸與面積。在本發明之某些實施例中，在離子摻雜至第一半導體磊晶層16或第二半導體磊晶層18中時，另一者之摻雜濃度也會被影響。因此，重摻雜半導體基板14與第一半導體磊晶層16之間的介面之崩潰電壓V1對應第二半導體磊晶層18與重摻雜區20之間的介面之崩潰電壓V2。崩潰電壓V1與V2根據需求而改變，崩潰電壓V1與V2取決於重摻雜半導體基板14、第一半導體磊晶層16、第二半導體磊晶層18與重摻雜區20之摻雜濃度。舉例來說，為了使重摻雜半導體基板14與第一半導體磊晶層16之間的介面之崩潰電壓V1之絕對值等於第二半導體磊晶層18與重摻雜區20之間的介面之崩潰電壓V2之絕對值，第一半導體磊晶層16之摻雜濃度大於第二半導體磊晶層18之摻雜濃度，因為重摻雜半導體基板14與第一半導體磊晶層16之間的介面之熱預算(thermal budget)大於第二半導體磊晶層18與重摻雜區20之間的介面之熱預算。
當施加正靜電放電能量給雙向靜電放電保護裝置10時，重摻雜半導體基板14耦接一第一導電接腳24，重摻雜區20耦接一第二導電接腳26，第一半導體磊晶層16與第二半導體磊晶層18為浮接。當第一導電接腳24接收正靜電放電能量，且第二導電接腳26接收接地電壓時，崩潰事件發生在介於第二半導體磊晶層18與重摻雜區20之間的介面，且靜電放電電流從第一導電接腳24通過重摻雜半導體基板14、第一半導體磊晶層16、第二半導體磊晶層18與重摻雜區20流至第二導電接腳26。當第一導電接腳24接收負靜電放電能量，且第二導電接腳26接收接地電壓時，崩潰事件發生在介於重摻雜半導體基板14與第一半導體磊晶層16之間的介面，且靜電放電電流從第二導電接腳26通過重摻雜區20、第二半導體磊晶層18、第一半導體磊晶層16與重摻雜半導體基板14流至第一導電接腳24。
第4(a)圖至第4(b)圖為本發明之製作雙向靜電放電保護裝置之第一實施例之各步驟結構剖視圖。如第4(a)圖所示，提供重摻雜半導體基板14，並形成第一半導體磊晶層16於重摻雜半導體基板14上，且形成第二半導體磊晶層18於第一半導體磊晶層16上。此外，第一半導體磊晶層16之摻雜濃度大於第二半導體磊晶層18之摻雜濃度。如第4(b)圖所示，利用微影技術形成重摻雜區20與輕摻雜區22於第二半導體磊晶層18中，其中輕摻雜區22圍繞重摻雜區20，並覆蓋重摻雜區20之角落。可選擇地或結合地，輕摻雜區22接觸重摻雜區20之側壁。本發明並不限制形成重摻雜區20與輕摻雜區22於第二半導體磊晶層18中之次序。舉例來說，係先形成重摻雜區20，再形成輕摻雜區22。或者，先形成輕摻雜區22，再形成重摻雜區20。
第5圖為本發明之雙向靜電放電保護裝置之第二實施例之結構剖視圖。以下請參閱第5圖，並介紹本發明之雙向靜電放電保護裝置10之第二實施例。與第一實施例相比，第二實施例更包含一重摻雜埋層28，其餘結構已於第一實施例中描述過，於此不再贅述。重摻雜埋層28形成在第一半導體磊晶層16與第二半導體磊晶層18之間。重摻雜埋層28具有第二導電型，即N型。重摻雜埋層28用於減少雙向靜電放電保護裝置10之導通電阻。重摻雜埋層28可位於重摻雜區20與重摻雜半導體基板14之間。然而，重摻雜埋層28覆蓋部分或全部之第一半導體磊晶層16。重摻雜埋層28之尺寸可根據需求而改變。重摻雜埋層28之尺寸係調整以改變垂直式雙載子接面電晶體之電流增益。
當施加正靜電放電能量給雙向靜電放電保護裝置10時，重摻雜半導體基板14耦接一第一導電接腳24，重摻雜區20耦接一第二導電接腳26，第一半導體磊晶層16與第二半導體磊晶層18為浮接。當第一導電接腳24接收正靜電放電能量，且第二導電接腳26接收接地電壓時，崩潰事件發生在介於第二半導體磊晶層18與重摻雜區20之間的介面，且靜電放電電流從第一導電接腳24通過重摻雜半導體基板14、第一半導體磊晶層16、重摻雜埋層28、第二半導體磊晶層18與重摻雜區20流至第二導電接腳26。當第一導電接腳24接收負靜電放電能量，且第二導電接腳26接收接地電壓時，崩潰事件發生在介於重摻雜半導體基板14與第一半導體磊晶層16之間的介面，且靜電放電電流從第二導電接腳26通過重摻雜區20、第二半導體磊晶層18、重摻雜埋層28、第一半導體磊晶層16與重摻雜半導體基板14流至第一導電接腳24。
第6(a)圖至第6(b)圖為本發明之製作雙向靜電放電保護裝置之第二實施例之各步驟結構剖視圖。如第6(a)圖所示，提供重摻雜半導體基板14，並形成第一半導體磊晶層16於重摻雜半導體基板14上，且形成第二半導體磊晶層18於第一半導體磊晶層16上。此外，第一半導體磊晶層16之摻雜濃度大於第二半導體磊晶層18之摻雜濃度。在形成第二半導體磊晶層18於第一半導體磊晶層16之步驟前，第二導電型之重摻雜埋層28形成在第二半導體磊晶層18與第一半導體磊晶層16之間。如第6(b)圖所示，利用微影技術形成重摻雜區20與輕摻雜區22於第二半導體磊晶層18中，其中輕摻雜區22圍繞重摻雜區20，並覆蓋重摻雜區20之角落。可選擇地或結合地，輕摻雜區22接觸重摻雜區20之側壁。本發明並不限制形成重摻雜區20與輕摻雜區22於第二半導體磊晶層18中之次序。舉例來說，係先形成重摻雜區20，再形成輕摻雜區22。或者，先形成輕摻雜區22，再形成重摻雜區20。
第7圖為本發明之雙向靜電放電保護裝置之第三實施例之結構剖視圖。以下請參閱第7圖，並介紹本發明之雙向靜電放電保護裝置10之第三實施例。與第一實施例相比，第三實施例更包含一絕緣結構30，其係設於重摻雜半導體基板14、第一半導體磊晶層16與第二半導體磊晶層18中，其餘結構已於第一實施例描述過，於此不再贅述。舉例來說，絕緣結構30之材質可為氧化物，但本發明並不以此為限。絕緣結構30圍繞重摻雜區20與輕摻雜區22。絕緣結構30之深度至少深於第一半導體磊晶層16與第二半導體磊晶層18之總厚度。
當施加正靜電放電能量給雙向靜電放電保護裝置10時，重摻雜半導體基板14耦接一第一導電接腳24，重摻雜區20耦接一第二導電接腳26，第一半導體磊晶層16與第二半導體磊晶層18為浮接。當第一導電接腳24接收正靜電放電能量，且第二導電接腳26接收接地電壓時，崩潰事件發生在介於第二半導體磊晶層18與重摻雜區20之間的介面，且靜電放電電流從第一導電接腳24通過重摻雜半導體基板14、第一半導體磊晶層16、第二半導體磊晶層18與重摻雜區20流至第二導電接腳26。當第一導電接腳24接收負靜電放電能量，且第二導電接腳26接收接地電壓時，崩潰事件發生在介於重摻雜半導體基板14與第一半導體磊晶層16之間的介面，且靜電放電電流從第二導電接腳26通過重摻雜區20、第二半導體磊晶層18、第一半導體磊晶層16與重摻雜半導體基板14流至第一導電接腳24。對正靜電放電能量或負靜電放電能量而言，靜電放電電流被限制在絕緣結構30所圍繞的空間中，使靜電放電電流通過靜電放電耐受度被提高的最短路徑。
第8(a)圖至第8(b)圖為本發明之製作雙向靜電放電保護裝置之第三實施例之各步驟結構剖視圖。如第8(a)圖所示，提供重摻雜半導體基板14，並形成第一半導體磊晶層16於重摻雜半導體基板14上，且形成第二半導體磊晶層18於第一半導體磊晶層16上。此外，第一半導體磊晶層16之摻雜濃度大於第二半導體磊晶層18之摻雜濃度。如第8(b)圖所示，利用微影技術形成重摻雜區20與輕摻雜區22於第二半導體磊晶層18中，其中輕摻雜區22圍繞重摻雜區20，並覆蓋重摻雜區20之角落。此外，利用微影技術形成絕緣結構30於重摻雜半導體基板14、第一半導體磊晶層16與第二半導體磊晶層18中。絕緣結構30圍繞重摻雜區20與輕摻雜區22。可選擇地或結合地，輕摻雜區22接觸重摻雜區20之側壁。本發明並不限制形成絕緣結構30、重摻雜區20與輕摻雜區22於第二半導體磊晶層18中之次序。形成絕緣結構30、重摻雜區20與輕摻雜區22於第二半導體磊晶層18中之次序是可以根據需求而調整的。
第9圖為本發明之雙向靜電放電保護裝置之第四實施例之結構剖視圖。以下請參閱第9圖，並介紹本發明之雙向靜電放電保護裝置10之第四實施例。與第三實施例相比，第四實施例更包含一重摻雜埋層28，其餘結構已於第三實施例中描述過，於此不再贅述。重摻雜埋層28形成在第一半導體磊晶層16與第二半導體磊晶層18之間，並限制在隔離結構30所圍繞之空間中，使靜電放電電流通過最短路徑。重摻雜埋層28具有第二導電型，即N型。重摻雜埋層28用於減少雙向靜電放電保護裝置10之導通電阻。重摻雜埋層28可位於重摻雜區20與重摻雜半導體基板14之間。然而，重摻雜埋層28覆蓋部分或全部之第一半導體磊晶層16。重摻雜埋層28之尺寸可根據需求而改變。重摻雜埋層28之尺寸係調整以改變垂直式雙載子接面電晶體之電流增益。
當施加正靜電放電能量給雙向靜電放電保護裝置10時，重摻雜半導體基板14耦接一第一導電接腳24，重摻雜區20耦接一第二導電接腳26，重摻雜埋層28、第一半導體磊晶層16與第二半導體磊晶層18為浮接。當第一導電接腳24接收正靜電放電能量，且第二導電接腳26接收接地電壓時，崩潰事件發生在介於第二半導體磊晶層18與重摻雜區20之間的介面，且靜電放電電流從第一導電接腳24通過重摻雜半導體基板14、第一半導體磊晶層16、重摻雜埋層28、第二半導體磊晶層18與重摻雜區20流至第二導電接腳26。當第一導電接腳24接收負靜電放電能量，且第二導電接腳26接收接地電壓時，崩潰事件發生在介於重摻雜半導體基板14與第一半導體磊晶層16之間的介面，且靜電放電電流從第二導電接腳26通過重摻雜區20、第二半導體磊晶層18、重摻雜埋層28、第一半導體磊晶層16與重摻雜半導體基板14流至第一導電接腳24。對正靜電放電能量或負靜電放電能量而言，靜電放電電流被限制在絕緣結構30所圍繞的空間中，使靜電放電電流通過靜電放電耐受度被提高的最短路徑。
第10(a)圖至第10(b)圖為本發明之製作雙向靜電放電保護裝置之第四實施例之各步驟結構剖視圖。如第10(a)圖所示，提供重摻雜半導體基板14，並形成第一半導體磊晶層16於重摻雜半導體基板14上，且形成第二半導體磊晶層18於第一半導體磊晶層16上。此外，第一半導體磊晶層16之摻雜濃度大於第二半導體磊晶層18之摻雜濃度。在形成第二半導體磊晶層18於第一半導體磊晶層16上之步驟前，形成第二導電型之重摻雜埋層28於第一半導體磊晶層16與第二半導體磊晶層18之間。如第10(b)圖所示，利用微影技術形成重摻雜區20與輕摻雜區22於第二半導體磊晶層18中，其中輕摻雜區22圍繞重摻雜區20，並覆蓋重摻雜區20之角落。此外，利用微影技術形成絕緣結構30於重摻雜半導體基板14、第一半導體磊晶層16與第二半導體磊晶層18中。絕緣結構30圍繞重摻雜區20與輕摻雜區22。可選擇地或結合地，輕摻雜區22接觸重摻雜區20之側壁。本發明並不限制形成絕緣結構30、重摻雜區20與輕摻雜區22之次序。形成絕緣結構30、重摻雜區20與輕摻雜區22之次序是可以根據需求而調整的。
第11圖為本發明之雙向靜電放電保護裝置之第五實施例之結構剖視圖。以下請參閱第11圖，並介紹本發明之雙向靜電放電保護裝置10之第五實施例。與第一實施例相比，第五實施例更包含一絕緣結構32，其係設於重摻雜半導體基板14、第一半導體磊晶層16與第二半導體磊晶層18中，其餘結構已於第一實施例描述過，於此不再贅述。舉例來說，絕緣結構32之材質可為氧化物，但本發明並不以此為限。絕緣結構32圍繞重摻雜區20，輕摻雜區22圍繞絕緣結構32。換句話說，絕緣結構32位於重摻雜區20與輕摻雜區22之間。絕緣結構32用於防止靜電放電電流流至重摻雜區20之周圍。絕緣結構32之深度至少深於第一半導體磊晶層16與第二半導體磊晶層18之總厚度。輕摻雜區22圍繞絕緣結構32，用於更進一步防止靜電放電電流通過絕緣結構32頂部流至重摻雜區20，可提升靜電放電耐受度。
當施加正靜電放電能量給雙向靜電放電保護裝置10時，重摻雜半導體基板14耦接一第一導電接腳24，重摻雜區20耦接一第二導電接腳26，第一半導體磊晶層16與第二半導體磊晶層18為浮接。當第一導電接腳24接收正靜電放電能量，且第二導電接腳26接收接地電壓時，崩潰事件發生在介於第二半導體磊晶層18與重摻雜區20之間的介面，且靜電放電電流從第一導電接腳24通過重摻雜半導體基板14、第一半導體磊晶層16、第二半導體磊晶層18與重摻雜區20流至第二導電接腳26。當第一導電接腳24接收負靜電放電能量，且第二導電接腳26接收接地電壓時，崩潰事件發生在介於重摻雜半導體基板14與第一半導體磊晶層16之間的介面，且靜電放電電流從第二導電接腳26通過重摻雜區20、第二半導體磊晶層18、第一半導體磊晶層16與重摻雜半導體基板14流至第一導電接腳24。對正靜電放電能量或負靜電放電能量而言，崩潰電流被限制在絕緣結構32所圍繞之空間中，使靜電放電電流通過靜電放電耐受度所提升之最短路徑中。
第12(a)圖至第12(c)圖為本發明之製作雙向靜電放電保護裝置之第五實施例之各步驟結構剖視圖。如第12(a)圖所示，提供重摻雜半導體基板14，並形成第一半導體磊晶層16於重摻雜半導體基板14上，且形成第二半導體磊晶層18於第一半導體磊晶層16上。此外，第一半導體磊晶層16之摻雜濃度大於第二半導體磊晶層18之摻雜濃度。如第12(b)圖所示，利用微影技術形成重摻雜區20與輕摻雜區22於第二半導體磊晶層18中，其中輕摻雜區22圍繞重摻雜區20，並覆蓋重摻雜區20之角落。本發明並不限制形成重摻雜區20與輕摻雜區22於第二半導體磊晶層18中之次序。形成重摻雜區20與輕摻雜區22於第二半導體磊晶層18中之次序可根據需求而調整。如第12(c)圖所示，利用微影技術形成絕緣結構32於重摻雜半導體基板14、第一半導體磊晶層16與第二半導體磊晶層18中。絕緣結構32圍繞重摻雜區20，輕摻雜區22圍繞絕緣結構32。
第13圖為本發明之雙向靜電放電保護裝置之第六實施例之結構剖視圖。以下請參閱第13圖，並介紹本發明之雙向靜電放電保護裝置10之第六實施例。與第五實施例相比，第六實施例更包含一重摻雜埋層34，其餘結構已於第五實施例中描述過，於此不再贅述。重摻雜埋層34形成在第一半導體磊晶層16與第二半導體磊晶層18之間，並限制在絕緣結構32所圍繞之空間中，使靜電放電電流通過最短路徑。重摻雜埋層34具有第二導電型，即N型。重摻雜埋層34用於減少雙向靜電放電保護裝置10之導通電阻。重摻雜埋層34可位於重摻雜區20與重摻雜半導體基板14之間。然而，重摻雜埋層34覆蓋部分或全部之第一半導體磊晶層16。重摻雜埋層34之尺寸可根據需求而改變。重摻雜埋層34之尺寸係調整以改變垂直式雙載子接面電晶體之電流增益。
當施加正靜電放電能量給雙向靜電放電保護裝置10時，重摻雜半導體基板14耦接一第一導電接腳24，重摻雜區20耦接一第二導電接腳26，重摻雜埋層34、第一半導體磊晶層16與第二半導體磊晶層18為浮接。當第一導電接腳24接收正靜電放電能量，且第二導電接腳26接收接地電壓時，崩潰事件發生在介於第二半導體磊晶層18與重摻雜區20之間的介面，且靜電放電電流從第一導電接腳24通過重摻雜半導體基板14、第一半導體磊晶層16、重摻雜埋層34、第二半導體磊晶層18與重摻雜區20流至第二導電接腳26。當第一導電接腳24接收負靜電放電能量，且第二導電接腳26接收接地電壓時，崩潰事件發生在介於重摻雜半導體基板14與第一半導體磊晶層16之間的介面，且靜電放電電流從第二導電接腳26通過重摻雜區20、第二半導體磊晶層18、重摻雜埋層34、第一半導體磊晶層16與重摻雜半導體基板14流至第一導電接腳24。對正靜電放電能量或負靜電放電能量而言，靜電放電電流被限制在絕緣結構32所圍繞之空間中，使靜電放電電流通過靜電放電耐受度所提升之最短路徑中。
第14(a)圖至第14(c)圖為本發明之製作雙向靜電放電保護裝置之第六實施例之各步驟結構剖視圖。如第14(a)圖所示，提供重摻雜半導體基板14，並形成第一半導體磊晶層16於重摻雜半導體基板14上，且形成第二半導體磊晶層18於第一半導體磊晶層16上。此外，第一半導體磊晶層16之摻雜濃度大於第二半導體磊晶層18之摻雜濃度。在形成第二半導體磊晶層18於第一半導體磊晶層16之步驟前，第二導電型之重摻雜埋層34形成在第二半導體磊晶層18與第一半導體磊晶層16之間。如第14(b)圖所示，利用微影技術形成重摻雜區20與輕摻雜區22於第二半導體磊晶層18中，其中輕摻雜區22圍繞重摻雜區20，並覆蓋重摻雜區20之角落。形成重摻雜區20與輕摻雜區22於第二半導體磊晶層18中之次序可根據需求而調整。如第14(c)圖所示，利用微影技術形成絕緣結構32於重摻雜半導體基板14、第一半導體磊晶層16與第二半導體磊晶層18中。絕緣結構32圍繞重摻雜區20，輕摻雜區22圍繞絕緣結構32。
第15圖為本發明之雙向靜電放電保護裝置之第七實施例之結構剖視圖。第16(a)圖至第16(b)圖為本發明之製作雙向靜電放電保護裝置之第七實施例之各步驟結構剖視圖。第七實施例與第一實施例差別在於導電型。第七實施例之第一導電型與第二導電型分別為N型與P型，使垂直式NPN雙載子接面電晶體形成，其餘結構與製作方法已於第一實施例描述過，於此不再贅述。
第17圖為本發明之雙向靜電放電保護裝置之第八實施例之結構剖視圖。第18(a)圖至第18(b)圖為本發明之製作雙向靜電放電保護裝置之第八實施例之各步驟結構剖視圖。第八實施例與第二實施例差別在於導電型。第八實施例之第一導電型與第二導電型分別為N型與P型，使垂直式NPN雙載子接面電晶體形成，其餘結構與製作方法已於第二實施例描述過，於此不再贅述。
第19圖為本發明之雙向靜電放電保護裝置之第九實施例之結構剖視圖。第20(a)圖至第20(b)圖為本發明之製作雙向靜電放電保護裝置之第九實施例之各步驟結構剖視圖。第九實施例與第三實施例差別在於導電型。第九實施例之第一導電型與第二導電型分別為N型與P型，使垂直式NPN雙載子接面電晶體形成，其餘結構與製作方法已於第三實施例描述過，於此不再贅述。
第21圖為本發明之雙向靜電放電保護裝置之第十實施例之結構剖視圖。第22(a)圖至第22(b)圖為本發明之製作雙向靜電放電保護裝置之第十實施例之各步驟結構剖視圖。第十實施例與第四實施例差別在於導電型。第十實施例之第一導電型與第二導電型分別為N型與P型，使垂直式NPN雙載子接面電晶體形成，其餘結構與製作方法已於第四實施例描述過，於此不再贅述。
第23圖為本發明之雙向靜電放電保護裝置之第十一實施例之結構剖視圖。第24(a)圖至第24(c)圖為本發明之製作雙向靜電放電保護裝置之第十一實施例之各步驟結構剖視圖。第十一實施例與第五實施例差別在於導電型。第十一實施例之第一導電型與第二導電型分別為N型與P型，使垂直式NPN雙載子接面電晶體形成，其餘結構與製作方法已於第五實施例描述過，於此不再贅述。
第25圖為本發明之雙向靜電放電保護裝置之第十二實施例之結構剖視圖。第26(a)圖至第26(c)圖為本發明之製作雙向靜電放電保護裝置之第十二實施例之各步驟結構剖視圖。第十二實施例與第六實施例差別在於導電型。第十二實施例之第一導電型與第二導電型分別為N型與P型，使垂直式NPN雙載子接面電晶體形成，其餘結構與製作方法已於第六實施例描述過，於此不再贅述。
根據上述實施例，雙向靜電放電保護裝置形成輕摻雜區以覆蓋重摻雜區之角落，進而抑制電流擁擠效應與提升靜電放電耐受度。
根據上述實施例，雙向靜電放電保護裝置形成重摻雜埋層，進而降低減少雙向靜電放電保護裝置導通電阻。且重摻雜埋層之尺寸可根據需求改變，用以調整垂直式雙載子接面電晶體電流增益。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
8:靜電放電保護裝置 9:欲保護裝置 10:雙向靜電放電保護裝置 14:重摻雜半導體基板 16:第一半導體磊晶層 18:第二半導體磊晶層 20:重摻雜區 22:輕摻雜區 24:第一導電接腳 26:第二導電接腳 28:重摻雜埋層 30:隔離結構 32:絕緣結構 34:重摻雜埋層
第1圖為先前技術之與積體電路晶片中的欲保護裝置連接之靜電放電保護裝置的電路方塊圖。 第2圖為本發明之雙向靜電放電保護裝置之第一實施例之結構剖視圖。 第3圖為本發明之雙向靜電放電保護裝置之一實施例之電流與電壓曲線圖。 第4(a)圖至第4(b)圖為本發明之製作雙向靜電放電保護裝置之第一實施例之各步驟結構剖視圖。 第5圖為本發明之雙向靜電放電保護裝置之第二實施例之結構剖視圖。 第6(a)圖至第6(b)圖為本發明之製作雙向靜電放電保護裝置之第二實施例之各步驟結構剖視圖。 第7圖為本發明之雙向靜電放電保護裝置之第三實施例之結構剖視圖。 第8(a)圖至第8(b)圖為本發明之製作雙向靜電放電保護裝置之第三實施例之各步驟結構剖視圖。 第9圖為本發明之雙向靜電放電保護裝置之第四實施例之結構剖視圖。 第10(a)圖至第10(b)圖為本發明之製作雙向靜電放電保護裝置之第四實施例之各步驟結構剖視圖。 第11圖為本發明之雙向靜電放電保護裝置之第五實施例之結構剖視圖。 第12(a)圖至第12(c)圖為本發明之製作雙向靜電放電保護裝置之第五實施例之各步驟結構剖視圖。 第13圖為本發明之雙向靜電放電保護裝置之第六實施例之結構剖視圖。 第14(a)圖至第14(c)圖為本發明之製作雙向靜電放電保護裝置之第六實施例之各步驟結構剖視圖。 第15圖為本發明之雙向靜電放電保護裝置之第七實施例之結構剖視圖。 第16(a)圖至第16(b)圖為本發明之製作雙向靜電放電保護裝置之第七實施例之各步驟結構剖視圖。 第17圖為本發明之雙向靜電放電保護裝置之第八實施例之結構剖視圖。 第18(a)圖至第18(b)圖為本發明之製作雙向靜電放電保護裝置之第八實施例之各步驟結構剖視圖。 第19圖為本發明之雙向靜電放電保護裝置之第九實施例之結構剖視圖。 第20(a)圖至第20(b)圖為本發明之製作雙向靜電放電保護裝置之第九實施例之各步驟結構剖視圖。 第21圖為本發明之雙向靜電放電保護裝置之第十實施例之結構剖視圖。 第22(a)圖至第22(b)圖為本發明之製作雙向靜電放電保護裝置之第十實施例之各步驟結構剖視圖。 第23圖為本發明之雙向靜電放電保護裝置之第十一實施例之結構剖視圖。 第24(a)圖至第24(c)圖為本發明之製作雙向靜電放電保護裝置之第十一實施例之各步驟結構剖視圖。 第25圖為本發明之雙向靜電放電保護裝置之第十二實施例之結構剖視圖。 第26(a)圖至第26(c)圖為本發明之製作雙向靜電放電保護裝置之第十二實施例之各步驟結構剖視圖。
10:雙向靜電放電保護裝置
14:重摻雜半導體基板
16:第一半導體磊晶層
18:第二半導體磊晶層
20:重摻雜區
22:輕摻雜區
24:第一導電接腳
26:第二導電接腳

Claims (13)

  1. 一種雙向靜電放電保護裝置，包含：一重摻雜半導體基板，具有第一導電型；一第一半導體磊晶層，具有第二導電型，該第一半導體磊晶層設於該重摻雜半導體基板上；一第二半導體磊晶層，具有該第二導電型，該第二半導體磊晶層設於該第一半導體磊晶層，其中該第一半導體磊晶層之摻雜濃度不同於該第二半導體磊晶層之摻雜濃度；一重摻雜區，具有該第一導電型，該重摻雜區設於該第二半導體磊晶層中；以及一輕摻雜區，具有該第一導電型，該輕摻雜區設於該第二半導體磊晶層中，其中該輕摻雜區圍繞該重摻雜區，並覆蓋該重摻雜區之角落。
  2. 如請求項1所述之雙向靜電放電保護裝置，其中該重摻雜半導體基板與該第一半導體磊晶層之間的介面之崩潰電壓對應該第二半導體磊晶層與該重摻雜區之間的介面之崩潰電壓。
  3. 如請求項1所述之雙向靜電放電保護裝置，其中該第一導電型為N型，該第二導電型為P型。
  4. 如請求項1所述之雙向靜電放電保護裝置，其中該第一導電型為P型，該第二導電型為N型。
  5. 如請求項1所述之雙向靜電放電保護裝置，其中該第一半導體磊晶層之該摻雜濃度大於該第二半導體磊晶層之該摻雜濃度。
  6. 如請求項1所述之雙向靜電放電保護裝置，其中該重摻雜半導體基板與該第一半導體磊晶層之間的介面之崩潰電壓之絕對值等於該第二半導體磊晶層與該重摻雜區之間的介面之崩潰電壓之絕對值。
  7. 如請求項1所述之雙向靜電放電保護裝置，更包含一隔離結構，其係設於該重摻雜半導體基板、該第一半導體磊晶層與該第二半導體磊晶層中，該隔離結構圍繞該重摻雜區與該輕摻雜區。
  8. 如請求項1所述之雙向靜電放電保護裝置，更包含一隔離結構，其係設於該重摻雜半導體基板、該第一半導體磊晶層與該第二半導體磊晶層中，該隔離結構圍繞該重摻雜區，該輕摻雜區圍繞該隔離結構。
  9. 如請求項7所述之雙向靜電放電保護裝置，其中該隔離結構之深度至少大於該第一半導體磊晶層與該第二半導體磊晶層之總厚度。
  10. 如請求項8所述之雙向靜電放電保護裝置，其中該隔離結構之深度至少大於該第一半導體磊晶層與該第二半導體磊晶層之總厚度。
  11. 如請求項1所述之雙向靜電放電保護裝置，更包含一重摻雜埋層，其係設於該第一半導體磊晶層與該第二半導體磊晶層之間，該重摻雜埋層具有該第二導電型。
  12. 如請求項1所述之雙向靜電放電保護裝置，其中該輕摻雜區之底部等於或深於該重摻雜區之底部。
  13. 如請求項1所述之雙向靜電放電保護裝置，其中該重摻雜 半導體基板耦接一第一導電接腳，該重摻雜區耦接一第二導電接腳，該第一半導體磊晶層與該第二半導體磊晶層為浮接。
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