TW201836073A - 記憶裝置 - Google Patents

Abstract

本發明之實施形態之記憶裝置具備：第1導電層；第2導電層；及第1金屬氧化物層，其位於第1導電層與第2導電層之間且包含氧化鈦，而且具有氧化鈦中之銳鈦礦型氧化鈦之莫耳分率為第1莫耳分率的第1區域、及氧化鈦中之銳鈦礦型氧化鈦之莫耳分率為較第1莫耳分率低之第2莫耳分率的第2區域。

Description

記憶裝置

實施形態係關於一種記憶裝置。

作為大容量之非揮發性記憶體，代替先前之浮動閘極型NAND快閃記憶體，二端子之電阻變化型記憶體之開發正盛行。該類型之記憶體可實現低電壓、低電流動作、高速切換、記憶胞之微細化、高積體化。 作為電阻變化型記憶體之電阻變化層，揭示出各種材料。例如，使用經積層之複數個高介電常數絕緣膜作為電阻變化層之記憶體(積層ReRAM)就與既有之LSI(Large Scale Integration，大型積體電路)製程之匹配性、低電流動作等觀點而言有前景。於積層ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)中，利用電阻變化層中之氧缺陷之移動來實現記憶體之接通斷開動作。 於大容量記憶體陣列中，將被稱為位元線及字元線之金屬佈線交叉排列多個，於位元線與字元線之交點形成記憶胞。1個記憶胞之寫入係藉由對連接於該胞之位元線與字元線施加電壓而進行。 於1條位元線及字元線連接有例如數十至數千等多個記憶胞。因此，寫入時，亦會對連接於與欲進行寫入之胞(選擇胞)相同之位元線及字元線之多個胞施加電壓(半選擇電壓：較選擇胞低之電壓)，電流(半選擇漏電流)流動。若該半選擇漏電流較大，則導致晶片之消耗電力之增大，並且佈線中之電壓下降會增加而無法對選擇胞施加足夠高之電壓。因此，為了構成大容量記憶體陣列，必須實現半選擇漏電流較小之記憶胞。

實施形態之記憶裝置具備：第1導電層；第2導電層；及第1金屬氧化物層，其位於上述第1導電層與上述第2導電層之間且包含氧化鈦，而且具有氧化鈦中之銳鈦礦型氧化鈦之莫耳分率為第1莫耳分率的第1區域、及氧化鈦中之銳鈦礦型氧化鈦之莫耳分率為較上述第1莫耳分率低之第2莫耳分率的第2區域。 以下，一面參照圖式，一面對本發明之實施形態進行說明。再者，於以下之說明中，對相同或相似之構件等標註相同之符號，對說明過一次之構件等適當省略其說明。 以下，參照圖式，對實施形態之記憶裝置進行說明。 (第1實施形態) 本實施形態之記憶裝置具備：第1導電層；第2導電層；及第1金屬氧化物層，其位於第1導電層與第2導電層之間且包含氧化鈦，而且具有氧化鈦中之銳鈦礦型氧化鈦之莫耳分率為第1莫耳分率的第1區域、及氧化鈦中之銳鈦礦型氧化鈦之莫耳分率為較上述第1莫耳分率低之第2莫耳分率的第2區域。 圖1係本實施形態之記憶裝置之記憶胞陣列100及周邊電路之方塊圖。圖2係本實施形態之記憶裝置之記憶胞MC之模式剖視圖。圖2表示圖1之記憶胞陣列100中之例如由虛線之圓所表示之一個記憶胞MC的剖面。 本實施形態之記憶裝置之記憶胞陣列100例如於半導體基板101上介隔絕緣層而具備複數條字元線104(第1佈線)、及與字元線104交叉之複數條位元線106(第2佈線)。位元線106設置於字元線104之上層。又，於記憶胞陣列100之周圍，作為周邊電路而設置第1控制電路108、第2控制電路110、感測電路112。 於字元線104與位元線106交叉之區域設置複數個記憶胞MC。本實施形態之記憶裝置係具備交叉點構造之電阻變化型記憶體。記憶胞MC係二端子之電阻變化元件。 複數條字元線104分別連接於第1控制電路108。又，複數條位元線106分別連接於第2控制電路110。感測電路112連接於第1控制電路108及第2控制電路110。 第1控制電路108及第2控制電路110例如具備如下功能，即，選擇所期望之記憶胞MC，並進行對該記憶胞之資料之寫入、記憶胞之資料之讀出、記憶胞之資料之刪除等。讀出資料時，記憶胞之資料係作為於字元線104與位元線106之間流動之電流量被讀出。感測電路112具備判定該電流量，從而判斷資料之極性之功能。例如判定資料之“0”、“1”。 第1控制電路108、第2控制電路110、及感測電路112例如由使用形成於半導體基板101上之半導體元件之電子電路而構成。 如圖2所示，記憶胞MC具備下部電極10(第1導電層)、上部電極20(第2導電層)、電阻變化層30。 下部電極10連接於字元線104。下部電極10例如為金屬。下部電極10例如為鈦(Ti)、鎢(W)、鉭(Ta)、鉑(Pt)、或其等之氮化物。下部電極10例如為氮化鈦。下部電極10亦可為字元線104之一部分。 上部電極20連接於位元線106。上部電極20例如為金屬。上部電極20例如為鈦(Ti)、鎢(W)、鉭(Ta)、鉑(Pt)、或其等之氮化物。上部電極20例如為氮化鈦。上部電極20亦可為位元線106之一部分。 電阻變化層30位於下部電極10與上部電極20之間。電阻變化層30具備氧化鈦層31(第1金屬氧化物層)、及氧化鋁層32(第2金屬氧化物層)。電阻變化層30之膜厚例如為3 nm以上且30 nm以下。 氧化鈦層31例如設置於氧化鋁層32與上部電極20之間。 氧化鈦層31係以氧化鈦為主成分。相較於氧化鈦層31中之除氧化鈦以外之各副成分之莫耳分率，氧化鈦之莫耳分率更高。氧化鈦層31中之氧化鈦之莫耳分率例如以莫耳分率計為90%以上。 於氧化鈦之結晶構造中至少有銳鈦礦型(anatase form)與金紅石型(rutile form)。氧化鈦層31包含銳鈦礦型氧化鈦(anatase titanium oxide)、金紅石型氧化鈦(rutile titanium oxide)、或非晶質氧化鈦(amorphous titanium oxide)。 氧化鈦層31之膜厚例如為2 nm以上且20 nm以下。 氧化鈦層31具有調變氧化鈦中之氧缺陷(oxygen vacancy)之量而使電阻變化層30之電阻變化的功能。 氧化鈦層31具有第1區域31a及第2區域31b。第2區域31b例如設置於第1區域31a與上部電極20之間。 於第1區域31a與第2區域31b均包含氧化鈦。第1區域31a及第2區域31b係以氧化鈦為主成分。第1區域31a及第2區域31b中之氧化鈦之莫耳分率例如為90%以上。 將第1區域31a中所包含之氧化鈦中之銳鈦礦型氧化鈦之莫耳分率設為第1莫耳分率。又，將第2區域31b中所包含之氧化鈦中之銳鈦礦型氧化鈦之莫耳分率設為第2莫耳分率。 第2莫耳分率較第1莫耳分率低。即，第2區域31b之氧化鈦中之銳鈦礦型氧化鈦的莫耳分率較第1區域31a之氧化鈦中之銳鈦礦型氧化鈦的莫耳分率低。 第1區域31a相較於第2區域31b更富有銳鈦礦型氧化鈦。銳鈦礦型氧化鈦之莫耳分率亦可於第1區域31a與第2區域31b之間連續地變化。 第1莫耳分率與第2莫耳分率之差例如為10%以上。又，第1莫耳分率例如為70%以上。又，第2莫耳分率例如為30%以下。 第2區域31b包含金紅石型氧化鈦及非晶質氧化鈦之至少任一種。亦可不包含銳鈦礦型氧化鈦。 第2區域31b例如係以金紅石型氧化鈦為主成分之區域。又，第2區域31b例如係以非晶質氧化鈦為主成分之區域。 第2區域31b中，例如金紅石型氧化鈦及非晶質氧化鈦之至少任一者之莫耳分率為70%以上。 第1莫耳分率與第2莫耳分率之大小關係、第1莫耳分率、及第2莫耳分率例如可使用EELS(Electron Energy Loss Spectroscopy，電子能量損失光譜法)來確定。例如於自第2區域31b未檢測出銳鈦礦型氧化鈦之情形時，第2莫耳分率成為零。 第1區域31a與第2區域31b之上下關係亦可顛倒。即，第2區域31b亦可位於第1區域31a與下部電極10之間。 第1區域31a及第2區域31b之厚度例如為1 nm以上且10 nm以下。 氧化鋁層32例如位於下部電極10與氧化鈦層31之間。再者，氧化鋁層32亦可位於氧化鈦層31與上部電極20之間。 氧化鋁層32係以氧化鋁為主成分。氧化鋁層32係第2金屬氧化物層之例示。第2金屬氧化物層為與第1金屬氧化物層不同之材料。 第2金屬氧化物層不限於包含氧化鋁之層。例如亦可包含選自由氧化鉿、氧化鉭、及氧化鋯所組成之群中之至少一種氧化物。 氧化鋁層32具備調整電阻變化層30之電流電壓特性之功能。氧化鋁層32之膜厚例如為1 nm以上且10 nm以下。 其次，對本實施形態之記憶裝置之製造方法進行說明。圖3A、3B、3C、3D係表示本實施形態之記憶裝置之製造方法之圖。圖3A、3B、3C、3D表示製造途中之記憶胞MC之剖面。 首先，依序形成下部電極10、氧化鋁層32、第1非晶質氧化鈦膜131a(圖3A)。下部電極10、氧化鋁層32、第1非晶質氧化鈦膜131a例如係藉由CVD法(Chemical Vapor Deposition法，化學氣相沈積法)、濺鍍法、或ALD法(Atomic Layer Deposition法，原子層沈積法)而形成。 其次，進行第1熱處理使第1非晶質氧化鈦膜131a結晶化。形成富有銳鈦礦型氧化鈦之第1區域31a(圖3B)。第1熱處理例如係於氧氣環境中以500℃以上且600℃以下之溫度進行。 其次，於第1區域31a上形成第2非晶質氧化鈦膜131b(圖3C)。第2非晶質氧化鈦膜131b例如係藉由CVD法、濺鍍法、或ALD法而形成。 其次，進行第2熱處理使第2非晶質氧化鈦膜131b結晶化，形成富有金紅石型氧化鈦之第2區域31b(圖3D)。第2熱處理例如係於氮氣環境中以400℃以上且500℃以下之溫度進行。 其後，形成上部電極20而製造圖1所示之本實施形態之記憶胞MC。 再者，亦可藉由省略第2熱處理，而使第2區域31b為富有非晶質氧化鈦之區域。 其次，對本實施形態之記憶裝置之作用及效果進行說明。 圖4係比較形態之記憶裝置之記憶胞之模式剖視圖。記憶胞具備下部電極10、上部電極20、電阻變化層30。電阻變化層30具備氧化鈦層31及氧化鋁層32。 比較形態之記憶胞MC與本實施形態之記憶胞MC之不同點在於，電阻變化層30不具有銳鈦礦型氧化鈦之莫耳分率較低之第2區域31b。 圖5A、5B係比較形態之記憶胞之動作原理之說明圖。於比較形態之記憶胞MC中，藉由對電阻變化層30施加電壓，電阻變化層30自高電阻狀態向低電阻狀態變化，或者自低電阻狀態向高電阻狀態變化。自高電阻狀態向低電阻狀態之變化例如稱為設定動作。自低電阻狀態向高電阻狀態之變化例如稱為重設動作。 高電阻狀態亦被稱為斷開狀態或重設狀態。又，低電阻狀態亦被稱為接通狀態或設定狀態。 藉由對圖5A之斷開狀態之記憶胞MC之上部電極20施加正電壓，而如圖5B所示般於氧化鈦層31中產生氧缺陷(圖中Vo)，成為接通狀態。即便將電壓降至0 V，接通狀態亦被保持。 藉由對圖5B之接通狀態之記憶胞MC之下部電極10施加正電壓，而氧化鈦層31中之氧缺陷消失，成為圖5A之斷開狀態。 例如將斷開狀態定義為資料“0”，將接通狀態定義為資料“1”。記憶胞MC能夠記憶“0”與“1”之1位元資料。 圖6係表示比較形態之記憶胞之電流電壓特性(IV特性)之圖。記憶胞為斷開狀態時，若對上部電極20施加正電壓，則電流於電壓V3上升而變化成接通狀態。將電壓V3稱為設定前電壓。電壓V3亦可簡稱為設定電壓Vset。 於進行設定動作而成為接通狀態之後，若對上部電極20施加正電壓，則電流於較電壓V3低之電壓V1上升。將電壓V1稱為設定後電壓。 圖7係本實施形態之記憶裝置之課題之說明圖。圖7表示為了進行設定動作而選擇記憶胞陣列內之1個記憶胞時對記憶胞施加之電壓。字元線與位元線之交點表示各記憶胞。 所選擇之記憶胞為記憶胞A(選擇胞)。對與記憶胞A連接之字元線施加設定電壓Vset。又，對與記憶胞A連接之位元線施加0 V。 以下，以對不與記憶胞A連接之字元線及位元線施加設定電壓之一半之電壓(Vset/2)的情形為例進行說明。 對連接於不與記憶胞A連接之字元線及位元線之記憶胞C(非選擇胞)施加之電壓為0 V。即，不施加電壓。 另一方面，對連接於與記憶胞A連接之字元線或位元線之記憶胞B(半選擇胞)施加設定電壓Vset之一半之電壓(Vset/2)。因此，於記憶胞B(半選擇胞)中，流動圖6中所圖示之半選擇漏電流。 若該半選擇漏電流較大，則導致晶片之消耗電力之增大。又，佈線中之電壓下降會增加而無法對選擇胞施加足夠高之電壓，寫入動作變得不穩定。 於比較形態之記憶胞構造之元件中，製作氧化鈦層31僅為銳鈦礦型氧化鈦之第1元件、及氧化鈦層31為銳鈦礦型氧化鈦與金紅石型氧化鈦之混合物之第2元件。對第1元件與第2元件調查圖6所示之設定後電壓V1之經時變化。 於銳鈦礦型氧化鈦之莫耳分率較低之第2元件中，自設定動作起5小時後，設定後電壓V1恢復至設定前電壓V3之90%左右。即，低電阻狀態不穩定。另一方面，於銳鈦礦型氧化鈦之莫耳分率較高之第1元件中，即便自設定動作起3日後，設定後電壓V1亦停留於設定前電壓V3之30%以下。即，低電阻狀態較為穩定。 於使氧化鈦層31為非晶質氧化鈦之情形時，亦與第2元件同樣地，低電阻狀態不穩定。 根據以上之實驗結果，可知於銳鈦礦型氧化鈦之莫耳分率較低之氧化鈦中，氧缺陷不穩定，氧缺陷容易消失。另一方面，可知於銳鈦礦型氧化鈦之莫耳分率較高之氧化鈦中，氧缺陷較為穩定，氧缺陷不易消失。 圖8A、8B、8C係本實施形態之記憶胞之動作原理之說明圖。 藉由對圖8A之斷開狀態之記憶胞MC之上部電極20施加正電壓，而如圖8B所示般於氧化鈦層31中產生氧缺陷(圖中Vo)，成為接通狀態。其後，將電壓降至0 V。於是，如圖8C所示般，於銳鈦礦型氧化鈦之莫耳分率較低之第2區域31b中氧缺陷因不穩定而消失。 於圖8C之狀態下，電阻變化層30之電阻成為圖8A之斷開狀態與圖8B之接通狀態(經過0 V前)之中間狀態。即便將電壓降至0 V，該中間狀態亦被保持。 其後，藉由對圖8C之接通狀態(經過0 V後)之記憶胞MC之下部電極10施加正電壓，而氧化鈦層31中之氧缺陷消失，成為圖8A之斷開狀態。 圖9係表示本實施形態之記憶胞之電流電壓特性(IV特性)之圖。於經過0 V後之接通狀態下，成為上述中間狀態，因此，電流上升電壓自V1上升至V2。因此，於設定電壓Vset之一半之電壓(Vset/2)流動之半選擇漏電流與比較形態之情形相比，大幅下降。 再者，與比較形態之情形相比，接通狀態之電流上升電壓上升。但是，藉由將讀出電壓設定為較電流上升電壓V2高，能夠獲得足夠高之讀出電流。根據本實施形態之記憶裝置，能夠兼顧穩定之讀出動作、及半選擇漏電流之降低。 就充分降低半選擇漏電流之觀點而言，第1區域31a中所包含之氧化鈦中之銳鈦礦型氧化鈦之莫耳分率(第1莫耳分率)與第2區域31b中所包含之氧化鈦中之銳鈦礦型氧化鈦之莫耳分率(第2莫耳分率)的差較佳為10%以上，更佳為20%以上，進而較佳為30%以上。 就充分降低半選擇漏電流之觀點而言，第2莫耳分率較佳為30%以下，更佳為20%以下，進而較佳為10%以下。 就使讀出動作時之電流變得足夠大之觀點而言，第1莫耳分率較佳為70%以上，更佳為80%以上，進而較佳為90%以上。 以上，根據本實施形態，能夠抑制半選擇漏電流。因此，實現了消耗電力得到抑制、寫入動作穩定之電阻變化型記憶體。 (第2實施形態) 本實施形態之記憶裝置除了記憶胞陣列具備三維構造以外，與第1實施形態相同。因此，對與第1實施形態重複之內容省略記述。 圖10係本實施形態之記憶裝置之方塊圖。圖11係記憶胞陣列之等效電路圖。圖12A、12B係記憶胞陣列之模式剖視圖。 本實施形態之記憶胞陣列具備將記憶胞MC立體配置之三維構造。 如圖10所示，記憶裝置具備記憶胞陣列200、字元線驅動電路212、列解碼器電路214、感測放大器電路215、行解碼器電路217、及控制電路221。 又，如圖11所示，於記憶胞陣列200內立體配置複數個記憶胞MC。圖11中，由虛線所包圍之區域對應於1個記憶胞MC。 記憶胞陣列200例如具備複數條字元線WL(WL11、WL12、WL13、WL21、WL22、WL23)(第1佈線)及複數條位元線BL(BL11、BL12、BL21、BL22)(第2佈線)。字元線WL於x方向延伸。位元線BL於z方向延伸。字元線WL與位元線BL垂直交叉。於字元線WL與位元線BL之交叉部配置記憶胞MC。 複數條字元線WL電性連接於列解碼器電路214。複數條位元線BL連接於感測放大器電路215。於複數條位元線BL與感測放大器電路215之間設置選擇電晶體ST(ST11、ST21、ST12、ST22)及全域位元線GBL(GBL1、GBL2)。 列解碼器電路214具備根據所輸入之列位址信號來選擇字元線WL之功能。字元線驅動電路212具備對利用列解碼器電路214所選擇之字元線WL施加特定之電壓之功能。 行解碼器電路217具備根據所輸入之行位址信號來選擇位元線BL之功能。感測放大器電路215具備對利用行解碼器電路217所選擇之位元線BL施加特定之電壓之功能。又，具備對在所選擇之字元線WL與所選擇之位元線BL之間流動之電流進行感測並將其放大之功能。 控制電路221具備對字元線驅動電路212、列解碼器電路214、感測放大器電路215、行解碼器電路217、及未圖示之其他電路進行控制之功能。 字元線驅動電路212、列解碼器電路214、感測放大器電路215、行解碼器電路217、控制電路221等電路例如由未圖示之使用半導體層之電晶體或佈線層構成。 圖12A、圖12B係本實施形態之記憶裝置之記憶胞陣列200之模式剖視圖。圖12A係記憶胞陣列200之xy剖視圖。圖12B係記憶胞陣列200之yz剖視圖。圖12A係圖12B之BB'剖視圖，圖12B係圖12A之AA'剖視圖。圖12A、12B中，由虛線所包圍之區域為1個記憶胞MC。 記憶胞陣列200具備字元線WL11、字元線WL12、字元線WL13、位元線BL11、位元線BL12。又，具備電阻變化層30、層間絕緣層40。電阻變化層30應用第1實施形態之電阻變化層30。 根據本實施形態，藉由具備三維構造，除了第1實施形態之效果以外，還獲得記憶裝置之積體度提高之效果。 雖對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提示者，並不意圖限定發明之範圍。該等新穎之記憶裝置之實施形態能夠以其他各種形態實施，且能夠於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。 再者，上述實施形態之一部分可歸總為以下之技術案。 技術案1.一種記憶裝置，其具備： 複數條第1佈線； 複數條第2佈線，其等與上述複數條第1佈線交叉；及 記憶胞，其位於上述複數條第1佈線之至少1條第1佈線與上述複數條第2佈線之至少1條第2佈線交叉的區域；且 上述記憶胞具備第1金屬氧化物層，該第1金屬氧化物層位於上述至少1條第1佈線與上述至少1條第2佈線之間且包含氧化鈦，而且具有氧化鈦中之銳鈦礦型氧化鈦之莫耳分率為第1莫耳分率的第1區域、及氧化鈦中之銳鈦礦型氧化鈦之莫耳分率為較上述第1莫耳分率低之第2莫耳分率的第2區域。 技術案2.如技術案1之記憶裝置，其中上述第1莫耳分率與上述第2莫耳分率之差為10%以上。 技術案3.如技術案1之記憶裝置，其中上述第1莫耳分率為70%以上。 技術案4.如技術案1之記憶裝置，其中上述第2莫耳分率為30%以下。 技術案5.如技術案1之記憶裝置，其中上述第2區域包含金紅石型氧化鈦。 技術案6.如技術案1之記憶裝置，其中上述第2區域包含非晶質氧化鈦。 技術案7.如技術案1之記憶裝置，其進而具備第2金屬氧化物層，該第2金屬氧化物層位於上述至少1條第1佈線及上述至少1條第2佈線之任一者與上述第1金屬氧化物層之間，且材料與上述第1金屬氧化物層不同。 技術案8.如技術案1之記憶裝置，其中上述第2金屬氧化物層包含選自由氧化鋁、氧化鉿、氧化鉭、及氧化鋯所組成之群中之至少一種氧化物。 本申請係以於2017年3月17日提出申請之日本申請案即日本專利特願2017-052772為優先權之基礎。該日本專利特願2017-052772中所記載之全部內容被組入本申請中。

10‧‧‧下部電極(第1導電層)

20‧‧‧上部電極(第2導電層)

30‧‧‧電阻變化層

31‧‧‧氧化鈦層(第1金屬氧化物層)

31a‧‧‧第1區域

31b‧‧‧第2區域

32‧‧‧氧化鋁層(第2金屬氧化物層)

40‧‧‧層間絕緣層

100‧‧‧記憶胞陣列

101‧‧‧半導體基板

104‧‧‧字元線(第1佈線)

106‧‧‧位元線(第2佈線)

108‧‧‧第1控制電路

110‧‧‧第2控制電路

112‧‧‧感測電路

131a‧‧‧第1非晶質氧化鈦膜

131b‧‧‧第2非晶質氧化鈦膜

200‧‧‧記憶胞陣列

212‧‧‧字元線驅動電路

214‧‧‧列解碼器電路

215‧‧‧感測放大器電路

217‧‧‧行解碼器電路

221‧‧‧控制電路

BL11‧‧‧位元線

BL12‧‧‧位元線

BL21‧‧‧位元線

BL22‧‧‧位元線

GBL1‧‧‧全域位元線

GBL2‧‧‧全域位元線

MC‧‧‧記憶胞

ST11‧‧‧選擇電晶體

ST12‧‧‧選擇電晶體

ST21‧‧‧選擇電晶體

ST22‧‧‧選擇電晶體

Vo‧‧‧氧缺陷

WL11‧‧‧字元線

WL12‧‧‧字元線

WL13‧‧‧字元線

WL21‧‧‧字元線

WL22‧‧‧字元線

WL23‧‧‧字元線

x‧‧‧方向

y‧‧‧方向

z‧‧‧方向

圖1係第1實施形態之記憶裝置之方塊圖。 圖2係第1實施形態之記憶裝置之記憶胞之模式剖視圖。 圖3A、3B、3C、3D係第1實施形態之記憶裝置之製造方法之說明圖。 圖4係比較形態之記憶裝置之記憶胞之模式剖視圖。 圖5A、5B係比較形態之記憶胞之動作原理之說明圖。 圖6係表示比較形態之記憶胞之電流電壓特性之圖。 圖7係第1實施形態之記憶裝置之課題之說明圖。 圖8A、8B、8C係第1實施形態之記憶裝置之記憶胞之動作原理的說明圖。 圖9係表示第1實施形態之記憶胞之電流電壓特性之圖。 圖10係第2實施形態之記憶裝置之方塊圖。 圖11係第2實施形態之記憶胞陣列之等效電路圖。 圖12A、12B係第2實施形態之記憶胞陣列之模式剖視圖。

Claims (12)

1. 一種記憶裝置，其具備： 第1導電層； 第2導電層；及 第1金屬氧化物層，其位於上述第1導電層與上述第2導電層之間且包含氧化鈦，而且具有氧化鈦中之銳鈦礦型氧化鈦之莫耳分率為第1莫耳分率的第1區域、及氧化鈦中之銳鈦礦型氧化鈦之莫耳分率為較上述第1莫耳分率低之第2莫耳分率的第2區域。
2. 如請求項1之記憶裝置，其中上述第1莫耳分率與上述第2莫耳分率之差為10%以上。
3. 如請求項1之記憶裝置，其中上述第1莫耳分率為70%以上。
4. 如請求項1之記憶裝置，其中上述第2莫耳分率為30%以下。
5. 如請求項1之記憶裝置，其中上述第2區域包含金紅石型氧化鈦。
6. 如請求項1之記憶裝置，其中上述第2區域包含非晶質氧化鈦。
7. 如請求項1之記憶裝置，其進而具備第2金屬氧化物層，該第2金屬氧化物層位於上述第1導電層及上述第2導電層之任一者與上述第1金屬氧化物層之間，且材料與上述第1金屬氧化物層不同。
8. 如請求項7之記憶裝置，其中上述第2金屬氧化物層包含選自由氧化鋁、氧化鉿、氧化鉭、及氧化鋯所組成之群中之至少一種氧化物。
9. 一種記憶裝置，其具備： 第1導電層； 第2導電層；及 第1金屬氧化物層，其位於上述第1導電層與上述第2導電層之間且包含氧化鈦，而且具有第1區域、及氧缺陷較上述第1區域不穩定之第2區域。
10. 如請求項9之記憶裝置，其中上述第1區域包含銳鈦礦型氧化鈦，上述第2區域包含金紅石型氧化鈦及非晶質氧化鈦之至少任一種。
11. 如請求項9之記憶裝置，其進而具備第2金屬氧化物層，該第2金屬氧化物層位於上述第1導電層及上述第2導電層之任一者與上述第1金屬氧化物層之間，且材料與上述第1金屬氧化物層不同。
12. 如請求項11之記憶裝置，其中上述第2金屬氧化物層包含選自由氧化鋁、氧化鉿、氧化鉭、及氧化鋯所組成之群中之至少一種氧化物。