JP2015060891A - 記憶装置 - Google Patents

Abstract

【課題】データの保持特性及びリセット容易性が両立した記憶装置を提供する。
【解決手段】実施形態に係る記憶装置は、第１電極と、前記第１電極の材料よりもイオン化しやすい金属を含む第２電極と、前記第１電極と前記第２電極との間に配置された抵抗変化層と、を備える。前記抵抗変化層は、結晶化率が相対的に高い第１層と、前記第１層に接し、結晶化率が相対的に低い第２層と、を有する。前記第１層及び前記第２層は、前記第１電極と前記第２電極とを結ぶ方向に沿って積層されている。
【選択図】図１

Description

本発明の実施形態は、記憶装置に関する。

大容量の不揮発性メモリとして、従来のフローティングゲート型ＮＡＮＤフラッシュメモリに代わり、２端子の抵抗変化型メモリの開発が盛んに行われている。このタイプのメモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。抵抗変化型メモリの抵抗変化層としては種々の材料が提案されているが、中でもシリコン層又はシリコン酸化層を抵抗変化層として、銀（Ａｇ）をイオン源電極として用いたイオンメモリは、既存のＬＳＩプロセスとの整合性、低電流動作、整流動作の観点から有望である。イオンメモリにおいては、抵抗変化層中に銀のフィラメントを析出させたり、このフィラメントを消失させたりして、メモリセルのオンオフ動作を実現している。

一般に、不揮発性メモリにおけるデータの保持特性とリセット容易性には、トレードオフの関係が存在する。イオンメモリにおいても、保持特性が良好となるように構成した抵抗変化層においては、セット状態において抵抗変化層中に形成されたフィラメントが安定であるため、リセット動作、すなわちフィラメントを消失させるためには、高い電圧を印加しなければならない。高い電圧を印加すると、書き換え耐性が劣化するため、メモリ動作の障害となる。

特開２０１２−８４７７４号公報

本発明の目的は、データの保持特性及びリセット容易性が両立した記憶装置を提供することである。

実施形態に係る記憶装置は、第１電極と、前記第１電極の材料よりもイオン化しやすい金属を含む第２電極と、前記第１電極と前記第２電極との間に配置された抵抗変化層と、を備える。前記抵抗変化層は、結晶化率が相対的に高い第１層と、前記第１層に接し、結晶化率が相対的に低い第２層と、を有する。前記第１層及び前記第２層は、前記第１電極と前記第２電極とを結ぶ方向に沿って積層されている。

第１の実施形態に係る記憶装置を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する断面図である。 横軸に加熱温度をとり、縦軸に加熱時間をとって、厚さが５ｎｍの非晶質シリコン層が結晶化する条件を例示するグラフ図である。 （ａ）〜（ｆ）は、第１の実施形態に係る記憶装置の動作を例示する模式的断面図である。 第２の実施形態に係る記憶装置を例示する断面図である。 （ａ）及び（ｂ）は、第２の実施形態に係る記憶装置の製造方法を例示する断面図である。 第３の実施形態に係る記憶装置を例示する断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る記憶装置の製造方法を例示する断面図である。 第４の実施形態に係る記憶装置を例示する断面図である。 （ａ）〜（ｃ）は、第４の実施形態に係る記憶装置の製造方法を例示する断面図である。 （ａ）〜（ｃ）は、第４の実施形態に係る記憶装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第４の実施形態に係る記憶装置の製造方法を例示する断面図である。 第５の実施形態に係る記憶装置を例示する断面図である。 （ａ）〜（ｃ）は、第５の実施形態に係る記憶装置の製造方法を例示する断面図である。 第６の実施形態に係る記憶装置を例示する断面図である。 第７の実施形態に係る記憶装置を例示する断面図である。 （ａ）は多結晶シリコン層を観察した平面ＴＥＭ（transmission electron microscopy：透過型電子顕微鏡）写真であり、（ｂ）は非晶質シリコン層を観察した平面ＴＥＭ写真である。

以下、図面を参照しつつ、本発明の実施形態について説明する。

（第１の実施形態）
図１は、本実施形態に係る記憶装置を例示する断面図である。
図１に示すように、本実施形態に係る記憶装置１においては、対向電極１１、電流制限層１２、結晶化誘起金属層１３、抵抗変化層１４、拡散防止層１５及びイオン源電極１６がこの順に積層されている。そして、抵抗変化層１４の下部１４ａの結晶化率は、上部１４ｂの結晶化率よりも高い。本実施形態においては、抵抗変化層１４の下部１４ａ及び上部１４ｂは、一体的に形成されている。このため、下部１４ａと上部１４ｂとの境界は、必ずしも明確には観察されない。

本明細書において、「結晶化率」とは、対象となる層を観察したときに、全体の面積に対する結晶である領域の面積の割合をいう。結晶化率は、例えば、断面ＴＥＭ観察又は電子線回折法等によって測定可能である。そして、下部１４ａの結晶化率は、上部１４ｂの結晶化率よりも、例えば１０％以上高い。例えば、下部１４ａは多結晶体により形成されており、上部１４ｂは非晶質体により形成されている。

対向電極１１は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）若しくは白金（Ｐｔ）、若しくはそれらの窒化物からなる導電層、又は、これらの導電層が複数積層された多層膜である。電流制限層１２は、例えばタンタルシリコン窒化物（ＴａＳｉＮ）等の高抵抗金属によって形成されている。結晶化誘起金属層１３は、抵抗変化層１４の結晶化を誘導する層であり、例えば、ニッケル（Ｎｉ）により形成されている。なお、結晶化誘起金属層１３は、アルミニウム（Ａｌ）又はパラジウム（Ｐｄ）により形成されていてもよい。

抵抗変化層１４は、例えばシリコン（Ｓｉ）により形成されている。なお、抵抗変化層１４は、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）又は化合物半導体によって形成されていてもよい。抵抗変化層１４の厚さは、例えば、２〜５０ｎｍである。拡散防止層１５は、イオン源電極１６を形成する金属が抵抗変化層１４内に拡散することを抑制する層であり、例えば、抵抗変化層１４を形成する材料の酸化物により形成されており、例えばシリコン酸化物（ＳｉＯ）によって形成されている。拡散防止層１５の厚さは、例えば、１〜５ｎｍである。

イオン源電極１６は、対向電極１１の材料、電流制限層１２の材料、及び結晶化誘起金属層１３の材料よりもイオン化しやすい金属により形成されており、例えば銀（Ａｇ）によって形成されている。なお、イオン源電極１６は、対向電極１１の材料、電流制限層１２の材料、及び結晶化誘起金属層１３の材料によっては、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）により形成されていてもよい。本実施形態においては、例えば、結晶化誘起金属層１３はニッケルにより形成され、抵抗変化層１４はシリコンにより形成され、拡散防止層１５はシリコン酸化物により形成され、イオン源電極１６は銀により形成されている。

記憶装置１においては、対向電極１１、電流制限層１２、結晶化誘起金属層１３、抵抗変化層１４、拡散防止層１５及びイオン源電極１６からなる積層体により、１つのメモリセルが構成されている。

次に、本実施形態に係る記憶装置の製造方法について説明する。
図２（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を例示する断面図である。

先ず、図２（ａ）に示すように、対向電極１１、電流制限層１２、結晶化誘起金属層１３、非晶質シリコン層１９、拡散防止層１５及びイオン源電極１６がこの順に積層された積層体を形成する。

次に、図２（ｂ）に示すように、この積層体に対して熱処理を施す。このとき、結晶化誘起金属層１３に含まれるニッケルが、非晶質シリコン層１９の結晶化の種となるため、非晶質シリコン層１９が下面から上面に向かって結晶化する。この方法を金属誘起結晶化法という。なお、図２（ｂ）中に示す矢印は、結晶化が進行する方向を表す。後述する他の図面についても同様である。

そして、この熱処理の時間及び温度を適切に制御することにより、非晶質シリコン層１９の下部の結晶化率を上部の結晶化率よりも高くすることができ、例えば、下部の結晶化率を上部の結晶化率よりも１０％以上高くすることができる。例えば、非晶質シリコン層１９の下部のみを結晶化させ、上部を非晶質のまま維持することができる。これにより、非晶質シリコン層１９が、上述の抵抗変化層１４となる。

以下、非晶質シリコン層１９の厚さが１０ｎｍである場合を例にとって、上記熱処理プロセスの温度と時間の関係について説明する。
図３は、横軸に加熱温度をとり、縦軸に加熱時間をとって、厚さが５ｎｍの非晶質シリコン層が結晶化する条件を例示するグラフ図であり、黒い円形のプロット（●）は金属誘起結晶化法を用いた場合を示し、白い矩形のプロット（□）は固相成長化を用いた場合を示す。

図３に示すように、固相成長法では、典型的な結晶化温度が６００〜７００℃と高い。一方、金属誘起結晶化法では、分オーダーの結晶化時間での結晶化温度を３５０℃から４００℃程度まで低くすることができる。例えば、４００℃の温度に１０分間加熱する熱処理により、厚さが５ｎｍの非晶質シリコン層を結晶化させることができる。

次に、本実施形態に係る記憶装置の動作について説明する。
図４（ａ）〜（ｆ）は、本実施形態に係る記憶装置の動作を例示する模式的断面図である。
図４（ａ）に示すように、初期状態のメモリセルにおいては、抵抗変化層１４内及び拡散防止層１５内にフィラメントは形成されていない。このとき、抵抗変化層１４は高抵抗状態（オフ状態）である。

次に、図４（ｂ）に示すように、このメモリセルに、対向電極１１が負極となり、イオン源電極１６が正極となるような所定のセット電圧を印加すると、イオン源電極１６に含まれる銀原子がイオン化して、拡散防止層１５内及び抵抗変化層１４内に侵入し、対向電極１１から供給された電子と結合して析出する。これにより、拡散防止層１５内及び抵抗変化層１４内に、銀からなるフィラメントＦが形成される。この結果、抵抗変化層１４は低抵抗状態（オン状態）となる。この動作を「セット」という。

次に、図４（ｃ）に示すように、セット電圧を停止して一定時間が経過すると、抵抗変化層１４内に形成されたフィラメントＦのうち、結晶性が相対的に低い上部１４ｂ内に形成された部分は消失し、結晶性が相対的に高い下部１４ａ内に形成された部分は残留する。これは、母材の結晶化率が高いと、結晶領域（グレイン）内のシリコンが緻密な結合を作り、フィラメントはグレインとグレインに挟まれたバウンダリ領域に集中して形成されるが、このように限られた領域に形成されたフィラメントは密度が高く強靭であるため、安定で時間を経ても消失しにくいためと考えられる。

図４（ｄ）に示すように、低抵抗状態にあるメモリセルに対して、対向電極１１が負極となり、イオン源電極１６が正極となるような電圧であり、セット電圧よりも低い読出電圧を印加すると、抵抗変化層１４の下部１４ａ内に残留しているフィラメントＦを起点として上部１４ｂ内にもフィラメントＦが再生され、抵抗変化層１４内に低抵抗状態に対応した読出電流が流れる。

一方、図４（ｅ）に示すように、低抵抗状態にあるメモリセルに対して、対向電極１１が正極となり、イオン源電極１６が負極となるような所定のリセット電圧を印加すると、抵抗変化層１４の下部１４ａ内に残留したフィラメントＦの先端部Ｆｔ、すなわち、イオン源電極１６側の端部に電界が集中的に印加される。このため、先端部Ｆｔを形成する銀原子がイオン化し、イオン源電極１６に向けて移動する。この結果、この部分のフィラメントＦが消失し、先端部Ｆｔが僅かに対向電極１１側に後退し、後退した先端部Ｆｔに電界が集中的に印加される。このようにして、フィラメントＦの先端部Ｆｔは対向電極１１に向けて後退し続ける。これにより、下部１４ａ内のフィラメントＦが、イオン源電極１６側の端部から順に消失していく。

この結果、図４（ｆ）に示すように、ついには抵抗変化層１４からフィラメントＦが消失し、抵抗変化層１４は高抵抗状態（オフ状態）となる。この動作を「リセット」という。この状態で読出電圧を印加しても、フィラメントＦはほとんど再生されず、抵抗変化層１４内には高抵抗状態に対応した読出電流しか流れない。

そして、高抵抗状態にあるメモリセルに対してセット電圧を印加すると、抵抗変化層１４は再びセットされて、図４（ｂ）に示す低抵抗状態に移行し、その後、図４（ｃ）に示す状態で安定する。このようにして、セットとリセットを繰り返すことにより、メモリセルの状態を、低抵抗状態及び高抵抗状態のうち任意の状態とすることができる。

次に、本実施形態の効果について説明する。
本実施形態においては、抵抗変化層１４をセットした後、セット電圧を停止しても、図４（ｃ）に示すように、抵抗変化層１４の下部１４ａ内にはフィラメントが残留する。下部１４ａは結晶性が高いため、下部１４ａ内に形成されたフィラメントＦは例えば１０年間以上安定である。このため、記憶装置１はデータの保持特性が高い。

また、図４（ｅ）に示すように、低抵抗状態にある抵抗変化層１４に対してリセット電圧を印加するときは、上部１４ｂ内においてはフィラメントＦが消失しているため、下部１４ａ内に残留したフィラメントＦの先端部Ｆｔに電界が集中し、このフィラメントＦが効率よく消失する。このため、記憶装置１はリセットが容易である。

このように、下部１４ａ内に形成されたフィラメントＦは、経年変化に対しては極めて安定であるため、優れたデータ保持特性を実現する。一方、上部１４ｂ内に形成されたフィラメントＦは速やかに消失するため、下部１４ａ内に形成されたフィラメントＦに先端部Ｆｔが形成され、この先端部Ｆｔに電界が集中することにより、リセット電圧に対する反応性が高い。

更に、抵抗変化層１４は単一のシリコン層であるため、厚さが薄い。このため、セット電圧を低く抑えることができる。また、抵抗変化層１４の加工が容易である。なお、抵抗変化層１４及び拡散防止層１５の厚さは、セット電圧を低減するためには薄い方が好ましいが、厚さのばらつき及びリーク電流を低減するためには厚い方が好ましい。これらの特性のバランスから、抵抗変化層１４の厚さは２〜５０ｎｍ程度であることが好ましく、抵抗変化層１５の厚さは１〜５ｎｍ程度であることが好ましい。

更にまた、本実施形態においては、例えば３５０〜４００℃という低い温度で抵抗変化層１４の下部１４ａを結晶化させることができるため、対向電極１１からイオン源電極１６までを積層した後で結晶化のための熱処理を施しても、金属部材、すなわち、対向電極１１、結晶化誘起金属層１３及びイオン源電極１６を劣化させることがない。特に、イオン源電極１６を銀によって形成する場合には、銀は拡散しやすいため、結晶化熱処理を低温で実施できることのメリットは大きい。

以上より、本実施形態によれば、セット電圧を増加させることなく、良好な保持特性とリセット特性を両立させたイオンメモリ型の記憶装置を実現できる。

これに対して、仮に、抵抗変化層１４全体を多結晶シリコンにより形成すると、フィラメント全体が極めて安定であるため、データの保持特性は良好であるものの、リセットが困難である。
また、抵抗変化層１４全体を非晶質シリコンにより形成すると、フィラメントが不安定であるため、リセットはしやすいものの、データの保持特性が低い。
更に、抵抗変化層１４を、安定したフィラメントが形成される層と不安定なフィラメントが形成される層との積層体とすることも考えられるが、この場合は抵抗変化層１４が厚くなってしまい、高いセット電圧が必要となる。また、製造プロセスの工程数が多くなると共に、抵抗変化層１４の加工が困難になるため、製造コストが増加する。

なお、本実施形態においては、抵抗変化層１４の下部１４ａは相対的に結晶化率が高く、上部１４ｂは相対的に結晶化率が低い例を示したが、これは逆でもよい。すなわち、下部１４ａの結晶化率が相対的に低く、上部１４ｂの結晶化率が相対的に高くてもよい。この場合も、上述の効果と同様な効果が得られる。

また、抵抗変化層１４においては、結晶化率が相対的に高い高結晶化率層が少なくとも１層と、結晶化率が相対的に低い低結晶化率層が少なくとも１層設けられており、これらの層が対向電極１１とイオン源電極１２とを結ぶ方向に沿って積層されていればよい。これにより、セット電圧を印加すると、高結晶化率層及び低結晶化率層の双方を貫くようにフィラメントが形成され、セット電圧を停止すると高結晶化率層内のフィラメントは残存して保持特性を担保しつつ、低結晶化率層内のフィラメントが消失する。そして、リセット電圧を印加すると、高結晶化率層内のフィラメントにおける低結晶化率層側の端部に電界が集中し、この端部側からフィラメントが効率よく消失する。このため、リセット電圧を低く設定できる。

（第２の実施形態）
本実施形態は、前述の第１の実施形態に対して、抵抗変化層内に界面酸化層を含む点が異なっている。それ以外の点は第１の実施形態と同一であるので、共通部分の説明は省略する。
図５は、本実施形態に係る記憶装置を例示する断面図である。

図５に示すように、本実施形態に係る記憶装置２においては、対向電極１１、電流制限層１２、結晶化誘起金属層１３、シリコン層２１、界面酸化層２２、シリコン層２３、拡散防止層１５及びイオン源電極１６がこの順に積層されている。そして、シリコン層２１の結晶化率は、シリコン層２３の結晶化率よりも高く、例えば１０％以上高い。例えば、シリコン層２１は多結晶シリコンからなり、シリコン層２３は非晶質シリコンからなる。シリコン層２１、界面酸化層２２及びシリコン層２３により、抵抗変化層２４が形成されている。シリコン層２１及びシリコン層２３の厚さは、それぞれ例えば１〜２５ｎｍ程度である。界面酸化層２２は、厚すぎるとセット電圧の増大を招くため、例えば０．１〜２ｎｍ程度が望ましい。

次に、本実施形態に係る記憶装置の製造方法について説明する。
図６（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を例示する断面図である。

先ず、図６（ａ）に示すように、対向電極１１、電流制限層１２、結晶化誘起金属層１３、非晶質シリコン層２６、界面酸化層２２、非晶質シリコン層２７、拡散防止層１５及びイオン源電極１６がこの順に積層された積層体を形成する。このとき、非晶質シリコン層２６、界面酸化層２２及び非晶質シリコン層２７は、例えば、モノシランガスを用いたＬＰＣＶＤ（low pressure chemical vapor deposition：低圧化学気相成長）によって連続的に成膜することができる。具体的には、非晶質シリコン層２６の成膜時にはモノシランガスのみを供給し、界面酸化層２２の成膜時にはモノシランガスに加えて酸化剤を供給し、非晶質シリコン層２７の成膜時には再びモノシランガスのみを供給すればよい。

次に、図６（ｂ）に示すように、この積層体に対して熱処理を施す。これにより、結晶化誘起金属層１３に含まれるニッケルが、非晶質シリコン層２６の結晶化を誘引するため、非晶質シリコン層２６が下面から上面に向かって結晶化する。しかしながら、界面酸化層２２が非晶質シリコン層２６からの結晶化を阻止するため、非晶質シリコン層２７の結晶化は抑制される。これにより、非晶質シリコン層２６が相対的に結晶化率が高いシリコン層２１となり、非晶質シリコン層２７が相対的に結晶化率が低いシリコン層２３となる。このようにして、本実施形態に係る記憶装置２が製造される。

次に、本実施形態の効果について説明する。
本実施形態によっても、前述の第１の実施形態と同様に、メモリの保持特性とリセット特性のトレードオフを解消することができる。また、本実施形態においては、非晶質シリコン層２６と非晶質シリコン層２７との間に界面酸化層２２を形成するため、非晶質シリコン層２６から非晶質シリコン層２７に向かう結晶化の進行を阻止することができ、シリコン層２１の結晶化率とシリコン層２３の結晶化率との間に、大きな差を容易に設けることができる。

更に、本実施形態によれば、同一のＬＰＣＶＤ工程によって、非晶質シリコン層２６、界面酸化層２２及び非晶質シリコン層２７を連続的に形成することができるため、界面酸化層２２を設けることによる製造コストの増加がほとんどない。なお、本実施形態の抵抗変化層２４は、第１の実施形態の抵抗変化層１４（図１参照）と比較して、界面酸化層２２の分だけ厚くなるが、その分、拡散防止層１５を薄くすることによって、セット電圧の増加を抑えることができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。

（第３の実施形態）
本実施形態は、前述の第１の実施形態に対して、抵抗変化層の上部における酸素（Ｏ）の濃度、窒素（Ｎ）の濃度、又は酸素及び窒素の合計濃度が、抵抗変化層の下部よりも高い点が異なっている。それ以外の点は第１の実施形態と同一であるので、共通部分の説明は省略する。
図７は、本実施形態に係る記憶装置を例示する断面図である。

図７に示すように、本実施形態に係る記憶装置３は、前述の第１の実施形態に係る記憶装置１（図１参照）と比較して、抵抗変化層１４の代わりに抵抗変化層３４が設けられている。抵抗変化層３４は例えばシリコンにより一体的に形成されている。そして、抵抗変化層３４の上部３４ｂにおける酸素濃度、窒素濃度、又は酸素及び窒素の合計濃度は、抵抗変化層３４の下部３４ａにおける当該濃度よりも高い。例えば、上部３４ｂにおける酸素濃度、窒素濃度、又は酸素及び窒素の合計濃度は、１×１０^２０ｃｍ^−３よりも高く、下部３４ａにおける酸素濃度、窒素濃度、又は酸素及び窒素の合計濃度は、１×１０^２０ｃｍ^−３よりも低い。また、下部３４ａの結晶化率は、上部３４ｂの結晶化率よりも高く、例えば１０％以上高い。

次に、本実施形態に係る記憶装置の製造方法について説明する。
図８（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を例示する断面図である。

先ず、図８（ａ）に示すように、対向電極１１、電流制限層１２、結晶化誘起金属層１３、非晶質シリコン層３９、拡散防止層１５及びイオン源電極１６がこの順に積層された積層体を形成する。このとき、例えば、非晶質シリコン層３９はモノシランガスを原料としたＬＰＣＶＤによって形成するが、成膜の前半はモノシランガスのみを供給して、酸素及び窒素を実質的に含まない非晶質シリコンからなる下部３９ａを形成し、成膜の後半はモノシランガスに加えてＮ_２Ｏガスを供給して、酸素及び窒素を含む非晶質シリコンからなる上部３９ｂを形成する。

次に、図８（ｂ）に示すように、この積層体に対して熱処理を施す。このとき、非晶質シリコン層３９の結晶化は、結晶化誘起金属層１３に誘起されて下面から上面に向かって進行するが、非晶質シリコン層３９の上部３９ｂにおいては、酸素及び窒素がシリコンの結晶化を抑制するため、結晶化速度が大きく低下する。この結果、抵抗変化層３４の上部３４ｂの結晶化率を、下部３４ａの結晶化率よりも低く維持することができる。このようにして、本実施形態に係る記憶装置３が製造される。

次に、本実施形態の効果について説明する。
本実施形態によれば、第１の実施形態と比較して、非晶質シリコン層３９の上部３９ｂのみに酸素及び窒素を導入しているため、抵抗変化層３４の下部３４ａと上部３４ｂとの間で、より容易に結晶化率を異ならせることができる。また、第２の実施形態と比較して、抵抗変化層内に酸化物層を形成する必要がないため、セット電圧の増加を確実に回避することができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。

なお、本実施形態においては、結晶化誘起金属層１３を設けなくてもよい。この場合も、窒素及び酸素の濃度差により、抵抗変化層３４の下部３４ａの結晶化率を上部３４ｂの結晶化率よりも高くすることができる。また、結晶化誘起金属層１３を設けない場合は、抵抗変化層３４の下部３４ａに窒素及び酸素のうち少なくとも一方を導入し、下部３４ａの結晶化率を上部３４ｂの結晶化率よりも低くしてもよい。

（第４の実施形態）
本実施形態は、第１の実施形態のメモリセルに加えて、このメモリセルと同層に転送ゲートトランジスタが形成された例である。それ以外の点は第１の実施形態と同一であるので、共通部分の説明は省略する。
図９は、本実施形態に係る記憶装置を例示する断面図である。

図９に示すように、本実施形態に係る記憶装置４においては、シリコン基板４０が設けられており、その上に層間絶縁膜４１が設けられており、層間絶縁膜４１内には、一方向に延びる配線形状の対向電極１１が設けられている。対向電極１１上には、電流制限層１２、結晶化誘起金属層１３、抵抗変化層１４、拡散防止層１５及びイオン源電極１６がこの順に積層された積層体４８が設けられており、積層体４８上には配線４９が設けられている。配線４９は、対向電極１１が延びる方向に対して交差、例えば、直交する方向、すなわち、図９の紙面に垂直な方向に延びている。対向電極１１、積層体４８及び配線４９により、メモリセル４２が構成されている。対向電極１１及び積層体４８の構成は、前述の第１の実施形態に係る記憶装置１（図１参照）と同様である。記憶装置４においては、共通の対向電極１１上に複数のメモリセル４２が設けられている。

また、対向電極１１には切目１１ａが形成されており、切目１１ａ内には層間絶縁膜４１の一部が配置されている。これにより、対向電極１１は切目１１ａによって分断されている。対向電極１１における切目１１ａを挟んで対向する一対の部分は、ソース電極１１ｓ及びドレイン電極１１ｄとなっている。換言すれば、対向電極１１は、切目１１ａを介して相互に離間した２つの電極を含んでいる。ソース電極１１ｓ上には結晶化誘起金属層４３ｓが設けられており、ドレイン電極１１ｄ上には結晶化誘起金属層４３ｄが設けられている。結晶化誘起金属層４３ｓ及び４３ｄ上には、切目１１ａを跨ぐように、単一のチャネル層４４が設けられている。チャネル層４４上にはゲート絶縁膜４５が設けられており、その上にはゲート電極４６が設けられている。ソース電極１１ｓ及びドレイン電極１１ｄ、結晶化誘起金属層４３ｓ及び４３ｄ、チャネル層４４、ゲート絶縁膜４５並びにゲート電極４６により、転送ゲートトランジスタ４７が形成されている。

チャネル層４４は結晶化誘起金属層４３ｓを介してソース電極１１ｓに接続されると共に、結晶化誘起金属層４３ｄを介してドレイン電極１１ｄに接続されている。チャネル層４４は半導体材料、例えば多結晶シリコンからなり、その結晶化率は、抵抗変化層１４の上部１４ｂの結晶化率よりも高い。チャネル層４４の下部における結晶化率と、チャネル層４４の上部における結晶化率との差は、１０％未満である。また、チャネル層４４にはフッ素が含有されている。このため、チャネル層４４のフッ素濃度は、抵抗変化層１４のフッ素濃度よりも高い。

後述するように、転送ゲートトランジスタ４７の結晶化誘起金属層４３ｓ及び４３ｄは、メモリセル４２の結晶化誘起金属層１３と同時に形成された層であり、チャネル層４４は抵抗変化層１４と同時に形成された層であり、ゲート絶縁膜４５は拡散防止層１５と同時に形成された層である。

次に、本実施形態に係る記憶装置の製造方法について説明する。
図１０（ａ）〜図１２（ｂ）は、本実施形態に係る記憶装置の製造方法を例示する断面図である。

先ず、図１０（ａ）に示すように、シリコン基板４０（図９参照）上に層間絶縁膜４１を形成し、層間絶縁膜４１の上部に、配線状の対向電極１１を形成する。また、転送ゲートトランジスタ４７が形成される予定の領域（以下、「転送ゲートトランジスタ領域」という）において、対向電極１１の一部に切目１１ａを形成する。対向電極１１における切目１１ａを挟んで対向する一対の部分を、ソース電極１１ｓ及びドレイン電極１１ｄとする。

次に、図１０（ｂ）に示すように、電流制限層１２を形成し、パターニングを行うことにより、転送ゲートトランジスタ領域から電流制限層１２を除去する。
次に、図１０（ｃ）に示すように、結晶化誘起金属層１３を形成し、パターニングすることにより、切目１１ａの直上域から結晶化誘起金属層１３を除去する。次に、層間絶縁膜４１を更に堆積させて、上面を平坦化する。

次に、図１１（ａ）に示すように、非晶質シリコン層１９、拡散防止層１５及びイオン源電極１６をこの順に形成し、イオン源電極１６のパターニングを行うことにより、転送ゲートトランジスタ領域から、イオン源電極１６を除去する。
次に、図１１（ｂ）に示すように、転送ゲートトランジスタ領域のみにフッ素イオンを注入する。これにより、非晶質シリコン層１９における転送ゲートトランジスタ領域に配置された部分に、フッ素が導入される。このときの注入量は、例えば１０^１４ｃｍ^−２以上とすることが望ましい。
次に、図１１（ｃ）に示すように、全面にゲート電極４６を形成する。

次に、図１２（ａ）に示すように、ゲート電極４６、イオン源電極１６、拡散防止層１５、非晶質シリコン層１９を一括でパターニングして、メモリセル４２が形成される予定の領域（以下、「メモリセル領域」という）及び転送ゲートトランジスタ領域のみに残留させる。以下、転送ゲートトランジスタ領域に残留した拡散防止層１５をゲート絶縁膜４５といい、転送ゲートトランジスタ領域に残留した結晶化誘起金属層１３を結晶化誘起金属層４３ｓ及び４３ｄといい、メモリセル領域に残留したゲート電極４６を配線４９という。

次に、図１２（ｂ）及び図９に示すように、熱処理を行い、結晶化誘起金属層１３、４３ｓ、４３ｄを結晶化の種として、非晶質シリコン層１９の結晶化を行う。このとき、メモリセル領域においては、前述の第１の実施形態と同様に、結晶化誘起金属層１３に接する部分を起点として非晶質シリコン層１９の結晶化が進行するため、熱処理の温度及び時間を適切に調節すれば、非晶質シリコン層１９の下部の結晶化率が上部の結晶化率よりも高くなる。これにより、前述の抵抗変化膜１４が形成される。

一方、転送ゲートトランジスタ領域においては、結晶化誘起金属層４３ｓ及び４３ｄに接する２ヶ所の部分を起点として非晶質シリコン層１９の結晶化が進行するが、非晶質シリコン層１９にフッ素が多く含まれているため結晶化速度が速い。このため、メモリセル領域において非晶質シリコン層１９の下部のみが結晶化するような条件で熱処理を施すと、転送ゲートトランジスタ領域においては非晶質シリコン層１９の全体が結晶化される。これにより、フッ素を含有し、全体の結晶化率が抵抗変化膜１４の上部１４ｂの結晶化率よりも高いチャネル層４４が形成される。このようにして、本実施形態に係る記憶装置４が製造される。

次に、本実施形態に係る記憶装置の動作について説明する。
本実施形態に係る記憶装置４においては、メモリセル４２の対向電極１１が転送ゲートトランジスタ４７のソース電極１１ｓに電気的に接続されている。そして、メモリセル４２に対してデータの書込及び読出を行うときには、転送ゲートトランジスタ４７をオン状態として、書込動作又は読出動作に必要な電圧をメモリセル４２の対向電極１１に対して供給する。

次に、本実施形態の効果について説明する。
メモリセル４２においては、前述の第１の実施形態と同様に、抵抗変化層１４の上部１４ｂの結晶化率が下部１４ａの結晶化率よりも低いため、データの保持特性とリセット特性のトレードオフを解消することができる。一方、転送ゲートトランジスタ４７においては、チャネル層４４の結晶化率が一様に高く、トランジスタ電流が最も多く流れるチャネル層４４の上部においても高いため、チャネル層４４を流れる電子の移動度が高く、高い電流駆動力を得ることができる。このため、メモリセルに対する読出速度及び書込速度が高い。

また、本実施形態によれば、メモリセル４２の結晶化誘起金属層１３と転送ゲートトランジスタ４７の結晶化誘起金属層４３ｓ及び４３ｄを同時に形成し、メモリセル４２の抵抗変化層１４と転送ゲートトランジスタ４７のチャネル層４４を同時に形成し、メモリセル４２の拡散防止層１５と転送ゲートトランジスタ４７のゲート絶縁膜４５を同時に形成し、メモリセル４２の配線４９と転送ゲートトランジスタ４７のゲート電極４６を同時に形成しているため、工程が簡略であり、製造コストが低い。

そして、図１１（ｂ）に示す工程において、非晶質シリコン層１９における転送ゲートトランジスタ領域に形成された部分のみに選択的にフッ素を注入しているため、抵抗変化層１４に対してチャネル層４４の結晶化を促進することができる。これにより、抵抗変化層１４の上部１４ｂの結晶化率を低く抑えたまま、チャネル層４４の上部の結晶化率を向上させることができる。このように、メモリセル４２と転送ゲートトランジスタ４７との間で、シリコンの結晶化率分布に違いをもたせることにより、メモリ性能とトランジスタ性能を共に向上させることができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。

なお、転送ゲートトランジスタ領域のみにシリコン酸化層を追加形成することにより、転送ゲートトランジスタ４７のゲート絶縁膜４５を、メモリセル４２の拡散防止層１５よりも厚くすることも可能である。これにより、転送ゲートトランジスタ４７の耐圧を高めることができる。

（第５の実施形態）
本実施形態は、前述の第４の実施形態と比較して、転送ゲートトランジスタのソース電極上には結晶化誘起金属層が存在するが、ドレイン電極上には結晶化誘起金属層が存在しない点が異なっている。それ以外の点は第４の実施形態と同一であるので、共通の説明は省略する。

図１３は、本実施形態に係る記憶装置を例示する断面図である。
図１３に示すように、本実施形態に係る記憶装置５においては、ドレイン電極１１ｄ上に結晶化誘起金属層４３ｄ（図９参照）は設けられておらず、その代わりに、金属電極５３が設けられている。金属電極５３は、シリコンの結晶化を誘起する性質を持たない。一方、ソース電極１１ｓの直上域には、結晶化誘起金属層４３ｓが設けられている。また、チャネル層４４の結晶粒（図示せず）は、ソース電極１１ｓ側からドレイン電極１１ｄ側に向かう方向に沿って延びている。

次に、本実施形態に係る記憶装置の製造方法について説明する。
図１４（ａ）〜（ｃ）は、本実施形態に係る記憶装置の製造方法を例示する断面図である。

先ず、図１０（ａ）及び（ｂ）に示す工程を実施する。
次に、図１４（ａ）に示すように、結晶化誘起金属層１３を形成し、パターニングすることにより、転送ゲートトランジスタ領域におけるソース電極１１ｓの直上域以外の領域から、結晶化誘起金属層１３を除去する。すなわち、メモリセル領域及びソース電極１１ｓの直上域には結晶化誘起金属層１３を残す。

次に、図１４（ｂ）に示すように、金属電極５３を堆積させ、パターニングすることにより、ドレイン電極１１ｄの直上域以外の領域から金属電極５３を除去する。すなわち、ドレイン電極１１ｄの直上域には金属電極５３を残す。次に、層間絶縁膜４１を更に堆積させて、上面を平坦化する。
次に、図１１（ａ）〜図１２（ａ）に示す工程を実施する。

次に、図１４（ｃ）に示すように、熱処理を行い、結晶化誘起金属層１３及び４３ｓを結晶化の種として、非晶質シリコン層１９の結晶化を行う。このとき、転送ゲートトランジスタ領域においては、非晶質シリコン層１９の結晶化が、結晶化誘起金属層４３ｓと接している部分のみを起点として進行する。このため、チャネル層４４の結晶化は、ソース電極１１ｓ側からドレイン電極１１ｄ側に向かう一方向の成長となる。このようにして、本実施形態に係る記憶装置５が製造される。

次に、本実施形態の効果について説明する。
本実施形態においては、図１４（ａ）に示す工程において、ソース電極１１ｓの直上域のみに結晶化誘起金属層４３ｓを設けているため、図１４（ｃ）に示す熱処理工程において、チャネル層４４の結晶がソース電極１１ｓ側からドレイン電極１１ｄ側に向かって一方向に成長する。これにより、チャネル層４４の内部において、ソース電極１１ｓとドレイン電極１１ｄとの間を流れる電流を遮るような向きには、結晶粒界が発生しにくい。

これに対して、前述の第４の実施形態においては、ソース電極１１ｓ側とドレイン電極１１ｄ側の両方から結晶化が進行するため、結晶化の効率は高いものの、チャネル層４４の中央部において、電流方向に直交するような結晶粒界が発生しやすい。結晶粒界は電子の移動度を低下させる。従って、本実施形態によれば、第４の実施形態と比べて、より高い移動度及びより大きな駆動電流を得ることができ、データの読出速度及び書込速度が高い。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第４の実施形態と同様である。

（第６の実施形態）
図１５は、本実施形態に係る記憶装置を例示する断面図である。
図１５に示すように、本実施形態に係る記憶装置６においては、相互に直列に接続された２つの転送ゲートトランジスタ４７ａ及び４７ｂが設けられており、これらの転送ゲートトランジスタ４７ａ及び４７ｂ間で、１つのチャネル層４４が共有されている。そして、メモリセル４２側に配置された転送ゲートトランジスタ４７ａのソース電極１１ｓの直上域のみに、結晶化誘起金属層４３ｓが設けられており、転送ゲートトランジスタ４７ａのドレイン電極１１ｄの直上域、転送ゲートトランジスタ４７ｂのソース電極１１ｓの直上域、及び、転送ゲートトランジスタ４７ｂのドレイン電極１１ｄの直上域には、結晶化誘起金属層が設けられておらず、金属電極５３が設けられている。

本実施形態によれば、チャネル層４４の結晶化は、転送ゲートトランジスタ４７ａの結晶化誘起金属層４３ｓに接する部分から、転送ゲートトランジスタ４７ｂのドレイン電極１１ｄに向かって一方向に進行する。このため、転送ゲートトランジスタ４７ａ及び４７ｂが共有するチャネル層４４内に電流を阻害するような結晶粒界が発生しにくい。すなわち、２つの転送ゲートトランジスタ４７ａ及び４７のチャネル層４４には、電流方向に沿って連続した結晶粒が形成される。この結果、２つのトランジスタの移動度等の特性差（ばらつき）が小さくなる。

これにより、例えば、この２つのトランジスタからなるカレントミラーを用いて増幅回路（例えば、メモリ読出の際のセンスアンプ）を構成すれば、トランジスタの特性差が小さいため、高い増幅性能が得られる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第５の実施形態と同様である。

（第７の実施形態）
本実施形態は、前述の第４の実施形態のメモリセル及び転送ゲートトランジスタを積層化した例である。
図１６は、本実施形態に係る記憶装置を例示する断面図である。
図１６に示すように、本実施形態に係る記憶装置７においては、複数層の配線層７０が積層されている。各配線層７０内には、前述の第４の実施形態に係る記憶装置４の構成が実現されている。各配線層７０内には、配線状の対向電極１１が複数本設けられている。対向電極１１は、図１６の紙面に垂直な方向に沿って相互に平行に配列されている。そして、各対向電極１１上には、メモリセル４２及び転送ゲートトランジスタ４７が設けられている。

本実施形態においては、複数層の配線層７０を積層させることにより、単位面積当たりのメモリセルの集積度を増加させることができる。また、各配線層７０を形成するときには熱処理を行わず、全ての配線層７０を積層させた後、一度だけ熱処理を行い、各配線層７０の非晶質シリコン層１９を一括して結晶化させることができる。これにより、記憶装置７の製造プロセスの工程数が大幅に減らせるので、製造コストを大きく削減できる。また、この場合、３５０〜４００℃程度の低い温度で結晶化熱処理を行うことができるため、各配線層７０に含まれる金属部分を劣化させることがない。特に、イオン源電極１６を形成する銀の拡散を抑制できる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第４の実施形態と同様である。

（試験例）
次に、試験例について説明する。
図１７（ａ）は多結晶シリコン層を観察した平面ＴＥＭ写真であり、（ｂ）は非晶質シリコン層を観察した平面ＴＥＭ写真である。

前述の第１の実施形態に係る記憶装置１と同様な構成であって、抵抗変化層として図１７（ａ）に示す多結晶シリコン層を用いた記憶装置と、抵抗変化層として図１７（ｂ）に示す非晶質シリコン層を用いた記憶装置とを試作し、データ保持特性を評価した。その結果、抵抗変化層として多結晶シリコン層を用いた記憶装置は、抵抗変化層として非晶質シリコン層を用いた記憶装置よりも、低抵抗状態の保持特性が良好であった。

以上説明した実施形態によれば、データの保持特性及びリセット容易性が両立した記憶装置を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１、２、３、４、５、６、７：記憶装置、１１：対向電極、１１ａ：切目、１１ｄ：ドレイン電極、１１ｓ：ソース電極、１２：電流制限層、１３：結晶化誘起金属層、１４：抵抗変化層、１４ａ：下部、１４ｂ：上部、１５：拡散防止層、１６：イオン源電極、１９：非晶質シリコン層、２１：シリコン層、２２：界面酸化層、２３：シリコン層、２４：抵抗変化層、２６、２７：非晶質シリコン層、３４：抵抗変化層、３４ａ：下部、３４ｂ：上部、３９：非晶質シリコン層、３９ａ：下部、３９ｂ：上部、４０：シリコン基板、４１：層間絶縁膜、４２：メモリセル、４３ｓ、４３ｄ：結晶化誘起金属層、４４：チャネル層、４５：ゲート絶縁膜、４６：ゲート電極、４７、４７ａ、４７ｂ：転送ゲートトランジスタ、４８：積層体、４９：配線、５３：金属電極、７０：配線層、Ｆ：フィラメント、Ｆｔ：先端部

Claims (20)

1. 第１電極と、
   前記第１電極の材料よりもイオン化しやすい金属を含む第２電極と、
   前記第１電極と前記第２電極との間に配置された抵抗変化層と、
   を備え、
   前記抵抗変化層は、
   結晶化率が相対的に高い第１層と、
   前記第１層に接し、結晶化率が相対的に低い第２層と、
   を有し、
   前記第１層及び前記第２層は、前記第１電極と前記第２電極とを結ぶ方向に沿って積層されている記憶装置。
2. 前記第１層の結晶化率は、前記第２層の結晶化率に対して１０％以上高い請求項１記載の記憶装置。
3. 前記抵抗変化層はシリコンを含む請求項１記載の記憶装置。
4. 前記第２電極は、銀、ニッケル、コバルト、アルミニウム及び銅からなる群より選択された１種以上の金属を含む請求項１記載の記憶装置。
5. 前記第１層は前記第２層よりも前記第１電極側に配置されている請求項１記載の記憶装置。
6. 前記第１電極と前記抵抗変化層との間に配置され、前記第２電極の材料よりもイオン化しにくい金属を含む金属層をさらに備えた請求項５記載の記憶装置。
7. 前記金属層は、ニッケル、アルミニウム及びパラジウムからなる群より選択された１種以上の金属を含む請求項６記載の記憶装置。
8. 前記第２層における酸素濃度、窒素濃度、又は酸素及び窒素の合計濃度は、前記第１層における酸素濃度、窒素濃度、又は酸素及び窒素の合計濃度よりも高い請求項１記載の記憶装置。
9. 前記抵抗変化層と前記第２電極との間に設けられた絶縁層をさらに備えた請求項１記載の記憶装置。
10. 前記第１電極と前記抵抗変化層との間に配置され、ニッケルを含む金属層をさらに備え、
    前記第１層は前記第２層よりも前記第１電極側に配置されており、
    前記抵抗変化層はシリコンを含み、
    前記第２電極は、銀を含む請求項１記載の記憶装置。
11. 第１電極と、
    前記第１電極の材料よりもイオン化しやすい金属を含む第２電極と、
    前記第１電極と前記第２電極との間に配置された抵抗変化層と、
    を備え、
    前記抵抗変化層は、
    結晶化率が相対的に高い第１層と、
    結晶化率が相対的に低い第２層と、
    前記第１層と前記第２層との間に配置された酸化層と、
    を有し、
    前記第１層、前記酸化層及び前記第２層は、前記第１電極と前記第２電極とを結ぶ方向に沿って積層されている記憶装置。
12. 前記第１電極と前記抵抗変化層との間に配置され、ニッケルを含む金属層をさらに備え、
    前記第１層は前記第２層よりも前記第１電極側に配置されており、
    前記抵抗変化層はシリコンを含み、
    前記第２電極は、銀を含む請求項１１記載の記憶装置。
13. 第１電極と、
    前記第１電極から離間した第２電極と、
    前記第１電極の材料よりもイオン化しやすい金属を含む第３電極と、
    前記第１電極と前記第３電極との間に配置され、半導体材料を含む抵抗変化層と、
    前記抵抗変化層と前記第３電極との間に設けられ、前記半導体材料の酸化物を含む絶縁層と、
    前記第１電極と前記第２電極との間に接続され、前記半導体材料を含むチャネル層と、
    前記チャネル層上に設けられ、前記酸化物を含むゲート絶縁層と、
    前記ゲート絶縁層上に設けられたゲート電極と、
    を備え、
    前記抵抗変化層は、
    結晶化率が相対的に高い第１層と、
    結晶化率が相対的に低い第２層と、
    を有し、
    前記第１層及び前記第２層は、前記第１電極と前記第３電極とを結ぶ方向に沿って積層されている記憶装置。
14. 前記第１電極と前記抵抗変化層との間に配置され、前記第３電極の材料よりもイオン化しにくい金属を含む第１金属層と、
    前記第１電極における前記第２電極に対向した端部、及び、前記第２電極における前記第１電極に対向した端部のうち少なくとも一方と前記チャネル層との間に配置され、前記金属を含む第２金属層と、
    をさらに備え、
    前記第１層は前記第２層よりも前記第１電極側に配置されている請求項１３記載の記憶装置。
15. 前記第１金属層及び前記第２金属層は、ニッケル、アルミニウム及びパラジウムからなる群より選択された１種以上の金属を含む請求項１４記載の記憶装置。
16. 前記第２層は前記第１層に接している請求項１３記載の記憶装置。
17. 前記抵抗変化層は、前記第１層と前記第２層との間に配置された酸化層をさらに有する請求項１３記載の記憶装置。
18. 前記チャネル層のフッ素濃度は、前記抵抗変化層のフッ素濃度よりも高い請求項１３記載の記憶装置。
19. 前記半導体材料はシリコンである請求項１３記載の記憶装置。
20. 前記第３電極は、銀、ニッケル、コバルト、アルミニウム及び銅からなる群より選択された１種以上の金属を含む請求項１３記載の記憶装置。