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TW201834147A - 字元線結構與三維記憶體裝置 - Google Patents

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TW201834147A
TW201834147A TW107107514A TW107107514A TW201834147A TW 201834147 A TW201834147 A TW 201834147A TW 107107514 A TW107107514 A TW 107107514A TW 107107514 A TW107107514 A TW 107107514A TW 201834147 A TW201834147 A TW 201834147A
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夏志良
楊要華
洪培真
華文宇
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大陸商長江存儲科技有限責任公司
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Abstract

本發明係提供一種三維記憶體裝置的結構與其形成方法。於一實施例中，記憶體裝置包含一基底、一第一層級之導體層，其具有一第一長度，第一層級之導體層包含第一複數個導體層，其沿著基底上之一第一方向延伸。第一方向實質上平行於基底的一頂面。在某些實施例中，記憶體裝置還包含至少一連接部，其電性連接第一層級導體層中兩個或兩個以上之導體層；以及一第一金屬接觸通孔，其中第一層級導體層中彼此連接之導體層共用第一金屬接觸通孔，且第一金屬接觸通孔電性連接一第一金屬互連線。

Description

字元線結構與三維記憶體裝置
本發明係關於一種三維記憶體裝置與其形成方法，特別來說，係關於一種具有複數個層級的字元線的三維記憶體裝置與其形成方法。
快閃記憶體裝置(flash memory device)的發展快速，其能在切斷電源後長時間保存記憶體內的儲存資料，並具有高積極度、快速存取以及方便重複讀取與寫入資料等優點。為能進一步降低成本並有效提升快閃記憶體裝置的位元密度(bit density)，發展出一種三維NAND快閃記憶體裝置(three-dimensional NAND flash memory device)。
三維NAND快閃記憶體裝置一般包含位於一基底上的堆疊閘極，堆疊閘極內還具有貫穿且交錯於多條字元線到達基底內的複數個半導體通道。其中，底置閘極是作為下選擇閘極，頂置閘極是作為上選擇閘極，而位於該些上閘極與該些下閘極之間的該些字元線或閘極則做為字元線，使得該些半導體通道與該些字元線之間交錯的關係構成一記憶胞(memory cell)。
本發明於是揭露了一種三維記憶體裝置與其形成方法的各種不同實施態樣。所揭露之結構與方法具有諸多優點，例如但不限於，可以簡化製作流程、縮小三維記憶體裝置的體積並且改善三維記憶體裝置所在的晶片的空間利用率。
在某些實施例中，上述三維記憶體裝置包含：一基底，基底包含一裝置區(device region)以及一連接區(connection region)，兩者彼此相鄰；位在裝置區以及連接區中彼此分隔的複數個堆疊結構(stack structure)，堆疊結構包含複數個堆疊之字元線(例如是閘極電極，gate electrode)；以及設置在基底上兩相鄰堆疊結構之間的複數個隔離層(separation layer)。此三維記憶體裝置還包含位在連接區中且電性連接相鄰堆疊結構的複數個連接結構(connection structure)。連接結構包含複數個堆疊的導電連接部(conductive connection portion)，各該導電連接部之兩端連接了相鄰堆疊結構中同樣高度的字元線。此三維記憶體裝置還包含位在每一不同高度的字元線的頂表面上的複數個接觸通孔。每一接觸通孔電性連接於：所接觸的字元線、具有與此接觸字元線等高的其他字元線、以及具有與此接觸字元線等高的導電連接部。
在某些實施例中，導電連接部的材質與字元線的材質相同。
在某些實施例中，導電連接部與字元線的材質係鎢(tungsten)、鋁(aluminum)或銅(copper)其中一者或其組合。
在某些實施例中，堆疊結構進一步包含位在相鄰閘極電極之間的一第一絕緣部；且該連接結構進一步包含位在相鄰導電連接部之間的一第二絕緣部。
在某些實施例中，第一絕緣部和第二絕緣部包含氧化矽。
在某些實施例中，基底進一步包含相鄰於一個或多個連接區與裝置區的一通道區(channel region)。堆疊結構延伸至通道區的基底中。在某些實施例中，三維記憶體裝置進一步包含位在通道區基底上的複數個半導體通道，其，半導體通道貫穿堆疊結構。
在某些實施例中，三維記憶體裝置進一步包含位在字元線與半導體通道之間的一閘極介電層。
在某些實施例中，本發明提供一種三維記憶體裝置的形成方法，包含：提供一基底，基底包含一裝置區以及一連接區，兩者彼此相鄰；形成位在裝置區與連接區中彼此分隔的複數個堆疊結構，堆疊結構包含複數個堆疊的字元線；形成位在基底上相鄰堆疊結構之間的複數個隔離層(例如是閘線縫道，gate line slit)。本形成方法還進一步包含：形成位在連接區中且電性連接相鄰堆疊結構的複數個連接結構。連接結構包含複數個堆疊之導電連接部，各該導電連接部的兩端連接了相鄰堆疊結構中同樣高度的字元線。本形成方法還進一步包含：形成位在每一不同高度字元線的頂表面上的複數個接觸通孔。每一接觸通孔電性連接於：所接觸的字元線、具有與此接觸字元線等高的其他字元線、以及具有與此接觸字元線等高的導電連接部。
在某些實施例中，堆疊結構進一步包含位在兩閘極電極之間一絕緣部；且連接結構進一步包含位在兩相鄰導電連接部之間的一絕緣層。在某些實施例中，形成堆疊結構以及絕緣部的方法包含：在裝置區以及連接區中的基底上形成一複合結構，複合結構包含複數個絕緣部以及複數個犧牲層，彼此交替地堆疊；然後，圖案化複合結構以將位在裝置區中的複合結構移除，從而形成複數個垂直溝槽，其中垂直溝槽沿著垂直於基底的一方向貫穿複合結構，且此方向亦垂直於裝置區與連接區之間的一邊界。後續，在垂直溝槽中形成隔離層(例如是閘線縫道)。於形成隔離層後，將裝置區以及連接區中的犧牲層移除，以在兩相鄰的絕緣部之間形成一水平溝槽。在裝置區以及連接區中的水平溝槽中形成字元線層。位在裝置區中的字元線層以及位在連接區中臨近隔離層的字元線層，即可形成字元線。位在連接區中的字元線層可被連接以形成導電連接部。
在某些實施例中，圖案化複合結構的步驟包含：在複合結構上形成一遮罩層，此遮罩層覆蓋在位於連接區以及裝置區內的複合結構上；以此遮罩層作為蝕刻遮罩以蝕刻複合結構。
在某些實施例中，蝕刻複合結構可以是一乾蝕刻製程及/或一濕蝕刻製程。
在某些實施例中，在形成字元線之前，本方法還進一步包含：形成位在裝置區與連接區中的垂直溝槽的側壁以及底面的一閘極介電層。
在某些實施例中，基底進一步包含相鄰於一個或多個的連接區與裝置區的一通道區。堆疊結構延伸至通道區的基底上。在某些實施例中，在移除裝置區與連接區中的犧牲層之前，本方法還進一步包含形成位在通道區基底上的複數個半導體通道，半導體通道貫穿堆疊結構。
在某些實施例中，絕緣部包含氧化矽；犧牲層包含多晶矽(poly-crystlline silicon)、多晶鍺(poly-crystalline germanium)及/或氮化矽(silicond nitride)；字元線層包含鎢、鋁及/或銅。
在某些實施例中，移除裝置區與連接區中犧牲層的步驟包含一等性向乾蝕刻(isotropic dry etching)製程及/或一濕蝕刻製程。
在某些實施例中，形成字元線的步驟包含化學氣相沉積製程(chemical vapor deposition, CVD)。
在某些實施例中，導電連接部包含鎢、鋁及/或銅。
與習知技術相比，本發明具有以下的優點。
通過本發明所提供之三維記憶體裝置，由於導電連接部能將相鄰堆疊結構中同高的字元線彼此電性連接，相鄰堆疊結構中同高字元線之間的電性連接可被實現。因此，相鄰堆疊結構中同高的字元線即可共用同一接觸通孔，以使這些字元線能進一步連接至一外部電路。於是，本結構可以減少接觸通孔的數量，簡化三維記憶體裝置的製作程序，縮減記憶體裝置的體積，並提高晶片的空間利用率。
通過本發明所提供之三維記憶體裝置的形成方法，連接結構可以形成在在連接區中的基底上，連接結構即可連接相鄰的堆疊結構。通過此連接結構之設計，相鄰堆疊結構中同高字元線之間的電性連接可被實現，且相鄰堆疊結構中同高的字元線可共用同一接觸通孔，故這些字元線能進一步連接至一外部電路。因此，本形成方法可以減少接觸通孔的數量，簡化三維記憶體裝置的製作程序，縮減記憶體裝置的體積，並提高晶片的空間利用率。
儘管本文討論了具體的結構及配置，但應該理解，這僅僅是為了說明及示例的目的而完成的。相關領域的技術人員應可理解，在不脫離本揭露的精神及範圍的情況下，可以使用其他結構及佈置。對於相關領域的技術人員顯而易見的是，本揭露還可以用於各種其他應用中。
值得注意的是，在說明書中對提及「一個實施例」、「一實施例」、「示範性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但並非每個實施例都一定需要包括此特定的特徵、結構或特性，而且這些用語不一定指相同的實施例。此外，當特定特徵、結構或特性結合實施例描述時，無論是否於文中明確教示，結合其他實施例來實現這些特徵、結構或特性皆屬於相關領域的技術人員的知識範圍所及。
一般而言，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語「一個或多個」可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合，至少可部分取決於上、下文。類似地，術語諸如「一」、「一個」或「該」也可以被理解為表達單數用法或傳達複數用法，至少可部分取決於上、下文。此外，術語「基於」可以被理解為不一定旨在傳達排他性的一組因素，並且可以相反地允許存在未必明確描述的附加因素，並且至少部分取決於上、下文。
應該容易理解的是，本文中的「在…上面(on)」、「在…之上(above)」及「在…上方(over)」的含義應該以最寬泛的方式來解釋，使得「在…上面(on)」不僅意味著「直接在某物上(directly on)」，而且還包括在某物上且兩者之間具有中間特徵或中間層，並且「在…之上(above)」或「在…上方(over)」不僅意味著在某物之上或在某物上方的含義，而且還可以包括兩者之間沒有中間特徵或中間層(即，直接在某物上)的含義。
此外，為了便於描述，可以在說明書使用諸如「在…下面(beneath)」、「在…之下(below)」、「較低(lower)」、「在…之上(above)」、「較高(upper)」等空間相對術語來描述一個元件或特徵與另一個或多個元件或特徵的關係，如圖式中所表示者。除了圖式中描繪的方向之外，這些空間相對術語旨在涵蓋使用或操作中的裝置的不同方位或方向。該裝置可以其他方式定向(例如以旋轉90度或以其它方向來定向)，並且同樣能相應地以說明書中所使用的空間相關描述來解釋。
如本文所用，術語「基底(substrate)」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽(silicon)、鍺(germanium)、砷化鎵(gallium arsenide)、磷化銦(indium phosphide)等。或者，基底可以由非導電材料製成，例如玻璃、塑料或藍寶石晶圓(sapphire wafer)。
如本文所使用的，術語「層(layer)」是指一材料部分，其一區域具有一厚度。一層的範圍可以在整個下層或上層結構上延伸，或者其範圍可以小於下層或上層結構的範圍。此外，一層可以為均勻或不均勻連續結構的一區域，其厚度可小於該連續結構的厚度。例如，一層可以位於該連續結構的頂表面及底表面之間或在該連續結構的頂表面及底表面之間的任何一對水平平面之間。一層可以水平地、垂直地及/或沿著漸縮表面延伸。一基底可以為一層，其可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包含多層。例如，互連層(interconnect layer)可以包括一個或多個導體及接觸層(其中形成有接點、互連線及/或通孔)以及一個或多個介電層。
文所使用的術語「名義上(nominal)」是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的數值範圍。數值範圍可能由於製造工藝或公差而有輕微變化。如本文所使用的術語「約/大約(about)」表示可能會隨著與對象半導體元件相關聯的特定技術點而改變的給定量數值。基於特定的技術點，術語「約/大約」可以指示出給定量數值，例如在該數值的10-30％內變化(例如，該數值的±10％、±20％或±30％)。
本文所使用的術語「三維記憶體裝置(3D memory device)」是指在水平方向放置的基底上具有垂直方向串聯的記憶體單元的電晶體(在本文中稱為「記憶體串(memory string)」，例如NAND串)的半導體裝置，使得記憶體串相對於基底在垂直方向上延伸。如這裡所使用的術語「垂直(vertical)」是指垂直於基底的水平表面。
在現有三維記憶體產業中，將結構尺寸微縮或簡化製程是現今的趨勢。以三維NAND記憶體而言，是將儲存資料的記憶胞埋設在複數個堆疊之字元線(word line)(即控制閘極，control gate electrode)及在堆疊結構中之通道(channel)中，並且，每條字元線各自連接至一金屬接觸通孔(metal contact via)，此金屬接觸通孔再進一步連接至一金屬互連線(metal interconnect)、一位元線(bit line)及/或一外部電路(external circuit)(例如是一控制電路，control circuit)，使外部電路得以寫入或抹除記憶胞中的資料。在此情況下，金屬接觸通孔的個數通常等同於字元線的個數。然而，當記憶體的容量要求提升時，NAND記憶胞的數量必須增加，字元線以及通道的數目也隨之增加，使連接字元線的該些金屬接觸通孔的數目也巨量化。當記憶體的體積要求縮小時，如何在微縮的記憶體結構中增設金屬接觸通孔即成為一個難題。舉例來說，在NAND記憶體中配置更多的金屬接觸通孔與字元線時，製程必須考量在更小維度中能順利進行，使更多的金屬接觸通孔與字元線能形成在更小的記憶體結構中。因此，要形成更細微尺寸的記憶體不僅是一種挑戰，通常在微尺寸的記憶體也難以妥善利用記憶體空間。
在本文中，為了方便描述，「層級(tier)(或可稱層高)」是指在垂直方向上實質上具有相同的高度的元件。舉例來說，字元線以及下方的閘極介電層(gate dielectric layer)可視為「同一層級」，犧牲層(sacrificial layer)以及其下的絕緣層(insulating layer)可以視為「同一層級」，字元線以及位於其下的絕緣層可視為「同一層級」，具有相同高度的字元線可以視為具有「同一層級」，諸如此類，在此不再一一贅述。
第1圖繪示了NAND快閃記憶體裝置中一個區塊(block)100。快閃記憶體裝置包含一基底101、位在基底101上的一絕緣層103、位在絕緣層103上的一個層級的複數個下選擇閘極(lower selective gate electrode)104、位在下選擇閘極104上的複數個層級的控制閘極(control gate electrode)107。此快閃記憶體裝置還包含有位在控制閘極107上的一個層級的上選擇閘極(upper selective gate electrode)109、位在部分基底101中兩鄰近的下選擇閘極104之間的複數個摻雜源極線區(doped source line region)120、以及通過相鄰的上選擇閘極109、控制閘極107、下選擇閘極104以及絕緣層103中的複數個半導體通道(semiconductor channel)114。半導體通道114包含位在其內表面上的一記憶層(memory film)113，以及被記憶層113包圍的一核心填充層(core filling film)115。快閃記憶體裝置還進一步包含位在上選擇電極109上且連接半導體通道114的複數個位元線111，以及以複數個金屬接觸(metal contacts)117連接至閘極電極的複數個金屬互連線(metal interconnect)119。第1圖並未繪示出位在閘極電極之間的絕緣層。所述閘極電極是包含有上選擇閘極109、控制閘極107(亦稱字元線)以及下選擇閘極104。
為了方便繪示，第1圖描繪了三個層級的控制閘極107-1、107-2、107-3，以及一個層級的上選擇閘極109與一個層級的下選擇閘極104。同一層級之閘極電極相較於基底101實質上具有同一高度。閘線縫道(gate line slit)108-1、108-2將同一層級的閘極電極分隔為不同堆疊的閘極結構。同一層級的每個閘極電極通過同一金屬接觸通孔117電性連接至同一金屬互連線119。也就是說，金屬接觸通孔117的數量等同於閘極電極的層級數量(即上選擇閘極109的層級數、控制閘極107的層級數、下選擇閘極104的層級數，三者的總和)。此外，相同數量的金屬互連線119亦用於連接每個金屬接觸通孔117。當快閃記憶體的體積減小時，如何在縮小的空間吻合地形成金屬互連線119以及金屬接觸通孔117變得更加困難。
本發明是提供了一種三維NAND記憶體裝置，通過將一區塊中同一層級的一個或多個字元線彼此電性連接，且這些相互連接的字元線可共享同一金屬接觸通孔，即可減少金屬接觸通孔以及金屬互連線的數量。本發明所提供的結構與方法，可以簡化三維NAND記憶體的製作過程。本發明其中一個好處在於，通過將同一層級的字元線彼此連接，可以大幅減少控制訊號連接的金屬互連線數量，更清楚來說，同一層級且彼此連接的字元線是共用地連接至同一金屬互連線。因此，所形成的三維NAND記憶體裝置具有精簡數量的金屬接觸通孔以及金屬互連線，金屬接觸通孔的數量小於字元線的總條數。如此一來，製作三維NAND記憶體裝置的步驟更為簡單，所形成的記憶體裝置具有更小體積，記憶體裝置內部的空間運用也更有效率。
為了繪示方便，在本文中的三維NAND記憶體裝置中的相同或相似的元件將以相同的元件符號表示。然而，元件符號僅是為了在本節「實施方式」中作以區別相關的元件使用，而並不表示其功能、組合或位置上有任何相似性或差異。第2圖至第10圖所繪示的結構200-1000各自為三維NAND記憶體裝置中的部分，其餘部分則在能容易描述的前提下選擇性的省略。本發明雖然是以三維NAND裝置作為實施樣態進行說明，在其他應用及設計下，本案所公開的結構亦可應用於其他相似或不相似的半導體裝置，例如是用於減少金屬連線/接線的數量的半導體裝置。本發明所公開的結構並不限於前述實施例所公開的態樣，在便於描述本案的前提下，這些字元線與閘極電極可互換地使用。
第2A圖與第2B圖是依據本案揭露的一些實施例所繪示用以形成三維記憶體裝置的例示性結構200。第2A圖為結構200的俯視面201，第2B圖為結構200沿著2-2’切線的剖面圖202。在一些實施例中，結構200包含一地基基底(base substrate)210以及位在地基基底210上的一材料層(material layer)240。地基基底210用以作為形成後續結構的平台。材料層240包含有一第一材料/元件211’與一第二材料/元件212’交替設置的一堆疊結構(例如：介電層組/介電層堆疊)。材料層240在後續步驟中將形成地基基底210上的字元線。為了繪示方便，下文的實施例是採用三個層級/組的第一材料211’/第二材料212’作為示例。在不同應用以及規劃中，視三維記憶體裝置的設計，亦可使用不同數量的層級/組的第一材料/第二材料堆疊。舉例來說，材料層240可以具有64個層級/組的第一材料/第二材料堆疊，後續即可在三維記憶體裝置中形成具有64個層級的字元線。
在某些實施例中，地基基底210包含任何適合形成三維記憶體裝置的材料。舉例來說，地基基底210可以包含矽、鍺化矽(silcion germanium)、碳化矽(silicon carbide)、矽覆絕緣(silicon on insulator, SOI)、鍺覆絕緣(germanium on insulator, GOI)、玻璃、氮化鎵(gallium nitride)、砷化鎵(gallium aresenide)及/或其他適合的III-V族化合物。
在某些實施例中，材料層240包含在地基基底210上垂直(沿著z軸)交替排列堆疊的犧牲材料層211’(例如：第一元件或第一材料)以及絕緣材料層212’(例如：第二元件或第二材料)。為了方便描述，犧牲材料層211’以及下方對應的絕緣材料層212’被稱為同一層級的一組材料層。犧牲材料層211’彼此之間可以有相同或不同厚度。絕緣材料層212’彼此之間可以具有相同或不同厚度。在某些實施例中，材料層240除了該些組的材料層外，還可以再額外設置有一個或多個犧牲材料層及/或絕緣材料層。額外包含的犧牲材料層可以與該些組材料層中的犧牲材料層具有相同或不同的厚度，額外包含的絕緣材料層可以與該些組材料層中的犧牲材料層具有相同或不同的厚度。在某些實施例中，部分的犧牲材料層211’將被移除並沉積閘極材料，以形成字元線。在某些實施例中，犧牲材料層211’可包含各種相異於絕緣犧牲層212’的合適材料。舉例來說，在不同實施例中，犧牲材料層211’可以包含多晶矽、氮化矽、多晶鍺及/或多晶矽鍺(poly-crystalline silicon germanium)。在某些實施例中，犧牲材料層211’包含氮化矽。絕緣材料層212’可以包含任何適合的絕緣材料，例如氧化矽。材料層240可以通過在地基基底210上交替沉積絕緣材料層212’以及犧牲材料層212’來形成。舉例來說，可以在地基基底210上先沉積一絕緣材料層212’，然後再沉積一犧牲材料層211’，然後反覆地進行。沉積絕緣材料層212’與犧牲材料層211’的方法可以是各種合適的沉積製程，例如是化學氣相沉積法、物理氣相沉積法(physilcial vapor deposition, PVD)、電漿輔助化學氣相沉積法(plasma-enhanced CVD, PECVD)、濺鍍法(sputtering)、有機金屬化學氣相沉積法(metal-orgnaic chemcial vapor deposition, MOCVD)及/或原子層沉積法(atomic layer deposition)。在某些實施例中，犧牲材料層211’與絕緣材料層212’是以化學氣相沉積法形成。
為能清楚說明，在結構200(例如地基基底210上)定義出三區域，例如是區域A、區域B與區域C。在三維記憶體裝置的後續製程中，數個字元線(即閘極電極)會沿著平行於地基基底210頂面的一水平方向(例如是y軸)形成在區域A(即裝置區，device region)、區域B(即連接區，connection region)與區域C(即陣列區，array region)中；半導體通道(即記憶體串)會形成在區域C中；連接閘極電極的連接部會形成在區域B中。需注意的是，區域A、區域B與區域C僅為便於說明而定義，並非用於物理性地劃分結構200或是結構200的尺寸。
第3A圖與第3B圖是依據本案公開的一些實施例所繪示的例示性結構300，用於形成該三維記憶體裝置。第3A圖為結構300的俯視面301，第3B圖為結構300沿切線3-3’的剖面圖302。第3A圖與第3B圖所繪示出的結構可視為一階梯結構(staircase structure)或是一階梯式腔體結構(stepped cavity structure)，術語「階梯結構」、「階梯式腔體結構」或其他類似名稱是指具有階梯狀表面(stepped surface)的一結構。在本案所公開的內容中，「階梯狀表面」是指一組表面，其包括至少兩個(例如第一和第二)水平表面(例如，沿著x-y平面)和至少兩個垂直表面(例如，沿著z軸方向)，使各該水平表面與從第一水平表面的一第一邊緣向上延伸的一第一垂直表面鄰接，並且鄰接於從第二水平表面的一第二邊緣向下延伸的第二垂直表面。所謂「階梯」是指一具有垂直高度落差的表面組合。
此階梯結構可具有不同的階梯狀表面，如第3A圖與第3B圖所示，使該階梯結構的橫斷面到基底300頂面(例如是基底300的頂面)的垂直距離呈現一函數關係的變化。在一些實施例中，結構300是從結構200所形成的，例如通過沿著垂直方向(例如z軸方向)利用一遮罩反覆地蝕刻結構200的犧牲材料層211’與絕緣材料層212’而形成。為能清楚說明，蝕刻材料層240所形成在地基基底210上的結構是定義為堆疊結構240’。由此，如第3A圖與第3B圖所示，結構300可包括數個犧牲層(例如是211-1、211-2、211-3、211-4)以及數個絕緣層(例如是212-1、212-2、212-3、212-4)。除了底絕緣層211-4外，各犧牲層211可與其相鄰、置於下方且在y軸上具實質相同的長度/外型的絕緣層共同組成同一層級或同一組的膜層。舉例來說，犧牲層211-1與絕緣層212-1形成一第二層級，犧牲層211-2與絕緣層212-2形成一第二層級。依此類推。各組膜層內的該絕緣層與該犧牲層的蝕刻，可選擇經由同一或是不同蝕刻製程進行。在形成該階梯狀表面之後，即移除該遮罩，例如是通過灰化(ashing)方式。在本案的一些實施例中，亦可選擇利用多層的光阻層及/或多次的蝕刻製程來形成該階梯狀表面。如第3A圖所示，結構300內的犧牲層(例如是元件211-1、211-2、211-3與211-4)在z方向被暴露出。在另一實施例中，在同一層級/組中，絕緣層212可以設置在犧牲層211上。在此實施例中，在地基基底210或是材料層240之間可以設置有額外的絕緣層。形成字元線的方法可以類似於本文揭露的形成方式形成。後續，貫穿絕緣層以形成一通孔以與下方的字元線連接，藉以形成能與字元線電性連接的一金屬接觸通孔。詳細的製程將在本文中說明，故重複的步驟為了簡潔而予以省略。
第4A圖與第4B圖係依據本案揭露的一些實施例所繪示的例示性結構400，用於形成該三維記憶體裝置。其中，第4A圖為結構400的俯視面401，第4B圖為結構400沿切線4-4’的剖面圖402。在本案所披露的一些實施例中，結構400包含形成在區域C內的複數個半導體通道220。半導體通道220可沿著y軸排列成數個陣列(array)，且各陣列間相互分隔且具有適合的間距(例如Δx)，該間距可視該三維半導體裝置的設計/佈局而為任何合理的距離。不同陣列中半導體通道220的數量可相同或可以不同。為能便於說明，如第4A圖所示，在本實施例中，各該陣列包括四個半導體通道220，構成2x2的陣列排列。半導體通道220沿著z軸形成，貫穿區塊240並深入地基基底210內，以便於後續製程中形成該三維記憶體裝置的源極及/或汲極。半導體通道220與後續形成的字元線可共同構成數個記憶胞，其例如是用於該三維記憶體裝置的資料存儲之用。
每個半導體通道220具有沿著z軸延伸的柱狀(pillar)結構且可以包含複數個具有包覆關係的層疊結構(未示於圖中)。舉例來說，半導體通道220可以包含有一介電核心(dielectric core)沿著z軸延伸，且位在半導體通道220的中央。介電核心可以被一半導體通道層(semiconductor channel film)所包覆，而半導體通道層可以再被一記憶體層(memory film)包覆。介電核心、半導體通道層以及記憶體層可以各自包含一個或多個層，並且設置於通道腔中以共同形成半導體通道220。在某些實施例中，通道腔可以通過用一遮罩以圖案化堆疊結構240’形成，例如是進行一蝕刻步驟(例如乾蝕刻及/或濕蝕刻)以將未被具有圖案之遮罩覆蓋的堆疊結構部分地移除。通道腔可貫穿堆疊結構240’並進一步延伸至地基基底210中，後續，可將遮罩移除。
舉例來說，記憶體層可以形成在通道腔中並接觸通道腔的側壁。在某些實施例中，記憶體層包含一層或多層的阻擋介電層(block dielectric layer)位在通道腔的側壁上，用以將通道腔中的層電性絕緣於通道腔外的堆疊結構240’。記憶體層可以包含一儲存單元層(storage unit lyer)(或稱記憶層memory layer)位在阻擋介電層上且被阻擋介電層所包圍，藉以儲存電荷而在z軸方向上形成複數個電荷儲存區域(charge storage region)。記憶體層可以包含一穿隧層(tunneling layer，或叫tunneling dielectric layer)位在上述記憶層上且被記憶層所包圍。穿隧效應可以通過施加適當的穿隧壓差而在穿隧層中展現。在某些實施例中，根據不同三維記憶體裝置的設計，穿隧效應可以以熱載子注入(hot carrier injection)或以FN穿隧機制電荷移轉(Folwer-Nordheim tunneling induced charge transfer)的機制進行。
其中，一層或多層的阻擋介電層中包含有一第一阻擋層，第一阻擋層可以包含一介電金屬氧化層(dielectric metal oxide layer)，其材料具有相對較高的介電常數(high dielectric constant)。術語「金屬氧化層」係包含一金屬元素以及一非金屬元素，例如氧、氮或其他適合的元素。舉例來說，介電金屬氧化層可以包含氧化鋁(alumiun oxide)、氧化鉿(hafnium oxide)、氧化鑭(lanthanum oxide)、氧化釔(yttrium oxide)、氧化鉭(tantalum oxide)、矽酸鹽(silicate)、摻雜氮的化合物、合金等等。第一阻擋層可以以沉積方式，例如化學氣相沉積、原子層沉積、脈衝雷射沉積(pulsed laer deposition, PLD)、液態源霧化化學沉積(liquid source misted chemical deposition, LSMCD)或其他合適的沉積方式形成。
一層或多層阻擋介電層可以包含一第二阻擋層，第二阻擋層位在介電金屬氧化層上且可以具有另一介電層。所述另一介電層可以不同於前述的介電金屬氧化層。所述另一介電層包含氧化矽、成分不同於第一阻擋層的另一種介電金屬氧化層，氮氧化矽(siliocn oxynitride)、氮化矽(siliocn nitride)及/或其他適合的介電材料。第二阻擋層可以通過沉積方法形成，方法例如是低壓化學氣相沉積法(low pressure chemical vapor deposition, LPCVD)、原子層沉積法、化學氣相沉積法及/或其他任何適合的沉積方法。於一些實施例中，該些一個或多個的區塊介電層包含氧化矽，並以化學氣相沉積法形成。
儲存單元層可以依序地形成在上述一個或多個的阻擋介電層上。儲存單元層可以包含有電荷捕捉材料，例如是一介電電荷捕捉材料(例如氮化矽)，及/或一導電材料(例如摻雜多晶矽)。在某些實施例中，介電電荷捕捉材料層包含氮化矽，並可以通過化學氣相沉積、原子層沉積、物理氣相沉積及/或其他適合的沉積方式形成。
穿隧層可以依序地形成在記憶層上。穿隧層可以包含氧化矽、氧化氮、氮氧化矽、介電金屬氧化材料、介電金屬氮氧化材料、介電金屬矽酸鹽、合金及/或其他適合的材料。穿隧層可以用化學氣相沉積法、原子層沉積法、物理氣相沉積法或其他合適的沉積方式形成。在某些實施例中，穿隧層包含氧化矽，且由化學氣相沉積法製成。
半導體通道層可以依序形成在穿隧層上。半導體通道層可以包含一個或多個適合的半導體材料，例如矽、矽鍺、鍺、III-V族化合物材料、II-VI族化合物材料，有機半導體材料，及/或其他合適的半導體材料。半導體材料層可以透過適當的沉積方法製得，例如是金屬有機化學氣相沉積法、低壓化學氣相沉積法、化學氣相沉積法、及/或其他適合的沉積法。在某些實施例中，半導體通道層是先以化學氣相沉積法形成一非晶矽(amporhpus silicon)層，進行退火(annealing)製程後，使此非晶矽層轉變成為單晶矽層。在某些實施例中，其他非晶材料也可以用退火製程將其結晶化以形成半導體通道層。
介電核心可形成在半導體通道層上，位在通道腔的中央並且將中心的空間填滿。介電核心可以包含適合的介電材料，例如氧化矽及/或有機矽酸鹽玻璃。介電核心可以通過適合的共形沉積(conformal deposition)方法，例如低壓化學氣相沉積法，及/或自我研磨製程，例如旋轉塗布(spin coating)方法製得。在某些實施例中，介電核心包含氧化矽且以低壓化學氣相沉積法製成。
在不同實施例中，層的數量、層的形成方法、以及層的形成先後順序都可依照不同設計而調整，且不限於上述實施例所揭露的範圍。
第5A圖與第5B圖係依據本案揭露的一些實施例所繪示的例示性結構500，用於形成該三維記憶體裝置。其中，第5A圖為結構500的俯視面501，第5B圖為結構500沿切線5-5’的剖面圖502。結構500包含複數個絕緣溝槽或垂直溝槽，每個絕緣溝槽/垂直溝槽沿著y軸方向延伸且位在兩個陣列的半導體通道220之間，使堆疊結構240’分隔為複數個指結構(finger)，每個指結構係沿著y軸方向延伸。在本文中，術語「垂直」係指「沿著z軸」或「實質上垂直於x-y平面」。字元線實質上係位在每個指結構中。垂直溝槽可以包含一個或多個開口(opening)沿著y軸排列。一個開口可以包含複數個垂直對齊的不同層級的次開口(sub-openings)，使相鄰且位在同一層級的指結構可以通過一材料連接部(material connection portion)彼此連結，材料連接部例如是將位在材料層240中的開口填滿所形成。位在同一開口中的次開口可以沿著x軸、y軸或z軸彼此對齊，亦即，在地基基底210上的投影為相同。垂直溝槽在後續製程中可以被填以適當的絕緣材料，以形成閘線縫道(也被稱為絕緣側壁子，insulating spacer)。也就是說，接下來形成的字元線可以與相鄰指結構的字元線，因絕緣材料而彼此絕緣，而可在開口的地方彼此連接。更詳細來說，在同一層級的兩相鄰字元線可以藉由上述一個或多個開口所形成的連接部彼此電性連接(意味著，連接部並非以絕緣材料填入而是以閘極金屬材料填入)。
為了描述方便，在第5A圖以及第5B圖中顯示了兩個相鄰的垂直溝槽221’, 222’。如第5A圖所示，垂直溝槽221’包含穿透堆疊結構240’的一開口223’，垂直溝槽222’包含穿透堆疊結構240’的一開口224’。開口223’與224’可以形成在區域B中，藉以將垂直溝槽221’在y軸方向上分為一第一部分221’-1以及一第二部分221’-2。兩相鄰的垂直溝槽221’, 222’將結構500分為指結構1, 2, 3，每個指結構都包含一組的半導體通道220陣列。在區域C中的垂直溝槽第一部分221’-1與222’-1，使得不同指結構的記憶體通道220陣列彼此分隔；在區域A中的垂直結構第二部分221’-2與222’-2，使得不同指結構的(後續形成的)字元線彼此分隔。記憶體通道220陣列會與在指結構1, 2與3中(後續形成的)字元線各自地形成不同的記憶胞。在結構500中，不同層級的該些組犧牲層/絕緣層會通過開口彼此連接。以第5B圖為例，第5B圖繪示了指結構2, 3之間的結構500的剖面圖。以指結構2, 3為例，犧牲層211-1/絕緣層212-1通過開口224’而連接。同樣地，位在其他不同層級的犧牲層/絕緣層(211-2/212-2, 211-3/212-3, 211-4/212-4)是通過不同層級中的開口223’與開口224’的次開口彼此連接。指結構1和指結構2中的犧牲層/絕緣層也是以相同方式相連。換句話說，堆疊結構240’的指結構在區域B中會彼此連接，但在區域A與區域C中會因垂直溝槽221’與垂直溝槽222’而彼此分隔。因此，在後續製程置中，在各個指結構中可以形成字元線。相鄰且同一層級的字元線可以在區域B中仍彼此電性連接；相鄰且同一層級的絕緣層中在區域B中也通過開口223’與開口224’而彼此連接。在某些實施例中，指結構1、指結構2與指結構3位在同一區塊。在某些實施例中，指結構1, 2, 3合稱一區塊，且此區塊中具有同一層高的字元線則彼此相連於區域B中。
垂直溝槽，例如221’與222’可以藉由一遮罩對堆疊結構240’進行一圖案化製程，例如是微影製程，以在圖案化遮罩所暴露的區域中形成對應於垂直溝槽之開口。可以進行一適當的蝕刻製程(如乾蝕刻及/或濕蝕刻)，以移除被開口所暴露的堆疊結構240’，直到垂直溝槽暴露出地基基底210。在垂直溝槽形成後，可以將遮罩移除。在某些實施例中，垂直溝槽會穿過每個層級的堆疊結構240’並沿著y軸區將堆疊結構240’區分為複數個指結構。一個垂直溝槽可以包含有一個或多個如上所述延伸於y軸的開口，使得在相鄰指結構中同一層級的犧牲層/絕緣層可以通過上述開口彼此連接。在本文中，術語「垂直(vertical)」指「實質上垂直於x-y平面」或「質實上沿著z軸」而言。在某些實施例中，垂直溝槽實質上會垂直於地基基底210的頂表面。
在某些實施例中，垂直溝槽可以具有一個或多個開口，使得在堆疊結構240’中同一層級相鄰之犧牲層/絕緣層可以在多個位置彼此連結。舉例而言，區域B可以包含複數個次區域，沿著y軸彼此被部分的垂直溝槽隔開，亦即，在後續製程中，每一層級相鄰的字元線會在多個位置上彼此電性連接。在某些實施例中，垂直側壁可以包含兩個以上的開口，以使堆疊結構240’中該些層級的犧牲層/絕緣層在多個位置彼此連接。舉例來說，垂直溝槽可以具有一個或多個開口位在區域A中並且沿著y軸延伸，亦即，後續形成位在相鄰指結構中某些層級的字元線可以在多個地點彼此電性連接。詳細情況將如下文所述。
第6A圖與第6B圖係依據本案揭露的一些實施例所繪示的例示性結構600，用於形成該三維記憶體裝置。第6A圖為結構600的俯視面601，第6B圖為結構600沿切線6-6’的剖面圖602。結構500包含複數個絕緣層，位在堆疊結構240’中。在某些實施例中，結構600是把結構500中的犧牲層移除所形成。每一層級的絕緣層在未被垂直溝槽隔開的位置連通。因此，相鄰層級的絕緣層之間，也就是所移除的犧牲層的位置，可以形成多個水平溝槽。水平溝槽可以沿著z軸方向被垂直溝槽彼此分隔。在本文中，術語「水平(horizontal)」是指「實質上平行於x-y平面」或「實質上垂直於z軸」。同樣的，在每一層級的水平溝槽可以在沒有垂直溝槽範圍的區域彼此連接。每一層級的絕緣層的頂表面以及在半導體通道220最外圍之側壁，先前都被犧牲層覆蓋，在此時即可被暴露。
例如，在第6A圖與第6B圖中，結構600包含垂直溝槽221’與垂直溝槽222’，可將指結構1, 2, 3分隔於被絕緣材料填入的特定區域(如區域A與區域C)。每一層級的絕緣層212在未被垂直溝槽221’與垂直溝槽222’所分隔的地方(例如開口223’與開口224’之處) 彼此連接。在每一層級的犧牲層211被移除後，水平溝槽230-1, 230-2, 230-3, 230-4依序第可形成。因此，之前被犧牲層211所覆蓋的部份，包括每一層級的絕緣層212-1, 212-2, 212-3, 212-4的頂面以及半導體通道220的外圍側壁，即可暴露出來。水平溝槽230-1, 230-2, 230-3, 230-4以及每層級的絕緣層212在區域B中各自連通。在某些實施例中，當移除犧牲層211層時，可以使用支持結構，例如是虛設通道(dummy channel)/輔助通道(auxiliary channel)以支撐堆疊結構240’。關於支撐結構的描述將不贅述。
移除犧牲層211的方法可以是任何適合的蝕刻步驟，例如是一等向性的乾蝕刻製程或是一濕蝕刻。此蝕刻製程使犧牲層211相對於基底200的其餘部分的材料具有足夠高的蝕刻選擇比(high etching selectivity)，使得在移除犧牲層211時不會影響到基底200的其餘部分。等向性乾蝕刻製程及/或濕蝕刻製程可以在各方位移除犧牲層，藉以暴露先前被犧牲層所覆蓋的每緣層212頂面與底面及半導體通道220的外圍側壁。因此，每個層級都可以具有水平溝槽。在某些實施例中，犧牲層211可以包含氮化矽，而等向性乾蝕刻製程可以包含四氟化碳(CF4 )、三氟甲烷(CHF3 )、八氟環丁烷(C4 F8 )、六氟丁二烯(C4 F6 )、二氟甲烷(CH2 F2 )其中的一個或多個。等向性乾蝕刻製程的頻率功率(radio frequency power)可以低於約10伏特。在某些實施例中，犧牲層211包含氮化矽且濕蝕刻製程包含使用磷酸作為蝕刻劑。
第7A圖、第7B圖與第7C圖係依據本案揭露的一些實施例所繪示的例示性結構700，用於形成該三維記憶體裝置。第7A圖為結構700的俯視面701，第7B圖為結構700沿切線7-7’的剖面圖702，第7C圖為結構700沿切線7’’-7’’’的剖面圖703。在結構700中，堆疊結構240’係包含彼此交替堆疊的閘極材料層231’以及絕緣層212。舉例然說，每一層級的結構700皆包含位在每一絕緣層212上一閘極材料層231’。在某些實施例中，結構700是通過將第6A圖與第6B圖的結構600中的水平溝槽230-1, 230-2, 230-3, 230-4填以適當閘極材料(例如導體及/或金屬)而形成。閘極材料用以填滿每個在x-y平面上的水平溝槽並覆蓋於對應的絕緣層212上。閘極材料層231’作為後續形成的字元線(閘極電極)的基本材料。當把閘極材料填入在水平溝槽時，堆疊結構240’每一層級的垂直溝槽的開口可形成連接部(connection portion)。連接部是指閘極材料層231’填入於絕緣層212上且位在水平溝槽的開口的部分。連接部在垂直方位不同層級的次開口中可形成複數個子連接部(sub-connection portion)。位在同一開口的次連接部可以在x軸、y軸或z軸上彼此對齊(亦即，在地基基底210頂表面上具有相同的投影面積)。連接部可以電性連接位於同一層級閘極材料層331的不同部位，使該部位能連接於此連接部(例如閘極材料形在同一指結構且相鄰於此連接部的部位，或是閘極材料位在不同指結構的部份)。為了方便描述，位在同一指結構的字元線下方的絕緣層212被稱為第一絕緣層2121，位在指結構之間連接部下方的絕緣層212則稱為第二絕緣層2122。
以第7A圖為例，閘極材料可以沉積在堆疊結構240的每個層級中的水平溝槽230-1, 230-2, 230-3, 230-4中，以形成導體/介電層之疊組。閘極材料(例如使用導體)填入在各層級的水平溝槽230-1, 230-2, 230-3, 230-4中，以在堆疊結構240’中形成各個層級的閘極材料層231’-1, 231'-2, 231'-3, 231'-4。閘極材料層 231 '至少有一部分的表面暴露在x-y平面上。在開口223’與開口224’的閘極材料分別形成連接部223和連接部224。因此，每層級中連接部223和連接部224的子連接部，可以由每層級中開口223’, 224’中的閘極材料所形成。如第7B圖所示，閘極材料分別形成在指結構2中第一絕緣部2121-1, 2121-2, 2121-3, 2121-4，並且每第一絕緣部分2121在區域B中電性絕緣兩上下相鄰(沿著z軸方向)的閘極材料。如第7C圖所示，連接部形成在開口224'的位置，該處包含有子連接部224-1, 224-2, 224-3, 224-4，他們位於在區域B中不同層級且沿著z軸方向切齊。子連接部224-1, 224-2, 224-3, 224-4分別形成在不同層級的第二絕緣部分2122上，使得第二絕緣部分2122能將該些子連接部224-1, 224-2, 224-3, 224-4在z軸上相互絕緣。不同層級之子連接部224-1, 224-2, 224-3, 224-4連接了指結構1與指結構2的閘極材料。舉例來說，子連接部224-1將第一層級的指結構1與指結構2的閘極材料(即隨後形成的字元線)電性連接。類似地，子連接部224-2至子連接部224-4將第二層級至第四層級的指結構1與指結構2的閘極材料電性連接。不同層級的閘極材料層231’會包覆在半導體通道220的外圍側壁上。
閘極材料可包括任何適當的導電材料，例如：鎢、鋁即/或者銅，以後續形成字元線(即，閘極電極或導電層)。閘極材料可以用適當的沉積方法以形成在水平溝槽中，例如是化學氣相沉積、濺鍍、有機金屬化學氣相沉積法、及/或原子層沉積。在某些實施例中，閘極材料包含鎢，並透過化學氣相沉積方法形成。
於某些實施例中，沉積閘極金屬材料以前，可以在水平溝槽中形成一閘極介電材料層(圖未示)。閘極介電材料層可形成在水平溝槽中相鄰絕緣層的一組對立表面上，在上述對立表面之間的半導體通道220的外圍側壁以及在各自的垂直溝槽上。閘極介電材料層為隨後形成的閘極介電層提供基材，於是，閘極介電層可以分別將字元線與底層絕緣層212隔離。閘極介電材料層可以包括任何適合電絕緣的介質材料，例如，閘極介電材料層可以包括一個或多個層的氧化矽、氮化矽及/或氮氧化矽。在某些實施例中，閘極介電材料層可以包括高介電常數材料(介電常數k大於3.9)。在某些實施例中，閘極介電材料層可以由下而上依序包括一第一氧化矽層、一氮化矽層以及一第二氧化矽層。閘極介電材料層可以通過一個或多個化學氣相沉積製程、電漿輔助化學氣相沉積製程、物理氣相沉積製程及/或原子層沉積製程來形成。
連接部，如連接部223或224，電性連接指結構中靠近連接部的閘極材料。在某些實施例中，同一層級的垂直溝槽具有多個開口，使金屬材料能沉積在該些開口處以形成多個連接部。在某些實施例中，每個層級包含有多個子連接部，這些子連接部分可以增強/改善其相鄰/連通於指結構中的閘極材料的電性連接，如此一來，即可更穩固地確保指結構間的電連接關係。因此，隨後形成在相連指結構之間的字元線可共用同一金屬接觸通孔，金屬接觸通孔再連接對應的金屬互連線以及外部電路所傳輸的電子訊號。於是，金屬接觸通孔的數量可以減少，並可同時簡化三維記憶體裝置的製作過程。
第8A圖和第8B圖繪示了在某些實施例中用以形成三維記憶體裝置之結構800。第8A圖為結構800的俯視面801，第8B圖為結構800沿切線8-8’的剖面圖802。結構800包括多個沿著y軸延伸的閘線縫道。閘線縫道可以通過將第5A圖至第7A圖中的垂直溝槽中填入適當的絕緣緣材料來形成。形成的閘線縫道依其絕緣材料可電性絕緣並分離相鄰的指結構以及後續形成在不同層級的字元線。閘線縫道具有一個或多個開口，開口沿著y軸延伸並連通了相鄰指結構的閘極材料層/絕緣層。
為了方便說明，第8A圖例示地繪示有兩閘線縫道221, 222，分別由垂直溝槽221', 222’形成。閘線縫道221具有連接部223，連接部223劃分閘線縫道221為第一部分221-1和第二部分221-2；閘線縫道222具有連接部224，連接部224劃分閘線縫道222為第一部分222-1和第二部分222-2。閘線縫道221與閘線縫道222將堆疊結構240’劃分為指結構1、指結構2和指結構3。在閘線縫道221與閘線縫道222填入絕緣材料的位置，可使不同層級的材料層/絕緣層彼此電性絕緣(例如區域A與區域C)；而在沒有填入絕緣材料的位置，可使不同層級的材料層/絕緣層電性連接(例如區域B中)。以第8B圖為例，閘線縫道222的第一部分222-1和第二部分222-2，在區域A與區域C中將堆疊結構240’中的指結構2電性絕緣於指結構3；而在區域B中的指結構2與指結構3內同一層級的材料層/絕緣層疊組(例如：閘極材料層/第一絕緣部231’-1/2121-1, 231’-2/2121-2, 231’-3/2121-3, 231’-4/2121-4)彼此連接。
在某些實施例中，可以通過填充適合的絕緣材料於垂直溝槽221’, 222’，從而形成閘線縫道221, 222。詳細來說，是以適當的沉積方法，如化學氣相沉積法、物理氣相沉積法、電漿輔助化學氣相沉積法及/或原子層沉積法，以將絕緣材料填入垂直溝槽中。絕緣材料可以是任何合適的材料，並得以在指結構間提供電絕緣。絕緣材料，例如是包含氧化矽、氮化矽及/或氮氧化矽。在某些實施例中，絕緣材料包括氧化矽。在某些實施例中，沉積製程後可通過凹槽蝕刻(recess etch)及/或化學機械研磨(chemical mechanical planarization, CMP)將多餘的絕緣結構自堆疊結構240’移除，使閘極材料層231’-1暴露出來，並使其頂面與閘線縫道的頂面齊高。
在某些實施例中，形成閘線縫道之前可以進行一摻雜製程，以相反於地基基底210的摻質類型，將摻質植入於垂直溝槽221’和222’的底部。垂直溝槽底部的摻質區域會形成一源極區(source region)。絕緣材料後續即填入垂直溝槽的側壁上。隨後通過將源極材料(source material)填充於垂直溝槽的中心，即可在垂直溝槽中可形成一源接觸通孔(source contact via)。因此，絕緣材料可以在源接觸通孔與堆疊結構240’其餘部分間提供電性絕緣。在某些實施例中，閘線縫道的底面接觸源極區，且源接觸通孔電性連接於此源極區。在某些實施例中，源極區係通過離子佈植方式以將摻質塗布在垂直溝槽底部的地基基底210，而絕緣材料沉積且覆蓋在垂直溝槽的側壁上，由此在垂直溝槽中形成一被絕緣層所包覆的腔穴(cavity)。在此腔穴中填入合適的源極金屬材料即可形成源接觸通孔。絕緣材料可以包括氧化矽、氮化矽及/或氮氧化矽。源極金屬材料可以包含鎢及/或其他合適導電材料。在某些實施例中，閘線縫道與源極接觸通孔之間可以形成一阻障層(barrier layer) (例如TiN)，以防止源極金屬穿透堆疊結構240’。
第9A圖和第9B圖繪示了在某些實施例中用以形成三維記憶體裝置之結構900。第9A圖為結構900的俯視面901，第9B圖為結構900沿切線9-9’的側剖面902。結構900包括沿z軸上堆疊的複數層不同層級的字元線，每一層級有複數條字元線，每條字元線在不同的指結構上對齊。在相鄰層的字元線之間具有絕緣層，以電隔離兩個相鄰層級的字元線。同一層級的一個或多個字元線可以通過一個或多個連接部分彼此電性連接。連接的字元線可以共用相同的金屬接觸通孔。每一層級上都可以形成一個或多個金屬接觸通孔，用於電連接所連接的字元線。
在某些實施例中，結構900可以從第8A圖和第8B圖所示的結構800來形成。在某些實施例中，可以使用適當的蝕刻製程(如乾蝕刻及/或濕蝕刻製程)，以移除在堆疊結構240’側壁上多餘的閘極材料以及閘極介電材料(如絕緣層212的側壁)。剩下的閘極材料層形成各層級的字元線，閘極介質材料層形成各層級的閘極介電層。在某些實施例中，字元線各別第形成在閘極介電層上。此外，金屬接觸通孔可以形成在每一層級上，以連接各層的字元線至外部電路。在一些實施例中，結構900包括一個介電堆疊(dielectric stack)(圖未示)包覆在堆疊結構240’上，以將隨後形成的金屬接觸通孔彼此電性絕緣。在某些實施例中，金屬接觸通孔的製作步驟是將介電堆疊進行圖形化後，形成多個接觸開口以露出每個層級上的接觸區域，並用合適的導電材料填充接觸開口來形成。圖案化製程可以包括在介質堆疊上形成一遮罩，進行一微影製程以定義接觸開口的區域，接著去除接觸開口中的材料直至暴露堆疊結構240’的接觸區域。每個層級的接觸區域可以設置在一個或多個字元線上。並且，接觸開口可以填充適當的導電材料，如鎢、鋁、及/或銅。
如第9A圖和第9B圖所示，通過移除堆疊結構240’中多餘的閘極材料和閘極介電材料，使未移除的閘極材料在堆疊結構240’中形成不同層級的字元線 (231-m-wln, m=1~4, n=1~4)，各字元線在各指結構中沿著y軸排列。在某些實施例中，每個指結構(例如，指結構1, 2, 3)包括多條沿著z軸堆疊的字元線231-m-wln，各字元線231-m-wln在z軸方向上透過相鄰的第一絕緣部相互電性絕緣。閘線縫道221與閘線縫道222在區域A和區域C中，把相鄰指結構電性絕緣，以分隔不同指結構的字元線231-m-wln以及不同指結構中的不同半導體通道220陣列。同一層級的相鄰字元線231-m-wln (或相鄰指結構的字元線231-m-wln)可通過子連接部(例如第7C圖和第9A圖中的子連接部223-1, 223-2, 223-3, 223-4及/或子連接部224-1, 224-2, 224-3, 224-4)彼此連接。亦即，通過一個或多個子連接部將兩個或兩個以上位在同一層級的字元線231-m-wln電性連接，可使連接的字元線231-m-wln共用同一金屬接觸通孔。在某些實施例中，每條字元線231-m-wln通過連接部分與同一層級的其他字元線231-m-wln連接，藉此，同一層級的字元線231-m-wln得以共用同一金屬接觸通孔。
例如，結構900包括指結構1, 2, 3。字元線231-1-wl1, 231-2-wl1, 231-3-wl1, 231-4-wl1在指結構1中沿z軸方向堆疊；字元線231-1-wl2, 231-2-wl2, 231-3-wl2, 231-4-wl2在指結構2中沿z軸方向堆疊；字元線231-1-wl3, 231-2-wl3, 231-3-wl3, 231-4-wl3在指結構3中沿z軸方向堆疊。字元線231-1-wl1, 231-1-wl2, 231-1-wl3位在第一層級且通過連接部223, 224電性連接(例如，透過連接部223, 224的子連接部電性連接)。金屬接觸通孔232-1形成在字元線231-1-wl2上，以連接字元線231-1-wl1, 231-1-wl2, 231-1-wl3。同樣的，字元線231-2-wl1, 231-2-wl2, 231-2-wl3位在第二層級且透過連接部223, 224電性連接；字元線231-3-wl1, 231-3-wl2, 231-3-wl3位在第三層級且透過連接部223, 224電性連接；字元線231-4-wl1, 231-4-wl2, 231-4-wl3位在第四層級且透過連接部223, 224電性連接。金屬接觸通孔232-2, 232-3, 232-4分別設置在第二層級、第三層級、第四層級上，以各自電性連接到對應層級的字元線。在某些實施例中，兩相鄰之字元線231-m-wln係透過複數個連接部彼此電性連接。在某些實施例中，同一層級的某幾條字元線231-m-wln是彼此電性連接的，且共用一個或多個金屬接觸通孔。在某些實施例中，藉由一個或多個金屬接觸通孔連接至連通的字元線231-m-wln，可以確保並增強連通的字元線231-m-wln和相應金屬互連線間的電連接。根據不同之設計，金屬接觸通孔232-m可以形成在所屬層級中(在x-y平面)任何合適的位置。在某些實施例中，結構900也可具有其他結構(例如，汲極區)。為了便於描述，其他結構的形成細節在此省略而不贅述。
藉由如第2圖至第9圖所使用之方法和結構，三維記憶體裝置之金屬接觸通孔的數量可以大幅地減少。在某些實施例中，同一層級的字元線可以以多個連接部電性連接到其他字元線，藉此以增加操作時的電性連接度，並使記憶體裝置不易因連接部斷接而連接失敗。在某些實施例中，每層級都具有一金屬接觸通孔來連接此區塊之字元線，以使所有同層級的字元線彼此電性連接。若每一層級都包含有N條字元線，但此層級上僅需形成1個金屬接觸通孔。與習知的方法和結構相比，每一層級字元線的金屬接觸通孔數量可以減少N-1個。在某些實施例中，以製程上之考量，不同層級的連接部沿z軸方向切齊，如第7C圖所示。在另一實施例中，不同層級的部分連接部沿z軸方向切齊。即，每個層級中連接部的特定位置可以根據不同的設計而分別地設置。在某些實施例中，三維記憶體設備的其他元件可以進行調整，以便在操作中給予字元線所需的電子訊號。例如，可以對外部電路進行編程(program)或調整，以施加電子訊號/壓差(bias)於所選擇的字元線。當然，也可以使用其他合適的方法或裝置。
第10圖繪示了另一實施例中三維記憶體設備之結構1000的頂視圖1001。與結構900不同處在於，結構1000中每一層級設置有複數個連接部，以電性連接每個層級的字元線與其共享的金屬接觸通孔。為了方便說明，每層級僅例示有一個金屬接觸通孔232-1, 232-2, 232-3 , 232-4。閘線縫道221與閘線縫道 222包含一個以上的開口，開口實質上沿y軸延伸，使複數個連接部也實質上沿y軸形成(例如，區域B1, B2, B3, B4和B5)。由於連接部係垂直(沿z軸)地堆疊形成在閘線縫道的開口處，在第10圖中，第一層級的字元線(即231-1-wln(n=1-3))透過四個連接部223, 224, 225, 229彼此電性連接；第二層級的字元線(即231-2-wln(n=1-3))透過六個連接部223, 224, 225, 229, 226, 230彼此電性連接；第三層級的字元線(即231-3-wln(n=1-3))透過八個連接部223, 224, 225, 229, 226, 230, 227, 231彼此電性連接；第四層級的字元線(即231-4-wln(n=1-3))透過十個連接部223, 224, 225, 229, 226, 230, 227, 231, 228, 232彼此電性連接。連接部的增加可以更有效地連接每一層的字元線，並降低字元線失敗連接的可能性。在其他實施例中，金屬接觸通孔的總數量小於字元線的總數。因此，可以減少金屬接觸通孔的數量，以簡化三維記憶體裝置的製作。藉此可以更有效地加強三維記憶體裝置的空間運用。
為了易於說明，在不同指結構之間的連接部實質上沿x軸對齊。在不同實施例中，不同指結構間的連接部也可以沿x軸交替或錯位地設置。例如，在第10圖中，連接部223和連接部224在x軸上可以是對齊，也可以是不對齊。在不同設計和應用中，連接部的數量和位置可以根據不同的設計規則而變化，而不應受當前揭露的實施例所限制。
第11圖繪示了在一些實施例中，形成三維記憶體裝置的其中一種實施方法1100。為解釋起見，方法1100中顯示的操作步驟可以參考在第2圖至第9圖的描述。在本文的各種實施例中，方法1100的操作可以以不同的順序及/或變化進行。
在操作1101中，提供一基底。第2A圖和第2B圖繪示了此操作中的一個基底之例示。基底包括一地基基底以及在地基基底上的一材料層。地基基底可以包含任何適合形成三維記憶體裝置的材料。舉例來說，地基基底210可以包含矽、鍺化矽、碳化矽、矽覆絕緣、鍺覆絕緣、玻璃、氮化鎵、砷化鎵及/或其他適合的III-V族化合物。在某些實施例中，材料層包含交替堆疊之犧牲材料層以及絕緣材料層，在地基基底上垂直地排列設置。在某些實施例中，犧牲材料層包含氮化矽而絕緣材料層包含氧化矽。
在操作1102中，形成一條或複數條在地基基底上水平地延伸的字元線，以及至少一個連接兩條或兩條以上字元線的連接部。第3A圖、第3B圖、第4A圖、第4B圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第7C圖、第8A圖、第8B圖、第9A圖以及第9B圖繪示了此操作步驟的示例結構。參照第3A圖和第3B圖，可以從操作1101所提供的基底形成一個具有階梯結構的交替堆疊結構。可以在堆疊結構中形成複數個交替堆疊的犧牲層/絕緣層層組。每一犧牲層頂端表面的一部分可以被暴露，且絕緣層可以位在對應之犧牲層下方。此外，如第4A圖和第4B圖所示，複數個半導體通道可以形成穿透於堆疊結構中，並實質上穿入地基基底。每個半導體通道可以包括有至少一介電核心、一半導體通道層和一記憶體層。半導體通道可以透過使用適當的沉積方法，而依序沉積記憶體層、半導體通道層和介電核心來形成。
然後，請參考第5A圖、第5B圖、第6A圖與第6B圖，可以在堆疊結構中形成垂直溝槽，以沿水平方向將堆疊結構分成複數個指結構。垂直溝槽會在後續製程中形成閘線縫道。其中至少一垂直溝槽包括水平方向上的一個或複數個開口，以連接同一層級上相鄰指結構的犧牲層/絕緣層層組。垂直溝槽的形成，是先圖案化在堆疊結構上的一遮罩，再蝕刻被此圖案化遮罩所暴露的堆疊結構。後續，以適當的等向性蝕刻製程去除堆疊結構中的犧牲層，從而形成水平溝槽。水平溝槽可以暴露出半導體通道中剩下的絕緣層和側壁。
後續，請參考第7A圖、第7B圖與第7C圖。可以在水平溝槽中填入一閘極材料，以及在各絕緣層上形成一閘極材料層。位在不同指結構中閘極材料層會在後續步驟中形成字元線，而位在垂直溝槽開口部分的閘極材料層會形成連接部，用以電性連接後續形成且相鄰於此開口的字元線。在某些實施例中，閘極材料包含鎢、鋁、銅中的一個或其組合，並以任何適當的沉積方法來形成(例如化學氣相沉積法、濺鍍及/或原子層沉積法)。然後，請參考第8A圖與第8B圖，將適合的介電材料填入垂直溝槽以形成閘線縫道。於沉積介質材料後，可以進行一凹槽蝕刻及/或化學機械研磨製程以平坦化堆疊結構的頂面。
接著，請參考第9A圖與第9B圖，去除堆疊結構側壁上多餘的閘極材料(例如以適當的蝕刻製程)，以沿著水平方向上在不同的指結構中形成字元線。在某些實施例中，堆疊結構包含複數個在水平面上對齊的指結構，每個指結構包含有複數個垂直堆疊的字元線。該些一個或複數個之字元線可以透過一個或一個以上的連接部電性連接於同一層級的其他字元線。在某些實施例中，每一層級的字元線係通過一個或以個以上的連接部彼此電性連接。
在操作1103中，在字元線上形成金屬接觸通孔。第9A圖和第9B圖繪示了此操作下的一個示例結構。在字元線上可以形成一個或複數個金屬連接通孔，以將字元線連接於一外部電路。在一些實施例中，同一層級的字元線係彼此電性連接，且同層級的其中一條字元線會連接一金屬接觸通孔。
於另一實施例中，金屬接觸通孔的數量可小於字元線的數量。因此可以減少金屬接觸通孔的數量，並簡化三維記憶體裝置的製作流程，亦可進一步縮減三維記憶體裝置的體積，故能夠有效地利用三維記憶體裝置的空間。
本發明揭露了一種三維NAND記憶體裝置的各種實施方式以及其形成方法。於某些實施例中，三維記憶體裝置包含一基底；具有一第一長度的第一層級導體層，所述第一層級的導體層包含沿著基底上一第一方向延伸的第一複數個導體層。第一方向實質上平行於基底的一頂面。所述記憶體裝置還包含至少一連接部，其連接兩個或更多的第一層級的導體層，且第一層中相連接的導體層是共用一第一金屬接觸通孔，且第一金屬接觸通孔電性連接一第一金屬互連線。
在某些實施例中，形成三維記憶體裝置的方法包含：提供一基底；在基底上形成一交替堆疊結構，交替堆疊結構包含沿著平行於基底一頂面的一第一方向延伸的複數個犧牲層/絕緣層層組；基於該交替堆疊結構，在其中形成複數層導體層，導體層沿著該第一方向延伸；形成至少一連接部，其電性連接了各層級的導體層中兩個或更多的該等導體層；以及，形成至少一金屬接觸通孔，同一金屬接觸通孔被共用於相互連接的導體層，且金屬接觸通孔電性連接至少一金屬互連線。
在某些實施例中，三維記憶體裝置包含一基底；具有一末端部延伸於垂直基底一頂面方向的複數個半導體通道；設置在半導體通道的末端部上一汲極區；複數個電荷儲存區域，各該電荷儲存區域各自地被其所對應的一個半導體通道包圍；以及，一源極區設置在基底中。該三維記憶體裝置還可以包含位設置在半導體通道一對應末端部的複數個位元線；以及複數個字元線，字元線延伸於平行於基底之頂面的方向，並具有一上選擇閘極以及一下選擇閘極，以及另一複數個字元線，設置在上選擇閘極以及下選擇閘極之間；複數個金屬互連線，通過複數個金屬接觸通孔連接該些字元線；以及，一驅動電路，設置在該等位元線上。實質上同一高度之兩個或以上的字元線，通過實質上同該高度的至少一個的連接部彼此電性連接。兩個或以上的字元線共用一金屬接觸通孔，其中金屬接觸通孔電性連接對應的金屬互連線，且設置在兩個或以上之該等字元線的其中一個上。
以上對具體實施例的描述將充分揭示本揭露內容的一般性質，其他人可以通過應用相關領域技術範圍內的知識，輕易地將特定實施例調整及/或修改於各種應用，而無需過度實驗與背離本揭露內容的一般概念。因此，基於這裡給出的教導及指導，這樣的修改及調整仍應屬於本揭露的實施例的均等意涵及範圍內。應該理解的是，本文中的措辭或術語是為了描述的目的而非限制的目的，使得本說明書的術語或措辭將由相關領域技術人員根據教導及指導來解釋。
以上本揭露的實施例已借助於功能構建塊來描述，該功能構建塊示出了特定功能及其關係的實現。為了描述的方便，這些功能構建塊的邊界/範圍在本文中係被任意的定義，在適當地實現所指定的功能及關係時，可以定義出替代邊界/範圍。
發明內容及摘要部分可以闡述出發明人所設想的本揭露的一個或多個的示範性實施例，但並非全部的示範性實施例，並且因此不旨在以任何方式限制本揭露內容及所附權利要求範圍。
本揭露的廣度及範圍不應受上述任何示範性實施例所限制，而應僅根據以下權利要求及其均等物來限定。
1, 2, 3‧‧‧指結構
212’‧‧‧絕緣材料層
100‧‧‧區塊
212, 212-1, 212-2, 212-3, 212-4‧‧‧絕緣層
101‧‧‧基底
2121-1, 2121-2, 2121-3, 2121-4‧‧‧第一絕緣部
103‧‧‧絕緣層
220‧‧‧半導體通道
104‧‧‧下選擇閘極
221, 222‧‧‧閘線縫道
107, 107-1, 107-2, 107-3‧‧‧控制閘極
221’, 222’‧‧‧垂直溝槽
108, 108-1, 108-2‧‧‧閘線縫道
221-1, 222-1, 221’-1, 222’-2‧‧‧第一部分
109‧‧‧上選擇閘極
221-2, 222-2, 221’-2, 222’-2‧‧‧第二部分
111‧‧‧位元線
221’, 222’‧‧‧垂直溝槽
113‧‧‧記憶層
223, 224, 225, 229, 226, 230, 227, 231, 228, 232‧‧‧連接部
114‧‧‧半導體通道
223’, 224’‧‧‧開口
115‧‧‧核心填充層
117‧‧‧金屬接觸
223-1, 223-2, 223-3, 223-4, 224-1, 224-2, 224-3, 224-4‧‧‧子連接部
119‧‧‧金屬互連線
230-1, 230-2, 230-3, 230-4‧‧‧水平溝槽
200, 300, 400, 500, 600, 700, 800, 900‧‧‧結構
240’‧‧‧堆疊結構
201, 301, 401, 501, 601, 701, 801, 901‧‧‧俯視圖
231’, 231’-1, 231’-2, 231’-3, 231’-4‧‧‧閘極材料層
202, 302, 402, 502, 602, 702, 703, 802, 902‧‧‧剖面圖
231-1-wl1, 231-2-wl1, 231-3-wl1, 231-4-wl1, 231-1-wl2, 231-2-wl2, 231-3-wl2, 231-4-wl2 231-1-wl3, 231-2-wl3, 231-3-wl3, 231-4-wl3‧‧‧字元線
210‧‧‧地基基底
232-1, 232-2, 232-3, 232-4‧‧‧金屬接觸通孔
240‧‧‧材料層
211-1, 211-2, 211-3, 211-4‧‧‧犧牲層
240’‧‧‧堆疊結構
211’‧‧‧第一材料、犧牲材料層
1101, 1102, 1103‧‧‧操作
212’‧‧‧第二材料
所附圖式併入本文並構成說明書的一部分，其例示出了本揭露所揭示的實施例，並且與詳細說明一起進一步用於解釋本揭露所揭示的原理，以使相關領域技術人員能夠製作及使用本揭露所揭示的內容。 第1圖繪示了一三維記憶體裝置。 第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖與第9A圖繪示了根據某些實施例中，三維記憶體的示例製作方法在不同階段中此三維記憶體結構的上視圖。 第2B圖繪示了根據某些實施例中，第2A圖所示的三維記憶體裝置的剖面圖。 第3B圖繪示了根據某些實施例中，第3A圖所示的三維記憶體裝置的剖面圖。 第4B圖繪示了根據某些實施例中，第4A圖所示的三維記憶體裝置的剖面圖。 第5B圖繪示了根據某些實施例中，第5A圖所示的三維記憶體裝置的剖面圖。 第6B圖繪示了根據某些實施例中，第6A圖所示的三維記憶體裝置的剖面圖。 第7B圖繪示了根據某些實施例中，第7A圖所示的三維記憶體裝置的剖面圖。 第7C圖繪示了根據某些實施例中，第7A圖所示的三維記憶體裝置的另一剖面圖。 第8B圖繪示了根據某些實施例中，第8A圖所示的三維記憶體裝置的剖面圖。 第9B圖繪示了根據某些實施例中，第9A圖所示的三維記憶體裝置的剖面圖。 第10圖繪示了根據某些實施例中，三維記憶體裝置的頂面圖。 第11圖繪示了根據某些實施例中，三維記憶體裝置的形成方法。

Claims (20)

  1. 一種記憶體裝置，包含： 一基底； 一第一層級(first tier)導體層(conductor layer)，其具有一第一長度，該第一層級導體層包含一第一複數個導體層，該第一複數個導體層沿著該基底上的一第一方向延伸，該第一方向實質上平行於該基底的一頂面； 至少一連接部，該連接部電性連接該第一層級導體層中兩個或兩個以上的導體層；以及 一第一金屬接觸通孔，其中該第一層級導體層中彼此連接的該等導體層電性連接且共用該第一金屬接觸通孔，且該第一金屬接觸通孔電性連接一第一金屬互連線。
  2. 如申請專利範圍第1項所述之記憶體裝置，還包含： 一第一複數個第一絕緣部，設置在該第一層級導體層下；以及 至少一第二絕緣部，設置在該至少一連接部下且位在該基底上。
  3. 如申請專利範圍第2項所述之記憶體裝置，其中： 彼此連接的該等導體層具有一第一導體層以及一第二導體層，且該至少一連接部具有至少一第一連接部，該第一連接部電性連接該第一導體層與該第二導體層且位於兩者之間； 該第一導體層與該第二導體層實質上具有相對於該基底的相同的一第一高度；以及 該至少一第一連接部實質上具有相對於該基底的該第一高度。
  4. 如申請專利範圍第3項所述之記憶體裝置，其中： 該第一層級導體層還具有一第三導體層，該第三導體層實質上具有相對於該基底之該第一高度，且該至少一連接部還具有至少一第二連接部，該第二連接部實質上具有相對於該基底的該第一高度；以及 該第三導體層通過該至少一第二連接部電性連接於該第一導體層以及該第二導體層。
  5. 如申請專利範圍第4項所述之記憶體裝置，其中該第一導體層、該第二導體層、該第三導體層、該至少一第一連接部以及該至少一第二連接部，是以一同一層材料形成，且該同一層材料實質上具有相對於該基底的該第一高度。
  6. 如申請專利範圍第5項所述之記憶體裝置，其中： 該第一層級導體層中的該第一複數個導體層係以該至少一連接部彼此電性連接；以及 該第一層級導體層以及該至少一連接部以一同一層材料形成，且該同一層材料實質上具有相對於該基底的該第一高度。
  7. 如申請專利範圍第6項所述之記憶體裝置，其中該至少一連接部中的每一個沿著一第二方向彼此對準，該第二方向實質上平行於該基底的該頂面，且該第二方向不同於該第一方向。
  8. 如申請專利範圍第3項所述之記憶體裝置，還包含一第二層級導體層，其具有一第二長度，該第二層級導體層包含一第二複數個導體層，該第二複數個導體層沿著該基底上的該第一方向延伸；至少一另一連接部，沿著該第一方向延伸；一另一複數個第一絕緣部，設置在該第二層級導體層下；至少一另一第二絕緣部，設置在該至少一另一連接部下；以及，一第二金屬接觸通孔，其中該第二長度不同於該第一長度，其中： 該至少一另一連接部電性連接該第二層級導體層中兩個或兩個以上的導體層； 該第二層級導體層中彼此連接的該等導體層電性連接且共用該第二金屬接觸通孔，且該第二金屬接觸通孔電性連接一第二金屬互連線； 該第二層級導體層中的導體層的數量等於該第一層級導體層中的導體層的數量； 該第二層級導體層以及該至少一另一連接部各自地沿著一第三方向對齊於該第一層級導體層以及該至少一連接部，其中該第三方向實質上垂直於該基底的該頂面； 該第二層級導體層中的該第二複數個導體層實質上具有相對於該基底相同的一第二高度，該第二高度不同於該第一高度；以及 該第二層級導體層以及該至少一另一連接部以一同一層材料形成，且該同一層材料實質上具有相對於該基底之該第二高度。
  9. 如申請專利範圍第8項所述之記憶體裝置，其中： 該第一層級導體層、該第二層級導體層，該至少一連接部以及該至少一另一連接部，四者是以一相同材料形成，該相同材料包含鎢、鋁、銅其中一者或其組合；以及 該第一複數個第一絕緣部、該至少一第二絕緣部，該另一複數個第一絕緣部以及該至少一另一第二絕緣部，四者係包含氧化矽。
  10. 一種形成三維記憶體裝置的方法，包含： 提供一基底； 在該基底上形成一交替堆疊結構，該交替堆疊結構包含沿著實質上平行於該基底一頂面的一第一方向延伸的一複數個層級的犧牲層/絕緣層層組； 基於該交替堆疊結構，形成一複數個層級的導體層，該等導體層沿著該第一方向延伸； 形成至少一連接部，其電性連接了該複數個層級的導體層中，兩個或以上之該等導體層；以及 形成至少一金屬接觸通孔，其電性連接且被共用於相互連接之該等導體層，且該至少一金屬接觸通孔電性連接至少一金屬互連線。
  11. 如申請專利範圍第10項所述之形成三維記憶體裝置的方法，還包含形成至少一閘線縫道，沿該第一方向延伸，其中： 該至少一閘線縫道將該交替堆疊結構分隔為複數個指結構，該等指結構沿著該第一方向延伸； 該至少一閘線縫道包含至少一開口，該至少一開口沿著該第一方向延伸且連接了相鄰的該等指結構。
  12. 如申請專利範圍第11項所述之形成三維記憶體裝置的方法，其中形成該至少一閘線縫道的步驟，包含： 圖案化該交替堆疊結構，以形成至少一垂直溝槽，該至少一垂直溝槽沿著該第一方向延伸且將該交替堆疊結構分隔為沿著該第一方向延伸的該複數個指結構，該至少一開口連接相鄰的該等指結構；以及 將氧化矽填入在該至少一垂直溝槽中，除該至少一開口以外的地方。
  13. 如申請專利範圍第12項所述之形成三維記憶體裝置的方法，其中形成該至少一開口的步驟包含：同時在該交替堆疊結構中形成複數個子開口，該等子開口分布在該複數個層級中，且沿著一第二方向彼此對準，各該子開口連接了相鄰的該等指結構。
  14. 如申請專利範圍第11項所述之形成三維記憶體裝置的方法，其中形成該至少一連接部的步驟包含：以一導電材料填入該至少一開口中。
  15. 如申請專利範圍第10項所述之形成三維記憶體裝置的方法，其中： 該至少一連接部電性連接了位在同一層級中的兩個或更多的導體層；以及 該至少一連接部包含有一子連接部，其係由一子開口形成，該子連接部分布在該複數層級的每一個層級中且沿著一第二方向彼此對準，各子連接部電性連接兩相鄰的導體層。
  16. 如申請專利範圍第15項所述之形成三維記憶體裝置的方法，其中該至少一連接部包含至少兩個子連接部，該至少兩個子連接部由至少兩個子開口形成，且分佈在該複數層級的每一個層級中，一層級中的各子連接部在該第二方向上對準於至少另一層級中的另一子連接部。
  17. 如申請專利範圍第10項所述之形成三維記憶體裝置的方法，其中位在同一層級的該等導體層共用一個該金屬接觸通孔，各該金屬接觸通孔形成在各該層級的該等導體層中的其中一個上。
  18. 一種記憶體裝置，包含： 一基底； 複數個半導體通道，該複數個半導體通道的每一個具有一末端部(end portion)延伸於實質上垂直於該基底的一頂面的方向； 一汲極區，設置在該等半導體通道的該末端部上； 複數個電荷儲存區域，各該電荷儲存區域各自地被其所對應的一個該半導體通道包圍； 一源極區，設置在該基底中； 複數個位元線(bit line)，各該位元線設置在各該半導體通道的一對應末端部； 一第一複數個字元線(word line)，各該字元線延伸於實質上平行於該基底之該頂面的方向，並具有一上選擇閘極、一下選擇閘極，以及一第二複數個字元線，設置在該上選擇閘極以及該下選擇閘極之間； 複數個金屬接觸通孔，電性連接該第二複數個字元線；以及 一驅動電路，設置在該等位元線上，其中： 相對於該基底實質上具有同一高度的該第二複數個字元線中的兩個或更多的字元線，藉由實質上同該高度的該至少一連接部，彼此電性連接； 該第二複數個字元線中的兩個或更多的字元線共用一金屬接觸通孔，其中該金屬接觸通孔設置在該第二複數個字元線中的兩個或更多的字元線的其中一個上，電性連接對應的一金屬互連線。
  19. 如申請專利範圍第18項所述之記憶體裝置，其中： 實質上同該高度的該第二複數個字元線中的每個字元線，藉由實質上同該高度之該至少一連接部，電性連接於實質上同該高度的該第二複數個字元線中的其他一個或更多的字元線；以及 實質上同該高度的該第二複數個字元線與實質上同該高度的該至少一連接部，係以一同一層材料形成。
  20. 如申請專利範圍第19項所述之記憶體裝置，其中該第二複數個字元線包含一堆疊之字元線，該堆疊之字元線包含有複數個層級的字元線，該複數個層級的字元線沿著實質上垂直於該基底之該頂面的一方向延伸，其中： 各該層級包含有同一高度的該等字元線，且各該層級中的該等字元線，是通過一個或更多的絕緣層沿著實質上垂直於該基底的該頂面的該方向，與另一層級的該等字元線彼此電性絕緣； 位在同一層級之該等字元線是通過該至少一連接部彼此電性連接；以及 位在不同層級的該至少一連接部，是沿著實質上垂直於該基底之該頂面的該方向彼此對準。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI714211B (zh) * 2018-12-05 2020-12-21 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI738241B (zh) * 2020-01-17 2021-09-01 大陸商長江存儲科技有限責任公司 雙堆疊三維nand記憶體元件及其製作方法
TWI755748B (zh) * 2019-03-20 2022-02-21 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI779201B (zh) * 2019-04-30 2022-10-01 大陸商長江存儲科技有限責任公司 具有彎折的背面字元線的三維記憶體元件
TWI790698B (zh) * 2021-02-26 2023-01-21 台灣積體電路製造股份有限公司 包括三維記憶體元件的積體電路
US11871575B2 (en) 2020-04-17 2024-01-09 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions
TWI838012B (zh) * 2021-03-08 2024-04-01 日商鎧俠股份有限公司 半導體記憶裝置的製造方法
TWI887418B (zh) * 2020-05-22 2025-06-21 日商東京威力科創股份有限公司 利用階梯間隔物的圖案縮減方法
TWI893034B (zh) * 2019-12-17 2025-08-11 英商弗萊克英納寶技術有限公司 半導體裝置及形成半導體裝置的方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876397B (zh) 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
KR102369654B1 (ko) 2017-06-21 2022-03-03 삼성전자주식회사 반도체 장치
CN107527918B (zh) 2017-08-31 2019-02-12 长江存储科技有限责任公司 一种3d nand存储器存储单元结构及其制造方法
KR102587973B1 (ko) * 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
CN107863350B (zh) * 2017-11-21 2021-05-11 中国科学院微电子研究所 一种三维存储器及其制备方法
CN107994020B (zh) * 2017-11-24 2019-01-01 长江存储科技有限责任公司 三维存储器形成方法
CN108933142B (zh) * 2018-07-11 2019-10-29 长江存储科技有限责任公司 三维存储器件及其制造方法
CN111244100B (zh) 2018-08-16 2022-06-14 长江存储科技有限责任公司 用于形成三维存储器器件中的结构增强型半导体插塞的方法
KR102679480B1 (ko) * 2018-12-24 2024-07-01 삼성전자주식회사 워드라인 컷을 포함하는 반도체 장치
CN110024126B (zh) 2019-02-26 2020-06-26 长江存储科技有限责任公司 三维存储器件及其形成方法
US10727216B1 (en) 2019-05-10 2020-07-28 Sandisk Technologies Llc Method for removing a bulk substrate from a bonded assembly of wafers
US11081185B2 (en) * 2019-06-18 2021-08-03 Sandisk Technologies Llc Non-volatile memory array driven from both sides for performance improvement
US12107046B2 (en) * 2019-07-31 2024-10-01 Institute of Microelectronics, Chinese Academy of Sciences L-shaped stepped word line structure, method of manufacturing the same, and three-dimensional memory
KR102792808B1 (ko) * 2019-08-13 2025-04-11 양쯔 메모리 테크놀로지스 씨오., 엘티디. 소스 구조를 갖는 3차원 메모리 디바이스 및 그 형성 방법
WO2021035738A1 (en) * 2019-08-30 2021-03-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source contacts connected by adhesion layer and methods for forming the same
CN112768464B (zh) * 2019-08-30 2023-06-02 长江存储科技有限责任公司 具有由粘合层连接的源极触点的三维存储器件及其形成方法
KR102867622B1 (ko) 2019-10-30 2025-10-10 삼성전자주식회사 수직형 메모리 장치
CN112768459B (zh) 2019-11-28 2024-06-25 长江存储科技有限责任公司 三维存储器件及其制作方法
CN111293121B (zh) * 2020-01-02 2021-08-13 长江存储科技有限责任公司 3d存储器件及其制造方法
JP2021150392A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体装置及びその製造方法
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
WO2021207912A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional memory device with backside source contact
WO2021237403A1 (en) 2020-05-25 2021-12-02 Yangtze Memory Technologies Co., Ltd. Memory device and method for forming the same
US11552103B2 (en) 2020-06-26 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stackable ferroelectric random access memory devices and methods of forming
CN113394226B (zh) * 2020-07-03 2022-06-28 长江存储科技有限责任公司 三维存储器及三维存储器制作方法
CN114068710B (zh) * 2020-08-03 2024-06-18 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
CN112119497B (zh) * 2020-08-17 2024-01-30 长江存储科技有限责任公司 在存储块之间具有稳定结构的三维存储器件以及用于形成其的方法
CN112234066B (zh) * 2020-10-15 2021-12-17 长江存储科技有限责任公司 三维存储器及其制造方法
CN112331667B (zh) * 2020-11-10 2021-09-28 长江存储科技有限责任公司 三维存储器及其制造方法
KR102861728B1 (ko) * 2020-11-26 2025-09-18 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법
CN113299654B (zh) * 2021-05-20 2022-06-14 长江存储科技有限责任公司 三维存储器件及其制造方法
KR20220159827A (ko) 2021-05-26 2022-12-05 삼성전자주식회사 3차원 메모리 장치
CN113437082B (zh) * 2021-06-21 2023-06-16 长江存储科技有限责任公司 一种三维存储器及其制造方法
US11894056B2 (en) * 2022-02-22 2024-02-06 Sandisk Technologies Llc Non-volatile memory with efficient word line hook-up
KR20230139697A (ko) * 2022-03-28 2023-10-05 삼성전자주식회사 반도체 메모리 장치
US20240373630A1 (en) * 2023-05-04 2024-11-07 Macronix International Co., Ltd. Semiconductor device and method of fabricating the same
US20250374542A1 (en) * 2024-05-28 2025-12-04 Sandisk Technologies Llc Memory device including self-aligned dielectric base below word line contact via structure and method for forming the same

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3004083B2 (ja) * 1991-06-21 2000-01-31 沖電気工業株式会社 半導体装置及びその製造装置
JP2004363230A (ja) 2003-06-03 2004-12-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2010212462A (ja) 2009-03-11 2010-09-24 Panasonic Corp 半導体回路装置
KR101028993B1 (ko) 2009-06-30 2011-04-12 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR101102548B1 (ko) 2010-04-30 2012-01-04 한양대학교 산학협력단 비휘발성 메모리장치 및 그 제조 방법
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101113766B1 (ko) * 2010-12-31 2012-02-29 주식회사 하이닉스반도체 비휘발성메모리장치 및 그 제조 방법
JP2012146861A (ja) 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
JP2012244180A (ja) 2011-05-24 2012-12-10 Macronix Internatl Co Ltd 多層接続構造及びその製造方法
JP2013102008A (ja) 2011-11-08 2013-05-23 Toshiba Corp 不揮発性半導体記憶装置
KR20130072522A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
KR20130141876A (ko) * 2012-06-18 2013-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140022205A (ko) 2012-08-13 2014-02-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101976846B1 (ko) 2012-08-16 2019-05-09 에스케이하이닉스 주식회사 반도체 메모리 소자 및 이의 제조방법
JP6055240B2 (ja) * 2012-08-29 2016-12-27 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
KR20140028968A (ko) 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN103680611B (zh) * 2012-09-18 2017-05-31 中芯国际集成电路制造(上海)有限公司 3d nand存储器以及制作方法
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102045288B1 (ko) * 2013-01-17 2019-11-15 삼성전자주식회사 수직형 반도체 소자
KR102074982B1 (ko) * 2013-04-09 2020-02-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140130918A (ko) * 2013-05-02 2014-11-12 삼성전자주식회사 계단 구조를 형성하는 패터닝 방법 및 이를 이용한 반도체 소자의 제조방법
KR102078597B1 (ko) * 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
KR102161814B1 (ko) * 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20150073251A (ko) * 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2015149413A (ja) 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
KR20150113265A (ko) * 2014-03-27 2015-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102150253B1 (ko) * 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
KR20160013756A (ko) * 2014-07-28 2016-02-05 에스케이하이닉스 주식회사 연결구조물, 반도체 장치 및 그 제조 방법
US9412749B1 (en) * 2014-09-19 2016-08-09 Sandisk Technologies Llc Three dimensional memory device having well contact pillar and method of making thereof
KR102217241B1 (ko) 2014-11-06 2021-02-18 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
CN105990354B (zh) * 2015-01-28 2019-05-31 旺宏电子股份有限公司 存储器元件及其制作方法
US9397043B1 (en) * 2015-03-27 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device
CN106206447A (zh) 2015-05-05 2016-12-07 中芯国际集成电路制造(上海)有限公司 3d nand器件的形成方法
US9419013B1 (en) * 2015-10-08 2016-08-16 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
KR102530757B1 (ko) * 2016-01-18 2023-05-11 삼성전자주식회사 메모리 장치
US9978766B1 (en) * 2016-11-09 2018-05-22 Sandisk Technologies Llc Three-dimensional memory device with electrically isolated support pillar structures and method of making thereof
CN106876397B (zh) 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI714211B (zh) * 2018-12-05 2020-12-21 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI755748B (zh) * 2019-03-20 2022-02-21 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI779201B (zh) * 2019-04-30 2022-10-01 大陸商長江存儲科技有限責任公司 具有彎折的背面字元線的三維記憶體元件
TWI893034B (zh) * 2019-12-17 2025-08-11 英商弗萊克英納寶技術有限公司 半導體裝置及形成半導體裝置的方法
TWI738241B (zh) * 2020-01-17 2021-09-01 大陸商長江存儲科技有限責任公司 雙堆疊三維nand記憶體元件及其製作方法
US11456315B2 (en) 2020-01-17 2022-09-27 Yangtze Memory Technologies Co., Ltd. Dual deck three-dimensional NAND memory with channel dips and method for forming the same
US11871575B2 (en) 2020-04-17 2024-01-09 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions
US12250821B2 (en) 2020-04-17 2025-03-11 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions
TWI887418B (zh) * 2020-05-22 2025-06-21 日商東京威力科創股份有限公司 利用階梯間隔物的圖案縮減方法
TWI790698B (zh) * 2021-02-26 2023-01-21 台灣積體電路製造股份有限公司 包括三維記憶體元件的積體電路
US11856786B2 (en) 2021-02-26 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including three-dimensional memory device
TWI838012B (zh) * 2021-03-08 2024-04-01 日商鎧俠股份有限公司 半導體記憶裝置的製造方法

Also Published As

Publication number Publication date
JP2021106292A (ja) 2021-07-26
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