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CN106206447A - 3d nand器件的形成方法 - Google Patents

3d nand器件的形成方法 Download PDF

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CN106206447A
CN106206447A CN201510225546.1A CN201510225546A CN106206447A CN 106206447 A CN106206447 A CN 106206447A CN 201510225546 A CN201510225546 A CN 201510225546A CN 106206447 A CN106206447 A CN 106206447A
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layer
control gate
gate structure
hard mask
forming method
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胡华勇
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Semiconductor Manufacturing International Shanghai Corp
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Abstract

一种3D NAND器件的形成方法，包括：提供半导体衬底，半导体衬底上形成有多层堆叠排布的控制栅结构；形成覆盖所述半导体衬底和控制栅结构的介质层；在所述介质层上形成硬掩膜层，所述硬掩膜层中形成有若干开口；在所述硬掩膜层上形成光刻胶层；进行光刻胶层修剪步骤，去除部分光刻胶层，暴露出最底层的控制栅结构上的开口；进行第一刻蚀步骤，沿开口刻蚀去除部分厚度介质层，在介质层中形成通孔；循环进行光刻胶层修剪步骤和第一刻蚀步骤，依次去除部分光刻胶层，依次暴露出图形化的硬掩膜层中的若干开口，并依次沿对应的开口刻蚀去除部分厚度的介质层，在控制栅结构正上方的介质层中形成若干通孔。本发明的方法防止了刻蚀损伤的产生。

Description

3D NAND器件的形成方法
技术领域
本发明涉及半导体制作领域，特别涉及一种3D NAND器件的形成方法。
背景技术
近年来，闪存(flash memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(bit density)，同时减少位成本(bit cost)，提出了一种三维(3D NAND)的闪存存储器。
图1为3D NAND的电路原理图，其包括字线BL(Bit Line)、顶层选择栅US(Upper SG)、控制栅CG(Control Gate)、底层选择栅LS(Lower SG)、源线SL(Source Line)。由源线SL(Source Line)维持电流从存储阵列单向输出。由字线BL(Bit Line)的选择信号、顶层选择栅US(Upper SG)和底层选择栅LS(Lower SG)共同的选择信号，以及控制栅CG(Control Gate)的选择信号分别从立体空间三个维度(3D)来实现具体某个存储器的选通。其中，控制栅CG(Control Gate)的选择信号控制图中横向的每一层的存储单元的选择。
图2为3D NAND器件的结构示意图，其中包括多层的存储结构(或存储阵列)36、位于存储结构36下方的底层选择栅LS、位于存储阵列36正上方的顶层选择栅US、位于顶层选择栅US上面的字线BL、以及从存储结构36每一层延伸出来的控制栅CG(101)。对于每一层的存储结构来说，由这一层的控制栅CG(101)延伸出来，通过错位排布的接触插塞107连接到控制电压信号输入线29。
存储器阵列中的存储器晶体管的源漏区由柱状多晶硅内分层的掺杂区构成，存储栅为环绕柱状多晶硅的ONO层。其中，具体一个存储器晶体管的结构包括：多晶硅晶体管体(poly-Si Body)部分、电荷存储层(Charge TrapLayers)、多晶硅栅(poly-Si Gate)。
每一层的存储结构36的控制栅CG(101)延伸出存储结构36，由金属插塞107连接至电压信号输入线29，所述电压信号输入线29作为位线。控制栅CG(101)层按照台阶状依次往上叠，金属插塞107沿着台阶依次向上错开排列，以连接到不同的位线(电压信号输入线29)上。
但是现有技术形成的3D NAND器件的性能仍有待提升。
发明内容
本发明解决的问题是怎样防止3D NAND形成过程中的刻蚀损伤。
为解决上述问题，本发明提供一种3D NAND器件的形成方法，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域的半导体衬底上形成有多层堆叠排布的存储结构，所述第二区域的半导体衬底上形成有多层堆叠排布的控制栅结构，每一层控制栅结构包括第一端和与第一端相对的第二端，每一层控制栅结构的第一端与同层的存储结构电连接，若干层控制栅结构的第二端的尺寸从底层向顶层呈阶梯式的逐级减小；形成覆盖所述半导体衬底、存储结构和控制栅结构的介质层；在所述介质层上形成硬掩膜层；图形化所述硬掩膜层，在所述硬掩膜层中形成从第二端向第一端方向排布的若干开口，若干开口相应的位于若干层控制栅结构的第二端正上方；在所述图形化的硬掩膜层上形成光刻胶层，所述光刻胶层填充满若干开口；进行光刻胶层修剪步骤，去除部分光刻胶层，暴露出最底层的控制栅结构第二端正上方的图形化的硬掩膜层中的对应开口；进行第一刻蚀步骤，沿开口刻蚀去除部分厚度介质层，在最底层控制栅结构第二端正上方的介质层中形成通孔；循环进行光刻胶层修剪步骤和第一刻蚀步骤，依次去除部分光刻胶层，依次暴露出图形化的硬掩膜层中从第二端向第一端方向排布的若干开口，并依次沿对应的开口刻蚀去除部分厚度的介质层，在控制栅结构正上方的介质层中形成从第二端向第一端方向排布若干通孔，在进行每一步第一刻蚀步骤时并依次刻蚀加深已形成的通孔的深度；进行第二刻蚀步骤，刻蚀去除部分介质层，加深形成的若干通孔的深度，直至每一个通孔暴露出对应层的控制栅结构的第二端表面；在若干通孔中填充金属，形成若干从第二端向第一端方向排布的若干金属插塞，每一个金属插塞与对应层的控制栅 结构的第二端表面电连接。
可选的，光刻胶层修剪步骤采用的工艺为各向同性的等离子刻蚀工艺。
可选的，所述各向同性的等离子刻蚀工艺采用的气体为O2，O2的流量为50～250sccm，射频功率为300～800W，偏置功率为0～10W，腔室压力为5～50mtorr。
可选的，所述第一刻蚀步骤的采用的工艺为各向异性的干法刻蚀工艺。
可选的，所述各向异性的干法刻蚀工艺采用的刻蚀气体为Ar和含氟气体，所述含氟气体为CF4、C2F6或CHF3中的一种或几种，Ar流量为100sccm～300sccm，含氟气体流量为10sccm～250sccm，反应腔室压强为50毫托至100毫托，腔室温度为20～80摄氏度，射频源的功率为300～1500瓦，偏置源功率为200～600瓦。
可选的，所述控制栅结构的层数为≥2层。
可选的，所述硬掩膜层的材料为金属硬掩膜层或无机硬掩膜层。
可选的，所述金属硬掩膜层的材料为金属氮化物。
可选的，所述金属氮化物为TiN或TaN。
可选的，无机硬掩膜层的材料为SiN、Si、SiON或SiOC。
可选的，所述光刻胶层的厚度为1～10微米。
可选的，所述每一层控制栅结构包括隔离层和位于隔离层上的导电层。
可选的，所述隔离层的材料为氧化硅，所述导电层的材料为金属或多晶硅。
可选的，在形成金属插塞之前，去除所述硬掩膜层上剩余的光刻胶层。
可选的，所述金属插塞的形成过程为：在所述硬掩膜层上形成金属层，且所述金属层填充满通孔；化学机械研磨工艺去除所述介质层表面上的金属层和硬掩膜层，在若干通孔中形成金属插塞。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的3D NAND器件的形成方法，进行光刻胶层修剪步骤，去除部分 光刻胶层，暴露出最底层的控制栅结构第二端上的开口；进行第一刻蚀步骤，沿开口刻蚀去除部分厚度介质层，在最底层控制栅结构第二端正上方的介质层中形成通孔；循环进行光刻胶层修剪步骤和第一刻蚀步骤，依次去除部分光刻胶层，依次暴露出图形化的硬掩膜层中从第二端向第一端方向排布的若干开口，并依次沿对应的开口刻蚀去除部分厚度的介质层，在控制栅结构正上方的介质层中形成从第二端向第一端方向排布若干通孔，在进行每一步第一刻蚀步骤时并依次刻蚀加深已形成的通孔的深度；进行第二刻蚀步骤，刻蚀去除部分介质层，加深形成的若干通孔的深度，直至每一个通孔暴露出对应层的控制栅结构的第二端表面；在若干通孔中填充金属，形成若干从第二端向第一端方向排布的若干金属插塞，每一个金属插塞与对应层的控制栅结构的第二端表面电连接。通过循环进行光刻胶层修剪步骤和第一刻蚀步骤的工艺形成若干通孔，因而形成的若干通孔的底部距离对应层的控制栅结构的第二端表面的距离相等或相近，然后通过第二刻蚀步骤可以使得若干通孔的表面暴露出相应层的控制栅结构表面的时间是相同或相近的，即使得最终形成的通孔的时间是部分先后或相差很小，从而避免了通孔形成的时间存在先后的差异，防止在刻蚀的过程中，通过先形成的通孔容易对底部暴露的控制栅结构造成刻蚀损伤。
进一步，所述光刻胶层修剪步骤采用的气体为O2，O2的流量为50～250sccm，射频功率为300～800W，偏置功率为0～10W，腔室压力为5～50mtorr，以使光刻胶被修剪宽度的精度较高，以准确的暴露出相应的开口。
附图说明
图1为现有技术3D NAND的电路原理图；
图2为现有技术3D NAND器件的结构示意图；
图3～图6为本发明一实施例中3D NAND器件形成过程的结构示意图；
图7～图16为本发明另一实施例3D NAND器件的形成过程的结构示意图。
具体实施方式
如背景技术所言，现有技术形成的器件的性能仍有待提升，如存在金属 插塞与控制栅的接触不良的问题。
对3D NAND器件的形成过程进行研究，请参考图3～图6，首先，请参考图3，提供半导体衬底100，所述半导体衬底100包括第一区域和第二区域，所述第一区域的半导体衬底200上形成有多层堆叠排布的存储结构(图中未示出)，所述第二区域的半导体衬底200上形成有多层堆叠排布的控制栅结构101，每一层控制栅结构101包括第一端和与第一端相对的第二端，每一层控制栅结构的第一端与同层的存储结构电连接，若干层控制栅结构101的第二端的尺寸从底层向顶层呈阶梯式的逐级减小，每一层控制栅结构101包括隔离层(102a～102d)和位于隔离层(102a～102d)上导电层(101b～101e)，最下层的导电层101a与半导体衬底100之间的隔离层图中未示出。
还包括：形成覆盖所述半导体衬底100、存储结构和控制栅结构101的介质层104；在所述介质层104上形成硬掩膜层105。
参考图4，图形化所述硬掩膜层105，在所述硬掩膜层105中形成从第二端向第一端方向排布的若干开口，若干开口相应的位于若干层控制栅结构101的第二端正上方。
参考图5，以所述硬掩膜层105为掩膜，沿开口刻蚀所述介质层104，在所述介质层104中形成若干通孔106，若干通孔106依次暴露出对应层的控制栅结构101的表面。
参考图6，在通孔106(参考图5)中填充金属，形成若干金属插塞107，每一个金属插塞107与对应层的控制栅结构101的第二端表面电连接。
对上述工艺过程进行研究发现，由于控制栅结构为多层堆叠结构，在形成通孔时，由于每一层控制栅结构对应形成的通孔的深度是不一样的，在进行刻蚀时，当上层的控制栅结构对应的通孔已经形成时(该通孔底部暴露出盖层的控制栅结构的表面)，下层控制栅结构对应的通孔还在刻蚀的过程中，因而随着刻蚀过程的进行，已刻蚀离子会通过已形成的通孔对底部的控制栅结构造成刻蚀损伤，并且越靠近上层，控制栅结构的表面的损伤越严重，在通孔中形成金属插塞时，容易造成形成金属插塞与控制栅结构的接触不良，并且不同层的接触性能还不一样，影响了3D NAND器件的性能。
为此，本发明提供了一种3D NAND器件的形成方法，通过循环进行光刻胶层修剪步骤和第一刻蚀步骤的工艺形成若干通孔，因而形成的若干通孔的底部距离对应层的控制栅结构的第二端表面的距离相等或相近，然后通过第二刻蚀步骤可以使得若干通孔的表面暴露出相应层的控制栅结构表面的时间是相同或相近的，即使得最终形成的通孔的时间是部分先后或相差很小，从而避免了通孔形成的时间存在先后的差异，防止在刻蚀的过程中，通过先形成的通孔容易对底部暴露的控制栅结构造成刻蚀损伤。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图7～图16为本发明一实施例3D NAND器件的形成过程的结构示意图。
参考图7，提供半导体衬底200，所述半导体衬底200包括第一区域和第二区域，所述第一区域的半导体衬底200上形成有多层堆叠排布的存储结构，所述第二区域的半导体衬底200上形成有多层堆叠排布的控制栅结构201，每一层控制栅结构包括第一端和与第一端相对的第二端，每一层控制栅结构的第一端与同层的存储结构电连接，若干层控制栅结构的第二端的尺寸从底层向顶层呈阶梯式的逐级减小。
所述半导体衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。
所述半导体衬底200包括第一区域(图中未示出)和第二区域，第一区域和第二区域相邻，第一区域的半导体衬底上形成多层堆叠排布的存储结构或存储阵列，第二区域的半导体衬底200上形成多层控制栅结构，每一层的控制栅结构相应的与对应层的存储结构电连接。
在一实施例中，所述第一区域和第二区域的数量均可以为一个，第一区域位于第二区域一侧。
在另一实施例中，所述第一区域的数量为一个，第二区域的数量为两个，两侧第二区域分别位于第一区域两侧。
每一层控制栅结构201包括一层隔离层和位于隔离层上的导电层，所述隔离层用于相邻层导电层之间的电学隔离，所述控制栅结构的层数≥2层，可以为1～100层，即包括第一层控制栅结构、第二层控制栅结构……第N(N≥2)层控制栅结构，本实施例中，以5层控制栅结构201作为示例，包括有底部向顶部依次堆叠排布的第一层控制栅结构、第二层控制栅结构、第三层控制栅结构、第四层控制栅结构和第五层控制栅结构，第一层控制栅结构包括第一隔离层(图中未示出)和位于第一隔离层上的第一导电层201a，第二层控制栅结构包括第二隔离层202a和位于第二隔离层202a表面上的第二导电层201b，第三控制栅结构包括第三隔离层202b和位于第三隔离层202b表面上的第三导电层201c，第四控制栅结构包括第四隔离层202c和位于第四隔离层202c表面上的第四导电层201d，第五控制栅结构包括第五隔离层202d和位于第五隔离层202d表面上的第五导电层201e。
所述隔离层的材料为氧化硅或其他合适的隔离材料，所述导电层的材料为金属或多晶硅，所述金属可以为钨、铝或其他合适的金属。本实施例中，所述隔离层的材料为氧化硅，所述导电层的材料为钨。
每一个控制栅结构均包括第一端和与第一端相对的第二端，每一个控制栅结构的第一端与相应层存储结构电连接，控制栅结构的第二端与后续在介质层中形成的金属插塞电连接，为了方便后续进行金属插塞的制作，若干层控制栅结构的第二端的尺寸从底层向顶层呈阶梯式的逐级减小。
在一实施例中，所述控制栅结构和存储结构的形成过程为：在所述半导体衬底200上形成横跨覆盖的第一区域和第二区域的多层交替堆叠的隔离材料层和导电材料层，所述隔离材料层的形成工艺为化学气相沉积，隔离材料层的厚度为100～1000埃，所述导电材料层的形成工艺为化学气相沉积或溅射，所述导电材料层的厚度为200～1500埃；刻蚀半导体衬底第二区域上的多层堆叠的隔离材料层和导电材料层，形成若干行列排布的若干通孔，所述通孔贯穿多层堆叠的隔离材料层和导电材料层；在所述通孔的侧壁形成栅介质层，所述栅介质层为单层或多层堆叠结构，所述栅介质层为多层堆叠结构时包括 位于通孔侧壁的第一氧化硅层、位于第一氧化硅层表面上的氮化硅层、位于氮化硅层表面上的第二氧化硅层；在所述栅介质层表面上形成多晶硅层，所述多晶硅层填充满通孔；进行刻蚀步骤，依次刻蚀去除半导体衬底的第二区域上的部分宽度的隔离材料层和导电材料层，在所述半导体衬底的第二区域上形成若干层堆叠排布的控制栅结构，形成的控制栅结构从底层向顶层的尺寸逐渐减小。
参考图8，形成覆盖所述半导体衬底200、存储结构和控制栅结构的介质层204；在所述介质层204上形成硬掩膜层205。
所述介质层204的材料为氧化硅或其他合适的介质层材料，所述介质层204的厚度大于堆叠的控制栅结构201的厚度。
所述硬掩膜层205作为后续刻蚀介质层204形成通孔时的掩膜。
所述硬掩膜层205的材料和介质层204的材料与后续形成的光刻胶层的材料不相同，在对光刻胶层进行修剪步骤时，以使光刻胶材料相对于硬掩膜层材料和介质层材料具有高的刻蚀选择比，并在刻蚀介质层形成通孔，使得介质层材料相对于硬掩膜层材料具有高的刻蚀选择比。
所述硬掩膜层205为金属硬掩膜或无机硬掩膜，所述金属硬掩膜材料为金属氮化物，可以为TiN或TaN，所述无机硬掩膜的材料为SiN、Si、SiON或SiOC。
参考图9，图形化所述硬掩膜层205，在所述硬掩膜层205中形成从第二端向第一端方向排布的若干开口(206a～206e)，若干开口(206a～206e)相应的位于若干层控制栅结构201的第二端正上方。
图形化所述硬掩膜层205的过程为：在所述硬掩膜层205表面上形成图形化的光刻胶膜层；以所述图像化的光刻胶膜层为掩膜，刻蚀所述硬掩膜层205，在所述硬掩膜层205中形成若干暴露出介质层204表面的开口。
所述硬掩膜层205中形成的开口包括从第二端向第一端方向排布的第一开口、第二开口……第N(N≥2)开口。本实施例中，形成的开口包括从第二端向第一端方向排布的第一开口206a、第二开口206b、第三开口206c、第四开口206d，第五开口206e，所述第一开口206a位于第一层控制栅结构(或 者第一导电层201a)的第二端正上方，所述第二开口206b位于第二层控制栅结构(或者第二导电层201b)的第二端正上方，所述第三开口206c位于第三层控制栅结构(或者第三导电层201c)的第二端正上方，所述第四开口206d位于第四控制栅结构(或者第四导电层201d)的第二端正上方，所述第五开口206e位于第五控制栅结构(或者第五导电层201e)的第二端正上方。
第一开口206a、第二开口206b、第三开口206c、第四开口206d，第五开口206e的数量可以为一个或多个。
参考图10，在所述图形化的硬掩膜层205上形成光刻胶层203，所述光刻胶层203填充满若干开口。
所述光刻胶层203的形成工艺为旋涂工艺。
所述光刻胶层203作为后续依次暴露出硬掩膜层205中开口时的牺牲层，由于后续进行光刻胶层修剪步骤时，所述光刻胶层203在厚度和宽度上均会变薄，为例实现依次暴露出硬掩膜层205中开口的目的，所述光刻胶层203的厚度较厚，在一实施例中，所述光刻胶层203的厚度为1～10微米，可以为1微米、2微米、3微米、4微米、5微米、6微米、7微米、8微米、9微米、10微米。
参考图11，进行光刻胶层修剪步骤，去除部分光刻胶层203，暴露出最底层的控制栅结构的第二端正上方的图形化的硬掩膜层中的对应开口；进行第一刻蚀步骤，沿开口刻蚀去除部分厚度介质层，在最底层控制栅结构第二端正上方的介质层中形成通孔207。
所述光刻胶层修剪步骤采用各向同性的等离子刻蚀工艺，光刻胶层修剪步骤含氧的等离子对光刻胶层203进行刻蚀，暴露出最底层的控制栅结构的第二端上的硬掩膜层205中形成的开口。
在一实施例中，所述光刻胶层修剪步骤采用的气体为O2，O2的流量为50～250sccm，射频功率为300～800W，偏置功率为0～10W，腔室压力为5～50mtorr，以使光刻胶被修剪宽度的精度较高，以准确的暴露出相应的开口。
本实施例中，进行光刻胶层修剪步骤后，剩余的光刻胶层暴露出硬掩膜层205中第一开口206a。
在进行光刻胶层修剪步骤之前，还包括进行光刻胶图形化工艺，形成图形化的光刻胶层，所述图形化的光刻胶层覆盖第二区域上形成有开口部分的硬掩膜层中以及第一区域和第二区域之间的硬掩膜层，所述图形化的光刻胶层暴露出第一开口(硬掩膜层205中位于最底层的控制栅结构上的开口)的远离第一端一侧的硬掩膜层205表面，后续进行多次的光刻胶层修剪步骤时，剩余的光刻胶层可以依次暴露出从第二端向第一端排布的若干开口。
本实施例中，光刻胶层修剪步骤为第一光刻胶层修剪步骤，进行第一光刻胶层修剪步骤后暴露出硬掩膜层中的第一开口206a(最底层或第一层的控制栅结构的第二端的正上方)。
在进行光刻胶层修剪步骤后，进行第一刻蚀步骤，沿开口(第一开口206a)刻蚀去除部分厚度介质层204，在最底层控制栅结构(第一控制栅结构)第二端正上方的介质层204中形成通孔207。
本实施例中，所述第一刻蚀步骤为第一步第一刻蚀步骤，所述形成的通孔207为第一通孔。
所述第一通孔207的深度小于介质层204的厚度，所述第一通孔207深度小于介质层204表面到最底层的控制栅结构表面总距离除以控制栅结构的层数获得尺寸，后续在进行循环进行光刻胶层修剪步骤和第一刻蚀步骤时，随着工艺过程的进行，所述第一通孔207的深度逐渐增加。
结合参考图12～图14，循环进行光刻胶层修剪步骤和第一刻蚀步骤，依次去除部分光刻胶层203，依次暴露出图形化的硬掩膜层205中从第二端向第一端方向排布的若干开口，并依次沿对应的开口刻蚀去除部分厚度的介质层，在控制栅结构正上方的介质层中形成从第二端向第一端方向排布若干通孔，在进行每一步第一刻蚀步骤时并依次刻蚀加深已形成的通孔的深度。
循环进行光刻胶层修剪步骤和第一刻蚀步骤包括：进行第二步光刻胶修剪步骤，暴露出硬掩膜层205中的第二开口；进行第二步第一刻蚀步骤，沿第二开口刻蚀去除部分介质层204，在第二层控制栅结构的第二端上的介质层204中形成第二通孔，在进行第二步第一刻蚀步骤时，同时加深第一通孔207的深度；……；进行第N(N≥2)步光刻胶修剪步骤，暴露出硬掩膜层中的 第N(N≥2)开口；进行第N(N≥2)步第一刻蚀步骤，沿第N开口刻蚀去除部分介质层，在第N层控制栅结构上的第二端正上方的介质层204中形成第N(N≥2)通孔，在进行第N步第一刻蚀步骤时，同时加深已经形成的第一通孔到第N-1通孔的深度。
本实施例中，循环进行光刻胶层修剪步骤和第一刻蚀步骤包括：进行第二步光刻胶修剪步骤，暴露出硬掩膜层205中的第二开口206b；进行第二步第一刻蚀步骤，沿第二开口206b刻蚀去除部分介质层204，在第二层控制栅结构的第二端上的介质层204中形成第二通孔208，在进行第二步第一刻蚀步骤时，同时加深第一通孔207的深度；进行第三步光刻胶修剪步骤，暴露出硬掩膜层205中的第三开口206c；进行第三步第一刻蚀步骤，沿第三开口206c刻蚀去除部分介质层204，在第三层控制栅结构的第二端上的介质层204中形成第三通孔209，在进行第三步第一刻蚀步骤时，同时加深第一通孔207和第二通孔208的深度；进行第四步光刻胶修剪步骤，暴露出硬掩膜层205中的第四开口206d；进行第四步第一刻蚀步骤，沿第四开口206d刻蚀去除部分介质层204，在第四层控制栅结构的第二端上的介质层204中形成第四通孔210，在进行第四步第一刻蚀步骤时，同时加深第一通孔207、第二通孔208、第三通孔209的深度；进行第五步光刻胶修剪步骤，暴露出硬掩膜层205中的第五开口206e；进行第五步第一刻蚀步骤，沿第五开口206e刻蚀去除部分介质层204，在第五层控制栅结构的第二端上的介质层204中形成第五通孔211，在进行第五步第一刻蚀步骤时，同时加深第一通孔207、第二通孔208、第三通孔209和第四通孔210的深度。
需要说明的是，进行光刻胶修剪步骤和第一刻蚀步骤的过程中，剩余的光刻胶层203的厚度也会逐渐减小。
所述第一刻蚀步骤采用的各向异性的干法刻蚀工艺，在一实施例中，所述各向异性的干法刻蚀工艺采用的刻蚀气体为Ar和含氟气体，所述含氟气体为CF4、C2F6或CHF3中的一种或几种，Ar流量为100sccm～300sccm，含氟气体流量为10sccm～250sccm，反应腔室压强为50毫托至100毫托，腔室温度为20～80摄氏度，射频源的功率为300～1500瓦，偏置源功率为200～600瓦，使形成的通孔的精度较高，提高各通孔的底部与相应层的控制栅结构的第二端 表面的距离的均匀性。
参考图15，进行第二刻蚀步骤，刻蚀去除部分介质层204，加深形成的若干通孔的深度，直至每一个通孔暴露出对应层的控制栅结构的第二端表面。
进行第二刻蚀步骤采用各向同性的干法刻蚀工艺，在一实施例中，第二刻蚀步骤采用的刻蚀气体为刻蚀气体为Ar和含氟气体，所述含氟气体为CF4、C2F6或CHF3中的一种或几种，Ar流量为100sccm～300sccm，含氟气体流量为10sccm～250sccm，反应腔室压强为50毫托至100毫托，腔室温度为20～80摄氏度，射频源的功率为400～1500瓦，偏置源功率为300～700瓦，使若干通孔的侧壁形貌较好，并且若干通孔的底部暴露出相应层的控制栅结构表面的时间是相同或相近。
本发明通过循环进行光刻胶层修剪步骤和第一刻蚀步骤的工艺形成若干通孔，若干通孔的底部距离对应层的控制栅结构的第二端表面的距离相等或相近，然后通过第二刻蚀步骤可以使得若干通孔的底部暴露出相应层的控制栅结构表面的时间是相同或相近的，即使得最终形成的通孔的时间是部分先后或相差很小，从而避免了通孔形成的时间存在先后的差异，防止在刻蚀的过程中，通过先形成的通孔容易对底部暴露的控制栅结构造成刻蚀损伤。
在进行第二刻蚀步骤时，可以同时去除硬掩膜层表面剩余的光刻胶层。或者在第二刻蚀步骤后，通过灰化工艺去除硬掩膜层表面剩余的光刻胶层。
参考图16，在若干通孔中填充金属，形成若干从第二端向第一端方向排布的若干金属插塞(212～216)，每一个金属插塞与对应层的控制栅结构的第二端表面电连接。
所述若干金属插塞的形成过程为：形成覆盖所述硬掩膜层205(参考图15)的金属层，金属层填充满若干通孔；采用化学机械研磨工艺平坦化所述金属层和硬掩膜层，暴露出介质层表面，在若干通孔中形成若干金属插塞。
所述形成的金属插塞包括填充第一通孔的第一金属插塞，第一金属插塞与第一层控制栅结构的第二端电连接、填充第二通孔的第二金属插塞，所述第二金属插塞与第二层控制栅结构的第二端电连接、……、填充第N(N≥2)通孔的第N(N≥2)金属插塞，所述第N金属插塞与第N(N≥2)层控制栅 结构的第二端电连接。
本实施例中，形成的金属插塞包括填充第一通孔的第一金属插塞212，第一金属插塞212与第一层控制栅结构的第二端电连接、填充第二通孔的第二金属插塞213，所述第二金属插塞213与第二层控制栅结构的第二端电连接、填充第三通孔的第三金属插塞214，所述第三金属插塞214与第三层控制栅结构的第二端电连接、填充第四通孔的第四金属插塞215，所述第四金属插塞215与第四层控制栅结构的第二端电连接、填充第五通孔的第五金属插塞216，所述第五金属插塞216与第五层控制栅结构的第二端电连接。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种3D NAND器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域的半导体衬底上形成有多层堆叠排布的存储结构，所述第二区域的半导体衬底上形成有多层堆叠排布的控制栅结构，每一层控制栅结构包括第一端和与第一端相对的第二端，每一层控制栅结构的第一端与同层的存储结构电连接，若干层控制栅结构的第二端的尺寸从底层向顶层呈阶梯式的逐级减小；
形成覆盖所述半导体衬底、存储结构和控制栅结构的介质层；
在所述介质层上形成硬掩膜层；
图形化所述硬掩膜层，在所述硬掩膜层中形成从第二端向第一端方向排布的若干开口，若干开口相应的位于若干层控制栅结构的第二端正上方；
在所述图形化的硬掩膜层上形成光刻胶层，所述光刻胶层填充满若干开口；
进行光刻胶层修剪步骤，去除部分光刻胶层，暴露出最底层的控制栅结构第二端正上方的图形化的硬掩膜层中的对应开口；
进行第一刻蚀步骤，沿开口刻蚀去除部分厚度介质层，在最底层控制栅结构第二端正上方的介质层中形成通孔；
循环进行光刻胶层修剪步骤和第一刻蚀步骤，依次去除部分光刻胶层，依次暴露出图形化的硬掩膜层中从第二端向第一端方向排布的若干开口，并依次沿对应的开口刻蚀去除部分厚度的介质层，在控制栅结构正上方的介质层中形成从第二端向第一端方向排布若干通孔，在进行每一步第一刻蚀步骤时并依次刻蚀加深已形成的通孔的深度；
进行第二刻蚀步骤，刻蚀去除部分介质层，加深形成的若干通孔的深度，直至每一个通孔暴露出对应层的控制栅结构的第二端表面；
在若干通孔中填充金属，形成若干从第二端向第一端方向排布的若干金属插塞，每一个金属插塞与对应层的控制栅结构的第二端表面电连接。
2.如权利要求1所述的3D NAND器件的形成方法，其特征在于，光刻胶层修剪步骤采用的工艺为各向同性的等离子刻蚀工艺。
3.如权利要求2所述的3D NAND器件的形成方法，其特征在于，所述各向同性的等离子刻蚀工艺采用的气体为O2，O2的流量为50～250sccm，射频功率为300～800W，偏置功率为0～10W，腔室压力为5～50mtorr。
4.如权利要求1所述的3D NAND器件的形成方法，其特征在于，所述第一刻蚀步骤的采用的工艺为各向异性的干法刻蚀工艺。
5.如权利要求4所述的3D NAND器件的形成方法，其特征在于，所述各向异性的干法刻蚀工艺采用的刻蚀气体为Ar和含氟气体，所述含氟气体为CF4、C2F6或CHF3中的一种或几种，Ar流量为100sccm～300sccm，含氟气体流量为10sccm～250sccm，反应腔室压强为50毫托至100毫托，腔室温度为20～80摄氏度，射频源的功率为300～1500瓦，偏置源功率为200～600瓦。
6.如权利要求1所述的3D NAND器件的形成方法，其特征在于，所述控制栅结构的层数为≥2层。
7.如权利要求1所述的3D NAND器件的形成方法，其特征在于，所述硬掩膜层的材料为金属硬掩膜层或无机硬掩膜层。
8.如权利要求7所述的3D NAND器件的形成方法，其特征在于，所述金属硬掩膜层的材料为金属氮化物。
9.如权利要求8所述的3D NAND器件的形成方法，其特征在于，所述金属氮化物为TiN或TaN。
10.如权利要求7所述的3D NAND器件的形成方法，其特征在于，无机硬掩膜层的材料为SiN、Si、SiON或SiOC。
11.如权利要求1所述的3D NAND器件的形成方法，其特征在于，所述光刻胶层的厚度为1～10微米。
12.如权利要求1所述的3D NAND器件的形成方法，其特征在于，所述每一层控制栅结构包括隔离层和位于隔离层上的导电层。
13.如权利要求1所述的3D NAND器件的形成方法，其特征在于，所述隔离层的材料为氧化硅，所述导电层的材料为金属或多晶硅。
14.如权利要求1所述的3D NAND器件的形成方法，其特征在于，在形成金属插塞之前，去除所述硬掩膜层上剩余的光刻胶层。
15.如权利要求14所述的3D NAND器件的形成方法，其特征在于，所述金属插塞的形成过程为：在所述硬掩膜层上形成金属层，且所述金属层填充满通孔；化学机械研磨工艺去除所述介质层表面上的金属层和硬掩膜层，在若干通孔中形成金属插塞。
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