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CN106876397B - 三维存储器及其形成方法 - Google Patents

三维存储器及其形成方法 Download PDF

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CN106876397B
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Abstract

一种三维存储器及其形成方法，其中，三维存储器包括：衬底，所述衬底包括相邻的器件区和连接区；位于所述器件区和连接区衬底上的多个分立的叠层结构，所述叠层结构包括多层重叠的栅极；位于相邻叠层结构之间的器件区衬底上的隔离层；位于所述连接区衬底上的连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极；分别位于各层栅极表面的若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。所述形成方法能够减少插塞的数量，简化工艺，减小存储器的体积，提高芯片的空间利用率。

Description

三维存储器及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其形成方法。
背景技术
近年来，闪存(flash memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(bit density)，同时减少位成本(bit cost)，提出了一种三维与非门(3DNAND)的闪存存储器。
三维与非门(3D NAND)的闪存存储器是将多个栅极层层叠设置于基板上，且竖直沟道贯穿多个所述栅极层。底层的栅极层用做底层选择管，多个中间栅极层用做存储管，顶层的栅极层用做顶层选择管。彼此相邻的顶层选择管通过字线连接，用做器件的行选择线。彼此相邻的竖直沟道通过位线连接，用做器件的列选择线。
然而，现有的三维与非门的闪存存储单元的制造工艺复杂，且体积较大，会降低芯片的空间利用率。
发明内容
本发明解决的问题是提供一种三维存储器及其形成方法，能够简化工艺，减小存储器的体积，提高芯片的空间利用率。
为解决上述问题，本发明提供一种三维存储器，包括：衬底，所述衬底包括相邻的器件区和连接区；位于所述器件区和连接区衬底上的多个分立的叠层结构，所述叠层结构包括多层重叠的栅极；位于相邻叠层结构之间的器件区衬底上的隔离层；位于所述连接区衬底上的连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极；分别位于各层栅极表面的若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。
可选的，所述电连接层与所述栅极的材料相同。
可选的，所述电连接层与所述栅极的材料为钨、铝或铜。
可选的，所述叠层结构还包括：位于相邻栅极之间的第一绝缘层；所述连接结构还包括：位于相邻电连接层之间的第二绝缘层。
可选的，所述第一绝缘层和第二绝缘层的材料为氧化硅。
可选的，所述衬底还包括沟道区，所述沟道区与所述连接区或器件区相邻；所述叠层结构还延伸至所述沟道区衬底上；所述三维存储器还包括：位于所述沟道区衬底上的若干沟道插塞，所述沟道插塞贯穿所述叠层结构。
可选的，还包括：位于所述栅极与沟道插塞之间的栅介质层。
相应的，本发明还提供一种三维存储器的形成方法，包括：提供衬底，所述衬底包括相邻的器件区和连接区；在所述器件区和连接区衬底上形成多个分立的叠层结构和位于相邻叠层结构之间器件区衬底上的隔离层，所述叠层结构包括多层重叠的栅极；在所述连接区衬底上形成连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极；在各层栅极表面形成若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。
可选的，所述叠层结构还包括：位于相邻栅极之间的绝缘层；所述连接结构还包括：位于相邻电连接层之间的绝缘层；形成所述叠层结构和连接结构的步骤包括：在所述器件区和连接区衬底上形成复合层，所述复合层包括交错重叠的若干层绝缘层和若干层牺牲层；对所述复合层进行图形化，去除器件区的部分复合层形成沟槽，所述沟槽在垂直于所述衬底表面的方向上贯穿所述复合层，且所述沟槽的延伸方向垂直于所述器件区与连接区交界线方向；在所述沟槽中形成隔离层；形成所述隔离层之后，去除所述器件区和连接区的牺牲层，在相邻绝缘层之间形成若干凹槽；在所述器件区和连接区的若干凹槽中形成栅极层，器件区的栅极层和邻近所述隔离层的连接区栅极层构成所述栅极，连接所述连接区栅极的栅极层构成所述电连接层。
可选的，对所述复合层进行图形化的步骤包括：在所述复合层上形成掩膜层，所述掩膜层覆盖所述连接区复合层以及所述器件区的部分复合层；以所述掩膜层为掩膜对所述复合层进行刻蚀。
可选的，对所述复合层进行刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
可选的，形成栅极层之前，还包括：在所述器件区和连接区凹槽的底部和侧壁表面形成栅介质层。
可选的，所述衬底还包括沟道区，所述沟道区与所述器件区或连接区相邻；所述叠层结构还延伸至所述沟道区衬底上；去除所述器件区和连接区的牺牲层之前，所述形成方法还包括：在所述沟道区的复合层中形成沟道插塞，所述沟道插塞贯穿所述叠层结构。
可选的，所述绝缘层的材料为氧化硅；所述牺牲层的材料为多晶硅、多晶锗或氮化硅；所述栅极层的材料为钨、铝或铜。
可选的，去除所述器件区和连接区的牺牲层的工艺包括各向同性干法刻蚀工艺或湿法刻蚀工艺。
可选的，形成所述栅极层的工艺包括化学气相沉积工艺。
可选的，所述电连接层的材料为钨、铝或铜。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的三维存储器中，通过所述电连接层连接相邻叠层结构中同一层的栅极，能够实现相邻叠层结构中的同层栅极的电连接，则相邻叠层结构中的同层栅极可以共用一个插塞，从而实现栅极与外部电路的电连接。因此，所述形成方法能够减少插塞的数量，简化工艺，减小存储器的体积，提高芯片的空间利用率。
本发明技术方案提供的三维存储器的形成方法中，在所述连接区衬底上形成连接相邻叠层结构的连接结构。通过所述电连接层连接相邻叠层结构中的同层栅极，能够实现相邻叠层结构中的同层栅极的电连接，则相邻叠层结构中的同层栅极可以共用一个插塞，从而实现栅极与外部电路的电连接。因此，所述形成方法能够减少插塞的数量，简化工艺，减小存储器的体积，提高芯片的空间利用率。
附图说明
图1是一种三维与非门的闪存存储单元的结构示意图；
图2至图12是本发明一实施例的三维存储器的形成方法各步骤的结构示意图。
具体实施方式
如背景技术所述，现有的三维与非门的闪存存储单元的制造工艺复杂，且体积较大，会降低芯片的空间利用率。
现结合一种三维与非门的闪存存储单元，分析三维与非门的闪存存储单元的制造工艺复杂，且体积较大的原因。
请参考图1，图1是现有的三维与非门的闪存存储单元的结构示意图，包括：衬底100；位于所述衬底100表面的隔离层103；位于隔离层103表面的底层选择栅104；位于所述底层选择栅104上的若干层重叠的控制栅107；位于所述控制栅107上的顶层选择栅109；位于相邻两排重叠设置的底层选择栅104、控制栅107和顶层选择栅109之间的衬底内的源线掺杂区120；贯穿所述顶层选择栅109、控制栅107、底层选择栅104和隔离层103的沟道通孔(未标示)；位于所述沟道通孔侧壁表面的沟道插塞113；位于所述沟道通孔内的沟道插塞113表面的绝缘层115，所述绝缘层115填充满所述沟道通孔；位于所述若干沟道插塞113顶部表面的若干位线111；位于各层控制栅107表面的若干字线插塞117；位于若干字线插塞117顶部的若干字线119。
需要说明的是，相邻的底层选择栅104、控制栅107、顶层选择栅109和位线111之间均具有介质层相互隔离，而图1为忽略所述介质层的结构示意图。
在所述三维与非门的闪存存储单元的结构中，需要在每一层底层选择栅104、控制栅107或顶层选择栅109表面形成一根或多根字线插塞117，而所述字线插塞117的顶部表面需要形成若干字线119，而每一根字线119需要通过所述字线插塞117与一层底层选择栅104、控制栅107或顶层选择栅109相连接，因此，所述字线119的数量与所述底层选择栅104、控制栅107和顶层选择栅109的数量一致。由于每一层底层选择栅104、控制栅107和顶层选择栅109表面均需要形成字线插塞117，所需形成的字线插塞117的数量较多、密度较大，而且，随着三维与非门的闪存存储单元尺寸的缩小，所需形成的字线插塞的117的直径较小，导致形成所述字线插塞117的工艺难度增大。
为解决所述技术问题，本发明提供了一种三维存储器，包括：衬底，所述衬底包括相邻的器件区和连接区；位于所述器件区和连接区衬底上的多个分立的叠层结构，所述叠层结构包括多层重叠的栅极；位于相邻叠层结构之间的器件区衬底上的隔离层；位于所述连接区衬底上的连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极；分别位于各层栅极表面的若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。
其中，通过所述电连接层连接相邻叠层结构中同一层的栅极，能够实现相邻叠层结构中的同层栅极的电连接，则相邻叠层结构中的同层栅极可以共用一个插塞，从而实现栅极与外部电路的电连接。因此，所述形成方法能够减少插塞的数量，简化工艺，减小存储器的体积，提高芯片的空间利用率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12是本发明一实施例的三维存储器的形成方法各步骤的结构示意图。
请参考图2，提供衬底200，所述衬底200包括相邻的器件区A和连接区B。
所述器件区A和连接区B用于形成叠层结构；所述连接区B还用于形成连接相邻叠层结构的连接结构。
所述衬底200还包括与所述连接区B或器件区A相邻的沟道区C。
本实施例中，所述沟道区C与所述连接区B相邻，所述连接区B位于所述器件区A和沟道区C之间。在其他实施例中，所述器件区可以位于所述连接区两侧，所述沟道区与器件区相邻。
本实施例中，所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。
后续在所述器件区A和连接区B衬底200上形成多个分立的叠层结构和位于相邻叠层结构之间器件区A衬底200上的隔离层，所述叠层结构包括多层重叠的栅极；在所述连接区B衬底200上形成连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，所述电连接层连接相邻叠层结构中位于同一层的栅极。
本实施例中，形成所述叠层结构、隔离层和连接结构的步骤如图3至图10所示。
本实施例中，所述叠层结构包括晶体管的栅极结构，且所述栅极结构两侧的衬底200内具有源漏区，而源漏区和栅极结构两侧的衬底200内具有浅沟槽隔离结构。
请参考图3和图4，图3是在图2基础上的示意图，图4是图3沿切割线1-2的剖面图，在所述器件区A和连接区B衬底200上形成复合层，所述复合层包括交错重叠的若干层绝缘层212和若干层牺牲层211。
所述绝缘层212后续实现相邻栅极之间的电隔离，所述牺牲层211用于为后续形成的栅极占据空间。
所述复合层还位于所述沟道区C衬底200上。
形成所述复合层的步骤包括：在所述器件区A、连接区B和沟道区C衬底200上形成牺牲层211；在所述牺牲层211上形成绝缘层212；重复形成所述牺牲层211和绝缘层212的步骤形成所述复合层。
本实施例中，所述牺牲层211的材料为多晶硅或氮化硅。在其他实施中，所述牺牲层的材料还可以为多晶锗或多晶硅锗。
本实施例中，形成所述牺牲层211的工艺包括化学气相沉积工艺。在其他实施例中，形成所述牺牲层的工艺可以包括物理气相沉积工艺。
本实施例中，所述绝缘层212的材料为氧化硅。
本实施例中，形成所述绝缘层212的工艺包括化学气相沉积工艺。在其他实施例中，形成所述牺牲层的工艺可以包括物理气相沉积工艺或原子层沉积工艺。
形成所述复合层之后，所述形成方法还包括：对所述复合层进行刻蚀，使各层牺牲层的部分表面被暴露出来。
请参考图5和图6，图5是在图3基础上的示意图，图6是图5沿切割线3-4的剖面图，在所述沟道区C的衬底200上形成沟道插塞220。
所述沟道插塞220用做所形成的三维存储器的沟道。所述沟道插塞与后续的栅极用做三维存储器的晶体管。
所述沟道插塞220位于所述沟道区C的复合层中。
形成所述沟道插塞220的步骤包括：对所述复合层进行刻蚀，在所述沟道区C复合层中形成通孔，所述通孔贯穿所述复合层；在所述通孔侧壁表面形成沟道插塞220。
本实施例中，对所述复合层进行刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
在所述通孔中形成沟道插塞220的步骤包括：在所述通孔侧壁表面形成非晶层；对所述非晶层进行退火处理，形成所述沟道插塞220。
本实施例中，所述非晶层的材料为非晶硅。在其他实施例中，所述非晶层的材料可以为非晶硅锗、非晶锗或非晶碳化硅。
形成非晶层的工艺包括化学气相沉积工艺。
所述退火处理用于使所述非晶层结晶，形成晶体。
本实施例中，所述沟道插塞220的材料为单晶硅。在其他实施例中，所述沟道插塞的材料为硅锗、碳化硅或锗。
请参考图7，图7是在图5基础上的后续步骤示意图，对所述复合层进行图形化，去除器件区A部分复合层形成沟槽221，所述沟槽221在垂直于所述衬底200表面的方向上贯穿所述复合层，且所述沟槽221的延伸方向垂直于所述器件区A与连接区B交界线方向，保留所述连接区B复合层。
需要说明的是，由于所述连接区B复合层被保留下来，所述连接区B复合层中的牺牲层能够为后续形成电连接层提供空间，从而能够实现相邻叠层结构中栅极的电连接，进而能够减少后续形成的插塞的数量，减小存储器的体积，简化工艺，减低成本。
所述图形化的步骤包括：在所述复合层上形成掩膜层，所述掩膜层覆盖所述连接区B复合层以及所述器件区A的部分复合层；以所述掩膜层为掩膜对所述复合层进行刻蚀。
所述叠层结构中相邻两层栅极之间的绝缘层为第一绝缘层，所述第一绝缘层用于实现相邻两层栅极之间的电绝缘；所述连接结构中相邻两层电连接层之间的绝缘层为第二绝缘层，所述第二绝缘层用于实现相邻两层电连接层之间的电绝缘。
本实施例中，所述掩膜层的材料为光刻胶。
本实施例中，对所述复合层进行刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
请参考图8，图8是在图7基础上的后续步骤示意图，在所述沟槽221中形成隔离层222。
所述隔离层222用于实现不同叠层结构之间的电绝缘。
本实施例中，所述隔离层222的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮氧化硅。
形成所述隔离层222的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
请参考图9，图9是在图6基础上的后续步骤示意图，去除所述器件区A和连接区B的牺牲层211(如图6所示)，在相邻绝缘层212之间形成若干凹槽230。
所述凹槽230暴露出所述沟道插塞220表面。
需要说明的是，由于所述连接区A衬底200上具有复合层，则去除所述牺牲层211之后，所述连接区A中具有凹槽，且所述连接区A中的凹槽连接隔离层222两侧的凹槽。
去除所述器件区A和连接区B的牺牲层211的工艺包括各向同性干法刻蚀或湿法刻蚀。
在本实施例中，所述牺牲层211的材料为氮化硅；当所述各向同性的刻蚀工艺为湿法刻蚀工艺时，所述湿法刻蚀的刻蚀液包括磷酸；当所述各向同性的刻蚀工艺为干法刻蚀工艺时，所述干法刻蚀工艺包括：刻蚀气体包括CF4、CHF3、C4F8、C4F6、CH2F2中的一种或多种，功率小于100瓦，偏置电压小于10伏。
请参考图10，在所述器件区A和连接区B的若干凹槽230(如图9所示)中形成栅极层231，器件区A的栅极层231和邻近所述隔离层的连接区栅极层构成所述栅极，连接所述连接区B栅极的栅极层231构成所述电连接层。
需要说明的是，通过所述电连接层连接相邻叠层结构中的同层栅极，能够实现相邻叠层结构中的同层栅极的电连接，则相邻叠层结构中的同层栅极可以共用一个插塞，从而实现栅极与外部电路的电连接。因此，所述形成方法能够减少插塞的数量，简化工艺，减小存储器的体积，提高芯片的空间利用率。
形成所述栅极层231的步骤包括：在所述器件区A和连接区B的凹槽230中、所述绝缘层212侧壁和表面上形成初始栅极层；去除所述绝缘层212侧壁和表面上的初始栅极层，形成栅极层231。
本实施例中，相邻叠层结构中的各层栅极通过电连接层连接。所述连接结构包括多个电连接层。在其他实施例中，相邻叠层结构中的部分栅极通过电连接层连接。
本实施例中，所述栅极层231的材料为钨。在其他实施例中，所述栅极层的材料还可以为铝或铜。
本实施例中，形成所述初始栅极层的工艺为化学气相沉积工艺或原子层沉积工艺。
本实施例中，去除所述绝缘层212侧壁和表面上的初始栅极层的工艺包括干法刻蚀工艺。
需要说明的是，形成所述栅极层231之前，还包括：在所述凹槽230底部和侧壁表面形成栅介质层。
本实施例中，所述栅介质层的材料为高k(k小于3.9)介质材料。在其他实施例中，所述栅介质层还可以包括：位于所述凹槽底部和侧壁表面的第一氧化硅层；位于所述第一氧化层表面的氮化硅层；位于所述氮化硅层表面的第二氧化硅层。
请参考图11和图12，图12是图11沿切割线5-6的剖面图，在各层栅极表面形成若干插塞232，各插塞232与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。
所述插塞232用于实现栅极与外部电路的电连接，从而实现对三维存储器中晶体管的控制。
本实施例中，所述插塞232的材料为钨。在其他实施例中，所述插塞的材料还可以为铜。
由于所述电连接层连接相邻叠层结构中的栅极，则能够实现相邻叠层结构中的栅极的电连接，则相互电连接的栅极可以共用一个插塞232，从而实现栅极与外部电路的电连接。因此，所述插塞232的数较少，因此能够降低生产成本。
综上，本实施例中，通过所述电连接层连接相邻叠层结构中的同层栅极，能够实现相邻叠层结构中的同层栅极的电连接，则相邻叠层结构中的同层栅极可以共用一个插塞，从而实现栅极与外部电路的电连接。因此，所述形成方法能够减少插塞的数量，简化工艺，减小存储器的体积，提高芯片的空间利用率。
继续参考图11和图12，本发明实施例还提供一种三维存储器，包括：衬底200，所述衬底200包括相邻的器件区A和连接区B；位于所述器件区A和连接区B衬底200上的多个分立的叠层结构，所述叠层结构包括多层重叠的栅极；位于相邻的叠层结构之间器件区A衬底200上的隔离层222；位于所述连接区B衬底200上的连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极；位于所述栅极表面的插塞232，各插塞232与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。
所述电连接层与所述栅极的材料相同。具体的，本实施例中，所述电连接层与所述栅极的材料为钨。在其他实施例中，所述电连接层与所述栅极的材料还可以为铝或钨。
所述叠层结构还包括：位于相邻栅极之间的第一绝缘层；所述连接结构还包括：位于相邻电连接层之间的第二绝缘层。所述第一绝缘层和第二绝缘层构成绝缘层222。
本实施例中，所述绝缘层222的材料为氧化硅。
所述衬底200还包括沟道区C，所述沟道区C与所述连接区B或器件区A相邻；所述叠层结构还延伸至所述沟道区C衬底200上。
所述三维存储器还包括：位于所述沟道区C衬底200上的若干沟道插塞220，所述沟道插塞220贯穿所述叠层结构。
所述三维存储器还包括：位于所述栅极与沟道插塞220之间的栅介质层。
综上，本实施例中，在所述连接区衬底上形成连接相邻叠层结构的连接结构，所述连接结构包括连接相邻叠层结构中栅极的电连接层。通过所述电连接层连接相邻叠层结构中的同层栅极，能够实现相邻叠层结构中的同层栅极的电连接，则相邻叠层结构中的同层栅极可以共用一个插塞，从而实现栅极与外部电路的电连接。因此，所述形成方法能够减少插塞的数量，简化工艺，减小存储器的体积，提高芯片的空间利用率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种三维存储器，其特征在于，包括：
衬底，所述衬底包括相邻的器件区和连接区；
位于所述器件区和连接区衬底上的多个分立的叠层结构，所述叠层结构包括多层重叠的栅极；
位于相邻叠层结构之间的器件区衬底上的隔离层；
位于所述连接区衬底上的连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极，每一层的栅极之间均通过所述电连接层连接；其中，同一层的栅极均通过所述连接结构连接；
分别位于器件区内各层栅极表面的若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接；
其中，所述衬底还包括沟道区，所述沟道区与所述连接区相邻，所述连接区位于所述器件区和所述沟道区之间；
其中，所述叠层结构还包括：位于相邻栅极之间的绝缘层；所述连接结构还包括：位于相邻电连接层之间的绝缘层；
形成所述叠层结构和连接结构的步骤包括：在所述器件区和连接区衬底上形成复合层，所述复合层包括交错重叠的若干层绝缘层和若干层牺牲层；对所述复合层进行图形化，去除器件区的部分复合层形成沟槽，所述沟槽在垂直于所述衬底表面的方向上贯穿所述复合层，且所述沟槽的延伸方向垂直于所述器件区与连接区交界线方向；在所述沟槽中形成隔离层；形成所述隔离层之后，去除所述器件区和连接区的牺牲层，在相邻绝缘层之间形成若干凹槽；在所述器件区和连接区的若干凹槽中、所述绝缘层侧壁和表面上形成初始栅极层；去除所述绝缘层侧壁和表面上的初始栅极层，形成栅极层；器件区的栅极层和邻近所述隔离层的连接区栅极层构成所述栅极，连接所述连接区栅极的栅极层构成所述电连接层。
2.如权利要求1所述的三维存储器，其特征在于，所述电连接层与所述栅极的材料相同。
3.如权利要求2所述的三维存储器，其特征在于，所述电连接层与所述栅极的材料为钨、铝或铜。
4.如权利要求1所述的三维存储器，其特征在于，所述叠层结构还包括：位于相邻栅极之间的第一绝缘层；所述连接结构还包括：位于相邻电连接层之间的第二绝缘层。
5.如权利要求4所述的三维存储器，其特征在于，所述第一绝缘层和第二绝缘层的材料为氧化硅。
6.如权利要求1所述的三维存储器，其特征在于，所述叠层结构还延伸至所述沟道区衬底上；
所述三维存储器还包括：位于所述沟道区衬底上的若干沟道插塞，所述沟道插塞贯穿所述叠层结构。
7.如权利要求6所述的三维存储器，其特征在于，还包括：位于所述栅极与沟道插塞之间的栅介质层。
8.一种三维存储器的形成方法，其特征在于，包括：
提供衬底，所述衬底包括相邻的器件区和连接区；
在所述器件区和连接区衬底上形成多个分立的叠层结构和位于相邻叠层结构之间器件区衬底上的隔离层，所述叠层结构包括多层重叠的栅极；
在所述连接区衬底上形成连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极，每一层的栅极之间均通过所述电连接层连接；其中，同一层的栅极均通过所述连接结构连接；
在器件区内各层栅极表面形成若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接；
其中，所述衬底还包括沟道区，所述沟道区与所述连接区相邻，所述连接区位于所述器件区和所述沟道区之间；
所述叠层结构还包括：位于相邻栅极之间的绝缘层；所述连接结构还包括：位于相邻电连接层之间的绝缘层；
形成所述叠层结构和连接结构的步骤包括：在所述器件区和连接区衬底上形成复合层，所述复合层包括交错重叠的若干层绝缘层和若干层牺牲层；对所述复合层进行图形化，去除器件区的部分复合层形成沟槽，所述沟槽在垂直于所述衬底表面的方向上贯穿所述复合层，且所述沟槽的延伸方向垂直于所述器件区与连接区交界线方向；在所述沟槽中形成隔离层；形成所述隔离层之后，去除所述器件区和连接区的牺牲层，在相邻绝缘层之间形成若干凹槽；在所述器件区和连接区的若干凹槽中、所述绝缘层侧壁和表面上形成初始栅极层；去除所述绝缘层侧壁和表面上的初始栅极层，形成栅极层，器件区的栅极层和邻近所述隔离层的连接区栅极层构成所述栅极，连接所述连接区栅极的栅极层构成所述电连接层。
9.如权利要求8所述的三维存储器的形成方法，其特征在于，对所述复合层进行图形化的步骤包括：在所述复合层上形成掩膜层，所述掩膜层覆盖所述连接区复合层以及所述器件区的部分复合层；以所述掩膜层为掩膜对所述复合层进行刻蚀。
10.如权利要求9所述的三维存储器的形成方法，其特征在于，对所述复合层进行刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
11.如权利要求8所述的三维存储器的形成方法，其特征在于，所述叠层结构还延伸至所述沟道区衬底上；
去除所述器件区和连接区的牺牲层之前，所述形成方法还包括：在所述沟道区的复合层中形成沟道插塞，所述沟道插塞贯穿所述叠层结构。
12.如权利要求11所述的三维存储器的形成方法，其特征在于，形成栅极层之前，还包括：在所述沟道区的沟道插塞凹槽的底部和侧壁表面形成栅介质层。
13.如权利要求8所述的三维存储器的形成方法，其特征在于，所述绝缘层的材料为氧化硅；所述牺牲层的材料为多晶硅、多晶锗或氮化硅；所述栅极层的材料为钨、铝或铜。
14.如权利要求8所述的三维存储器的形成方法，其特征在于，去除所述器件区和连接区的牺牲层的工艺包括各向同性干法刻蚀工艺或湿法刻蚀工艺。
15.如权利要求8所述的三维存储器的形成方法，其特征在于，形成所述栅极层的工艺包括化学气相沉积工艺。
16.如权利要求8所述的三维存储器的形成方法，其特征在于，所述电连接层的材料为钨、铝或铜。
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