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JP2012244180A - 多層接続構造及びその製造方法 - Google Patents

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Abstract

【課題】３次元積層ＩＣデバイスにおいて、相互接続領域のコンタクトレベルのスタックへの電気接続形成工程を簡略化する製造方法を提供する。
【解決手段】各コンタクトレベルは導電層と絶縁層とを有する。コンタクト開口を作り出すために、第１のコンタクトレベルを露出させるように上部層の一部が除去される。Ｎ個のマスクを用いて、最大２Ｎ個のコンタクトレベルまでコンタクト開口がエッチングされる。各マスクは、コンタクト開口のうちの実効的に半数をエッチングするために使用される。Ｎが３であるとき、第１のマスクにより１つのコンタクトレベルがエッチングされ、第２のマスクにより２つのコンタクトレベルがエッチングされ、第３のマスクにより４つのコンタクトレベルがエッチングされる。コンタクト開口の側壁に誘電体層が形成され得る。コンタクト開口内に導電体が形成され、前記誘電体層が該導電体を前記側壁から電気的に絶縁する。
【選択図】図１７

Description

本発明は、概して高密度集積回路デバイスに関し、より具体的には多階層３次元積層デバイスの相互接続構造に関する。
高密度メモリデバイスの製造においては、集積回路の単位面積当たりのデータ量が重要な因子となり得る。故に、メモリデバイスの限界寸法（クリティカル・ディメンジョン）がリソグラフィ技術の限界に近付くにつれ、より高い記憶密度とより低いビット当たりコストとを達成するため、メモリセルを複数レベル（階層）に積層する技術が提案されてきた。
例えば、非特許文献１及び２においては、薄膜トランジスタ技術が電荷トラップメモリに適用されている。
また、非特許文献３においては、クロスポイント・アレイ技術がアンチヒューズメモリに適用されている（「Three-Dimensional Memory」なる発明名称の特許文献１も参照）。
非特許文献４には、電荷トラップメモリ技術において縦型ＮＡＮＤセルを提供する別の構造が記載されている。
３次元積層メモリデバイスにおいて、下側レベルのメモリセルを復号回路などに結合するために使用される導電性相互接続（インターコネクト）が、上側レベルを通過する。相互接続を実装するためのコストは、必要とされるリソグラフィ工程の数とともに増大する。リソグラフィ工程数を削減するための１つの取り組みが非特許文献５に記載されている。
しかしながら、従来の３Ｄ積層メモリデバイスに伴う欠点の１つは、典型的にコンタクトレベルごとに別々のマスクが使用されることである。故に、例えば２０個のコンタクトレベルが存在する場合、各コンタクトレベルがそのレベル用のマスクの制作とそのレベル用のエッチング工程とを必要とし、一般に２０個の異なるマスクが必要とされる。
米国特許第７０８１３７７号明細書
Lai等、「A Multi-Layer Stackable Thin-Film Transistor （TFT） NAND-Type Flash Memory」、IEEE Int’l Electron Devices Meeting、2006年12月11-13日 Jung等、「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」、IEEE Int’l Electron Devices Meeting、2006年12月11-13日 Johnson等、「512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells」、IEEE J. of Solid-State Circuits、2003年11月、第38巻、第11号 Kim等、「Novel ３-D Structure for Ultra-High Density Flash Memory with VRAT and PIPE」、2008 Symposium on VLSI Technology Digest of Technical Papers、2008年6月17-19日、pp.122-123 Tanaka等、「Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory」、2007 Symposium on VLSI Technology Digest of Technical Papers、2007年6月12-14日、pp.14-15
３次元積層ＩＣデバイス及びその関連方法を提供する。
相互接続領域に少なくとも４つのコンタクトレベルのスタックを有する３次元積層ＩＣデバイスで使用される方法の一例は、コンタクトレベルのランドエリアにアライメントされ且つ該ランドエリアを露出させる相互接続コンタクト領域を作り出すために使用される。各コンタクトレベルは導電層と絶縁層とを有する。各コンタクトレベルのためのコンタクト開口を作り出すために、第１のコンタクトレベルを露出させるように、相互接続領域の上に位置する上部層の少なくとも一部が除去される。Ｎは２以上の整数として、コンタクトレベルのスタックに複数レベルの相互接続コンタクト領域を作り出すためのＮ個のエッチングマスクの組が選定される。Ｎ個のマスクを使用して、最大２Ｎ個のコンタクトレベルまでコンタクト開口がエッチングされる。このＮ個のマスクを使用するステップは、第１のマスクを使用して、コンタクト開口のうちの実効的に半数で、１つのコンタクトレベルをエッチングするステップと、第２のマスクを使用して、コンタクト開口のうちの実効的に半数で、２つのコンタクトレベルをエッチングするステップとを有する。除去するステップ、選定するステップ及び使用するステップは、コンタクト開口が２Ｎ個のコンタクトレベルまで延在するように実行される。コンタクト開口を通ってコンタクトレベルのランドエリアに接触するように導電体が形成され得る。一部の例において、除去するステップは更なるマスクを用いて実行される。一部の例において、第１のマスクを使用するステップは、第１のマスクを用いて１つおきのコンタクト開口で、１つのコンタクトレベルをエッチングすることを有し、第２のマスクを使用するステップは、第２のマスクを用いて、少なくとも一組の第１乃至第４のコンタクト開口のうちの第３及び第４のコンタクト開口で、２つのコンタクトレベルをエッチングすることを有する。一部の例において、Ｎ個のマスクを使用するステップは更に、第３のマスクを使用して、コンタクト開口のうちの実効的に半数で、４つのコンタクトレベルをエッチングするステップと、第４のマスクを使用して、コンタクト開口のうちの実効的に半数で、８つのコンタクトレベルをエッチングするステップとを有する。一部の例において、第３のマスクを使用するステップは、第３のマスクを用いて、少なくとも一組の第１乃至第８のコンタクト開口のうちの第５乃至第８のコンタクト開口で、４つのコンタクトレベルをエッチングすることを有し、第４のマスクを使用するステップは、前記第４のマスクを用いて、少なくとも一組の第１乃至第１６のコンタクト開口のうちの第９乃至第１６のコンタクト開口で、８つのコンタクトレベルをエッチングすることを有する。一部の例において、コンタクトレベルを貫通するグランドコンタクト開口が作り出され、コンタクトレベルの複数の導電層と電気的に接触するように、グランドコンタクト開口内にグランド導電体が形成される。一部の例において、グランドコンタクト開口はグランドコンタクト開口側壁を有し、グランド導電体が該グランド導電体とコンタクトレベルの複数の導電層との間に強化された電気接触を生成するように、グランド導電体を形成するステップに先立って、グランドコンタクト開口側壁において絶縁層の一部が除去される。
方法の他の一例は、３次元積層ＩＣデバイスの相互接続領域のコンタクトレベルのスタックにおいて、ランドエリアへの電気接続を提供する。該ＩＣデバイスは、相互接続領域を有するタイプである。相互接続領域は、上部層と該上部層の下のコンタクトレベルのスタックとを含む。各コンタクトレベルは導電層と絶縁層とを有する。各コンタクトレベルのためのコンタクト開口を作り出すために、第１のコンタクトレベルを露出させるように、相互接続領域の上に位置する上部層の少なくとも一部が除去される。Ｎは２以上の整数として、コンタクトレベルのスタックに複数レベルの相互接続コンタクト領域を作り出すためのＮ個のエッチングマスクの組が選定される。Ｎ個のマスクを使用して、最大２Ｎ個のコンタクトレベルまでコンタクト開口がエッチングされる。このＮ個のマスクを使用するステップは、第１のマスクを使用して、コンタクト開口のうちの実効的に半数で、１つのコンタクトレベルをエッチングするステップと、第２のマスクを使用して、コンタクト開口のうちの実効的に半数で、２つのコンタクトレベルをエッチングするステップとを有する。除去するステップ、選定するステップ及び使用するステップは、コンタクト開口が２Ｎ個のコンタクトレベルまで延在するように実行される。側壁に誘電体層が形成される。コンタクト開口を通ってコンタクトレベルのランドエリアに接触するように導電体が形成され、誘電体層が導電体を側壁から電気的に絶縁する。一部の例において、コンタクトレベルを貫通するグランドコンタクト開口が作り出され、コンタクトレベルの複数の導電層と電気的に接触するように、グランドコンタクト開口内にグランド導電体が形成される。一部の例において、グランドコンタクト開口はグランドコンタクト開口側壁を有し、グランド導電体が導電層と強化された電気接触を生成するようにグランドコンタクト開口に隣接する複数の導電層の部分が露出されるよう、グランド導電体を形成するステップに先立って、グランドコンタクト開口側壁において絶縁層の一部が除去される。
３次元積層ＩＣデバイスの第１の例は、相互接続領域の、少なくとも第１、第２、第３及び第４のコンタクトレベルのスタックを有する。各コンタクトレベルが導電層と絶縁層とを有する。第１、第２、第３及び第４の導電体がコンタクトレベルのスタックの一部を貫通している。第１、第２、第３及び第４の導電体は、それぞれ、第１、第２、第３及び第４の導電層と電気的に接触する。第２、第３及び第４の導電体がそれぞれ第２、第３及び第４の導電層とのみ電気的に接触するように、側壁スペーサが第２、第３及び第４の導電体の周囲を取り囲む。一部の例において、第１、第２、第３及び第４の導電体は一定のピッチを有する。一部の例において、第１、第２、第３及び第４の導電体の位置は、共通マスクによって決定可能である。一部の例において、積層ＩＣデバイスは更に、コンタクトレベルのスタックの一部を貫通するグランド導電体を有し、グランド導電体は、第１、第２、第３及び第４のコンタクトレベルの導電層の各々と電気的に接触する。
３次元積層ＩＣデバイスの第２の例は、相互接続領域の、少なくとも第１、第２、第３及び第４のコンタクトレベルのスタックを有する。各コンタクトレベルが導電層と絶縁層とを有する。第１、第２、第３及び第４の導電体がコンタクトレベルのスタックの一部を貫通している。第１、第２、第３及び第４の導電体は、それぞれ、第１、第２、第３及び第４の導電層と電気的に接触する。第１、第２、第３及び第４の導電体は一定のピッチを有する。一部の例において、第１、第２、第３及び第４の導電体の位置は、共通マスクによって決定可能である。
３次元積層ＩＣデバイスの第３の例は、相互接続領域の、少なくとも第１、第２、第３及び第４のコンタクトレベルのスタックを有する。各コンタクトレベルが導電層と絶縁層とを有する。第１、第２、第３及び第４の導電体がコンタクトレベルのスタックの一部を貫通している。第１、第２、第３及び第４の導電体は、それぞれ、第１、第２、第３及び第４の導電層と電気的に接触する。第２、第３及び第４の導電体がそれぞれ第２、第３及び第４の導電層とのみ電気的に接触するように、誘電体側壁スペーサが第２、第３及び第４の導電体の周囲を取り囲む。グランド導電体が、コンタクトレベルのスタックの一部を貫通し、第１、第２、第３及び第４の導電層の各々と電気的に接触する。第１、第２、第３及び第４の導電体は一定のピッチを有する。第１、第２、第３及び第４の導電体並びにグランド導電体の位置は、共通マスクによって決定可能である。
以下の詳細な説明及びそれに続く特許請求の範囲、並びに図面を精査することにより、本発明のその他の態様及び利点が理解されることになる。
図１−１６及び付随する記載は、本出願と同一の譲受人により２００９年１０月１４日に出願された「3D Integrated Circuit Layer Interconnect」なる発明名称の米国特許出願第１２／５７９１９２号から取ったものであり、その出願の開示内容をここに援用する。
デバイス内の様々なレベル１６０−１乃至１６０−４まで導電体１８０が延在した小フットプリントの相互接続構造１９０を有する３次元構造を含んだデバイスを示す断面図である。 ランドエリアを示すレベル１６０−１の平面図である。 ランドエリアに隣接する開口を示すレベル１６０−２の平面図である。 ランドエリアに隣接する開口を示すレベル１６０−３の平面図である。 ランドエリアに隣接する開口を示すレベル１６０−４の平面図である。 小フットプリントの３Ｄ相互接続構造を含んだ３次元積層集積回路デバイスの一部を示す断面図である。 小フットプリントの３Ｄ相互接続構造を含んだ３次元積層集積回路デバイスの一部を示す、図３Ａと直交する断面図である。 メモリの２辺の周辺部に相互接続構造を含むデバイスの一実施形態のレイアウトを示す上面図である。 メモリの４辺の周辺部に相互接続構造を含むデバイスの一実施形態のレイアウトを示す上面図である。 ここで説明される相互接続構造を含むメモリデバイスの一部を示す模式図である。 ここで説明される相互接続構造を有する３Ｄメモリアレイを含む集積回路デバイスを簡略化して示すブロック図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 ここで説明される相互接続構造を製造するための製造シーケンスの工程を示す図である。 複数レベルのランドエリアの変化する幅を収容するようにステップ状に縦方向に変化する幅を有するマスクの開口を示す平面図である。 図１７−３４Ａは３次元積層ＩＣデバイスの他の一例の構造及び製造方法を示す図であり、図１７は３次元積層ＩＣデバイスの他の一例の相互接続領域を簡略化して示す断面図である。 ３次元積層ＩＣデバイスの他の一例の相互接続領域を簡略化して示す平面図である。 上部層を貫通して第１コンタクトレベルの上側の導電層を露出させるコンタクト開口を形成後の相互接続領域を示す断面図である。 上部層を貫通して第１コンタクトレベルの上側の導電層を露出させるコンタクト開口を形成後の相互接続領域を示す平面図である。 コンタクト開口を１つおきに露出させる図１８の構造上の第１のマスクを示す断面図である。 コンタクト開口を１つおきに露出させる図１８の構造上の第１のマスクを示す平面図である。 露出されたコンタクト開口の単一のコンタクトレベルを貫通させるエッチングの結果を示す断面図である。 露出されたコンタクト開口の単一のコンタクトレベルを貫通させるエッチングの結果を示す平面図である。 第１のマスクの除去及び図２０の構造上の第２のマスクの形成の結果を示す断面図であり、左から数えて１番目及び２番目のコンタクト開口が第２のマスクで覆われ、３番目及び４番目のコンタクト開口が開放されている。 第１のマスクの除去及び図２０の構造上の第２のマスクの形成の結果を示す平面図であり、左から数えて１番目及び２番目のコンタクト開口が第２のマスクで覆われ、３番目及び４番目のコンタクト開口が開放されている。 ３番目及び４番目のコンタクト開口の２つのコンタクトレベルを貫通させるエッチングの結果を示す断面図である。 ３番目及び４番目のコンタクト開口の２つのコンタクトレベルを貫通させるエッチングの結果を示す平面図である。 図２２の第２のマスクの除去後の図２２の構造を示す断面図である。 図２２の第２のマスクの除去後の図２２の構造を示す平面図である。 コンタクトレベルをコンタクト開口の内部から電気的に絶縁する開口の側壁の側壁スペーサの形成後の図２３の構造を示す断面図である。 コンタクトレベルをコンタクト開口の内部から電気的に絶縁する開口の側壁の側壁スペーサの形成後の図２３の構造を示す平面図である。 図２５にグランドコンタクト開口を通る断面図を追加した図２４の構造を示す断面図であり、コンタクト開口はフォトレジストで覆われ、グランドコンタクト開口は露出されたままである。 図２４の構造を示す平面図であり、コンタクト開口はフォトレジストで覆われ、グランドコンタクト開口は露出されたままである。 第４のコンタクトレベルの導電層を露出させるように３つのコンタクトレベルを貫通させるエッチング後の図２５の構造を示す断面図である。 第４のコンタクトレベルの導電層を露出させるように３つのコンタクトレベルを貫通させるエッチング後の図２５の構造を示す平面図である。 フォトレジストを除去した後の図２６の構造を示す断面図である。 フォトレジストを除去した後の図２６の構造を示す平面図である。 コンタクト開口及びグランドコンタクト開口を充填し且つ上側層を覆うポリシリコンの堆積後の図２７の構造を示す断面図であり、コンタクト開口及びグランドコンタクト開口内のポリシリコンが、それぞれ、導電体及びグランド導電体を形成している。 コンタクト開口及びグランドコンタクト開口を充填し且つ上側層を覆うポリシリコンの堆積後の図２７の構造を示す平面図であり、コンタクト開口及びグランドコンタクト開口内のポリシリコンが、それぞれ、導電体及びグランド導電体を形成している。 上部層を覆うポリシリコンをエッチング除去した後の図２８の構造を示す断面図である。 上部層を覆うポリシリコンをエッチング除去した後の図２８の構造を示す平面図である。 上表面の電荷トラップ層まで上表面を下方に化学機械研磨した結果を示す断面図である。 上表面の電荷トラップ層まで上表面を下方に化学機械研磨した結果を示す平面図である。 ストッパ層の堆積とそれに続くストッパ層上への層間誘電体酸化物の堆積との後の図３０の構造を示す断面図である。 ストッパ層の堆積とそれに続くストッパ層上への層間誘電体酸化物の堆積との後の図３０の構造を示す平面図である。 層間誘電体酸化物及びストッパ層を貫通して上記導電体及びグランド導電体に達するコンタクト開口延長部の形成と、それに続く導電体でのビア充填との後の図３１の構造を示す断面図であり、コンタクトレベル内を延在する第１の部分と上部層内を延在する第２の部分とを有する導電体及びグランド導電体が作り出されている。 層間誘電体酸化物及びストッパ層を貫通して上記導電体及びグランド導電体に達するコンタクト開口延長部の形成と、それに続く導電体でのビア充填との後の図３１の構造を示す平面図であり、コンタクトレベル内を延在する第１の部分と上部層内を延在する第２の部分とを有する導電体及びグランド導電体が作り出されている。 図１７の構造を作り出すように４つの異なる深さまでエッチングされた異なるコンタクト開口セットを例示する、１６個のコンタクト開口の組を示す図である。 ３次元積層ＩＣデバイスを示す断面図である。 ３次元積層ＩＣデバイスを示す平面図である。 図３３のマスキング・エッチング手順を異なる様式で示す図である。 エッチングシーケンスが変更された図３５と同様の図である。 マスクシーケンスが変更された図３５と同様の図である。 位置決めシーケンスが変更された図３５と同様の図である。 図３６−３８の変更を組み合わせた図３５と同様の図である。
図１は、３次元構造を含んだデバイスの断面図を示しており、該３次元構造は、デバイス内の様々なレベル（階層）１６０−１乃至１６０−４まで導電体１８０が延在した小さいフットプリント（設置面積）の相互接続構造１９０を有する。図示した例においては、４つのレベル１６０−１乃至１６０−４が示されている。より一般的には、ここで説明する小型相互接続構造１９０は、Ｎは少なくとも２として、レベル０乃至Ｎを有する構造で実現されることができる。
導電体１８０は、相互接続構造１９０内で、様々なレベル１６０−１乃至１６０−４のランドエリアに接触するように配設されている。より詳細に後述するように、各特定レベルの導電体１８０は、上に位置するレベル内の開口中を延在して、ランドエリア１６１−１ａ、１６１−１ｂ、１６１−２ａ、１６１−２ｂ、１６１−３ａ、１６１−３ｂ、１６１−４に接触している。導電体１８０は、この例において、コンタクトレベル１６０−１乃至１６０−４を、レベル１６０−１乃至１６０−４の上に位置する配線層の相互接続ライン１８５に結合させるために使用されている。
ランドエリアは、導電体１８０との接触のために使用されるコンタクトレベル１６０−１乃至１６０−４の部分である。ランドエリアのサイズは、導電体１８０が様々なコンタクトレベル１６０−１乃至１６０−４のランドエリア内で導電性ランドエリアを上に位置する相互接続ライン１８５に適切に結合するための場所を提供するように、且つ、例えば様々なレベルのランドエリアに関して導電体１８０と上に位置するレベル内の開口との間でのミスアライメントなどの問題を解決するように、十分な大きさにされる。
ランドエリアのサイズは、故に、使用される導電体のサイズ及び個数を含む多数の要因に依存し、実施形態ごとに異なったものとなる。また、導電体１８０の数は、ランドエリアごとに異なっていてもよい。
図示した例において、レベル１６０−１乃至１６０−４は、例えばドープトポリシリコンなどの材料のそれぞれの平面状導電層で構成され、絶縁材料の層１６５がレベル１６０−１乃至１６０−４を分離している。他の例では、レベル１６０−１乃至１６０−４は平面状の積層材料層である必要はなく、それに代えて、材料層は縦方向寸法において変化してもよい。
異なるレベル１６０−１乃至１６０−４に接触する複数の導電体１８０は、図１に示した断面に沿う方向に配列されている。この、異なるレベル１６０−１乃至１６０−４に接触する複数の導電体１８０の配列によって定められる方向を、ここでは、“長さ”方向と呼ぶ。“横断”方向は、長さ方向に垂直であり、図１に示した断面図に出入りする方向である。長さ方向及び横断方向は何れも、レベル１６０−１乃至１６０−４の平面図の２次元エリア内にある方向を意味し、“横方向の次元”であると見なされる。構造又は造形部の“長さ”は長さ方向におけるその長さであり、その“幅”は横断方向におけるその幅である。
レベル１６０−１は、複数のレベル１６０−１乃至１６０−４のうちの最も下のレベルである。レベル１６０−１は絶縁層１６４上にある。
レベル１６０−１は、導電体１８０との接触のための第１及び第２のランドエリア１６１−１ａ、１６１−１ｂを含んでいる。
図１において、レベル１６０−１は、２つのランドエリア１６１−１ａ、１６１−１ｂを、相互接続構造１９０の反対側の端部に含んでいる。一部の代替実施形態において、ランドエリア１６１−１ａ、１６１−１ｂのうちの一方は省略される。
図２Ａは、相互接続構造１９０のフットプリント内の、ランドエリア１６１−１ａ、１６１−１ｂを含むレベル１６０−１の部分の平面図である。相互接続構造１９０のフットプリントは、導電体のビアサイズの幅に近い幅とすることができ、且つ該幅より遙かに長いものとし得る長さを有することができる。図２Ａに示すように、ランドエリア１６１−１ａは、横断方向に幅２００を有し、長さ方向に長さ２０１を有する。ランドエリア１６１−１ｂは、横断方向に幅２０２を有し、長さ方向に長さ２０３を有する。図２Ａの実施形態において、ランドエリア１６１−１ａ、１６１−１ｂは各々、長方形の横断面を有している。実施形態において、ランドエリア１６１−１ａ、１６１−１ｂは各々、円形、楕円形、正方形、長方形、又は幾らか不規則な形状を有していてもよい。
レベル１６０−１は最も下のレベルであるため、導電体１８０は、レベル１６０−１を貫通して下地の層に達する必要はない。故に、この例において、レベル１６０−１は相互接続構造１９０内に開口を有していない。
再び図１を参照するに、レベル１６０−２はレベル１６０−１の上に位置する。レベル１６０−２は、レベル１６０−１のランドエリア１６１−１ａの上に位置する開口２５０を含んでいる。開口２５０は、開口２５０の長さ２５２を定める長さ方向の遠位の側壁２５１ａと長さ方向の近位の側壁２５２とを有する。開口２５０の長さ２５２は少なくとも、下に位置するランドエリア１６１−１ａの長さ２０１と同じ大きさであり、その結果、ランドエリア１６１−１ａのための導電体１８０はレベル１６０−２を通過することができる。
レベル１６０−２はまた、ランドエリア１６１−１ｂの上に位置する開口２５５を含んでいる。開口２５５は、開口２５５の長さ２５７を定める長さ方向の遠位及び近位の側壁２５６ａ、２５６ｂを有する。開口２５５の長さ２５７は少なくとも、下に位置するランドエリア１６１−１ｂの長さ２０３と同じ大きさであり、その結果、ランドエリア１６１−１ｂのための導電体１８０はレベル１６０−２を通過することができる。
レベル１６０−２はまた、開口２５０、２５５と隣接して、それぞれ、第１及び第２のランドエリア１６１−２ａ、１６１−２ｂを含んでいる。第１及び第２のランドエリア１６１−２ａ、１６１−２ｂは、導電体１８０との接触のために使用されるレベル１６０−２の部分である。
図２Ｂは、相互接続構造１９０内の、第１及び第２のランドエリア１６１−２ａ、１６１−２ｂ並びに開口２５０、２５５を含むレベル１６０−２の部分の平面図である。
図２Ｂに示すように、開口２５０は、長さ２５２を定める長さ方向の側壁２５１ａ、２５１ｂを有するとともに、開口２５０の幅２５４を定める横断方向の側壁２５３ａ、２５３ｂを有する。幅２５４は少なくとも、下に位置するランドエリア１６１−１ａの幅２００と同じ大きさであり、その結果、導電体１８０は開口２５０を通過することができる。
開口２５５は、長さ２５７を定める長さ方向の側壁２５６ａ、２５６ｂを有するとともに、幅２５９を定める横断方向の側壁２５８ａ、２５８ｂを有する。幅２５９は少なくとも、下に位置するランドエリア１６１−１ｂの幅２０２と同じ大きさであり、その結果、導電体１８０は開口２５５を通過することができる。
図２Ｂの平面図において、開口２５０、２５５は各々、長方形の横断面を有している。実施形態において、開口２５０、２５５は各々、それらを形成するために使用されるマスクの形状に応じて、円形、楕円形、正方形、長方形、又は幾らか不規則な形状の横断面を有していてもよい。
図２Ｂに示すように、ランドエリア１６１−２ａは開口２５０に隣接するとともに、横断方向の幅２０４と長さ方向の長さ２０５とを有する。ランドエリア１６１−２ｂは開口２５５に隣接するとともに、横断方向の幅２０６と長さ方向の長さ２０７とを有する。
再び図１を参照するに、レベル１６０−３はレベル１６０−２の上に位置する。レベル１６０−３は、レベル１６０−１のランドエリア１６１−１ａ及びレベル１６０−２のランドエリア１６１−２ａの上に位置する開口２６０を含んでいる。開口２６０は、開口２６０の長さ２６２を定める長さ方向の遠位及び近位の側壁２６１ａ、２６１ｂを有する。開口２６０の長さ２６２は少なくとも、下に位置するランドエリア１６１−１ａ及び１６１−２ａの長さ２０１及び２０５の和と同じ大きさであり、その結果、ランドエリア１６１−１ａ及び１６１−２ａのための導電体１８０はレベル１６０−３を通過することができる。
図１にて見て取れるように、開口２６０の長さ方向の遠位の側壁２６１ａは、下に位置する開口２５０の長さ方向の遠位の側壁２５１ａと縦方向に整列される。より詳細に後述する実施形態の製造において、これらの開口は、単一のエッチングマスクの開口及び該単一のエッチングマスクの開口上に形成される１つの追加マスクと、クリティカルなアライメント工程なしで該追加マスクをエッチングするプロセスとを用いて形成されることができ、該単一のエッチングマスクの周縁に沿って縦方向に整列された長さ方向の遠位側壁（２６１ａ、２５１ａ、・・・）を有する開口群の形成がもたらされる。
レベル１６０−３はまた、レベル１６０−１のランドエリア１６１−１ｂ及びレベル１６０−２のランドエリア１６１−２ｂの上に位置する開口２６５を含んでいる。開口２６５は、開口２６５の長さ２６７を定める長さ方向の外側及び内側の側壁２６６ａ、２６６ｂを有する。開口２６５の長さ方向の外側の側壁２６６ａは、下に位置する開口２５５の長さ方向の外側の側壁２５６ａと縦方向に整列される。
開口２６５の長さ２６７は少なくとも、下に位置するランドエリア１６１−１ｂ及び１６１−２ｂの長さ２０３及び２０７の和と同じ大きさであり、その結果、ランドエリア１６１−１ｂ及び１６１−２ｂのための導電体１８０はレベル１６０−３を通過することができる。
レベル１６０−３はまた、開口２６０、２６５と隣接して、それぞれ、第１及び第２のランドエリア１６１−３ａ、１６１−３ｂを含んでいる。第１及び第２のランドエリア１６１−３ａ、１６１−３ｂは、導電体１８０との接触のために使用されるレベル１６０−３の部分である。
図２Ｃは、相互接続構造１９０内の、第１及び第２のランドエリア１６１−３ａ、１６１−３ｂ並びに開口２６０、２６５を含むレベル１６０−３の部分の平面図である。
図２Ｃに示すように、開口２６０は、長さ２６２を定める長さ方向の外側及び内側の側壁２６１ａ、２６１ｂを有するとともに、開口２６０の幅２６４ａ、２６４ｂを定める横断方向の側壁２６３ａ、２６３ｂを有する。幅２６４ａは少なくとも、下に位置するランドエリア１６１−１ａの幅２００と同じ大きさであり、幅２６４ｂは少なくとも、下に位置するランドエリア１６１−２ａの幅２０４と同じ大きさであり、その結果、導電体１８０は開口２６０を通過することができる。
図示した実施形態において、幅２６４ａ及び２６４ｂは実質的に同一である。他の例では、幅２６４ａ及び２６４ｂは、異なる幅を有するランドエリアに適合するように異なっていてもよい。
開口２６５は、長さ２６７を定める長さ方向の側壁２６６ａ、２６６ｂを有するとともに、幅２６９ａ、２６９ｂを定める横断方向の側壁２６８ａ、２６８ｂを有する。幅２６９ａは少なくとも、下に位置するランドエリア１６１−１ｂの幅２０２と同じ大きさであり、幅２６９ｂは少なくとも、下に位置するランドエリア１６１−２ｂの幅２０６と同じ大きさであり、その結果、導電体１８０は開口２６５を通過することができる。
図２Ｃに示すように、ランドエリア１６１−３ａは開口２６０に隣接するとともに、横断方向の幅２１４と長さ方向の長さ２１５とを有する。ランドエリア１６１−３ｂは開口２６５に隣接するとともに、横断方向の幅２１６と長さ方向の長さ２１７とを有する。
再び図１を参照するに、レベル１６０−４はレベル１６０−３の上に位置する。レベル１６０−４は、レベル１６０−１のランドエリア１６１−１ａ、レベル１６０−２のランドエリア１６１−２ａ及びレベル１６０−３のランドエリア１６１−３ａの上に位置する開口２７０を含んでいる。開口２７０は、開口２７０の長さ２７２を定める長さ方向の側壁２７１ａ、２７１ｂを有する。開口２７０の長さ２７２は少なくとも、下に位置するランドエリア１６１−１ａ、１６１−２ａ及び１６１−３ａの長さ２０１、２０５及び２１５の和と同じ大きさであり、その結果、ランドエリア１６１−１ａ、１６１−２ａ及び１６１−３ａのための導電体１８０はレベル１６０−４を通過することができる。図１に示すように、開口２７０の長さ方向の側壁２７１ａは、下に位置する開口２６０の長さ方向の側壁２６１ａと縦方向に整列される。
レベル１６０−４はまた、レベル１６０−１のランドエリア１６１−１ｂ、レベル１６０−２のランドエリア１６１−２ｂ及びレベル１６０−３のランドエリア１６１−３ｂの上に位置する開口２７５を含んでいる。開口２７５は、開口２７５の長さ２７７を定める長さ方向の側壁２７６ａ、２７６ｂを有する。開口２７５の長さ方向の側壁２７６ａは、下に位置する開口２６５の長さ方向の側壁２６６ａと縦方向に整列される。
開口２７５の長さ２７７は少なくとも、下に位置するランドエリア１６１−１ｂ、１６１−２ｂ及び１６１−３ｂの長さ２０３、２０７及び２１７の和と同じ大きさであり、その結果、ランドエリア１６１−１ｂ、１６１−２ｂ及び１６１−３ｂのための導電体１８０はレベル１６０−４を通過することができる。
レベル１６０−４はまた、開口２７０と２７５との間にランドエリア１６１−４を含んでいる。ランドエリア１６１−４は、導電体１８０との接触のために使用されるレベル１６０−４の部分である。図１において、レベル１６０−４は１つのランドエリア１６１−４を有している。他の例では、レベル１６０−４は２つ以上のランドエリアを含んでいてもよい。
図２Ｄは、相互接続構造１９０内の、ランドエリア１６１−４及び開口２７０、２７５を含むレベル１６０−４の部分の平面図である。
図２Ｄに示すように、開口２７０は、長さ２７２を定める長さ方向の側壁２７１ａ、２７１ｂを有するとともに、開口２７０の幅２７４ａ、２７４ｂ、２７４ｃを定める横断方向の側壁２７３ａ、２７３ｂを有する。幅２７４ａ、２７４ｂ、２７４ｃは少なくとも、下に位置するランドエリア１６１−１ａ、１６１−２ａ、１６１−３ａの幅２００、２０４、２１４と同じ大きさであり、その結果、導電体１８０は開口２７０を通過することができる。
開口２７５は、長さ２７７を定める長さ方向の側壁２７６ａ、２７６ｂを有するとともに、幅２７９ａ、２７９ｂ、２７９ｃを定める横断方向の側壁２７８ａ、２７８ｂを有する。幅２７９ａ、２７９ｂ、２７９ｃは少なくとも、下に位置するランドエリア１６１−１ｂ、１６１−２ｂ、１６１−３ｂの幅２０２、２０６、２１６と同じ大きさであり、その結果、導電体１８０は開口２７５を通過することができる。
図２Ｄに示すように、ランドエリア１６１−４は開口２７０と２７５との間にあり、横断方向の幅２２４と長さ方向の長さ２２５とを有する。
再び図１を参照するに、開口２７０、２６０及び２５０の長さ方向の遠位側壁２７１ａ、２６１ａ及び２５１ａは縦方向にアライメントされており、故に、開口２７０、２６０及び２５０の長さの差は側壁２７１ｂ、２６１ｂ及び２５１ｂの横方向のオフセットによるものである。ここで使用される要素又は造形部が“縦方向にアライメントされる”は、横断方向及び長さ方向の双方に垂直な仮想平面と実質的に同一平面にあることを表す。ここでは、“実質的に同一平面にある”なる用語は、単一のエッチングマスク内の開口と側壁の平面性にバラつきを生じさせ得る複数のエッチングプロセスとを使用する開口の形成における製造公差を受け入れることを意図して使用される。
図１に示すように、開口２７５、２６５及び２５５の長さ方向の側壁２７６ａ、２６６ａ及び２５６ａも縦方向にアライメントされている。
同様に、これらのレベルの開口の横断方向の側壁も縦方向にアライメントされる。図２Ａ−２Ｄを参照するに、開口２７０、２６０及び２５０の横断方向の側壁２７３ａ、２６３ａ及び２５３ａは縦方向にアライメントされる。さらに、横断方向の側壁２７３ｂ、２６３ｂ及び２５３ｂは縦方向にアライメントされる。開口２７５、２６５及び２５５では、長さ方向の側壁２７６ａ、２７６ａ及び２５６ａが縦方向にアライメントされ、横断方向の側壁２７８ｂ、２６８ｂ及び２５８ｂは縦方向にアライメントされる。
図示した実施形態において、様々なレベル１６０−１乃至１６０−４の開口は、横断方向において実質的に同じ幅を有している。他の例では、これらの開口の幅は、異なる幅を有するランドエリア群に適合するように、例えばステップ状など、長さ方向に沿って変化することができる。
ここで説明する相互接続構造１９０のこの実装技術は、従来技術と比較して、複数のレベル１６０−１乃至１６０−４へのコンタクトを製造するのに必要な面積又はフットプリントを有意に削減する。結果として、より多くの空間が、様々なレベル１６０−１乃至１６０−４にメモリ回路を実装するために利用可能になる。これは、従来技術と比較して、上側のレベル群におけるより高いメモリ密度とより低いビット当たりコストとを可能にする。
図１の断面図において、相互接続構造１９０内の開口は、レベル１６０−４のランドエリア１６１−４の両側に階段状パターンを有するレベル群を生じさせる。すなわち、各レベルの２つの開口は、長さ方向及び横断方向の双方に垂直な軸を中心にして対称であり、各レベルの２つのランドエリアも該軸を中心にして対称である。ここでは、“対称”なる用語は、単一のエッチングマスク内の開口と開口の寸法にバラつきを生じさせ得る複数のエッチングプロセスとを使用する開口の形成における製造公差を受け入れることを意図して使用される。
各レベルが単一の開口と単一のランドエリアとを含む代替的な実施形態においては、レベル群は一方側にのみ階段状パターンを有する。
図示した例においては、４つのレベル１６０−１乃至１６０−４が示されている。より一般的には、ここで説明する小型相互接続構造は、Ｎは少なくとも２として、レベル０乃至Ｎ内に実装されることができる。一般に、（ｉ）は１乃至Ｎに等しいとして、レベル（ｉ）はレベル（ｉ−１）の上にあり、レベル（ｉ）のランドエリア（ｉ）に隣接した開口（ｉ）を有する。開口（ｉ）はレベル（ｉ−１）のランドエリア（ｉ−１）上に延在し、また、ｉが２以上では、レベル（ｉ−１）の隣接する開口（ｉ−１）上に延在する。開口（ｉ）は、レベル（ｉ−１）内の開口（ｉ−１）の長さ方向の遠位側壁にアライメントされた長さ方向の遠位側壁と、開口（ｉ）の長さを定める長さ方向の近位側壁とを有する。開口（ｉ）の長さは少なくとも、存在する場合には開口（ｉ−１）の長さを足し合わせた、ランドエリア（ｉ−１）の長さと同じ大きさである。（ｉ）が２以上の場合、開口（ｉ）は、レベル（ｉ−１）内の開口（ｉ−１）の横断方向の側壁とアライメントされた横断方向の側壁を有し、ランドエリア（ｉ−１）の幅と同じ大きさ以上の開口（ｉ）の幅を画成する。
代替的な実施形態において、その他の種類のメモリセル及び構成も使用され得る。使用され得るその他の種類のメモリセルの例には、誘電体電荷トラップ・フローティングゲートメモリセルが含まれる。例えば、一代替例において、デバイスのレベル群は、薄膜トランジスタ又は関連技術を用いてアクセスデバイス及びアクセスライン（配線）が当該レベル群内に形成された、絶縁材料によって分離された複数の平面状メモリセルアレイとして実装されてもよい。また、ここで説明する相互接続構造は、デバイスの様々なレベルに延在する導電体を小さいフットプリント内に有することが有用なその他の種類の３次元積層集積回路デバイス内に実装されることができる。
図３Ａは、メモリアレイ領域１１０とここで説明する相互接続構造１９０を有する周辺領域１２０とを含んだ３次元積層集積回路デバイス１００の一部を示す断面図である。
図３Ａにおいて、メモリアレイ領域１１０は、本願の譲受人によって所有されるＬｕｎｇによる米国特許出願第１２／４３０２９０号に記載されるようなワンタイムプログラマブル・マルチレベルメモリセルとして実装されている。なお、該米国特許出願の内容をここに援用する。ここでは、それを、ここで説明する３Ｄ相互接続構造を実装可能な代表的な集積回路構造として説明する。
メモリアレイ領域１１０は、横型電界効果トランジスタアクセスデバイス１３１ａ、１３１ｂを含んだメモリアクセス層１１２を含んでいる。デバイス１３１ａ、１３１ｂは、半導体基板１３０内にソース領域１３２ａ、１３２ｂ及びドレイン領域１３４ａ、１３４ｂを有している。基板１３０は、バルクシリコン、絶縁層上のシリコン層、又は集積回路を支持するための技術的に知られたその他の構造を有し得る。トレンチアイソレーション構造１３５ａ、１３５ｂが基板１３０内の領域群を分離している。ワードライン１４０ａ、１４０ｂがアクセスデバイス１３１ａ、１３１ｂのゲートとして機能する。コンタクトプラグ１４２ａ、１４２ｂが層間誘電体１４４を貫いて延在して、ドレイン領域１３４ａ、１３４ｂをビットライン１５０ａ、１５０ｂに結合している。
コンタクトパッド１５２ａ、１５２ｂが、下に位置するコンタクト１４６ａ、１４６ｂに結合され、アクセストランジスタのソース領域１３２ａ、１３２ｂへの接続を提供している。コンタクトパッド１５２ａ、１５２ｂ及びビットライン１５０ａ、１５０ｂは層間誘電体１５４内にある。
図示した例において、レベルは、例えばドープトポリシリコンなどの材料のそれぞれの平面状導電層で構成される。他の例では、レベルは平面状の積層材料層である必要はなく、それに代えて、材料層は縦方向寸法において変化してもよい。
絶縁層１６５−１乃至１６５−３がレベル１６０−１乃至１６０−４を互いに分離している。絶縁層１６６がレベル１６０−１乃至１６０−４及び絶縁層１６５−１乃至１６５−３の上に位置している。
複数の電極ピラー１７１ａ、１７１ｂが、メモリセルアクセス層１１２の頂部に配置され、レベル群を貫いて延在している。この図において、第１の電極ピラー１７１ａは、例えばタングステン又はその他の好適電極材料からなる中心の導電性コア１７０ａを含んでおり、導電性コア１７０ａはポリシリコンのシース（覆い）１７２ａによって囲まれている。アンチヒューズ材料又はその他のプログラム可能メモリ材料の層１７４ａが、ポリシリコンシース１７２ａと複数のレベル１６０−１乃至１６０−４との間に形成されている。この例において、レベル１６０−１乃至１６０−４は比較的高濃度にドープされたｎ型ポリシリコンを有し、ポリシリコンシース１７２ａは比較的低濃度にドープされたｐ型ポリシリコンを有する。好ましくは、ポリシリコンシース１７２ａの厚さは、ｐ−ｎ接合によって形成される空乏領域の深さより大きくされる。空乏領域の深さは、部分的に、ｐ−ｎ接合を形成するために使用されるｎ型及びｐ型のポリシリコンの相対的なドーピング濃度によって決定される。レベル１６０−１乃至１６０−４及びポリシリコンシース１７２ａはまた、アモルファスシリコンを用いて実装されてもよい。また、その他の半導体材料も使用され得る。
第１の電極ピラー１７１ａはパッド１５２ａに結合されている。導電性コア１７０ｂ、ポリシリコンシース１７２ｂ及びアンチヒューズ材料層１７４ｂを含んだ第２の電極ピラー１７１ｂは、パッド１５２ｂに結合されている。
複数のレベル１６０−１乃至１６０−４とピラー１７１ａ、１７１ｂとの間の界面領域は、より詳細に後述するように、整流器と直列にされたプログラム可能素子を有するメモリ素子を含んでいる。
ピラー１７１ａのアンチヒューズ材料の層１７４ａは、二酸化シリコン、酸窒化シリコン又はその他のシリコン酸化物とすることができ、生来状態において高い抵抗を有する。例えば窒化シリコンなどのその他のアンチヒューズ材料が使用されてもよい。ワードライン１４０、ビットライン１５０及び複数のレベル１６０−１乃至１６０−４に適切な電圧を印加することによってプログラムした後、アンチヒューズ材料層１７４ａは絶縁破壊し、対応するレベルに隣接するアンチヒューズ材料内のアクティブ領域が低い抵抗状態を担う。
図３Ａに示すように、レベル１６０−１乃至１６０−４の複数の導電層は周辺領域１２０内まで延在しており、そこには、複数のレベル１６０−１乃至１６０−４に対して支援回路及び導電体１８０が製造されている。周辺領域１２０には多様なデバイスが実装されて、集積回路１００上の復号化ロジック及びその他の回路を支援する。
導電体１８０は相互接続構造１９０内に配置され、様々なレベル１６０−１乃至１６０−４のランドエリアに接触している。より詳細に後述するように、各特定レベル１６０−１乃至１６０−４への導電体１８０は、上に位置するレベル内の開口を通って、導電性の相互接続配線１８５を含む配線層まで延在している。相互接続配線１８５は、レベル１６０−１乃至１６０−４と周辺１２０内の復号回路との間の相互接続を提供する。
図３Ａの破線によって表されるように、相異なるレベル１６０−１乃至１６０−４に接触する複数の導電体１８０が、図３Ａに示した断面に出入りする方向である長さ方向に配列されている。
図３Ｂは、図３Ａの相互接続構造１９０を通る直線Ｆｉｇ．３Ｂ−Ｆｉｇ．３Ｂに沿って取られた長さ方向の断面図であり、図１に示したものと同様の相互接続構造１９０の様子を示している。図３Ｂにて見て取れるように、各特定のレベルのための導電体１８０は、上に位置するレベル内の開口を通って延在して、ランドエリアに接触している。
図示した例においては、４つのレベル１６０−１乃至１６０−４が示されている。より一般的には、ここで説明する小型相互接続構造は、Ｎは少なくとも２として、レベル０乃至Ｎ内に実装されることができる。
代替的な実施形態において、その他の種類のメモリセル及び構成も使用され得る。例えば、一代替例において、デバイスのレベル群は、薄膜トランジスタ又は関連技術を用いてアクセスデバイス及びアクセスラインが当該レベル群内に形成された、絶縁材料によって分離された複数の平面状メモリセルアレイとして実装されてもよい。また、ここで説明する相互接続構造は、デバイスの様々なレベルに延在する導電体を小さいフットプリント内に有することが有用なその他の種類の３次元積層集積回路デバイス内に実装されることができる。
図３Ａ−３Ｂにおいては、単一の相互接続構造１９０が示されている。より均一な電力分布を実現するように、例えばメモリアレイ領域１１０を取り囲んでなど、デバイス内の様々な位置に複数の相互接続構造が配設されてもよい。図４は、アレイのそれぞれの側の周辺部１２０内の領域のシリーズ１９０−１及び１９０−２を含む２組の一連の相互接続構造を含んだデバイス１００の一実施形態の上面レイアウト図を示している。図５は、アレイの４辺全ての周辺部１２０内のシリーズ１９０−１、１９０−２、１９０−３及び１９０−４を含む４組の一連の相互接続構造を含んだ一実施形態の上面レイアウト図を示している。１０００列×１０００行のセルを含む一例に係るアレイサイズにおいて、１０レベルを有し、形状サイズＦがワードライン幅及びビットライン幅を規定し、レベル群のランドエリアのサイズがおよそＦである場合、１つの相互接続構造によって占有される領域の長さはレベル数のおよそ２Ｆ倍すなわち２０Ｆであり、ワードラインごとのピッチはおよそ２Ｆ以上であり、アレイの幅がおよそ２０００Ｆとなることがわかる。故に、この例によれば、およそ１００個の相互接続構造を、アレイ幅に沿った例えばシリーズ１９０−３などのシリーズにして形成することができ、同様の数をアレイ長さに沿って例えばシリーズ１９０−１などのシリーズにして形成することができる。
更なる他の代替実施形態において、周辺部１２０内に相互接続構造を有することに加えて、あるいは代えて、１つ以上の相互接続構造をメモリアレイ領域１１０内に実装することができる。また、相互接続構造は、メモリアレイ領域１１０の辺に平行ではなく、対角線方向又は何らかのその他の方向に延在されてもよい。
図６は、ここで説明する相互接続構造を含むメモリデバイスの一部を示す模式図である。第１の電極ピラー１７１ａが、ビットライン１５０ａ及びワードライン１４０ａを用いて選択されるアクセストランジスタ１３１ａに結合されている。ピラー１７１ａには複数のメモリ素子５４４−１乃至５４４−４が接続されている。各メモリ素子は、整流器５４９に直列のプログラム可能素子５４８を含んでいる。この直列構成は、アンチヒューズ材料の層がｐ−ｎ接合の位置に置かれてはいるが、図３Ａ−３Ｂに示した構造を表している。プログラム可能素子５４８は、アンチヒューズを指し示すためにしばしば使用される記号によって表されている。しかしながら、理解されるように、その他の種類のプログラム可能な抵抗材料及び構造も使用され得る。
また、導電面と電極ピラー内のポリシリコンとの間のｐ−ｎ接合によって実現される整流器５４９は、その他の整流器によって置き換えられることが可能である。例えば、整流器を提供するため、ゲルマニウムシリサイドのような固体電解質又はその他の好適材料に基づく整流器が使用され得る。その他の代表的な固体電解質材料については米国特許第７３８２６４７を参照することができる。
メモリ素子５４４−１乃至５４４−４の各々は、対応する導電性レベル１６０−１乃至１６０−４に結合されている。レベル１６０−１乃至１６０−４は導電体１８０及び相互接続配線１８５を介してプレイン（plane）デコーダ５４６に結合されている。プレインデコーダ５４６は、アドレスに応答して、選択されたレベルに、メモリ素子内の整流器が順バイアスされて導通するように例えばグランド５４７などの電圧を印加するとともに、選択されていないレベルに、メモリ素子内の整流器が逆バイアスされる、あるいは非導通となるように電圧を印加するかフローティングにするかする。
図７は、ここで説明する相互接続構造を有する３Ｄメモリアレイ３６０を含む集積回路デバイス３００の簡略化したブロック図である。ローデコーダ３６１が、メモリアレイ３６０のロー（行）群に沿って配列された複数のワードライン１４０に結合されている。コラムデコーダ３６３が、アレイ３６０内のメモリセルに対するデータの読み出し及びプログラミングを行うために、メモリアレイ３６０のコラム（列）群に沿って配列された複数のビットライン１５０に結合されている。プレインデコーダ５４６が、導電体１８０及び相互接続配線１８５を介して、メモリアレイ３６０内の複数のレベル１６０−１乃至１６０−４に結合されている。バス３６５上で、アドレスがローデコーダ３６１、コラムデコーダ３６３及びプレインデコーダ５４６に供給される。この例において、ブロック３６６内のセンス増幅器及びデータイン（data-in）構造が、データバス３６７を介してコラムデコーダ３６３に結合されている。データは、集積回路３００の入力／出力ポートからブロック３６６内のデータイン構造へ、データインライン３７１を介して供給される。図示した実施形態において、集積回路３００には、例えば、汎用プロセッサ若しくは専用アプリケーション回路、又はシステム・オン・チップ機能を提供する複数のモジュールの組み合わせなどの、その他回路３７４が含まれている。データは、ブロック３６６のセンス増幅器から、集積回路３００の入力／出力ポートへ、あるいは集積回路の内部又は外部のその他のデータ宛先へ、データアウトライン３７２を介して供給される。この例ではバイアス構成状態機械３６９を用いて実装されているコントローラが、ブロック３６８内の１つ又は複数の電源によって生成あるいは提供されるバイアス構成供給電圧、例えば読み出し電圧及びプログラム電圧など、の印加を制御する。コントローラは、技術的に知られた専用論理回路を用いて実装され得る。他の実施形態において、コントローラは、同一の集積回路上に実装され得る汎用プロセッサを有し、それがコンピュータプログラムを実行してデバイスの動作を制御する。更なる他の実施形態においては、コントローラの実装のために、専用論理回路と汎用プロセッサとの組み合わせが用いられてもよい。
図８Ａ−８Ｃ乃至図１５は、ここで説明する非常に小さいフットプリントを有する相互接続構造を製造するための製造シーケンスの一実施形態における工程群を示している。
図８Ａ及びＣは、製造シーケンスの第１の工程の断面図を示しており、図８Ｂはその上面図を示している。この用途の目的のため、第１の工程は、配設されたメモリセルアクセス層１１２の上に複数のレベル１６０−１乃至１６０−４を形成することを含む。図示した実施形態において、図８Ａ−８Ｃに示した構造は、本願の譲受人によって共通に所有されるＬｕｎｇによる米国特許出願第１２／４３０２９０号に記載されたプロセスを用いて形成される。なお、その内容をここに援用する。
他の実施形態において、レベル群は、技術的に知られた標準プロセスによって形成されることができ、ここで説明する相互接続構造が実装されるデバイスに応じて、例えばトランジスタ及びダイオード、ワードライン、ビットライン及びソースライン、導電性プラグ、並びに基板内のドープト領域など、アクセスデバイスを含んでいてもよい。
上述のように、他の実施形態において、その他の種類のメモリセル及びメモリアレイ領域１１０のその他の構成も用いられ得る。
次に、図８Ａ−８Ｃに示した構造上に、開口８１０を有する第１のマスク８００が形成され、図９Ａの上面図及び図９Ｂの断面図に示す構造が得られる。第１のマスク８００は、第１のマスク８００の層を堆積し、リソグラフィ技術を用いて、開口８１０を形成するように該層をパターニングすることによって形成され得る。第１のマスク８００は例えば、窒化シリコン、酸化シリコン又は酸窒化シリコンなどのハードマスク材料を有し得る。
第１のマスク８００内の開口８１０は、レベル１６０−１乃至１６０−４のランドエリアの組み合わせの周囲を取り囲む。故に、開口８１０の幅１９２は、後に形成される導電体１８０がレベル１６０−１乃至１６０−４の開口を通過することができるよう、少なくとも、レベル１６０−１乃至１６０−４のランドエリアの幅と同じ大きさである。開口８１０の長さ１９４は、後に形成される導電体１８０がレベル１６０−１乃至１６０−４の開口を通過することができるよう、少なくとも、レベル１６０−１乃至１６０−４のランドエリアの長さの和と同じ大きさである。
次に、図９Ａ−９Ｂに示した構造上に、開口８１０内を含めて、第２のエッチングマスク９００が形成され、図１０Ａの上面図及び図１０Ｂの断面図に示す構造が得られる。図示のように、第２のエッチングマスク９００は、開口８１０の長さ１９４より小さい長さ９１０を有するとともに、開口８１０の幅１９２と少なくとも同じ大きさの幅を有する。
図示した実施形態において、第２のエッチングマスク９００は、開口８１０内の第２のマスク９００の長さが後述の後続プロセス工程にて選択的に短縮されることができるよう、第１のマスク８００に対して選択的にエッチングされることが可能な材料を有する。換言すれば、第２のマスク９００の材料は、第２のマスク９００の長さを短縮するために使用されるプロセスに関して、第１のマスク８００の材料のエッチングレートより高いエッチングレートを有する。例えば、第１のマスク８００がハードマスク材料を有する実施形態において、第２のマスクはフォトレジストを有することができる。
次に、図１０Ａ−１０Ｂに示した構造上で、第１及び第２のマスク８００、９００をエッチングマスクとして用いてエッチング処理が実行され、図１１Ａの上面図及び図１１Ｂの断面図に示す構造が得られる。このエッチング処理は、例えばタイミングモードのエッチングを用いて、単一のエッチングケミストリを使用して実行され得る。他の例では、このエッチング処理は、絶縁層１６６、レベル１６０−４、絶縁材料１６５−３及びレベル１６０−３を個別にエッチングするように異なるエッチングケミストリを用いて実行され得る。
このエッチングは、レベル１６０−４を貫通してレベル１６０−３の一部を露出させる開口１０００を形成する。開口１０００は、レベル１６０−１のランドエリア１６１−１ａの上に位置する。開口１０００は、ランドエリア１６１−１ａの長さと少なくとも同じ大きさの長さ１００２を有するとともに、ランドエリア１６１−１ａの幅と少なくとも同じ大きさの幅１００４を有する。
このエッチングはまた、レベル１６０−４を貫通してレベル１６０−３の一部を露出させる開口１０１０を形成する。開口１０１０は、レベル１６０−１のランドエリア１６１−１ｂの上に位置する。開口１０１０は、ランドエリア１６１−１ｂの長さと少なくとも同じ大きさの長さ１０１２を有するとともに、ランドエリア１６１−１ｂの幅と少なくとも同じ大きさの幅１００４を有する。
次に、マスク９００の長さ９１０が短縮されて、長さ１１１０を有する短縮長マスク１１００が形成され、図１２Ａの上面図及び図１２Ｂの断面図に示す構造が得られる。図示した実施形態において、マスク９００はフォトレジストを有しており、例えばＣｌ２ベースあるいはＨＢｒベースのケミストリを用いた反応性イオンエッチングを用いて、トリミングされることができる。
次に、図１２Ａ−１２Ｂに示した構造上で、第１のマスク８００及び短縮長マスク１１００をエッチングマスクとして用いてエッチング処理が実行され、図１３Ａの上面図及び図１３Ｂの断面図に示す構造が得られる。
このエッチング処理は、レベル１６０−３を貫通して下に位置するレベル１６０−２の部分を露出させるように、開口１０００、１０１０を延長させる。
このエッチングはまた、開口１２００、１２１０を形成する。開口１２００、１２１０は、マスク１１００の長さの短縮によってもはやマスク１１００に覆われなくなったレベル１６０−４の部分を貫通し、それによってレベル１６０−３の部分を露出させる。開口１２００は、開口１０００に隣接して形成され、且つレベル１６０−２のランドエリア１６１−２ａの上に位置する。開口１２００は、ランドエリア１６１−２ａの長さと少なくとも同じ大きさの長さ１２０２を有するとともに、ランドエリア１６１−２ａの幅と少なくとも同じ大きさの幅１２０４を有する。
開口１２１０は、開口１０１０に隣接して形成され、且つレベル１６０−２のランドエリア１６１−２ｂの上に位置する。開口１２１０は、ランドエリア１６１−２ｂの長さと少なくとも同じ大きさの長さ１２１２を有するとともに、ランドエリア１６１−２ｂの幅と少なくとも同じ大きさの幅１２０４を有する。
次に、マスク１１００の長さ１１１０が短縮されて、長さ１３０５を有する短縮長マスク１３００が形成される。第１のマスク８００及びマスク１３００をエッチングマスクとして用いたエッチング処理が実行され、図１４Ａの上面図及び図１４Ｂの断面図に示す構造が得られる。
このエッチング処理は、レベル１６０−２を貫通してレベル１６０−１のランドエリア１６１−１ａ、１６１−１ｂを露出させるように、開口１０００、１０１０を延長させる。このエッチング処理はまた、レベル１６０−３を貫通してレベル１６０−２のランドエリア１６１−２ａ、１６１−２ｂを露出させるように、開口１２００、１２１０を延長させる。
このエッチングはまた、開口１３１０、１３２０を形成する。開口１３１０、１３２０は、マスク１３００の長さの短縮によってもはや覆われなくなったレベル１６０−４の部分を貫通し、それによってレベル１６０−３のランドエリア１６１−３ａ、１６１−３ｂを露出させる。
開口１３１０は、開口１２００に隣接して形成される。開口１３１０は、ランドエリア１６１−３ａの長さと少なくとも同じ大きさの長さ１３１２を有するとともに、ランドエリア１６１−３ａの幅と少なくとも同じ大きさの幅１３１４を有する。
開口１３２０は、開口１２１０に隣接して形成される。開口１３２０は、ランドエリア１６１−３ｂの長さと少なくとも同じ大きさの長さ１３２２を有するとともに、ランドエリア１６１−３ｂの幅と少なくとも同じ大きさの幅１３２４を有する。
次に、図１４Ａ−１４Ｂに示した構造上に絶縁充填材料１４００が堆積され、且つ例えば化学機械研磨（ＣＭＰ）などの平坦化プロセスが実行されてマスク８００、１３００が除去され、図１５の断面図に示す構造が得られる。
次に、導電体１８０のためのランドエリアへのビアを画成するようにリソグラフィパターンが形成される。反応性イオンエッチングを適用して、絶縁充填材料１４００を貫通する深い高アスペクト比のビアを形成することができ、それにより、導電体１８０用のビアが配設される。ビアを開口した後、ビアは、導電体１８０を形成するよう、タングステン又はその他の導電材料で充填される。その後、相互接続配線１８５を形成するようにメタライゼーションプロセスが適用され、導電体１８０とデバイスのプレインデコーダ回路との間の相互接続が提供される。最後に、バックエンドオブライン（ＢＥＯＬ）プロセスが適用されて集積回路が完成され、図３Ａ−３Ｂに示した構造が得られる。
下に位置するレベルのランドエリアまで導電体を通すために使用される様々なレベル内の開口群は、単一のエッチングマスク８００内の開口８１０と、クリティカルなアライメント工程を用いない追加マスクをエッチングするプロセスとを用いて、それらレベル群をパターニングすることによって形成される。結果として、縦方向にアライメントされた側壁を有する様々なレベル内の開口群がセルフアライン的に形成される。
上述の例において、マスク８００の開口８１０は、平面図において、長方形の断面を有する。その結果、様々なレベルの開口群は横断方向において実質的に同じ幅を有する。他の例では、マスク８００の開口は、様々なレベルのランドエリアの形状に応じて、円形、楕円形、正方形、長方形、又は幾らか不規則な形状である断面を有していてもよい。
例えば、マスク８００の開口の幅は、異なる幅を有するランドエリア群に適合するように、長さ方向に沿って変化することができる。図１６は、長さ方向においてステップ状に変化する幅を有するマスク８００の開口１５１０の平面図を示している。開口１５１０は、それに従って、レベル群の開口群の幅を変化させる。
続いて、主として図１７−３４Ａを参照して本発明を説明する。
以下の説明は典型的に、具体的な構造上の実施形態及び方法を参照してのものである。理解されるように、本発明は、具体的に開示される実施形態及び方法に限定されるものではなく、その他の特徴、要素、方法及び実施形態を用いて実施されてもよい。本発明を例示するために好適な実施形態を説明するが、本発明の範囲は、それらの実施形態によって限定されず、請求項によって定められる。当業者は、以下の説明を受けて、多様な均等な変形例を認識するであろう。様々な実施形態における同様の要素は、似通った参照符号をで用いて参照することとする。
図１７−３４Ａは、３次元積層ＩＣデバイスの他の一例の構造及び製造方法を示しており、同様の構造物には似通った参照符号が付されている。図１７及び１７Ａは、この例に係る３次元積層ＩＣデバイスの相互接続領域１７の簡略化した断面図及び平面図である。この例において、相互接続領域１７は、１８．１−１８．４を付した４つの相互接続レベル１８と、５４．１−５４．４を付した４つの導電体５４と、グランド導電体５５とを含んでいる。導電体５４は、コンタクトレベル１８の、３４．１−３４．４を付した導電層３４の、１４．１−１４．４を付した相互接続コンタクト領域１４のうちの１つに電気的に接続するために、コンタクトレベル１８を通る第１の部分５７と、層間誘電体５２及び電荷トラップ層２７を通る第２の部分５９とを有している。第１の部分５７は、誘電体の側壁スペーサ６１によって囲まれており、それにより、導電体５４は、その導電体が電気接触を形成しない導電層３４から電気的に分離されている。また、各コンタクトレベル１８の各導電層３４に電気的に接続されたグランド導電体５５が示されている。
図１８及び１８Ａは、相互接続領域１７の製造における初期工程を示している。フォトレジスト８８が、３３．１−３３．４を付したコンタクト開口３３及び図１８Ａに示すグランドコンタクト開口３５のエッチングに使用される。コンタクト開口３３及びグランドコンタクト開口３５は、上部層２４を貫通し、第１のコンタクト層１８．１の上側の導電層３４．１を露出させる。コンタクト開口３３のエッチングに続いて、フォトレジスト８８が剥離され、図１９及び１９Ａに示すように相互接続領域１７上に第１のフォトレジストマスク８９が形成される。第１のマスク８９は１つおきにコンタクト開口を露出させ、すなわち、この例ではコンタクト開口３３．２及び３３．４を露出させる。図１９Ａにて見て取れるように、マスク８９はまた、グランドコンタクト開口３５を覆う。図１７と図１８とを比較することによって理解されるように、コンタクト開口３３の位置は導電体５４の位置を決定し、グランドコンタクト開口３５の位置はグランド導電体５５の位置を決定する。この例において、導電体５４ひいては相互接続コンタクト領域１４は一定のピッチを有する。
図２０及び２０Ａは、露出されたコンタクト開口３３．２及び３３．４の下の単一のコンタクトレベル１８．１を貫通させるエッチングの結果を示している。その後、第１のマスク８９は剥離され、続いて、図２１及び２１Ａに示す第２のフォトレジストマスク９０が形成される。第２のマスク９０は、コンタクト開口３３．１及び３３．２並びにグランドコンタクト開口３５を覆いながらコンタクト開口３３．３及び３３．４を露出させるために使用される。図２１は、第１のマスク８９の除去及び図２０の構造上の第２のマスク９０の形成の結果を示しており、左から数えて１番目及び２番目のコンタクト開口３３．１及び３３．２が第２のマスクで覆われ、３番目及び４番目のコンタクト開口３３．３及び３３．４が開放されている。
図２２及び２２Ａは、３番目及び４番目のコンタクト開口３３．３及び３３．４の２つのコンタクトレベルを貫通させるエッチングの結果を示している。すなわち、コンタクト開口３３．３を介してコンタクトレベル１８．１及び１８．２がエッチングされ、コンタクト開口３３．４を介してコンタクトレベル１８．２及び１８．３がエッチングされる。図２３及び２３Ａは、図２２の第２のマスク９０の除去後の図２２の構造を示している。見て取れるように、コンタクト開口３３．１−３３．４は下方にコンタクトレベル１８．１−１８．４の導電層３４．１−３４．４まで延在している。
図２４及び２４Ａは、コンタクト開口３３．１−３３．４の側壁への側壁スペーサ６１の形成後の図２３の構造を示している。側壁スペーサ６１はコンタクト開口３３．２、３３．３及び３３．４を、それらのコンタクト開口が通過するコンタクトレベル１８の導電層３４から電気的に絶縁する。
図２５及び２５Ａは、図２５にグランドコンタクト開口３５を通る断面図を追加した図２４の構造を示している。コンタクト開口３３の全てがフォトレジスト９２で覆われ、グランドコンタクト開口３５は露出されたままにされている。図２６及び２６Ａは、導電層３４．１−３４．４をグランドコンタクト開口３５の内側に露出させる、グランドコンタクト開口３５の位置の３つのコンタクトレベル１８を貫通させるエッチングの後の、図２５の構造を示している。図２７及び２７Ａは、フォトレジスト９２を除去した後の図２６の構造を示している。
図２８及び２８Ａは、典型的にはポリシリコンである導電材料９３を堆積し、それにより、コンタクト開口３３及びグランドコンタクト開口３５を充填した後の、図２７の構造を示している。コンタクト開口３３及びグランドコンタクト開口３５内の材料９３は、それぞれ、導電体５４及びグランド導電体５５を形成する。所望の場合には、グランド導電体５５とコンタクトレベル１８の導電層３４との間の電気接触を強化するため、グランドコンタクト開口３５内にグランド導電体５５を形成するのに先立って、グランドコンタクト開口の側壁の絶縁層３６をエッチバックあるいはその他の方法で除去することができる。これは、図２８に、グランド導電体５５を囲む絶縁層３６内の破線によって指し示されている。導電材料９３はまた、上部層２４の誘電体層２６を覆っている。その後、図２８の構造がエッチングされて、誘電体層２６を覆う材料９３の層が除去される。これは、図２９及び２９Ａに示されている。図２９の構造は電荷トラップ層２７まで下方に、例えば化学機械研磨にかけられ、図３０の構造が得られる。
図３１及び３１Ａは、典型的には窒化シリコンであるストッパ層９６の堆積とそれに続くストッパ層上への層間誘電体９７の堆積との後の図３０の構造を示している。次に、図３１の構造は、５４．１−５４．４を付した導電体５４及びグランド導電体５５まで層間誘電体９７及びストッパ層９６を貫通するように形成された、コンタクト開口３３及びグランドコンタクト開口３５の延在部を有するようにされる。これに続いて、図３２及び３２Ａを参照するに、それら延在部への例えばタングステンなどの導電材料の充填が行われ、導電体５４及びグランド導電体５５が作り出される。導電体５４は、コンタクトレベル１８内を延在する第１の部分５７と、上部層２４内を延在する第２の部分５９とを有する。
一部の例において、層９６は窒化シリコンであり、層間誘電体９７は二酸化シリコンである。しかしながら、層９６は、例えば二酸化シリコン又は酸化シリコンと窒化シリコンとの交互層など、その他の誘電体材料を有していてもよい。側壁スペーサ３０は、窒化シリコンとし得るが、例えば二酸化シリコン又は多層の酸化物／窒化シリコンなど、その他の材料を有していてもよい。同様に、誘電体層２５は、典型的には窒化シリコンであるが、例えば二酸化シリコンなどであってもよい。導電体５４の第１の部分５７は、典型的にはポリシリコンであるが、例えばＮ＋ポリシリコン、タングステン、ＴｉＮなど、その他の導電材料であってもよい。また、導電体５４の長さ全体が、例えばタングステンなどの同一材料であってもよい。
図３３は、１６個のコンタクト開口の組を図式的に示したものであり、４つの異なるセットのコンタクト開口３３が、１６個のコンタクトレベル１８へのアクセスを提供するように、４つのマスクのみを用いて１６個の異なる深さまでエッチングされることを示している。
図３４及び３４Ａは、３次元積層ＩＣデバイスの断面図及び平面図である。図３４は、１つのワードライン９４を通るように取られており、ワードライン９４は、層９５によって、例えば誘電体層と半導体層とが交互にされたスタックから電気的に絶縁されている。層９５は、例えば、酸化シリコンと、電荷トラップ層として機能する窒化シリコンとの交互層とし得る。
以下の例は、３次元積層ＩＣデバイスの相互接続領域１７のコンタクトレベル１８のスタックにおいて、ランドエリア５６への電気接続を実現する方法を説明するものである。この例において、相互接続領域１７は上部層２４と上部層の下のコンタクトレベル１８のスタックとを含んでおり、各コンタクトレベルは導電層３４と絶縁層３６とを有する。相互接続領域１７の上に位置する上部層２４の少なくとも一部は、第１のコンタクトレベル１８．１を露出させ且つ各コンタクトレベル１８のコンタクト開口３３を作り出すために除去される。これは図１８に例示されている。
Ｎ個のエッチングマスクのセットを使用することで、コンタクトレベル１８のスタックにおける相互接続コンタクト領域１４の最大２Ｎ個のレベルが作り出される。殆どの図は４つのコンタクトレベル１８を有する例を示していたが、この例においては、コンタクトレベルの数は１６コンタクトレベル、故に、Ｎ＝４まで増加される。ここでの説明においては、１６個のコンタクト開口３３の図形表示を含んだ図３３も参照する。複数のマスクを用いて、最大２Ｎ個のコンタクトレベル、この例では１６コンタクトレベル、のコンタクト開口３３がエッチングされる。工程群は以下のように実行される。
第１のマスク８９（図１９参照）を用いて、１つおきのコンタクト開口にて、１つのコンタクトレベル１８をエッチングする。第１のマスク８９によって覆われないコンタクト開口は、図３３において、コンタクト開口３３．２、３３．４などを囲む点線の枠によって識別されている。次に、第２のマスク９０（図２１参照）を用いて、一連の１番目乃至４番目のコンタクト開口の組における３番目及び４番目のコンタクト開口にて、２つのコンタクトレベルをエッチングする。第２のマスク９０は、図３３において、４個のコンタクト開口の組のうちの２つの隣接コンタクト開口を各枠が囲む４個の短破線の枠によって識別されている。この例において、エッチングされる３番目及び４番目のコンタクト開口は、第１のコンタクト開口３３．１乃至第４のコンタクト開口３３．４の組におけるコンタクト開口３３．３及び３３．４と、コンタクト開口３３．５−３３．８の組におけるコンタクト開口３３．７及び３３．８と、等々である。図２２にて見て取れるように、第１及び第２のマスク８９、９０の使用により、４つのコンタクトレベル１８．１−１８．４の各々までのコンタクト開口３３が提供される。
１６個のコンタクトレベル１８を有するこの例を引き続き説明するに、第３のマスク（図示せず）を用いて、一連の１番目から８番目のコンタクト開口の組における５番目乃至８番目のコンタクト開口３３にて、４つのコンタクトレベルをエッチングする。これは、図３３に、２つの長破線の枠によって指し示されている。第４のマスク（図示せず）を用いて、一連の１番目乃至１６番目のコンタクト開口の少なくとも１つの組における９番目乃至１６番目のコンタクト開口にて、８つのコンタクトレベルをエッチングする。これは、図３３に、１つの実線の枠によって指し示されている。なお、第１、第２、第３及び第４のマスクの各々を用いて、コンタクト開口群の半数がエッチングされる。
コンタクト開口３３の側壁の各々に誘電体層６１（図２４参照）が形成される。そして、コンタクト開口３３を通ってコンタクトレベル１８の相互接続コンタクト領域１４まで、導電体５４が形成され、誘電体層が、導電体５４を、側壁に沿った導電層３４から電気的に絶縁する。
図１８及び１９を参照して説明したように、グランドコンタクト開口３５は典型的に、コンタクト開口３３．１と同じようにして形成される。しかしながら、コンタクト開口３３内に導電体５４を形成するのに先立って、上部層２４内のグランドコンタクト開口３５の部分が側壁スペーサで覆われ（図２４参照）、複数のコンタクトレベル１８を貫通するようにエッチングされ（図２６参照）、そしてその後に、図２８に示すように、グランド導電体５５を作り出すように導電材料で充填される。グランド導電体５５は各導電層３４に電気的に接触する。対照的に、導電体５４．１−５４．４は、誘電体側壁スペーサ６１の使用により、単一の導電層３４のみに接触する。一部の例において、各グランド導電体５５は、各導電層３４と電気的に接触しなくてもよい。
上述の例においては、コンタクト開口３３を左から右へと数えてきた。所望の場合には、コンタクト開口を、左から右又は右から左の何れで数えてもよいし、設計要求に応じてその他の順序で数えてもよい。重要なことは、各マスクによって常に、実効的に半数のコンタクトが開放されることである。すなわち、偶数個のコンタクト開口が存在するとき、各マスクはコンタクトのうちの半数を開放することになり、また、例えば１５など、奇数個のコンタクト開口が存在するとき、各マスクは、例えば７又は８など、半数より僅かに少なく、或いは多く開放することになる。各工程での１層／２層／４層／８層の除去は、各工程での２０乃至２（Ｎ−１）層の除去と表現することもできる。
図３５に、図３３のマスキング・エッチング手順を別の様式で示す。図３５及びそれに続く図３６−３９において、０はダーク、すなわち、フォトレジスト材料を有することを表し、１はオープン、すなわち、フォトレジスト材料を有しないことを表している。故に、各マスクに関して、１６個のコンタクト開口のうち８個がオープンにされている。
図３３及び３５のエッチングプロセス例がマスク１−４に関して１／２／４／８層（レイヤ）を除去する場合、エッチングシーケンスによって設置される（すなわち、そこまでエッチングされる）コンタクトレベルは、設置レイヤ宛先０−１５によって特定され得る。各位置Ａ−Ｐに設置される（そこまでエッチングされる）結果レベルは、設置レイヤ０、１、２、３等々として示されている。
その他のエッチングシーケンスも使用され得る。例えば、図３６は、マスク１及びマスク４によってエッチングされるレイヤ数が交換され、故に、マスク１によって８層が、マスク２によって２層が、マスク３によって４層が、そしてマスク４によって１層がエッチングされるエッチングシーケンス変更を示している。各位置Ａ−Ｐに設置される（そこまでエッチングされる）結果レベルは、設置レイヤ０、８、２、１０等々として示されている。
図３５と３６とを比較することによって例示されるようにエッチングシーケンスを変更する、すなわち、各マスクによってエッチングされるレイヤ数を変更することに代えて（あるいは加えて）、マスクシーケンスが変更されてもよい。これは図３７に例示されている。図３７においては、図３５と同様に、マスク２は２層をエッチングし、マスク３は４層をエッチングする。しかしながら、図３５の例におけるマスク２のマスクシーケンス（００１１００１１・・・）が、図３７の例ではマスク３のマスクシーケンスになっており、且つ図３５の例におけるマスク３のマスクシーケンス（００００１１１１００００・・・）が、図３７のマスク２のマスクシーケンスになっている。各位置Ａ−Ｐに設置される（そこまでエッチングされる）結果レベルは、設置レイヤ０、１、４、５等々として示されている。
図３８は、位置変更と称するものを例示している。この例においては、マスク１−４でエッチングされるレイヤ数は図３５においてと同じであり、各位置Ａ−Ｐの設置レイヤも位置Ａのレイヤ０及び位置Ｊのレイヤ９を含めて同じであるが、位置Ａと位置Ｊとが入れ替えられている。しかしながら、位置Ａ−Ｐの各々のエッチングは、図３５の例と図３８の例との双方で同じである。各位置Ｊ、Ｂ、Ｃ、Ｄ等々に設置される（そこまでエッチングされる）結果レベルは、設置レイヤ９、１、２、３等々として示されている。
図３９は、図３５の第１の例を用いて、図３６のエッチングシーケンス変更と、図３７のマスクシーケンス変更と、図３８の位置変更とを行うときの結果を示している。しかしながら、得られる構造は依然として、１６個の異なる位置に対して１６個の異なる設置レイヤを有する。各位置Ｊ、Ｂ、Ｃ、Ｄ等々に設置される（そこまでエッチングされる）結果レベルは、設置レイヤ９、８、４、１２等々として示されている。
以上にて参照した全ての特許、特許出願及び刊行物をここに援用する。
好適な実施形態及び例を参照することによって本発明を開示したが、理解されるように、これらの例は限定的なものではなく例示的なものである。当業者は容易に、本発明の精神の範囲内且つ以下の請求項の範囲内にある変更及び組み合わせに想到するであろう。
本出願は、２０１１年５月２４日に出願された米国特許出願第１３／１１４，９３１号の利益を主張するものであり、その内容をここに援用する。

Claims (16)

  1. 相互接続領域に少なくとも４つのコンタクトレベルのスタックを有する３次元積層ＩＣデバイスで使用され、前記コンタクトレベルのランドエリアにアライメントされ且つ該ランドエリアを露出させる相互接続コンタクト領域を形成する方法であって、各コンタクトレベルは導電層と絶縁層とを有し、当該方法は：
    各コンタクトレベルのためのコンタクト開口を作り出すために、第１のコンタクトレベルを露出させるように、前記相互接続領域の上に位置する上部層の少なくとも一部を除去するステップと、
    Ｎは２以上の整数として、前記コンタクトレベルの前記スタックに複数レベルの相互接続コンタクト領域を作り出すためのＮ個のエッチングマスクの組を選定するステップと、
    前記Ｎ個のマスクを使用して、前記コンタクト開口を最大２Ｎ個のコンタクトレベルまでエッチングするステップであり：
    第１のマスクを使用して、前記コンタクト開口のうちの実効的に半数で、１つのコンタクトレベルをエッチングするステップ；
    第２のマスクを使用して、前記コンタクト開口のうちの実効的に半数で、２つのコンタクトレベルをエッチングするステップ；及び
    前記コンタクト開口が前記２Ｎ個のコンタクトレベルまで延在するよう、前記除去するステップ、前記選定するステップ及び前記使用するステップを実行するステップ；
    を有するステップと、
    を有し、
    それにより、前記コンタクト開口を通って前記コンタクトレベルの前記ランドエリアに接触する導電体を形成することが可能にされる、
    方法。
  2. 前記除去するステップは、更なるマスクを用いて実行される、請求項１に記載の方法。
  3. 前記第１のマスクを使用するステップは、前記第１のマスクを用いて１つおきのコンタクト開口で、１つのコンタクトレベルをエッチングすることを有し、
    前記第２のマスクを使用するステップは、前記第２のマスクを用いて、少なくとも一組の第１乃至第４のコンタクト開口のうちの第３及び第４のコンタクト開口で、２つのコンタクトレベルをエッチングすることを有する、
    請求項１に記載の方法。
  4. 前記Ｎ個のマスクを使用するステップは更に：
    第３のマスクを使用して、前記コンタクト開口のうちの実効的に半数で、４つのコンタクトレベルをエッチングするステップ；及び
    第４のマスクを使用して、前記コンタクト開口のうちの実効的に半数で、８つのコンタクトレベルをエッチングするステップ；
    を有する、請求項１に記載の方法。
  5. 前記第３のマスクを使用するステップは、前記第３のマスクを用いて、少なくとも一組の第１乃至第８のコンタクト開口のうちの第５乃至第８のコンタクト開口で、４つのコンタクトレベルをエッチングすることを有し、
    前記第４のマスクを使用するステップは、前記第４のマスクを用いて、少なくとも一組の第１乃至第１６のコンタクト開口のうちの第９乃至第１６のコンタクト開口で、８つのコンタクトレベルをエッチングすることを有する、
    請求項４に記載の方法。
  6. 前記第１のマスクを使用するステップは、コンタクト開口２、４、６、８、１０、１２、１４、１６で１つのコンタクトレベルをエッチングするように実行され、
    前記第２のマスクを使用するステップは、コンタクト開口３、４、７、８、１１、１２、１５、１６で２つのコンタクトレベルをエッチングするように実行され、
    前記第３のマスクを使用するステップは、コンタクト開口５−８、１３−１６で４つのコンタクトレベルをエッチングするように実行され、
    前記第４のマスクを使用するステップは、コンタクト開口９−１６で８つのコンタクトレベルをエッチングするように実行される、
    請求項４に記載の方法。
  7. 前記第１のマスクを使用するステップは、コンタクト開口２、４、６、８、１０、１２、１４、１６で８つのコンタクトレベルをエッチングするように実行され、
    前記第２のマスクを使用するステップは、コンタクト開口５、６、７、８、１３、１４、１５、１６で２つのコンタクトレベルをエッチングするように実行され、
    前記第３のマスクを使用するステップは、コンタクト開口３、４、７、８、１１、１２、１５、１６で４つのコンタクトレベルをエッチングするように実行され、
    前記第４のマスクを使用するステップは、コンタクト開口９−１６で１つのコンタクトレベルをエッチングするように実行される、
    請求項４に記載の方法。
  8. 前記コンタクトレベルを貫通するグランドコンタクト開口を作り出すステップと、
    前記コンタクトレベルの複数の前記導電層と電気的に接触するように、前記グランドコンタクト開口内にグランド導電体を形成するステップと、
    を更に有する請求項１に記載の方法。
  9. 前記グランドコンタクト開口はグランドコンタクト開口側壁を有し、当該方法は更に：
    前記グランド導電体が前記グランド導電体と前記コンタクトレベルの前記複数の前記導電層との間に強化された電気接触を生成するように、前記グランド導電体を形成するステップに先立って、前記グランドコンタクト開口側壁において前記絶縁層の一部を除去するステップ、
    を更に有する請求項８に記載の方法。
  10. 前記使用するステップは、エッチングされるコンタクトレベルの数順とは異なる順序で実行される、請求項１に記載の方法。
  11. 前記コンタクト開口は側壁を有し、当該方法は更に、該側壁に誘電体層を形成するステップを有する、請求項１に記載の方法。
  12. 相互接続領域の、少なくとも第１、第２、第３及び第４のコンタクトレベルのスタックであり、各コンタクトレベルが導電層と絶縁層とを有する、スタックと、
    前記コンタクトレベルのスタックの一部を貫通する第１、第２、第３及び第４の導電体であり、それぞれ、前記第１、第２、第３及び第４のコンタクトレベルの前記導電層と電気的に接触する第１、第２、第３及び第４の導電体と、
    前記第２、第３及び第４の導電体がそれぞれ前記第２、第３及び第４の導電層とのみ電気的に接触するように、前記第２、第３及び第４の導電体の周囲を取り囲む誘電体側壁スペーサと、
    を有する３次元積層ＩＣデバイス。
  13. 前記第１、第２、第３及び第４の導電体は一定のピッチを有する、請求項１２に記載の積層ＩＣデバイス。
  14. 前記第１、第２、第３及び第４の導電体の位置は、共通マスクによって決定可能である、請求項１２又は１３に記載の積層ＩＣデバイス。
  15. 前記コンタクトレベルのスタックの一部を貫通し且つ前記第１、第２、第３及び第４のコンタクトレベルの前記導電層の各々と電気的に接触するグランド導電体、を更に有する請求項１２に記載の積層ＩＣデバイス。
  16. 前記第１、第２、第３及び第４の導電体並びに前記グランド導電体の位置は、共通マスクによって決定可能である、請求項１５に記載の積層ＩＣデバイス。
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