JP2004363230A - 半導体装置 - Google Patents

Abstract

【課題】配線レイアウトを規定することにより、絶縁膜に埋め込まれた配線同士の間における短絡を防止する。
【解決手段】配線幅をＬ、配線間隙をＳと、プロセス上可能な最小配線幅をＬｍ、最小配線間隔Ｓｍとし、配線間ショートが発生しにくい最小の配線幅をＬｃ、配線間隙をＳｃとする。ここで、配線間隙ＳがＳｍ以上Ｓｃより小さい範囲でレイアウト設定する場合、配線間隙Ｓに隣接する配線幅ＬはＬｍ以上Ｌｃより小さい大きさであることを特徴とする、配線レイアウトを提供する。その結果、ＣＭＰ後に被研磨面に傷が形成された場合においても、形成された傷等に導電膜が埋め込まれ、配線間にブリッジが形成されるのを防ぐことが出来る。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、多層配線を有する半導体装置の配線レイアウトに関するものである。
【０００２】
【従来の技術】
近年、ＵＬＳＩの高性能化を進めるため、半導体プロセス技術においても、配線や素子の超微細化、及び高集積化が行われてきた。例えば、高集積化プロセスの手法として、配線材料としてＣｕを用いたダマシンプロセスが使われ始めている。
【０００３】
以下、配線材料としてＣｕを用いたダマシンプロセスについて図面を参照しながら説明する。
【０００４】
まず、図９（ａ）に示すように、絶縁膜１０を堆積し、その絶縁膜１０中にフォトリソグラフィー、及びドライエッチングプロセスを用いて、配線溝１１を形成する。その後、配線溝１１内を完全に埋め込まないようにバリアメタル膜１２を堆積し、このバリアメタル膜１２上にＣｕ膜１３が配線溝１１を完全に埋め込むように堆積する。
【０００５】
その後、図９（ｂ）に示すように、機械化学研磨（ＣＭＰ）を用いて、配線溝１１からはみ出しているＣｕ膜１３を除去し、Ｃｕ配線１４を形成する。
【０００６】
続いて、図９（ｃ）に示すように、絶縁膜１０上に堆積されたバリアメタル膜１２をＣＭＰ法により除去し、Ｃｕ配線１４の構造を形成する。ここで、ＣＭＰの条件によっては、絶縁膜１０表面よりＣｕ配線１４表面の方がやや高く残る場合もある。この絶縁膜１０より高い位置にあるＣｕ配線１４の表面部分をリセス１５という（例えば特許文献１参照）。
【０００７】
【特許文献１】
特開平１０−２１４８３４号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、前述の従来の配線構造の形成方法においては、配線の微細化が進むに伴い、配線同士の間で短絡が生じるという問題がある。具体的には、配線間に形成された傷、特に配線間を横断する傷に導電膜が埋め込まれたブリッジが形成され、配線間でショートが発生する。
【０００９】
そこで本発明では、上記配線間ショート発生不良の特性を考慮し、配線レイアウトを規定することにより、絶縁膜に埋め込まれた配線同士の間における短絡を防止できるようにすることを目的とする。
【００１０】
【課題を解決するための手段】
以上の課題を解決するために、配線幅をＬ、配線間隙をＳと、プロセス上可能な最小配線幅をＬｍ、最小配線間隔Ｓｍとし、配線間ショートが発生しにくい最小の配線幅をＬｃ、配線間隙をＳｃとする配線レイアウトにおいて、配線間隙ＳがＳｍ以上Ｓｃより小さい範囲でレイアウト設定する場合、配線間隙Ｓに隣接する配線幅はＬｍ以上Ｌｃより小さい大きさであることを特徴とする、配線レイアウトを有する半導体装置を提供する。
【００１１】
その結果、配線幅と配線間隙のレイアウトを調整することによって、ＣＭＰ後に被研磨面に傷が形成された場合においても、絶縁膜に埋め込まれた配線同士の間における短絡を防止できるため、配線間ショートの発生率を低減し、配線形成時の歩留まりを向上させることが出来る。
【００１２】
また、ある一定配線幅Ｌｃ（＞Ｌｍ）より狭い領域では隣接する配線間隙の最小配線間隔Ｓｍを許し、かつ一定配線幅Ｌｃより太い領域の配線に対しては、配線端部もしくは配線内部にスリットを有する事を特徴とする半導体装置を提供する。
【００１３】
その結果、配線の端部、もしくは内部へスリットを形成することにより、配線幅が広くても、配線上に形成されるリセス量を低減することが出来る。よって、Ｓｍ≦Ｓ＜Ｓｃの時に、Ｌ≧Ｌｃの関係になる配線レイアウトであっても、隣接配線間ブリッジの形成が抑制され、配線間ショートの発生頻度が低下する。よって、特に配線間隙や配線間距離に制限を加えることなく、配線レイアウトを設計することが出来る。
【００１４】
【発明の実施の形態】
（発明の原理）
まず、配線間ショートが発生するメカニズムについて、図面を参照しながら説明する。
【００１５】
図１０（ａ）は、絶縁膜１０内に配線溝１１が形成され、その中にバリア膜１２と導電膜１３が順に埋め込まれた状態の配線部分の断面図を示している。この後、配線構造を完成するには、この状態から機械的化学研磨（ＣＭＰ）方法を用いて、配線溝１１からはみ出した導電膜１３及びバリア膜１２を順に除去する。その結果、絶縁膜１０部分に対して、配線部となる構造が形成され、配線構造が完成する。
【００１６】
この配線溝１１からはみ出したバリア膜１２及び導電膜１３をＣＭＰにより除去する際に、図１０（ｂ）に示すようなパーティクル１７が発生する。発生したパーティクル１７はＣＭＰ時に研磨パッドなどにより押圧されてウェハ表面上を転がり、ウェハ上に傷を形成する。そして、形成された傷の中でも配線間にまたがって形成された傷に、導電膜１３もしくはバリア膜１２が埋め込まれると、ブリッジ１８が形成され配線間でショートが発生する場合がある。
【００１７】
また、ＣＭＰの条件によっては、図１０（ｃ）に示すように、配線１４の表面が絶縁膜１０の表面より高くなる部分、すなわちリセス部１５が発生する場合がある。このようなリセス部１５が形成させるような条件で研磨を行うと、研磨時にパーティクル１７が形成された際に、凸部となるリセス部１５はパーティクル１７の衝突を受ける。そして、リセス部１５の一部がパーティクル１７によって削られ、平坦性が低下すると共に、パーティクル１７によって形成された被研磨面に出来た傷に、導電膜１３が埋め込まれやすくなる。
【００１８】
その結果、被研磨面上に形成された傷の中でも隣接配線との間に形成された傷に導電膜が埋めこまれ、図１０（ｂ）と同様に、これが配線間のブリッジ１８となって配線間ショートが発生する。なお、リセス部１５が形成されるＣＭＰ条件である場合では、研磨時に凸状のリセス部１５が引っかかりとなるため、より傷を多く発生し、配線間ブリッジの発生箇所も多くなる。
【００１９】
ここで、隣り合う配線間でブリッジ１８が形成され、配線間ショートが発生する様子を図面に示す。図１１（ａ）に示す配線レイアウトにおいては、デバイスのデザインルールで定められる最小配線幅１９（例えば０．２２μｍ）、と最小配線間隙２０（例えば０．２０μｍ）の組み合わせとなる場合に、配線間ショートが発生する。
【００２０】
また、図１１（ｂ）に示すように、両脇の配線間隙の幅と比較すると幅の広い配線１９（例えば、１．０６μｍ）と最小配線間隙２０（例えば０．２μｍ）の組み合わせからなる配線レイアウトにおいても、パーティクル１７による傷に沿って、ブリッジ１８が発生していることがわかる。
【００２１】
次に、配線幅、もしくは配線間隙と配線間ショートの発生率の関係について説明する。
【００２２】
まず、配線幅と配線欠陥の関係について説明する。
【００２３】
図１２（ａ）は、横軸に配線幅、縦軸に配線欠陥密度（個／μｍ^２）を示している。このグラフは、配線間隔を一定の幅（例えば０．２０μｍ）とした際に隣接する配線の配線幅を変化させて、各配線レイアウトを有する配線構造形成する際に、どれぐらいの箇所で配線間ショートが発生するか、つまりある一定面積における配線欠陥密度を調べたものである。このグラフより、配線間隙が０．２０μｍの場合におけるＣｕ配線群において、配線幅０．２２μｍの配線の欠陥密度に対して０．６４μｍ以上の配線幅では、その欠陥密度は約３５倍程度増大する事がわかる。つまり、配線幅が広くなる程配線欠陥密度が上昇することがわかる。
【００２４】
一方、図１２（ｂ）は、横軸は配線間隙の長さ、縦軸が配線欠陥発生頻度を表しており、配線幅を一定（例えば０．２０μｍ）とした際に、その配線に隣接する配線間隙と配線欠陥密度の関係を示している。このグラフから、配線間隙が０．２５μｍ以上である場合は配線欠陥密度が０．５（個／μｍ^２）以下と低いのに対し、配線間隙が０．２０μｍ以下になると急に配線欠陥密度の値が１．５〜２．５（個／μｍ^２）へと高くなることが分かる。よって、配線間隙が狭くなるほど配線欠陥密度は高くなる。
【００２５】
ここで、配線幅が広い領域で欠陥密度が増大するメカニズムは以下のように説明できる。
【００２６】
図１３は、導電膜の機械化学研磨（ＣＭＰ）完了後の研磨表面の凹凸形状を示している。図１３（ａ）は、配線構造を上から見た図である。図１３（ｂ）は、図１３（ａ）に示す配線レイアウトを有する配線構造の立体図と、図１３（ａ）に示すＸ方向で配線構造を切断した断面図、つまり配線表面の凹凸量を示している。具体的に図１３（ａ）に示す配線レイアウトは、配線幅の太い部分は１．０６μｍ、その太い配線に隣接する配線は左右２本ずつで幅０．２２μｍ、それぞれの配線間隙は０．２０μｍで構成されているものである。ここで、図１３（ｂ）の断面図より、配線幅が細い０．２２μｍの配線の凸部（３ｎｍ程度）に対して、配線幅が太い１．０６μｍでの凸部の量は１０．３ｎｍであり、配線幅の太さに応じて配線部の凸量は大きくなる特徴があることがわかる。従って、配線幅が太い配線は、配線上部の凸部の量が多く、研磨時にスクラッチからの攻撃を受けやすい。その結果、配線幅が広いところほど、配線上凸部の導電膜から導電材料がはみ出し、被研磨面についた傷に導電材料が埋め込まれてブリッジが生じやすくなる。
【００２７】
そこで、本発明では、配線幅と配線間隙のバランスを調整し、配線レイアウト上の工夫を行うことにより、配線間ショートの発生率を低減することに特徴がある。以下、本発明の実施形態について、図面を参照しながら説明する。
【００２８】
（第１の実施形態）
発明の原理で述べたように、配線ピッチ上許される範囲内であれば、配線幅が狭いほど、また配線間隙が広いほど、配線間ショートの発生頻度は低下する。しかし、配線抵抗の上昇を防ぐためには、配線幅は太い方が望ましい。よって、次のような方法に従って配線のレイアウトを設計する。
【００２９】
図１は、配線ピッチ上許される範囲内において、配線幅と配線間隙の関係を示した図である。ここで、配線ピッチをＰ、配線幅をＬ、配線間隙をＳ、とすると、Ｐ＝Ｌ＋Ｓで定義される。また、配線抵抗、及びリソグラフィー等のパターン形成上の制限をクリアした最小の配線幅をＬｍ、最小の配線間隙をＳｍとする。先にも述べたように、配線幅Ｌが広いほど、また配線間隙Ｓが狭いほど、配線間ショートが誘発されるため、配線間隙が狭い場合には、配線幅を広げることは望ましくない。
【００３０】
そこで、まず配線ルール等の制約を外して、配線間ショートが発生しにくいゾーンを選定する。具体的には、配線幅と配線間隙を自由に変化させ、配線間ショートが発生しにくい最小の配線幅と配線間隙の組み合わせ、つまりクリティカル配線幅Ｌｃとクリティカル配線間隙Ｓｃを求める。
【００３１】
例えばＬｃについて、図１２（ａ）に示す配線幅と配線欠陥密度の関係より、配線幅が０．３μｍ以上になると、急激に配線欠陥密度が高くなり、得られる歩留まりが低下する。これをクリティカル配線幅Ｌｃと設定する。一方Ｓｃについて、図１２（ｂ）に示す配線間隙と配線欠陥密度の関係より、配線間隙が０．３μｍ以上になると、配線欠陥密度は急激に低下し、得られる歩留まりは充分高くなる。これを、クリティカル配線間隙Ｓｃと設定する。
【００３２】
よって図１によると、配線幅Ｌｃ以上、配線間隙Ｓｃ以上となる斜線部分が、配線幅Ｌがクリティカル配線幅Ｌｃを超えても、配線間隙ＳがＳｃ以上と充分広いので、配線間ショートが発生しにくい領域である。
【００３３】
次に、配線ルールを適用して、実際に取り得る配線幅、配線間隙を設定する。調整可能なパラメータは配線幅と配線間隙の２種類あるが、本実施形態では、配線幅に制限を加え、配線間隙に自由度をもたせるところに特徴がある。つまり、配線間隙に配線ピッチ以外の条件を課さない場合、配線間隙が狭いところで配線幅を広くすると、欠陥密度が向上する、つまり配線ショートの発生頻度が上昇する。よって、配線幅に対して次のような制限を課して、配線レイアウトを設計する。
【００３４】
Ｓｍ≦Ｓ＜Ｓｃの時、Ｌ＝Ｌｍ
Ｓ≧Ｓｃの時、Ｌ≧Ｌｍ
具体的には、配線幅Ｌを固定すると、図１３（ｂ）の配線間隙Ｓと配線欠陥密度の関係から分かるように、配線間隙Ｓを大きくするほど欠陥密度は小さくなる。つまり、配線幅０．５μｍを最小配線幅Ｌｍ（例えば０．２μｍ）にすることによって、配線間隙Ｓが小さくても、欠陥密度を極端に少なくする事ができる。よって、配線間隙Ｓが狭く、欠陥密度が上昇する場合には、配線幅が最小幅Ｌｍを取ることにより、欠陥密度の上昇を低減することが出来る。
【００３５】
図２に、本実施形態と従来方法による配線構造のレイアウトの一例を示す。ここで、例えば最小配線幅Ｌｍ、最小配線間隙Ｓｍのデザインルールを持つ配線構造のレイアウトに対して、配線間ショートが発生しにくいクリティカル配線間隙Ｓｃは、図１２（ｂ）よりレイアウト上からの制限による最小配線間隙Ｓｍの１．５倍（Ｓｃ＝Ｓｍ×１．５）と定義する。
【００３６】
その場合において、図２（ａ）に示すように、配線ピッチＰ１（＝Ｌ１＋Ｓ１）のレイアウトの配線間隙をＳｍと設定したい場合には、従来方法によって設定される配線幅はＬ＝Ｐ１−Ｓｍとなる。
【００３７】
しかし、図１３（ａ）及び（ｂ）より、配線間隙が狭く、また配線幅が広いほど、配線間ショートの発生頻度は高くなる。従って本実施形態では、図２（ｂ）に示すように、配線間隙を最小配線間隙Ｓｍと設定する場合において、たとえ配線ピッチＰ１に余裕があったとしても、配線幅を最小配線幅Ｌｍと設定する。その結果、配線間隙がＳｍと狭くても、配線幅Ｌも最小値Ｌｍであるので、配線間ショートの発生頻度の上昇を抑制することが出来る。
【００３８】
なお、配線間隙Ｓが配線間ショートを起こしにくいクリティカル領域（配線間隙Ｓｃ）を越えるまでは、配線幅Ｌは最小配線幅Ｌｍに設定しておくことが好ましい。つまり、配線間隙ＳがＳｍ以上Ｓｃ以下の範囲にある際には、配線ピッチＰ１に余裕がある場合であっても、配線幅はＬｍと設定し、配線構造のレイアウトを設計する。例えば、配線間隙Ｓが０．２μｍ以上０．３μｍ以下の場合には、配線幅はＬｍ＝０．２２μｍとして配線構造のレイアウト設計を行う。ここで、Ｓｃ＝Ｓｍ×１．５と定義したが、もちろんプロセスの特性もしくはレイアウト上の制限等を加味して適宜Ｓｃは設定することが出来る。例えば、図１４（ａ）に示すように、配線ピッチを２倍にしてレイアウト設計を行う（１ピッチはＰ１＝Ｌ＋Ｓであるので、Ｐ２＝２Ｌ＋２Ｓとする）場合は、図１４（ｂ）に示すように、たとえ規定のピッチ内に収まるとしても、配線間隙をＳｍ、配線幅ＬをＰ２−Ｓｍと設定しない。図１２（ａ）に示すように、配線間ショートの発生頻度が高くなるためである。よって、図１４（ｃ）に示すように、配線幅ＬはＬｍとし、配線間隙Ｓは例えばＳｃ＝２Ｓｍ＋Ｌｍとして配線レイアウト設計を行う。
【００３９】
以上本実施形態によると、配線幅と配線間隙のレイアウトを調整することによって、ＣＭＰ後に被研磨面に傷が形成された場合においても、形成された傷等に導電膜が埋め込まれたブリッジが、配線間にまたがった状態で形成されにくくなる。つまり、絶縁膜に埋め込まれた配線同士の間における短絡を防止できるため、配線間ショートの発生率を低減し、配線形成時の歩留まりを向上させることが出来る。
【００４０】
（第２の実施形態）
第２の実施形態では、第１の実施形態に対して、配線構造のレイアウトルールを緩和し、適用範囲を広げた場合のレイアウトの形成方法を提供する。
【００４１】
まず、第１の実施形態と同様に図３は、配線ピッチ上許される範囲内において、配線幅と配線間隙の関係を示した図である。ここで、配線ピッチをＰ、配線幅をＬ、配線間隙をＳ、とすると、Ｐ＝Ｌ＋Ｓで定義される。また、配線抵抗、及びリソグラフィー等のパターン形成上の制限をクリアした最小の配線幅をＬｍ、最小の配線間隙をＳｍとする。発明の原理で説明したように、配線幅Ｌが広いほど、また配線間隙Ｓが狭いほど、配線間ショートが誘発されるため、配線間隙が狭い場合に配線幅を広げることは望ましくない。
【００４２】
そこで、まず配線ルール等の制約を外して、配線間ショートが発生しにくいゾーンを選定する。具体的には、配線幅と配線間隙を自由に変化させ、配線間ショートが発生しにくい最小の配線幅と配線間隙、つまりクリティカル配線幅Ｌｃとクリティカル配線間隙Ｓｃを求める。例えばＬｃについて、図１２（ａ）に示す配線幅と配線欠陥密度の関係より、配線幅が０．３μｍ以上になると、急激に配線欠陥密度が高くなり、得られる歩留まりが低下する。これをクリティカル配線幅Ｌｃと設定する。一方Ｓｃについて、図１２（ｂ）に示す配線間隙と配線欠陥密度の関係より、配線間隙が０．３μｍ以上になると、配線欠陥密度は急激に低下し、得られる歩留まりは充分高くなる。これを、クリティカル配線間隙Ｓｃと設定する。
【００４３】
図３では第１の実施形態と同様に、配線幅Ｌｃ以上、配線間隙Ｓｃ以上となる斜線部分が、配線間ショートが発生しにくい領域である。
【００４４】
次に、配線ルールを適用して、実際に取り得る配線幅、配線間隙を設定する。調整可能なパラメータは配線幅と配線間隙の２種類あるが、本実施形態では、第１の実施形態と同様に、配線間隙に自由度をもたせるが、第１の実施形態と異なり、クリティカル配線幅以上の配線幅に制限を加えるところに特徴がある。つまり、配線間隙に配線ピッチ以外の条件を課さない場合、配線間隙が狭いところで配線幅を広くしすぎると、欠陥密度が向上するため、配線幅に対して次のような制限を課して、配線レイアウトを設計する。
【００４５】
Ｓｍ≦Ｓ＜Ｓｃの時、Ｌｍ≦Ｌ≦Ｌｃ
Ｓ≧Ｓｃの時、Ｌ≧Ｌｍ
例えば、最小配線幅Ｌｍ＝０．２２μｍ、最小配線間隙Ｓｍ＝０．２μｍの配線構造のレイアウトの場合に、Ｌｃ＝１．５Ｌｍと定義すると、配線幅Ｌｃ＝１．５×Ｌｍ＝０．３μｍ程度となる。ここで、図１２（ａ）よりＬｃ＝０．３μｍ程度であれば、配線欠陥密度は２．０（個／μｍ^２）程度、図１２（ｂ）よりＳｍ＝０．２μｍ程度である場合には配線欠陥密度は２．０（個／μｍ^２）程度である。よって、配線欠陥密度が比較的低い値であるため、クリティカル配線幅Ｌｃを最小配線幅Ｌｍの１．５倍と定義するのは適正であり、
Ｓｍ≦Ｓ＜Ｓｃの時、Ｌｍ≦Ｌ≦Ｌｃ
の範囲において配線間ショートの発生を抑制することが出来る。
【００４６】
なお、本実施形態ではＬｃ＝１．５×Ｌｍと定めたが、プロセスの特性もしくはレイアウトの利便性によってＬｃを設定することが望ましい。たとえば、配線レイアウトを２倍ピッチで設計する場合、Ｓｃを２×Ｓｍと設定すれば、その分配線間隙が広くなっているので、配線幅についても自由度を広げ、Ｌｃを２×Ｌｍに設定することも出来る。
【００４７】
（第３の実施形態）
第３の実施形態では、出来る限り広く配線レイアウトの自由度を確保するために、レイアウトの設計方法を細分化し、配線幅によって取りうる隣接配線間隙の値を制限することに特徴がある。
【００４８】
まず、図４は、配線ピッチ上許される範囲内において、配線幅と配線間隙の関係を示した図である。ここで、配線ピッチをＰ、配線幅をＬ、配線間隙をＳ、とすると、Ｐ＝Ｌ＋Ｓで定義される。また、配線抵抗、及びリソグラフィー等のパターン形成上の制限をクリアした最小の配線幅をＬｍ、最小の配線間隙をＳｍとする。発明の原理で説明したように、配線幅Ｌが広いほど、また配線間隙Ｓが狭いほど、配線間ショートが誘発されるため、配線間隙が狭い場合に配線幅を広げることは望ましくない。
【００４９】
そこで、まず配線ルール等の制約を外して、配線間ショートが発生しにくいゾーンを選定する。具体的には、配線幅と配線間隙を自由に変化させ、配線間ショートが発生しにくい最小の配線幅と配線間隙、つまりクリティカル配線幅Ｌｃとクリティカル配線間隙Ｓｃを求める。例えばＬｃについて、図１２（ａ）に示す配線幅と配線欠陥密度の関係より、配線幅が０．３μｍ以上になると、急激に配線欠陥密度が高くなり、得られる歩留まりが低下する。これをクリティカル配線幅Ｌｃと設定する。一方Ｓｃについて、図１２（ｂ）に示す配線間隙と配線欠陥密度の関係より、配線間隙が０．３μｍ以上になると、配線欠陥密度は急激に低下し、得られる歩留まりは充分高くなる。これを、クリティカル配線間隙Ｓｃと設定する。
【００５０】
図４では第１の実施形態と同様に、配線幅Ｌｃ以上、配線間隙Ｓｃ以上となる斜線部分が、配線間ショートが発生しにくい領域である。
【００５１】
次に、配線ルールを適用して、実際に取り得る配線幅、配線間隙を設定する。調整可能なパラメータは配線幅と配線間隙の２種類あるが、本実施形態では、第１の実施形態と異なり、クリティカル配線幅Ｌｃ、およびクリティカル配線間隙Ｓｃ以下の配線幅と配線間隙に制限を加えるところに特徴がある。つまり、ある配線ピッチＰにおいて、配線間隙Ｓ、及び配線幅Ｌの条件を課さない場合、配線間隙Ｓが狭いところで配線幅Ｌを広くしすぎると、配線欠陥密度が向上するため、配線幅Ｌ及び配線間隙Ｓに対して次のような制限を課して、配線レイアウトを設計する。
【００５２】
Ｓｍ≦Ｓ＜Ｓｃ、かつＬｍ≦Ｌ＜Ｌｃの時、
Ｓ＞（Ｓｃ−Ｓｍ）／（Ｌｃ−Ｌｍ）・（Ｌ−Ｌｍ）＋Ｓｍ
Ｓ≧Ｓｃの時、Ｌ≧Ｌｍ
つまり、本実施形態では、配線幅ＬがＬｃ以下でかつ配線間隙ＳがＳｃ以下となる場合には、配線幅Ｌが増加するにつれて隣接配線間隙Ｓも増加するようにレイアウト設計を行う。
【００５３】
また、配線幅ＬがＬｃ以上となる場合には、Ｓｃ（＞Ｓｍ）以上の配線間隙になるように、レイアウト設計を行う。図１２（ａ）に示すように、配線幅Ｌが広くなるにつれ、配線欠陥頻度は上昇するため、図１２（ｂ）に示す関係から配線間隙Ｓを広く取ることで、その欠陥頻度の上昇を抑制することが出来る。
【００５４】
なお、具体的には、最小配線幅Ｌｍ＝０．２２μｍ、最小配線間隙Ｓｍ＝０．２μｍの配線構造のレイアウトの場合に、Ｌｃ＝１．５Ｌｍと定義すると、配線幅Ｌｃ＝１．５×Ｌｍ＝０．３μｍ程度となる。ここで、図１２（ａ）よりＬｃ＝０．３μｍ程度であれば、配線欠陥密度は２．０（個／μｍ^２）程度、図１２（ｂ）よりＳｍ＝０．２μｍ程度である場合には配線欠陥密度は２．０（個／μｍ^２）程度である。よって、配線欠陥密度が比較的低い値であるため、クリティカル配線幅Ｌｃを最小配線幅Ｌｍの１．５倍と定義するのは適正であり、Ｓｍ≦Ｓ＜Ｓｃ、かつＬｍ≦Ｌ≦Ｌｃの範囲においてＳとＬの関係が、
Ｓ＞（Ｓｃ−Ｓｍ）／（Ｌｃ−Ｌｍ）・（Ｌ−Ｌｍ）＋Ｓｍ
となる配線間ショートの発生を抑制することが出来る。
【００５５】
本実施形態ではＳｃ＝１．５×Ｓｍ、Ｌｃ＝１．５×Ｌｍと定めたが、プロセスの特性もしくはレイアウト形状の利便性を考慮し、Ｓｃの定義を適宜最適化することが出来る。例えば、図１４（ａ）に示すように、配線ピッチを２倍にしてレイアウト設計を行う（１ピッチはＰ１＝Ｌ＋Ｓであるので、Ｐ２＝２Ｌ＋２Ｓとする）場合は、図１４（ｂ）に示すように、たとえ規定のピッチ内に収まるとしても、配線間隙をＳｍ、配線幅ＬをＰ２−Ｓｍと設定しない。図１２（ａ）に示すように、配線間ショートの発生頻度が高くなるためである。よって、図１４（ｃ）に示すように、配線幅ＬはＬｍとし、配線間隙Ｓは例えばＳｃ＝２Ｓｍ＋Ｌｍとして配線レイアウト設計を行う。
【００５６】
（第４の実施形態）
第４の実施形態は、最小配線間隙に隣接する配線幅Ｌが広い場合であっても配線間隙については制限を加えず、配線幅が広い場合には配線端部にスリットを形成し、配線間の短絡を防ぐところに特徴がある。ここで、配線ピッチをＰ、配線幅をＬ、配線間隙をＳ、とすると、Ｐ＝Ｌ＋Ｓで定義される。また、配線抵抗、及びリソグラフィー等のパターン形成上の制限をクリアした最小の配線幅をＬｍ、最小の配線間隙をＳｍとする。
【００５７】
図５（ａ）に示すように、斜線部以外の部分に関しては、第２の実施形態と同様に、配線レイアウトを設定する。具体的には、配線間隙が狭いところで配線幅を広くしすぎると、配線欠陥密度が高くなるため、配線幅に対して次のような制限を課して、配線レイアウトを設計する。以下の条件で配線レイアウトを設計する場合には、配線の端部にスリットは形成しない。
【００５８】
Ｓｍ≦Ｓ＜Ｓｃの時、Ｌｍ≦Ｌ≦Ｌｃ
Ｓ≧Ｓｃの時、Ｌ≧Ｌｍ
また、発明の原理で説明したように、配線幅Ｌが広いほど、また配線間隙Ｓが狭いほど、配線間ショートが誘発されるため、配線間隙が狭い場合に配線幅を広げることは望ましくない。よって、配線幅が広くなる、斜線部に該当する配線レイアウトの場合には、幅の広い配線の端部にスリットを形成することによって、配線間での短絡が発生するのを抑制する。
【００５９】
斜線部に該当する配線レイアウト、つまりＳｍ≦Ｓ＜Ｓｃの時に、Ｌ≧Ｌｃの関係になる場合に、図５（ｂ）に示すようなスリットを施す。
【００６０】
具体的には、主配線１０１に対して配線幅Ｌ、配線間隙Ｓとし、スリットの長さをＷ、スリット幅をＴとする。ここで、先の定義より、配線幅Ｌ≧Ｌｃ、配線間隙ＳはＳｍ≦Ｓ＜Ｓｃの範囲内にある。次にスリットの形状について図５（ｂ）（ｃ）を参照しながら説明する。
【００６１】
スリットの長さＷは、主配線１０１にスリットが入っていない部分（１０１ａと１０１ｂ）が両端に来るので、配線間隙と同じようにみなすことが出来る。ただし、主配線間の配線間隙と異なり、スリットＷの両側にくる主配線部分１０１ａと１０１ｂ同士は、主配線部分１０１ａと主配線部分１０１ｂの間でブリッジが形成されても、配線間ショートの問題は発生しない。もともと、１つの配線であったものに、スリットを入れただけであるからである。よって、Ｗの長さは、実際に配線が形成出来る大きさであって、Ｗ≧Ｓｍの範囲にあることが望ましい。
【００６２】
また、スリットの横の長さＴについては、主配線１０１の配線幅Ｌに対して水平方向となる寸法Ｔのスリットをいれる。ここでスリットの横の長さＴは、主配線同士が最も接近した場合においても、配線間ブリッジが形成されにくい幅以上であることが望ましいため、スリット部分を含めた配線間距離がＳｃ以上になるように設計する。よって、１つのスリットの長さは、（Ｓｃ−Ｓｍ）／２以上であることが望ましい。
【００６３】
更に、スリットがたくさん入っている程リセス量を減らすことが出来るため、配線間におけるブリッジの影響を低減することが出来る。より詳しくは、図６を用いて説明する。図６（ａ）は、スリットが複数入った配線構造を上から見た図である。また図６（ｂ）は、配線構造のスリットの入っていない箇所ＡＡ“を切断したリセス部分の断面図と、スリットが入っている部分をＢＢ“において切断した断面図を示している。図６（ｂ）より、スリットが入っている部分は、配線の幅が一部狭くなっている分、配線表面上に形成されるリセス量も減少する。その結果、スリットが多く入るほど、配線表面上のリセス量が少なくなり、研磨時に取れて、スクラッチ発生の原因となるのを防ぐことが出来る。
【００６４】
なお、図６（ａ）に示すように、主配線１０１にスリットが入っていない部分（１０１ａと１０１ｂ）の長さＸは、特に配線間ショート発生の問題に関しては影響がほとんどないので、現実に形成出来る範囲の配線幅Ｌｍ以上であればよい。
【００６５】
以上より、本実施形態によると、配線の端部へスリットを入れることにより、配線幅が広くても、配線上に形成されるリセス量を低減することが出来る。その結果、研磨時のスクラッチの発生を抑制することが出来、Ｓｍ≦Ｓ＜Ｓｃの時に、Ｌ≧Ｌｃの関係になる配線レイアウトであっても、隣接配線間ブリッジの形成が抑制され、配線間ショートの発生頻度が低下する。よって、特に配線間隙や配線間距離に制限を加えることなく、配線レイアウトを設計することが出来る。
【００６６】
（第５の実施形態）
第５の実施形態では、最小配線間隙に隣接する配線幅Ｌが広い場合であっても配線間隙については制限を加えず、配線幅が広い場合には配線内部にスリットを形成し、配線間の短絡を防ぐところに特徴がある。ここで、配線ピッチをＰ、配線幅をＬ、配線間隙をＳ、とすると、Ｐ＝Ｌ＋Ｓで定義される。また、配線抵抗、及びリソグラフィー等のパターン形成上の制限をクリアした最小の配線幅をＬｍ、最小の配線間隙をＳｍとする。
【００６７】
図７（ａ）に示すように、斜線部以外の部分に関しては、第２の実施形態と同様に、配線レイアウトを設定する。具体的には、配線間隙が狭いところで配線幅を広くしすぎると、配線欠陥密度が高くなるため、配線幅に対して次のような制限を課して、配線レイアウトを設計する。以下の条件で配線レイアウトを設計する場合には、配線の内部にホールは形成しない。
【００６８】
Ｓｍ≦Ｓ＜Ｓｃの時、Ｌｍ≦Ｌ≦Ｌｃ
Ｓ≧Ｓｃの時、Ｌ≧Ｌｍ
また、発明の原理で説明したように、配線幅Ｌが広いほど、また配線間隙Ｓが狭いほど、配線間ショートが誘発されるため、配線間隙が狭い場合に配線幅を広げることは望ましくない。よって、配線幅が広くなる、斜線部に該当する配線レイアウトの場合には、幅の広い配線の内部にホールを形成することによって、配線間での短絡が発生するのを抑制する。
【００６９】
斜線部に該当する配線レイアウト、つまりＳｍ≦Ｓ＜Ｓｃの時に、Ｌ≧Ｌｃの関係になる場合に、図７（ｂ）に示すようなスリットを配線内部に形成する。具体的には、配線を主配線１０１とし、Ｌ≧Ｌｃとなる配線幅Ｌを有する配線の場合には、主配線に対して主配線の端からＬｍの箇所に最小配線間隙のＳｍをもつスリットを主配線の長辺方向に形成する。このとき長辺の長さは、最小配線間隙Ｓｍ以上で、かつ主配線の長さと配線抵抗を考慮して決定する。
【００７０】
更に、スリットが複数入っている程リセス量を減らすことが出来るため、より配線間におけるブリッジの影響を低減することが出来る。より詳しくは、図８を用いて説明する。図８（ａ）は、スリットが複数入った配線構造を上から見た図である。また図８（ｂ）は、配線構造のスリットの入っていない箇所ＡＡ“を切断したリセス部分の断面図と、スリットが入っている部分をＢＢ“において切断したリセス部分の断面図を示している。図８（ｂ）より、スリットが入っている部分は、配線の幅が一部狭くなっている分、配線表面上に形成されるリセス量も減少する。その結果、スリットが多く入るほど、配線表面上のリセス量が少なくなり、研磨時に取れてスクラッチ発生の原因となるのを防ぐことが出来る。
【００７１】
なお、図８（ａ）に示すように、スリットの縦と横の長さが小さくて、スリット内でブリッジが形成されても、主配線内部であって主配線間に形成されるブリッジではないので、配線間ショートには影響がほとんどない。よって、形成するスリットの縦と横のサイズは、現実に形成出来る範囲の配線間隙Ｓｍ以上であればよい。
【００７２】
以上より、本実施形態によると、配線の内部へスリットを形成することにより、配線幅が広くても、配線上に形成されるリセス量を低減することが出来る。その結果、研磨時のスクラッチの発生を抑制することが出来、Ｓｍ≦Ｓ＜Ｓｃの時に、Ｌ≧Ｌｃの関係になる配線レイアウトであっても、隣接配線間ブリッジの形成が抑制され、配線間ショートの発生頻度が低下する。よって、特に配線間隙や配線間距離に制限を加えることなく、配線レイアウトを設計することが出来る。
【００７３】
【発明の効果】
本発明によると、配線幅と配線間隙のレイアウトを調整することによって、ＣＭＰ後に被研磨面に傷が形成された場合においても、形成された傷等に導電膜が埋め込まれたブリッジが、配線間にまたがった状態で形成されにくくなる。つまり、絶縁膜に埋め込まれた配線同士の間における短絡を防止できるため、配線間ショートの発生率を低減し、配線形成時の歩留まりを向上させることが出来る。
【００７４】
また、配線幅が広くなり、配線幅と配線間隙のレイアウトを調整するだけでは配線間ショートを予防が出来ない場合に、配線の端部、もしくは内部にスリットを有する配線レイアウトを提供する。その結果、配線幅が広くても、特に配線間隙や配線間距離に制限を加えることなく、配線上に形成されるリセス量を低減することが出来、研磨時のスクラッチの発生を抑制することが出来る。
【００７５】
したがって、配線間でのブリッジの形成が抑制され、配線間ショートの発生頻度が低下するため、配線形成時の歩留りを向上させることが出来る。
【図面の簡単な説明】
【図１】第１の実施形態を示す図
【図２】第１の実施形態を示す図
【図３】第２の実施形態を示す図
【図４】第３の実施形態を示す図
【図５】第４の実施形態を示す図
【図６】第４の実施形態を示す図
【図７】第５の実施形態を示す図
【図８】第５の実施形態を示す図
【図９】従来方法の工程断面図
【図１０】課題の発生を示す図
【図１１】配線間ショートの断面図
【図１２】（ａ）配線欠陥密度と配線幅の関係を示す図（ｂ）配線欠陥密度と配線間隙の関係を示す図
【図１３】配線表面のリセスの断面図
【図１４】２倍ピッチの配線レイアウトを示す図
【符号の説明】
１０１ 主配線

Claims (8)

1. 配線幅をＬ、配線間隙をＳと、プロセス上可能な最小配線幅をＬｍ、最小配線間隔Ｓｍとし、配線間ショートが発生しにくい最小の配線幅をＬｃ、配線間隙をＳｃとする配線レイアウトにおいて、
   前記配線間隙ＳがＳｍ以上Ｓｃより小さい範囲でレイアウト設定する場合、前記配線間隙Ｓに隣接する配線幅ＬはＬｍ以上Ｌｃより小さい大きさであることを特徴とする、配線レイアウトを有する半導体装置。
2. 配線幅をＬ、配線間隙をＳと、プロセス上可能な最小配線幅をＬｍ、最小配線間隔Ｓｍとし、配線間ショートが発生しにくい最小の配線幅をＬｃ、配線間隙をＳｃとする配線レイアウトにおいて、
   前記配線間隙ＳがＳｍ以上Ｓｃより小さい範囲でレイアウト設定する場合、前記配線Ｌに隣接する前記配線間隙Ｓの大きさが、（Ｓｃ−Ｓｍ）／（Ｌｃ−Ｌｍ）×（Ｌ−Ｌｍ）＋Ｓｍより長いことを特徴とする、配線レイアウトを有する半導体装置。
3. 前記配線間隙Ｓｃが、２×Ｓｍ＋Ｌｍとなることを特徴とする、請求項１記載の半導体装置。
4. 配線幅をＬ、配線間隙をＳと、プロセス上可能な最小配線幅をＬｍ、最小配線間隔Ｓｍとし、配線間ショートが発生しにくい最小の配線幅をＬｃ、配線間隙をＳｃとする配線レイアウトにおいて、
   前記配線間隙ＳがＳｍ以上Ｓｃより小さい範囲で、かつ前記配線幅ＬがＬｃより大きいレイアウト設定をする場合、前記配線の長辺方向端部、もしくは配線内にスリットを備えることを特徴とする半導体装置。
5. 前記スリットは、配先端部よりＬｍ離れた配線内に存在することを特徴とする、請求項４記載の半導体装置。
6. 前記スリットの形状は、前記配線の長手方向の長さはＳｍ以上、配線と直行する辺の長さはＳｃ−Ｓｍ以上、であり、
   前記スリット間の最小幅がＬｍであることを特徴とする、請求項４、又は５記載の半導体装置。
7. 前記配線間ショートが発生しにくい最小の配線間隙Ｓｃは、前記プロセス上可能な配線間隙Ｓｍの１．５〜２．０倍であることを特徴とする、請求項１、２、又は４記載の半導体装置。
8. 前記配線間ショートが発生しにくい最小の配線幅ＬｃがＬｍの１．５〜２．０倍であることを特徴とする、請求項１、２、又は４記載の半導体装置。

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