[go: up one dir, main page]

TW201824536A - 半導體裝置用基板、半導體裝置及半導體裝置用基板的製造方法 - Google Patents

半導體裝置用基板、半導體裝置及半導體裝置用基板的製造方法 Download PDF

Info

Publication number
TW201824536A
TW201824536A TW106107195A TW106107195A TW201824536A TW 201824536 A TW201824536 A TW 201824536A TW 106107195 A TW106107195 A TW 106107195A TW 106107195 A TW106107195 A TW 106107195A TW 201824536 A TW201824536 A TW 201824536A
Authority
TW
Taiwan
Prior art keywords
region
substrate
semiconductor device
layer
iron
Prior art date
Application number
TW106107195A
Other languages
English (en)
Other versions
TWI794160B (zh
Inventor
佐藤憲
鹿內洋志
篠宮勝
土屋慶太郎
萩本和德
Original Assignee
三墾電氣股份有限公司
信越半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三墾電氣股份有限公司, 信越半導體股份有限公司 filed Critical 三墾電氣股份有限公司
Publication of TW201824536A publication Critical patent/TW201824536A/zh
Application granted granted Critical
Publication of TWI794160B publication Critical patent/TWI794160B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/472—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having lower bandgap active layer formed on top of wider bandgap layer, e.g. inverted HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10P14/2904—
    • H10P14/2905—
    • H10P14/3216—
    • H10P14/3252—
    • H10P14/3416—
    • H10P14/3444—
    • H10P14/3446—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H10P14/24—

Landscapes

  • Engineering & Computer Science (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)

Abstract

本發明係為一種半導體裝置用基板，包含：一基板；一緩衝層，係設置於該基板上且由氮化物半導體所構成；以及一裝置活性層，係設置於該緩衝層上且自氮化物半導體所構成，其中該緩衝層具有：一第一區域，含有碳與鐵；以及一第二區域，係於該第一區域上，其鐵的平均濃度係低於該第一區域，其碳的平均濃度係高於該第一區域，其中該第二區域的碳的平均濃度係低於該第一區域的鐵的平均濃度。藉此提供在能抑制縱方向漏電流且抑制裝置的高溫動作時的橫方向漏電流的同時，能抑制電流崩潰現象的半導體裝置用基板。

Description

半導體裝置用基板、半導體裝置及半導體裝置用基板的製造方法
本發明係關於半導體裝置用基板、半導體裝置及半導體裝置用基板的製造方法。
使用氮化物半導體的半導體裝置用基板係用於以高頻且高輸出而動作的電源元件等。特別對於作為在微波、次毫米波、毫米波等的高頻帶區域之中進行放大為特別適用，習知有例如高電子移動率電晶體（High Electron Mobility Transistor，HEMT）等。
如此的使用HEMT等的半導體裝置用基板，係揭示於例如專利文獻1。在專利文獻1之中，半導體裝置用基板如第12圖所示，具有：於矽基板111上所形成的由第一半導體層112（由AlN所構成）與第二半導體層（由GaN所構成且摻雜有Fe）交互積層所構成的緩衝層114、於緩衝層114上所形成的由GaN所構成的通道層115、以及於通道層115上所形成的由AlGaN所構成的阻障層116。 另外，於半導體裝置用基板上設置源極S、汲極D及閘極G而得到半導體裝置。
揭示於專利文獻1的半導體裝置用基板係藉由於緩衝層114摻雜鐵而提高縱方向的耐壓。
然而，已知Fe的摻雜會由於表面偏析等而無法陡峭地控制，所以會引起朝上部的層（亦即，通道層）的Fe的混入（參考專利文獻2）。已知當此Fe進入通道層會帶給移動度的降低等的順方向特性不良影響，而使用使之不會混入通道層的構造或製造方法為佳。 使用於高電阻化的不使Fe導入上部的通道層的構造，揭示於例如專利文獻2至4。 ［先前技術文獻］ ［專利文獻］
［專利文獻1］日本特開2010-123725號公報 ［專利文獻2］日本特開2013-074211號公報 ［專利文獻3］日本特開2010-232297號公報 ［專利文獻4］日本特開2010-182872號公報
［發明所欲解決之問題］ 於具有摻雜鐵（Fe）的緩衝層的半導體裝置用基板上設置有電極的半導體裝置，將源極S與矽基板111電氣連接，在OFF狀態下將規定的電壓施加於源極與汲極之間的情況下，能抑制縱方向的漏電。然而，本發明人們發現：在高溫動作時，透過緩衝層114而流動的橫方向（汲極D與源極S之間）的漏電會增加。 再者，為了解決上述的問題，雖然藉由使緩衝層含有碳而能抑制高溫動作時的橫方向的漏電流，但是若過度提高碳的平均濃度，緩衝層的結晶性會降低，而有電流崩潰現象會容易惡化的問題。
鑒於上述問題點，本發明之目的在於：提供一種半導體裝置用基板、半導體裝置及半導體裝置用基板的製造方法，在抑制縱方向漏電流且能抑制裝置的高溫動作時的橫方向漏電流的同時，能抑制電流崩潰現象。 ［解決問題之技術手段］
為了達成上述目的，本發明提供一種半導體裝置用基板，包含：一基板；一緩衝層，係設置於該基板上且由氮化物半導體所構成；以及一裝置活性層，係設置於該緩衝層上且自氮化物半導體所構成，其中該緩衝層具有：一第一區域，含有碳與鐵；以及一第二區域，係於該第一區域上，其鐵的平均濃度係低於該第一區域，其碳的平均濃度係高於該第一區域，其中該第二區域的碳的平均濃度係低於該第一區域的鐵的平均濃度。
藉此方式，抑制縱方向的漏電流且能抑制透過緩衝層在源極與汲極之間流動的裝置的高溫動作時的橫方向的漏電流。再者能抑制電流崩潰現象。
此時，該第一區域係包含該緩衝層的下表面，該第二區域係包含該緩衝層的上表面為佳。
藉由使第一區域與第二區域的鐵與碳的平均濃度成為如此形貌，而抑制縱方向的漏電流且能有效地抑制高溫動作時的橫方向的漏電流。
此時，該第一區域之中的碳的平均濃度與鐵的平均濃度的和係大於該第二區域之中的碳的平均濃度與鐵的平均濃度的和為佳。
當使第一區域與第二區域的鐵與碳的平均濃度形貌為如此，在抑制縱方向的漏電流的同時，能更確實地抑制高溫動作時的橫方向的漏電流。
此時，該第一區域係厚於該第二區域為佳。
藉由如此使含有高濃度鐵的第一區域厚於第二區域，能有效地抑制縱方向的漏電流。
此時，該第一區域能含有組成相異的複數個氮化物半導體層。
作為構成緩衝層的第一區域，能合適地使用如此的積層構造。
再者，該第二區域能含有組成相異的複數個氮化物半導體層。
作為構成緩衝層的第二區域，能合適地使用如此的積層構造。
此時，該第一區域及該第二區域含有Al或Ga或其二者，該第一區域的平均Al濃度係低於該第二區域的平均Al濃度為佳。
藉由如此使緩衝層的上部區域的平均Al濃度高於緩衝層的下部區域的平均Al濃度，能降低基板的翹曲，並且能在降低外周破裂的同時抑制內部破裂的發生。
此時，於該第一區域與該第二區域之間配置有一第三區域，該第三區域所具有之碳的平均濃度與鐵的平均濃度的和係小於該第二區域的碳的平均濃度與鐵的平均濃度的和以及該第一區域的碳的平均濃度與鐵的平均濃度的和為佳。
藉由配置有如此的第三區域，而能提高半導體層的結晶性且更進一步改善緩衝層的上表面的平坦性。
此時，該第一區域及該第二區域的厚度各別為400nm以上為佳。
當含有高濃度的鐵的第一區域為400nm以上，能更有效地抑制縱方向的漏電流。再者，當鐵的平均濃度低於第一區域且碳的平均濃度為高的第二區域為400nm以上，能更有效地抑制朝裝置活性層的Fe的混入，並且能更有效地抑制電流崩潰現象。
此時，該第二區域之中的鐵的平均濃度為1×1016 atoms/cm3 以下，該第一區域之中的鐵的平均濃度為1×1018 atoms/cm3 以上。。
當第二區域之中的鐵的平均濃度為1×1016 atoms/cm3 以下，能更確實地抑制朝裝置活性層的Fe的混入。再者，當第一區域之中的鐵的平均濃度為1×1018 atoms/cm3 以上，能更確實且更有效地抑制縱方向的漏電流。
此時，該裝置活性層含有一通道層，該通道層係由碳的平均濃度低於該第二區域且鐵的平均濃度低於該第一區域的氮化物半導體所構成，於該裝置活性層與該緩衝層之間配置有一高電阻層，該高電阻層係由碳的平均濃度為該第二區域以上且鐵的平均濃度低於該第一區域的氮化物半導體所構成為佳。
作為半導體裝置用基板的裝置活性層，能合適地含有如此的通道層。再者，由於藉由於裝置活性層與緩衝層之間設置如此的高電阻層，在能更確實地抑制電流崩潰現象的惡化與高溫時的橫方向漏電流的同時，能更確實地抑制朝通道層的Fe的混入的緣故，而能更確實地防止移動度的降低等的順方向特性的劣化。
再者，本發明提供一種半導體裝置，具有上述之半導體裝置用基板，其中該裝置活性層係於該通道層之上含有一阻障層，該阻障層係由與該通道層為能帶間隙相異的氮化物半導體所構成，該半導體裝置更包含：一電極，係電連接於形成於該通道層與該阻障層之間的交界面的附近的二維電子氣體層。
如此的半導體裝置，得以供給在能抑制縱方向漏電流且抑制裝置的高溫動作時的橫方向漏電流的同時，能抑制電流崩潰現象的半導體裝置。
再者，本發明提供一種半導體裝置用基板的製造方法，包含下列步驟：於基板上形成由氮化物半導體所構成的緩衝層；以及於該緩衝層上形成由氮化物半導體所構成的裝置活性層，其中形成該緩衝層的步驟包含下列步驟：形成含有碳與鐵的第一區域；以及於該第一區域上形成鐵的平均濃度低於該第一區域且碳的平均濃度高於該第一區域的第二區域，其中該第二區域的碳的平均濃度係低於該第一區域的鐵的平均濃度。
當使用如此的半導體裝置用基板的製造方法，能製造：能抑制縱方向漏電流且抑制裝置的高溫動作時的橫方向電的同時，能抑制電流崩潰現象的半導體裝置用基板。
此時，該第二區域的成長溫度能低於該第一區域的成長溫度。
為了使第二區域的碳的平均濃度高於第一區域的碳的平均濃度，而能使第二區域的成長溫度在合適的範圍且低於第一區域的成長溫度。 〔對照先前技術之功效〕
如同以上，本發明的半導體裝置用基板在能抑制縱方向漏電流且抑制裝置的高溫動作時的橫方向漏電流的同時，能抑制電流崩潰現象。再者，本發明的半導體裝置得以為在能抑制縱方向漏電流且抑制裝置的高溫動作時的橫方向漏電流的同時，能抑制電流崩潰現象的半導體裝置。更進一步，使用本發明的半導體裝置用基板的製造方法，能製造在能抑制縱方向漏電流且抑制裝置的高溫動作時的橫方向漏電流的同時，能抑制電流崩潰現象的半導體裝置用基板。
如同前述，本發明人們發現在摻雜有Fe的緩衝層構造，雖然能抑制縱方向的漏電流，但是於高溫動作時橫方向的漏電流會增加。
於此，本發明人們努力地檢討在抑制縱方向漏電流的同時能降低高溫動作時的橫方向的漏電流的半導體裝置用基板。結果找出：對於高溫動作時的橫方向的漏電流，提高碳的濃度高於鐵的濃度為佳，而使緩衝層的上部區域的碳平均濃度高於緩衝層的下部區域的碳平均濃度。更進一步，由於鐵的縱方向的漏電流抑制效果在室溫動作時及高溫動作時皆高於碳，而使緩衝層的下部區域的鐵的平均濃度高於緩衝層的上部區域的鐵的平均濃度。結果找出能在抑制室溫動作或高溫動作時的縱方向的漏電流的上升的同時，降低高溫動作時的橫方向的漏電流。
然而，雖然能使碳比起鐵更陡峭地濃度變化，但為了在緩衝層的上部區域提高碳濃度，例如於緩衝層的上部區域的膜形成時，降低成長溫度。一旦如此，半導體層中的碳濃度會由於溫度而參差變大，基板的翹曲會變大，再者會容易發生破裂。更有甚者，當過度提高緩衝層的上部區域的碳濃度，緩衝層的上表面附近的結晶性會降低，電流崩潰現象會容易惡化。
因此，本發明人們努力地檢討出在抑制縱方向的漏電流且能有效地抑制高溫動作時的橫方向的漏電流的同時，能抑制電流崩潰現象的半導體裝置用基板。結果完成了使成為緩衝層的上側的第二區域的碳的平均濃度低於第一區域的鐵的平均濃度的本發明。
以下，作為一實施例，參考圖示而更詳細地說明本發明，但是本發明並非限定於此。
首先，參考第1圖至第3圖而說明本發明的半導體裝置用基板的一實施例。
示於第1圖的半導體裝置用基板10具有：基板（例如，矽系基板）12、設置於矽系基板12上的由氮化物半導體所構成的緩衝層15、設置於緩衝層15上的由氮化物半導體所構成的裝置活性層29。裝置活性層29，例如以通道層26及能隙（band gap）與通道層26相異的阻障層27所構成。 於此，矽系基板12係為例如由Si或SiC所構成的基板。 矽系基板12與緩衝層15之間亦可設置由AlN所構成的初期層13。
緩衝層15如第2圖的（a）所示，能為以第一層17及晶格常數與第一層17相異的第二層18交互積層而成的緩衝層15’，各層的厚度亦可相異。
再者，緩衝層15如第2圖的（b）所示，能為積層體19（第一層17及晶格常數與第一層17相異的第二層18交互積層）與GaN插入層20交互積層的緩衝層15”。另外，雖然會有第一層17、第二層18及GaN插入層20的濃度係為相異的情況，反覆積層的情況的平均濃度為反覆的基層體19與GaN插入層20合計的平均濃度。
緩衝層15具有：含有係為雜質的碳及鐵的第一區域15a，以及在第一區域15a之上且鐵的平均濃度低於第一區域15a且碳的平均濃度高於第一區域15a的第二區域15b，其中第二區域15b的碳的平均濃度係低於第一區域15a的鐵的平均濃度。 於此，第一區域15a能作為經氣體摻雜（gap dopping）鐵的區域。
如此一來，使緩衝層15的第二區域15b的鐵的平均濃度低於緩衝層15的第一區域15a的鐵的平均濃度，並且使緩衝層15的第二區域15b的碳的平均濃度高於緩衝層15的第一區域15a的碳的平均濃度。藉此能抑制裝置的高溫動作時的橫方向漏電流。再者，藉由使緩衝層15的第二區域15b的碳的平均濃度為5×1017 atoms/cm3 以上，更佳為1×1018 atoms/cm3 且2×1019 atoms/cm3 以下，低於緩衝層15的第一區域15a的鐵的平均濃度，而能抑制緩衝層15的上表面附近的結晶性的惡化，且抑制電流崩潰現象。 為了使緩衝層15高耐壓化，相較於碳，混入鐵的方式較佳。然而，相較於碳濃度，鐵濃度無法陡峭地降低。因此，為了充分降低緩衝層15的上表面的鐵濃度，使第一區域的鐵濃度高於第二區域的鐵濃度。另一方面，由於能使碳濃度相對急劇地濃度變化的緣故，而使第二區域的碳濃度高於第一區域的碳濃度。藉此，藉由降低第二區域的鐵的濃度而能抑制耐壓的降低。
在本發明的一實施例的半導體裝置用基板之中，第一區域15a包含緩衝層15的下表面，第二區域15b包含緩衝層15的上表面為佳。藉由使第一區域與第二區域的鐵與碳的平均濃度形貌成為如此，在抑制縱方向的漏電流的同時能更有效地抑制高溫動作時的橫方向的漏電流。
在本發明的一實施例的半導體裝置用基板之中，第一區域15a能包含組成相異的複數個氮化物半導體層。作為構成緩衝層的第一區域，能合適地使用如此的積層構造。
在本發明的一實施例的半導體裝置用基板之中，第二區域15b能包含組成相異的複數個氮化物半導體層。作為構成緩衝層的第二區域，能合適地使用如此的積層構造。
本發明的一實施例的半導體裝置用基板之中，第一區域15a及第二區域15b含有Al或Ga或其二者，第一區域15a的平均Al濃度係低於第二區域15b的平均Al濃度為佳。藉由如此使緩衝層的上部區域的平均Al濃度高於緩衝層的下部區域的平均Al濃度，而能降低基板的翹曲，且能抑制外周破裂。
本發明的一實施例的半導體裝置用基板之中，於第一區域15a與第二區域15b之間配置有一第三區域15c，第三區域15c所具有之碳的平均濃度與鐵的平均濃度的和係小於第二區域15b的碳的平均濃度與鐵的平均濃度的和以及第一區域15a的碳的平均濃度與鐵的平均濃度的和為佳（參考第3圖）。藉由具備如此的第三區域，而能改善緩衝層的平坦性。此為以下的理由所致。當半導體層內的碳為高，半導體層的結晶性會降低。當鐵濃度為高，雖然一方面會有高電阻、高結晶性，但是會容易產生凹凸。就是因為藉由將如此的碳濃度及鐵濃度為低的第三區域插入第一區域與第二區域之間，而使結晶性與平坦性回復的理由。
本發明的一實施例的半導體裝置用基板之中，第一區域15a及第二區域15b的厚度各別為400nm以上為佳。
當含有高濃度鐵的第一區域為400nm以上，能更有效地抑制縱方向的漏電流。再者，當鐵的平均濃度低於第一區域且碳的平均濃度高於第一區域的第二區域為400nm以上，能更有效地抑制朝裝置活性層的Fe的混入，且能更有效地抑制電流崩潰現象。 藉由進一步使第二區域15b的厚度為1.5μm以下，則在抑制破裂的同時提高結晶性，能良好地抑制高溫動作時的橫方向漏電流。
本發明的一實施例的半導體裝置用基板之中，第二區域15b之中的鐵的平均濃度為1×1016 atoms/cm3 以下，第一區域15a之中的鐵的平均濃度為1×1018 atoms/cm3 以上為佳。當第二區域15b之中的鐵的平均濃度為1×1016 atoms/cm3 以下，能更確實地抑制朝裝置活性層的Fe的混入。再者，當第一區域15a之中的鐵的平均濃度為1×1018 atoms/cm3 以上，能更有效地抑制縱方向的漏電流。
本發明的一實施例的半導體裝置用基板之中，裝置活性層29含有係由碳的平均濃度低於第二區域15b且鐵的平均濃度低於第一區域15a的氮化物半導體所構成的通道層26，以及於裝置活性層29與緩衝層15之間配置有係由碳的平均濃度為第二區域15b以上且鐵的平均濃度低於第一區域15a的氮化物半導體所構成的高電阻層16為佳。作為半導體裝置用基板的裝置活性層，能合適地含有如此的通道層。再者，由於藉由於裝置活性層與緩衝層之間設置如此的高電阻層，在能更確實地抑制電流崩潰現象的惡化與高溫時的橫方向漏電流的同時，能更確實地抑制朝通道層的Fe的混入的緣故，而能更確實地防止通道層內的電子的移動度的降低等的順方向特性的劣化。
接下來，參考第4圖而說明本發明的半導體裝置的一實施例。 第4圖所示的半導體裝置11係於使用第1圖而在上述說明的半導體裝置用基板10之上，設置源極30、汲極31及閘極32。半導體裝置11係為例如高電子移動率電晶體（HEMT）。 源極30及汲極31係經配置，而與形成於通道層26與阻障層27之間的交界面的附近的二維電子氣體層28電氣連接，而使電流自源極30，透過二維電子氣體層28，流向汲極31。流動於源極30與汲極31之間的電流，能藉由施加於閘極32的電位而控制。
如此的半導體裝置能供給：在能抑制縱方向漏電流且抑制裝置的高溫動作時的橫方向漏電流的同時，能抑制電流崩潰現象的半導體裝置。 另外，本發明亦能應用於HEMT以外的橫向裝置（MOSFET等）。
接下來，參考第5圖及第6圖，說明本發明的半導體裝置用基板的製造方法的一實施例。
首先，準備矽系基板（基板）12（參考第5圖（a））。
具體而言，作為矽系基板12，準備矽基板或SiC基板。矽基板或SiC基板一般被使用作為氮化物半導體層的成長基板。
接下來，於矽系基板12之上形成由氮化物半導體層所構成的緩衝層15（參考第5圖（b））。 形成此緩衝層15的步驟包含下列步驟：形成含有碳與鐵的第一區域15a；以及於第一區域15a上形成鐵的平均濃度低於第一區域15a且碳的平均濃度高於第一區域15a的第二區域15b。 再者，在形成緩衝層15的步驟之中，第二區域15b的碳的平均濃度係低於第一區域的鐵的平均濃度。 於此，能在第一區域15a的形成結束的時間點停止鐵的摻雜，使於此之後形成的膜之中的鐵濃度自基板12之側朝裝置活性層29之側減少。停止鐵的摻雜之後，降低成長溫度而形成碳的平均濃度高的第二區域。另外，藉由停止鐵的摻雜而一段時間形成氮化物半導體層之後再降低成長溫度形成第二區域，能於第一區域15a與第二區域15b之間設置第3圖的第三區域15c。
另外，Fe的濃度的控制，除了偏析或自動摻雜的效果，能藉由Cp2 Fe（雙環戊二烯基鐵）流量控制而進行。 再者，碳的添加係於藉由MOVPE（有機金屬氣相成長）法而成長氮化物系半導體層時，原料氣體（TMG（三甲基鎵）等）所含有的碳滲入至膜之中而進行，亦可藉由丙烷等的摻雜氣體而進行。
另外，亦可於形成緩衝層15之前，形成AlN初期層13（參考第5圖（b））。
接下來，於緩衝層15之上，藉由磊晶成長而形成高電阻層16（參考第5圖（c））。高電阻層16，例如其碳濃度能為1×1018 atoms/cm3 以上，厚度能為2μm以上。另外，能省略形成高電阻層16的步驟。
接下來，於高電阻層16之上，藉由磊晶成長形成由氮化物半導體所構成的裝置活性層29（參考第6圖）。 具體而言，於高電阻層16之上，藉由MOVPE法依序形成由GaN所構成的通道層26及由AlGaN所構成的阻障層27。通道層26的膜厚度，例如為50~4000nm，阻障層27的膜厚度，例如為10~50nm。 如此一來，可得到如第1圖的半導體裝置用基板10。
藉由使緩衝層15的第二區域15b的鐵的平均濃度低於緩衝層15的第一區域15a的鐵的平均濃度，緩衝層15的第二區域15b的碳的平均濃度高於緩衝層15的第一區域15a的碳的平均濃度，而能抑制裝置的高溫動作時的橫方向漏電流。再者，藉由使緩衝層15的第二區域15b的碳的平均濃度低於緩衝層15的第一區域15a的鐵的平均濃度，而能提升緩衝層15的上表面附近的結晶性，抑制電流崩潰現象。
在本發明的一實施粒的半導體裝置用基板的製造方法之中，使第二區域15b的成長溫度低於第一區域15a的成長溫度。藉此能容易地使第二區域的碳的平均濃度高於第一區域的碳的平均濃度。
再者，緩衝層15如第2圖（a）所示，能為第一層（例如AlN層）17與第二層（例如GaN層）18交互積層的積層構造。在此情況下，於第二區域15b的形成時，在提高碳濃度的目的下而降低成長溫度。當成長溫度降低，AlN的成長速率會增加，另一方面，當成長溫度降低，GaN的成長速率會減少。其結果，在使AlN與GaN的膜厚度在第一區域與第二區域為相同的膜厚比的情況下，當第一區域與第二區域為相同的成長時間，則會發生自期望的膜厚度的錯位。雖然因此會容易引起在磊晶成長中所發生的破裂、或在處理中所發生的破裂的發生，藉由配合成長溫度而修正成長速率，將第二區域15b之中的膜厚比率調整為與第一區域15a之中的膜厚比率相同，而能抑制破裂的發生。另外，成長率變動的修正，能藉由修正成長時間而進行。
再者，緩衝層15如第2圖（b）所示，能為積層體19（第一層（例如AlN層）17與第二層（例如GaN層）18交互積層）與GaN插入層20交互積層的積層構造。在此情況下，在第二區域15b之中，在平均Al濃度與第一區域15a相同（或之上）的狀態下，減少積層體19與GaN插入層20的配對數，藉由使GaN插入層20變薄，而能更有效地抑制磊晶成長中的破裂及裝置形成處理中的破裂的發生。
當使用上述說明的半導體裝置用基板的製造方法，得以製造能抑制縱方向漏電流且抑制裝置的高溫動作時的橫方向漏電流的同時，能抑制破裂的發生，且能抑制電流崩潰現象的半導體裝置用基板。 ［實施例］
以下雖然表示實施例而更具體地說明本發明，但是本發明並非限定於此。
［實施例］ 使用在第5圖及第6圖說明的半導體裝置用基板的製造方法，製作半導體裝置用基板。但是，作為初期層，於基板12之上形成由AlN所構成的初期層13，於初期層13之上形成摻雜Fe的層（鐵濃度：1×1018 atoms/cm3 以上）作為第一區域15a。第一區域15a如第2圖（b）所示的積層構造，係為將AlN層17與GaN層18交互積層八個配對的積層體19，以及GaN插入層20予以交互積層六個配對的積層構造。
於第一區域15a之上形成無摻雜（undope）Fe層（未導入Cp2 Fe而形成的層：第三區域15c及第二區域15b）。Fe無摻雜層的上部的層（第二區域15b）的碳濃度為1×1018 atoms/cm3 以上且低於第一區域15a的鐵濃度。再者，作為如第2圖（b）所示的積層構造，係為將AlN層17與GaN層18交互積層八個配對的積層體19，以及GaN插入層20予以交互積層為五個配對的積層構造。Fe無摻雜層的下部的層（第三區域15c）的碳濃度低於第二區域15b的碳鐵濃度，作為如第2圖（b）所示的積層構造，係為將AlN層17與GaN層18交互積層八個配對的積層體19，以及GaN插入層20予以交互積層四個配對的積層構造。
作為Fe無摻雜層之上的高電阻層16，將碳濃度為1×1018 atoms/cm3 以上的層以2.7μm的厚度形成，於其之上形成低碳濃度的層及通道層26，於其之上形成由AlGaN所構成的阻障層27及由GaN所構成的頂蓋層。 另外，為了提高第二區域15b的碳濃度，使第二區域15b的成長溫度較第一區域15a的成長溫度低50度。此時，配合第二區域15b的成長溫度而修正成長速率變動，調整為第二區域15b之中的膜厚度比率與第一區域15a之中的膜厚度比率相同。
藉由SIMS分析測定製作的半導體裝置用基板的深度方向的雜質形貌。其結果如第7圖所示。在第7圖之中，第二區域的碳的平均濃度係高於第一區域的碳的平均濃度，第二區域的鐵的平均濃度係低於第一區域的鐵的平均濃度，第二區域的碳的平均濃度係低於第一區域的鐵的平均濃度。再者，第三區域的碳的平均濃度與鐵的平均濃度的和係低於第二區域的碳的平均濃度與鐵的平均濃度的和、以及第一區域的碳的平均濃度與鐵的平均濃度的和。再者，第三區域的碳的平均濃度的上升斜率係比鐵的平均濃度的下降斜率為急劇。
於第8圖顯示縱方向的漏電流的緩衝層中的鐵濃度相依性。在第8圖之中，當緩衝層之中的鐵濃度升高，縱方向的漏電流會減少。在實施例之中，由於使第一區域15a之中的鐵的平均濃度高於第二區域15b的鐵的平均濃度及第二區域15b的碳的平均濃度的緣故，如第8圖所示，能減少第一區域15a之中的縱方向的漏電流，而能減少緩衝層15整體的縱方向的漏電流。
於第9圖顯示表面的結晶性的緩衝層中的鐵濃度相依性。在第9圖之中，當緩衝層之中的鐵濃度升高，其上表面的結晶性會提升。在實施例之中，由於第一區域15a之中的鐵的平均濃度高於第二區域15b的鐵的平均濃度的緣故，如第9圖所示，能提升第一區域15a的表面的結晶性，其結果，能使形成於第一區域15a之上的第二區域15b的表面亦提升。藉此能改善緩衝層15的上表面附近的結晶性。
於第10圖顯示表面粗糙度的緩衝層之中的鐵濃度相依性。在第10圖之中，當緩衝層之中的鐵濃度降低，其表面粗糙度會降低。在實施例之中，由於第二區域15b之中的鐵的平均濃度低於第一區域15a的鐵的平均濃度的緣故，如第10圖所示，能降低第二區域15b的表面粗糙度，而能降低緩衝層15的上表面的表面粗糙度。
於第11圖顯示電流崩潰及高溫動作時的橫方向的漏電流的緩衝層之中的碳濃度相依性。另外，第11圖的左側的縱軸為以未崩潰的狀態（通常狀態）的ON電阻RON 與崩潰狀態的ON電阻RON ’的比：RON ’／RON 所定義的RON 比，以RON 比來顯示ON電阻由於崩潰而上升到何種程度。在第11圖之中，當緩衝層之中的碳濃度升高，電流崩潰會被抑制，再者，高溫動作時的橫方向的漏電流會減少。在實施例之中，由於第二區域15b之中的碳的平均濃度高於第一區域15a的碳的平均濃度的緣故，如第11圖所示，能抑制電流崩潰。再者，能減少第二區域15b之中的高溫動作時的橫方向漏電流，而能減少緩衝層15整體的高溫動作時的橫方向漏電流。
此外，本發明並不限定於上述的實施例。上述實施例為舉例說明，凡具有與本發明的申請專利範圍所記載之技術思想實質上同樣之構成，產生相同的功效者，不論為何物皆包含在本發明的技術範圍內。
10‧‧‧半導體裝置用基板
11‧‧‧半導體裝置
12‧‧‧矽系基板（基板）
13‧‧‧初期層
15‧‧‧緩衝層
15’‧‧‧緩衝層
15a‧‧‧第一區域
15b‧‧‧第二區域
15c‧‧‧第三區域
16‧‧‧高電阻層
17‧‧‧第一層（AlN層）
18‧‧‧第二層（GaN層）
19‧‧‧積層體
20‧‧‧GaN插入層
26‧‧‧通道層
27‧‧‧阻障層
28‧‧‧二維電子氣體層
29‧‧‧裝置活性層
30‧‧‧源極
31‧‧‧汲極
32‧‧‧閘極
111‧‧‧矽基板
112‧‧‧第一半導體層
113‧‧‧第二半導體層
114‧‧‧緩衝層
115‧‧‧通道層
116‧‧‧阻障層
D‧‧‧汲極
G‧‧‧閘極
S‧‧‧源極
第1圖係顯示本發明的半導體裝置用基板的一實施例的剖面圖。 第2圖係顯示構成本發明的半導體裝置用基板的緩衝層的一範例及其他範例的剖面圖。 第3圖係顯示本發明的半導體裝置用基板的其他的實施例的剖面圖。 第4圖係顯示本發明的半導體裝置的一實施例的剖面圖。 第5圖係顯示本發明的半導體裝置用基板的製造方法的一實施例的步驟剖面圖。 第6圖係顯示本發明的半導體裝置用基板的製造方法的一實施例的步驟剖面圖（接續第5圖）。 第7圖係顯示實施例的半導體裝置用基板的深度方向的雜質形貌的圖。 第8圖係顯示縱方向的漏電流的緩衝層中的鐵濃度相依性的圖。 第9圖係顯示表面的結晶性的緩衝層中的鐵濃度相依性的圖。 第10圖係顯示表面粗糙度的緩衝層中的鐵濃度相依性的圖。 第11圖係顯示電流崩潰及高溫動作時的橫方向的漏電流的緩衝層中的碳濃度相依性的圖。 第12圖係顯示習知的半導體基板的剖面圖。

Claims (19)

  1. 一種半導體裝置用基板，包含： 一基板； 一緩衝層，係設置於該基板上且由氮化物半導體所構成；以及 一裝置活性層，係設置於該緩衝層上且自氮化物半導體所構成， 其中該緩衝層具有： 一第一區域，含有碳與鐵；以及 一第二區域，係於該第一區域上，其鐵的平均濃度係低於該第一區域，其碳的平均濃度係高於該第一區域， 其中該第二區域的碳的平均濃度係低於該第一區域的鐵的平均濃度。
  2. 如請求項1所述之半導體裝置用基板，其中該第一區域係包含該緩衝層的下表面，該第二區域係包含該緩衝層的上表面。
  3. 如請求項1所述之半導體裝置用基板，其中該第一區域之中的碳的平均濃度與鐵的平均濃度的和係大於該第二區域之中的碳的平均濃度與鐵的平均濃度的和。
  4. 如請求項2所述之半導體裝置用基板，其中該第一區域之中的碳的平均濃度與鐵的平均濃度的和係大於該第二區域之中的碳的平均濃度與鐵的平均濃度的和。
  5. 如請求項1所述之半導體裝置用基板，其中該第一區域係厚於該第二區域。
  6. 如請求項2所述之半導體裝置用基板，其中該第一區域係厚於該第二區域。
  7. 如請求項3所述之半導體裝置用基板，其中該第一區域係厚於該第二區域。
  8. 如請求項4所述之半導體裝置用基板，其中該第一區域係厚於該第二區域。
  9. 如請求項1至8中任一項所述之半導體裝置用基板，其中該第一區域係含有組成相異的複數個氮化物半導體層。
  10. 如請求項1至8中任一項所述之半導體裝置用基板，其中該第二區域含有組成相異的複數個氮化物半導體層。
  11. 如請求項9所述之半導體裝置用基板，其中該第二區域含有組成相異的複數個氮化物半導體層。
  12. 如請求項1至8中任一項所述之半導體裝置用基板，其中該第一區域及該第二區域含有Al且／或Ga，該第一區域的平均Al濃度係低於該第二區域的平均Al濃度。
  13. 如請求項1至8中任一項所述之半導體裝置用基板，其中於該第一區域與該第二區域之間配置有一第三區域，該第三區域所具有之碳的平均濃度與鐵的平均濃度的和係小於該第二區域的碳的平均濃度與鐵的平均濃度的和以及該第一區域的碳的平均濃度與鐵的平均濃度的和。
  14. 如請求項1至8中任一項所述之半導體裝置用基板，其中該第一區域及該第二區域的厚度各別為400nm以上。
  15. 如請求項1至8中任一項所述之半導體裝置用基板，其中該第二區域之中的鐵的平均濃度為1×1016 atoms/cm3 以下，該第一區域之中的鐵的平均濃度為1×1018 atoms/cm3 以上。
  16. 如請求項1至8中任一項所述之半導體裝置用基板，其中該裝置活性層含有一通道層，該通道層係由碳的平均濃度低於該第二區域且鐵的平均濃度低於該第一區域的氮化物半導體所構成， 於該裝置活性層與該緩衝層之間配置有一高電阻層，該高電阻層係由碳的平均濃度為該第二區域以上且鐵的平均濃度低於該第一區域的氮化物半導體所構成。
  17. 一種半導體裝置，具有如請求項1至8中任一項所述之半導體裝置用基板，其中 該裝置活性層係於該通道層之上含有一阻障層，該阻障層係由與該通道層為能帶間隙相異的氮化物半導體所構成， 該半導體裝置更包含： 一電極，係電連接於形成於該通道層與該阻障層之間的交界面的附近的二維電子氣體層。
  18. 一種半導體裝置用基板的製造方法，包含下列步驟： 於基板上形成由氮化物半導體所構成的緩衝層；以及 於該緩衝層上形成由氮化物半導體所構成的裝置活性層， 其中形成該緩衝層的步驟包含下列步驟： 形成含有碳與鐵的第一區域；以及 於該第一區域上形成鐵的平均濃度低於該第一區域且碳的平均濃度高於該第一區域的第二區域， 其中該第二區域的碳的平均濃度係低於該第一區域的鐵的平均濃度。
  19. 如請求項18所述之半導體裝置用基板的製造方法，其中該第二區域的成長溫度係低於該第一區域的成長溫度。
TW106107195A 2016-09-15 2017-03-06 半導體裝置用基板、半導體裝置及半導體裝置用基板的製造方法 TWI794160B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-180857 2016-09-15
JP2016180857A JP6615075B2 (ja) 2016-09-15 2016-09-15 半導体デバイス用基板、半導体デバイス、及び、半導体デバイス用基板の製造方法

Publications (2)

Publication Number Publication Date
TW201824536A true TW201824536A (zh) 2018-07-01
TWI794160B TWI794160B (zh) 2023-03-01

Family

ID=61619452

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106107195A TWI794160B (zh) 2016-09-15 2017-03-06 半導體裝置用基板、半導體裝置及半導體裝置用基板的製造方法

Country Status (5)

Country Link
US (1) US10833184B2 (zh)
JP (1) JP6615075B2 (zh)
CN (1) CN109716492B (zh)
TW (1) TWI794160B (zh)
WO (1) WO2018051532A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI795022B (zh) * 2021-10-12 2023-03-01 世界先進積體電路股份有限公司 高電子遷移率電晶體
US12002857B2 (en) 2021-11-30 2024-06-04 Vanguard International Semiconductor Corporation High electron mobility transistor

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11101378B2 (en) 2019-04-09 2021-08-24 Raytheon Company Semiconductor structure having both enhancement mode group III-N high electron mobility transistors and depletion mode group III-N high electron mobility transistors
CN110335894B (zh) * 2019-07-05 2020-05-12 苏州汉骅半导体有限公司 Hemt结构及其制造方法
US11545566B2 (en) * 2019-12-26 2023-01-03 Raytheon Company Gallium nitride high electron mobility transistors (HEMTs) having reduced current collapse and power added efficiency enhancement
JP6784861B1 (ja) * 2020-03-18 2020-11-11 住友化学株式会社 窒化物半導体基板
WO2022068256A1 (zh) 2020-09-30 2022-04-07 苏州能讯高能半导体有限公司 半导体器件的外延结构及其制备方法
EP4354489A4 (en) * 2021-06-08 2025-05-14 Shin-Etsu Handotai Co., Ltd. Nitride semiconductor substrate and method for producing the same
JP7645743B2 (ja) * 2021-08-16 2025-03-14 株式会社東芝 窒化物半導体、半導体装置及び窒化物半導体の製造方法
WO2024004016A1 (ja) * 2022-06-28 2024-01-04 三菱電機株式会社 半導体装置
CN117673136A (zh) * 2022-08-22 2024-03-08 苏州晶湛半导体有限公司 一种半导体结构及其制备方法
KR102880255B1 (ko) * 2024-08-08 2025-11-03 웨이브로드 주식회사 고품질의 고저항 버퍼 영역을 구비한 GaN HEMT 전력반도체 에피택시 웨이퍼 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123725A (ja) 2008-11-19 2010-06-03 Sanken Electric Co Ltd 化合物半導体基板及び該化合物半導体基板を用いた半導体装置
JP5013218B2 (ja) 2009-02-05 2012-08-29 日立電線株式会社 半導体エピタキシャルウェハの製造方法、並びに電界効果トランジスタの製造方法
JP2010232297A (ja) 2009-03-26 2010-10-14 Sumitomo Electric Device Innovations Inc 半導体装置
JP2010239034A (ja) * 2009-03-31 2010-10-21 Furukawa Electric Co Ltd:The 半導体装置の製造方法および半導体装置
EP2432005A4 (en) 2009-05-11 2015-05-27 Dowa Electronics Materials Co Ltd EPITACTICAL SUBSTRATE FOR ELECTRONIC EQUIPMENT AND METHOD FOR THE PRODUCTION THEREOF
JP5987288B2 (ja) 2011-09-28 2016-09-07 富士通株式会社 半導体装置
US9165766B2 (en) * 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
JP6119165B2 (ja) * 2012-09-28 2017-04-26 富士通株式会社 半導体装置
JP2014072429A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置
US9306009B2 (en) * 2013-02-25 2016-04-05 Cree, Inc. Mix doping of a semi-insulating Group III nitride
JP6029538B2 (ja) 2013-05-31 2016-11-24 サンケン電気株式会社 半導体装置
US9076812B2 (en) * 2013-06-27 2015-07-07 Iqe Kc, Llc HEMT structure with iron-doping-stop component and methods of forming
JP6283250B2 (ja) * 2014-04-09 2018-02-21 サンケン電気株式会社 半導体基板及び半導体素子
JP6249868B2 (ja) 2014-04-18 2017-12-20 サンケン電気株式会社 半導体基板及び半導体素子

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI795022B (zh) * 2021-10-12 2023-03-01 世界先進積體電路股份有限公司 高電子遷移率電晶體
US12002857B2 (en) 2021-11-30 2024-06-04 Vanguard International Semiconductor Corporation High electron mobility transistor

Also Published As

Publication number Publication date
US10833184B2 (en) 2020-11-10
JP2018046207A (ja) 2018-03-22
CN109716492B (zh) 2022-04-01
US20190214492A1 (en) 2019-07-11
WO2018051532A1 (ja) 2018-03-22
TWI794160B (zh) 2023-03-01
CN109716492A (zh) 2019-05-03
JP6615075B2 (ja) 2019-12-04

Similar Documents

Publication Publication Date Title
TWI794160B (zh) 半導體裝置用基板、半導體裝置及半導體裝置用基板的製造方法
JP5634681B2 (ja) 半導体素子
JP3733420B2 (ja) 窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタ
TWI693678B (zh) 半導體元件用基板、半導體元件、及半導體元件的製造方法
US8754419B2 (en) Semiconductor device
JPWO2005015642A1 (ja) 半導体装置及びその製造方法
CN106165072A (zh) 半导体基板及半导体元件
CN102318049A (zh) 电子器件用外延基板及其生产方法
JP6841344B2 (ja) 半導体装置の製造方法、半導体装置
TWI610344B (zh) 磊晶晶圓、半導體元件、磊晶晶圓的製造方法、以及半導體元件的製造方法
JP5300514B2 (ja) 半導体装置
TW201442241A (zh) 化合物半導體裝置及其製造方法
KR20140045303A (ko) 반도체 기판, 반도체 장치, 및 반도체 기판의 제조 방법
CN105247658A (zh) 半导体基板、半导体装置及半导体装置的制造方法
JP6815278B2 (ja) 窒化物半導体積層物、半導体装置、窒化物半導体積層物の製造方法および半導体装置の製造方法
JP4517077B2 (ja) 窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタ
CN104347697A (zh) 半导体器件和用于制造半导体器件的方法
US10529842B2 (en) Semiconductor base substance having a boron containing buffer layer, semiconductor device including the same, and methods for manufacturing the semiconductor base substance and the semiconductor device
CN113348537A (zh) 半导体装置和半导体装置的制造方法
CN110875379B (zh) 一种半导体器件及其制造方法
JP2007123824A (ja) Ｉｉｉ族窒化物系化合物半導体を用いた電子装置
TW201707052A (zh) 半導體裝置及其製造方法
TWI611581B (zh) 半導體基板的製造方法、半導體元件的製造方法、半導體基板、及半導體元件
JP2011044457A (ja) 半導体装置、半導体装置の製造方法
JP5614130B2 (ja) 半導体装置の製造方法