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TWI611581B - 半導體基板的製造方法、半導體元件的製造方法、半導體基板、及半導體元件 - Google Patents

半導體基板的製造方法、半導體元件的製造方法、半導體基板、及半導體元件 Download PDF

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TWI611581B
TWI611581B TW104107960A TW104107960A TWI611581B TW I611581 B TWI611581 B TW I611581B TW 104107960 A TW104107960 A TW 104107960A TW 104107960 A TW104107960 A TW 104107960A TW I611581 B TWI611581 B TW I611581B
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佐藤憲
鹿內洋志
後藤博一
篠宮勝
土屋慶太郎
萩本和德
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三墾電氣股份有限公司
信越半導體股份有限公司
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Description

半導體基板的製造方法、半導體元件的製造方法、半導體基板、及半導體元件
本發明有關一種半導體基板的製造方法、半導體元件的製造方法、半導體基板，及半導體元件。
使用氮化物半導體而成的半導體基板，已被用在以高頻率且高輸出運作的功率元件等。尤其，作為適用於以微波、次毫米波、毫米波等高頻域進行放大的功率元件，已知有例如高電子遷移率電晶體(High Electron Mobility Transistor：HEMT)等。
作為使用氮化物半導體而成的半導體基板，已知一種半導體基板，是在Si(矽)基板上將初始層(initial layer)、GaN(氮化鎵)層、由AlGaN(氮化鋁鎵)所構成的阻障層，依序積層而成。
GaN層中的下部的層(高電阻層)，藉由提高縱向和橫向的電阻，能夠藉由提升電晶體的關閉特性且抑制縱向漏洩電流，來達成高耐壓化。因此，摻雜碳而在GaN結晶中形成深能階(位準)，來抑制n型傳導。
另一方面，若GaN層中的上部(1μm左右)的層，作為通道層來發揮性能，且形成捕捉載子的能階，則可能會成為 電流坍塌(輸出電流特性的再現性劣化的現象)的原因，故需要充分降低碳等濃度。(參照專利文獻1~3)
[先前技術文獻] (專利文獻)
專利文獻1：日本特許第5064824號公報
專利文獻2：日本特開2006-332367號公報
專利文獻3：日本特開2013-070053號公報
如上述，高電阻層，利用提高碳濃度，來抑制器件(device)縱向(厚度方向)的漏洩電流，是為了提升電晶體的關閉特性而使用，相反的，若碳濃度太高，反而會造成如第6圖所示的增加漏洩電流。再者，第6圖是表示VDS(汲源極電壓)=800V的縱向漏洩電流的碳濃度相依性的圖。
由第6圖可知，關於漏洩電流特性，在高電阻層的碳濃度中有最適值。因此，若高電阻層的碳濃度有濃度梯度，則變成會部分地使用了偏離最適值的碳濃度的領域。
又，對於氮化物半導體的成長溫度，碳濃度和結晶性亦有相關性(參照第7~8圖：若降低成長溫度，則會增加碳濃度，並降低結晶性)。
因此，本發明人，專注於碳濃度和結晶性相對於氮化物半導體的成長溫度具有相關性一事，發現為了抑制高電阻層的GaN成長中的碳濃度的變化，如第9圖般地將設定溫度設為固定值，但是實際的基板溫度會由初始層側往通道層 側降低20℃左右。
這是因為隨著氮化物半導體的成長進行，半導體基板的翹曲會朝負側(所謂的「翹曲朝負」是指基板突出地翹曲)增加，於是半導體基板的中央部會遠離作為加熱源來發揮功能的基板保持台，故被認為是造成實際的基板溫度下降的原因。
若測定利用上述方法製作的半導體基板的深度方向的濃度曲線，則會發現高電阻層的碳濃度是由初始層側往通道層側增加，這被認為是基板溫度從初始層側往通道層側降低的緣故。
如此，若高電阻層的碳濃度具有濃度梯度，則如上述，會變成相當程度地使用到碳濃度偏離最適值的領域，在使用如此的半導體基板來製作半導體元件時，會有無法獲得充分低的漏洩電流特性的問題。
於是，本發明是鑒於上述問題點而完成，其目的在於提供一種半導體基板的製造方法，該製造方法能夠降低高電阻層的碳濃度的濃度梯度，並且能夠將碳濃度設在所期望的值。
為了達成上述目的，本發明提供一種半導體基板的製造方法，該半導體基板具有：基板；前述基板上的初始層；高電阻層，其由前述初始層上的氮化物系半導體所構成，且包含碳；及，通道層，其由前述高電阻層上的氮化物系半導體所構成；並且，該半導體基板的製造方法的特徵在於：在形成前述高電阻層的步驟中，使對前述半導體基板進行加熱 的設定溫度具有梯度，並且以將高電阻層形成開始時的前述設定溫度與高電阻層形成結束時的前述設定溫度設為不同的方式，來形成前述高電阻層。
如此，利用使對半導體基板進行加熱的設定溫度具有梯度，即使半導體基板產生翹曲亦能夠降低高電阻層成長中的基板溫度的變化，且能夠降低高電阻層的碳濃度的濃度梯度，因此若以成為最適當的基板溫度的方式來選擇半導體基板的設定溫度，該最適當的基板溫度會使高電阻層的碳濃度成為最適值，並使用以如此方式製作而成的半導體基板來製作半導體元件時，能夠獲得充分低的漏洩電流特性。
此時，在形成前述高電阻層的步驟中，為了抵銷由於前述半導體基板的翹曲所造成的溫度降低，較佳是將高電阻層形成開始時的前述設定溫度與高電阻層形成結束時的前述設定溫度設為不同。
利用如此的方式來實行高電阻層形成中的溫度設定，能夠更有效地降低高電阻層成長中的基板溫度的變化。
此時，較佳是將前述高電阻層形成結束時的前述設定溫度設為高於前述高電阻層形成開始時的前述設定溫度。
利用如此的方式來實行高電阻層形成中的溫度設定，能夠更確實地降低高電阻層成長中的基板溫度的變化。
此時，較佳是將前述高電阻層的厚度設為500nm以上且3μm以下。
只要高電阻層的厚度是500nm以上，便能夠防止漏洩電流特性降低的問題，只要高電阻層的厚度是3μm以下，便能 夠防止半導體基板過厚的問題。
又，本發明提供一種半導體元件的製造方法，其特徵在於：使用藉由上述半導體基板的製造方法製造出來的半導體基板，並且進一步具有形成電極的步驟，該步驟將電極形成在該半導體基板的前述通道層上。
此種半導體元件的製造方法，只要是使用藉由如本發明的半導體基板的製造方法製造出來半導體基板，因為能夠降低高電阻層成長中的基板溫度的變化，且能夠降低高電阻層的碳濃度的濃度梯度，所以作為高電阻層的碳濃度，若選擇最適值，便能夠獲得充分低的漏洩電流特性。
進一步，本發明提供一種半導體基板，其具有：基板；前述基板上的初始層；高電阻層，其由前述初始層上的氮化物系半導體所構成，且包含碳；及，通道層，其由前述高電阻層上的氮化物半導體所構成；該半導體基板的特徵在於：在前述高電阻層中，以{(前述初始層側的碳濃度)-(前述通道層側的碳濃度)}/(前述高電阻層的膜厚)所定義的碳濃度梯度，是1×1018atoms/cm3‧μm以上且1×1019atoms/cm3‧μm以下。
只要高電阻層中的碳濃度梯度是在上述的範圍內，且作為高電阻層的碳濃度，若選擇最適值，並使用如此的半導體基板來製作半導體元件時，便能夠獲得充分低的漏洩電流特性。
此時，前述高電阻層的碳濃度能夠設為1×1017atoms/cm3以上且1×1020atoms/cm3以下。
作為高電阻層的碳濃度，能夠適合地使用如此的濃度範圍。
又，本發明提供一種半導體元件，其特徵在於：是使用上述的半導體基板所製作而成，且在前述通道層上設置有電極。
只要是使用如本發明的半導體基板製作而成的半導體元件，若以成為最適當的基板溫度的方式來選擇半導體基板的設定溫度，該最適當的基板溫度會使高電阻層的碳濃度成為最適值，便能夠獲得充分低的漏洩電流特性。
如上述，若根據本發明的半導體基板的製造方法，能夠降低高電阻層成長中的基板溫度的變化，並且能夠降低高電阻層的碳濃度的濃度梯度，因此若以成為最適當的基板溫度的方式來選擇半導體基板的設定溫度，該最適當的基板溫度會使高電阻層的碳濃度成為最適值，並使用如此製作而成的半導體基板來製作半導體元件時，便能夠獲得充分低的漏洩電流特性。
10‧‧‧半導體基板
11‧‧‧半導體元件
12‧‧‧基板
14‧‧‧初始層
15‧‧‧高電阻層
18‧‧‧通道層
20‧‧‧阻障層
22‧‧‧主動層
24‧‧‧二維電子氣體層
26‧‧‧第一電極
28‧‧‧第二電極
30‧‧‧控制電極
第1圖是表示使用本發明的半導體的製造方法來形成高電阻層的步驟中的溫度設定的圖。
第2圖是表示實施例和比較例的縱向漏洩電流特性的圖。
第3圖是表示本發明的實施態樣的一例的半導體基板的剖面圖。
第4圖是表示本發明的實施態樣的一例的半導體基板的 深度方向的濃度分布的圖。
第5圖是表示本發明的實施態樣的一例的半導體元件的剖面圖。
第6圖是表示縱向漏洩電流的碳濃度相依性的圖。
第7圖是表示碳濃度的成長溫度相依性的圖。
第8圖是表示高電阻層的結晶性的成長溫度相依性的圖。
第9圖是表示半導體基板的製作中的設定溫度、基板溫度的變遷的圖。
如前述，高電阻層，利用提高碳濃度，來抑制器件的漏洩電流，是為了提升電晶體的關閉特性而使用，如第6圖所示，關於漏洩電流特性，在高電阻層的碳濃度中，有最適值。因此，若高電阻層的碳濃度具有濃度梯度，會變成相當程度地使用到碳濃度偏離所期望的最適值的領域，在使用如此的半導體基板來製作半導體元件時，會有無法獲得充分低的漏洩電流特性的問題。
因此，本發明人反覆地努力探討關於一種半導體基板的製造方法，其能夠降低高電阻層中的碳濃度的濃度梯度，並且能夠將碳濃度設在所期望的值。其結果，發現了以下事實而完成本發明：在高電阻層成長中，使對半導體基板進行加熱的設定溫度具有梯度，便能夠降低高電阻層成長中的基板溫度的變化，藉此能夠降低高電阻層的碳濃度的濃度梯度，若以成為最適當的基板溫度的方式來選擇半導體基板的設定溫度，該最適當的基板溫度會使高電阻層的碳濃度成 為最適值，並使用以如此方式製作而成的半導體基板來製作半導體元件時，可獲得充分低的縱向漏洩電流特性。
以下，作為實施態樣的一例，一邊參照圖式一邊詳細地說明，但本發明並不限於此態樣。
首先，一邊參照第3圖、第4圖一邊說明本發明的一例的半導體基板。
第3圖是本發明的一例的半導體基板的剖面圖，第4圖是表示本發明的一例的半導體基板的深度方向的濃度分布的圖。
如第3圖所示，半導體基板10，具有：基板12；設置在基板12上的初始層(緩衝層)14；高電阻層15，其由設置在初始層14上的氮化物系半導體(例如，氮化鎵)所構成，且包含作為雜質的碳；及，主動層22，其設置於高電阻層15上。
此處，基板12例如是由Si或SiC(碳化矽)所構成的基板。又，初始層14例如是由積層體所構成的緩衝層，該積層體是由下述各層所重複積層而成：第一層，其由氮化物系半導體所構成；及，第二層，其由與第一層組成不同的氮化物系半導體所構成。
第一層例如由AlyGa1-yN所構成，第二層例如由AlxGa1-xN(0≦x≦y≦1)」所構成。
具體而言，第一層能夠設為AlN，第二層能夠設為GaN。
主動層22，具有：通道層18，其由氮化系半導體所構成；及，阻障層20，其由設置於通道層18上的氮化物系半 導體所構成。通道層18，例如是由GaN所構成；阻障層20，例如是由AlGaN所構成。
在高電阻層15中，以{(初始層14側的碳濃度)-(通道層18側的碳濃度)}/(高電阻層15的膜厚)所定義的碳濃度梯度，可以是1×1018atoms/cm3‧μm以上且1×1019atoms/cm3‧μm以下，較佳是1×1018atoms/cm3‧μm以上且5×1018atoms/cm3‧μm以下。
再者，為了提高電子遷移率並且抑制電流坍塌，通道層18的碳濃度能夠如第4圖所示設為約1×1016atoms/cm3以下。
只要高電阻層15的碳濃度在上述範圍內，作為高電阻層15的碳濃度，若選擇最適值，並使用如此的半導體基板來製作半導體元件時，便能夠獲得充分低的漏洩電流特性。
又，能夠將高電阻層的碳濃度設為1×1017atoms/cm3以上且1×1020atoms/cm3以下。
作為高電阻層的碳濃度，能夠適用如此的濃度範圍。
接下來，一邊參照第5圖一邊說明關於本發明的一例的半導體元件。
第5圖是本發明的一例的半導體元件的剖面圖。
半導體元件11是使用半導體基板10製作而成的半導體元件，其具有第一電極26、第二電極28、控制電極30，該等電極設置於主動層22上。
在半導體元件11中，第一電極26和第二電極28是以如下的方式配置：電流，由第一電極26，經由形成於通道層18內的二維電子氣體層24，流向第二電極28。
在第一電極26與第二電極28之間流動的電流，能夠藉由被施加在控制電極30上的電位來控制。
半導體元件11是使用本發明的半導體基板10製作而成，由於高電阻層15中的碳濃度梯度被調整成非常小，所以作為高電阻層15的碳濃度，若選擇最適值，便能夠獲得充分低的縱向漏洩電流特性。
接下來，一邊參照第1圖和第3圖一邊說明關於本發明的一例的半導體基板的製造方法。
本發明的一例的半導體基板的製造方法，如第3圖所示，是一種製造半導體基板10的方法，該半導體基板10具有：基板12；基板12上的初始層14；高電阻層15，其由初始層上的氮化物系半導體所構成，且包含碳；及，通道層18，其由高電阻層上的氮化物系半導體所構成；並且，該製造半導體基板10的方法，在形成高電阻層15的步驟中，對半導體基板10進行加熱的設定溫度具有梯度，並且以將高電阻層形成開始時的設定溫度與高電阻層形成結束時的設定溫度設為不同的方式，來形成高電阻層。
例如，在將高電阻層形成中的設定溫度設為固定值的第9圖中，高電阻層形成中的基板溫度隨著半導體基板的翹曲而降低，相對於此，在第1圖中，以高電阻層形成結束時的設定溫度高於高電阻層形成開始時的設定溫度的方式，使對高電阻層形成中的半導體基板進行加熱的設定溫度具有溫度梯度，使得高電阻層形成中的基板溫度成為固定。
如此，使對高電阻層形成中的半導體基板進行加熱 的設定溫度具有梯度，能夠降低高電阻層成長中的基板溫度的變化，藉此，能夠降低高電阻層的碳濃度的濃度梯度，所以作為高電阻層15的碳濃度，若選擇最適值，並使用如此製作而成的半導體基板來製作半導體元件時，便能夠獲得充分低的漏洩電流特性。
在形成高電阻層15的步驟中，為了抵銷由於半導體基板10的翹曲所造成的溫度降低，較佳是將高電阻層形成開始時的設定溫度與高電阻層形成結束時的設定溫度設為不同。
利用以如此的方式來實行高電阻層形成中的溫度設定，能夠更有效地降低高電阻層成長中的基板溫度的變化。
較佳是：將高電阻層形成結束時的設定溫度，設為高於高電阻層形成開始時的設定溫度。
利用以如此的方式來實行高電阻層形成中的溫度設定，能夠更確實地降低高電阻層成長中的基板溫度的變化。
高電阻層的厚度，較佳是設為500nm以上且3μm以下。
只要高電阻層的厚度是500nm以上，便能夠防止縱向漏洩電流特性降低的問題，只要高電阻層的厚度是3μm以下，便能夠防止半導體基板過厚的問題。
接下來，一邊參照第5圖一邊說明關於本發明的一例的半導體元件的製造方法。
本發明的半導體元件的製造方法，是使用藉由上述本發明的半導體基板的製造方法製造出來的半導體基板10，並且 進一步具有形成電極26、28、30的步驟，該步驟是將電極形成於半導體基板10的通道層18上。
此種半導體元件的製造方法，只要是使用藉由本發明的半導體基板的製造方法製造出來的半導體基板，因為能夠降低高電阻層成長中的基板溫度的變化，並且能夠藉此降低高電阻層的碳濃度的濃度梯度，所以作為高電阻層的碳濃度，若選擇最適值，便能夠獲得充分低的漏洩電流特性。
[實施例]
以下，表示實施例與比較例來更具體地說明本發明，但本發明並不限定於這些例子。
(實施例)
使用上述說明的半導體基板的製造方法，製作了如第3圖所示的半導體基板。亦即，以將高電阻層形成結束時的設定溫度設為高於高電阻層形成開始時的設定溫度的方式，使設定溫度具有梯度。
又，以輻射溫度計來測定高電阻層形成中的實際的基板溫度。將該結果表示於第1圖。
進一步，使用製作而成的半導體基板，來製作如第5圖所示的半導體元件，然後測定此半導體元件的縱向漏洩電流(基板電流(Isub))特性。將該結果表示於第2圖。
(比較例)
與實施例同樣地製作半導體基板。但是，將高電阻層形成中的設定溫度設為固定值。
又，以輻射溫度計來測定高電阻層形成中的實際的基板 溫度。將該結果表示於第9圖。
進一步，使用製作而成的半導體基板，來製作如第5圖所示的半導體元件，然後測定此半導體元件的縱向漏洩電流特性。將該結果表示於第2圖。
由第1圖、第9圖可知，相較於在高電阻層形成中將對半導體基板進行加熱的設定溫度設為固定值的比較例，在高電阻層形成中使對半導體基板進行加熱的設定溫度具有梯度的實施例，其高電阻層形成中的實際的基板溫度的變化減少。
由第2圖可知，相較於比較例的半導體元件，實施例的半導體元件的縱向漏洩電流變低。
再者，本發明並不限定於上述的實施形態。上述的實施形態為例示，凡是實質上具有與本發明的專利請求範圍記載的技術性思想相同的構成，且產生相同的作用效果的發明，都包含於本發明的技術範圍內。

Claims (5)

  1. 一種半導體基板的製造方法，該半導體基板具有：基板；前述基板上的初始層；高電阻層，其由前述初始層上的氮化物系半導體所構成，且包含碳；及，通道層，其由前述高電阻層上的氮化物系半導體所構成；並且，該半導體基板的製造方法的特徵在於：在形成前述高電阻層的步驟中，使對前述半導體基板進行加熱的設定溫度具有梯度，並且為了抵銷由於前述半導體基板的翹曲所造成的溫度降低，以將高電阻層形成開始時的前述設定溫度與高電阻層形成結束時的前述設定溫度設為不同的方式，來形成前述高電阻層。
  2. 如請求項1所述的半導體基板的製造方法，其中，將前述高電阻層形成結束時的前述設定溫度設為高於前述高電阻層形成開始時的前述設定溫度。
  3. 如請求項1或2所述的半導體基板的製造方法，其中，將前述高電阻層的厚度設為500nm以上且3μm以下。
  4. 一種半導體元件的製造方法，其特徵在於：使用藉由如請求項1或2所述的半導體基板的製造方法製造出來的半導體基板，並且進一步具有形成電極的步驟，該步驟將電極形成在該半導體基板的前述通道層上。
  5. 一種半導體元件的製造方法，其特徵在於：使用如請求項3所述的半導體基板的製造方法製造出來的半導體基板，並且 進一步具有形成電極的步驟，該步驟將電極形成在該半導體基板的前述通道層上。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210280703A1 (en) * 2020-03-03 2021-09-09 Globalfoundries U.S. Inc. Charge-trapping layers for iii-v semiconductor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123800A (ja) * 2008-11-20 2010-06-03 Sanken Electric Co Ltd 半導体ウェハ、半導体装置、半導体ウェハ製造方法及び半導体装置製造方法
JP2013197357A (ja) * 2012-03-21 2013-09-30 Hitachi Cable Ltd 窒化物半導体デバイス及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3654307B2 (ja) * 1995-03-20 2005-06-02 富士通株式会社 半導体装置の製造方法
JP4449357B2 (ja) * 2003-07-08 2010-04-14 日立電線株式会社 電界効果トランジスタ用エピタキシャルウェハの製造方法
JP4792814B2 (ja) 2005-05-26 2011-10-12 住友電気工業株式会社 高電子移動度トランジスタ、電界効果トランジスタ、エピタキシャル基板、エピタキシャル基板を作製する方法およびｉｉｉ族窒化物系トランジスタを作製する方法
JP5064824B2 (ja) * 2006-02-20 2012-10-31 古河電気工業株式会社 半導体素子
JP5218117B2 (ja) * 2008-03-18 2013-06-26 三菱電機株式会社 窒化物半導体積層構造及び光半導体装置並びにその製造方法
JP5696392B2 (ja) * 2010-07-29 2015-04-08 住友電気工業株式会社 半導体装置
US8796738B2 (en) 2011-09-21 2014-08-05 International Rectifier Corporation Group III-V device structure having a selectively reduced impurity concentration
US9233844B2 (en) * 2012-06-27 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Graded aluminum—gallium—nitride and superlattice buffer layer for III-V nitride layer on silicon substrate
EP3282041B1 (en) * 2013-02-15 2020-06-24 AZUR SPACE Solar Power GmbH P doping of group iii nitride buffer layer structure on a heterosubstrate
CN105264651B (zh) * 2013-07-19 2017-10-03 夏普株式会社 场效应晶体管
JP2015070091A (ja) * 2013-09-27 2015-04-13 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体基板
US10483386B2 (en) * 2014-01-17 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, transistor having doped seed layer and method of manufacturing the same
US20160043178A1 (en) * 2014-08-05 2016-02-11 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9608075B1 (en) * 2016-06-03 2017-03-28 Infineon Technologies Americas Corp. III-nitride semiconductor device with doped epi structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123800A (ja) * 2008-11-20 2010-06-03 Sanken Electric Co Ltd 半導体ウェハ、半導体装置、半導体ウェハ製造方法及び半導体装置製造方法
JP2013197357A (ja) * 2012-03-21 2013-09-30 Hitachi Cable Ltd 窒化物半導体デバイス及びその製造方法

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