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TW201813057A - 半導體裝置 - Google Patents

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TW201813057A
TW201813057A TW106106564A TW106106564A TW201813057A TW 201813057 A TW201813057 A TW 201813057A TW 106106564 A TW106106564 A TW 106106564A TW 106106564 A TW106106564 A TW 106106564A TW 201813057 A TW201813057 A TW 201813057A
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semiconductor
memory
semiconductor device
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佐久間究
齋藤真澄
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東芝記憶體股份有限公司
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Abstract

根據實施例之半導體裝置包括：複數個第一導電層，其等在一第一方向上配置於一基板上方，該第一方向與該基板之一上表面相交；一半導體層，其面向該複數個第一導電層之一側表面且在作為其之一縱向方向之該第一方向上延伸；一佈線部分，其藉由引起該等第一導電層之端部分分別處在不同位置而組態；及一電晶體，其定位於該佈線部分上方。該電晶體包括：一通道部分，其配置於相同於一第二導電層之一高度處，該第二導電層係該複數個該等第一導電層之一者；一閘極絕緣膜，其配置於該通道部分之一上表面上；及一閘極電極層，其配置於該閘極絕緣膜之一上表面上。

Description

半導體裝置
下文中所描述之實施例係關於一種半導體裝置。
快閃記憶體被稱為半導體記憶體裝置之一者。具體言之，由於NAND類型快閃記憶體之低成本大容量，故其被廣泛使用。 此外，已提出用於進一步增加NAND類型快閃記憶體之容量之諸多技術。該等技術之一者包含其中三維地配置記憶體胞之一結構。在此一三維類型之半導體記憶體裝置中，沿一特定方向配置記憶體胞。導電層分別在平行於一基板之一方向上自沿該特定方向配置之該等記憶體胞延伸，且在垂直於該基板之一方向上層壓。 在此一三維類型之一半導體記憶體裝置中，增加記憶體胞及導電層之層壓數目導致用於連接該等記憶體胞及外部電路之電晶體數目增加。此可引起電晶體之佔據面積增加。因此，請求減少電晶體之佔據面積。
相關申請案之交叉參考 本申請案係基於2016年9月12日申請之先前日本專利申請案第2016-177846號且主張該案之優先權利，該案之全部內容以引用之方式併入本文中。 根據下文中所描述之實施例之半導體裝置包括：複數個第一導電層，其等在一第一方向上配置於一基板上方，該第一方向與該基板之一上表面相交；一半導體層，其面向該複數個第一導電層之一側表面且在作為其之一縱向方向之該第一方向上延伸；一佈線部分，其藉由引起該等第一導電層之端部分分別處在不同位置而組態；及一電晶體，其定位於該佈線部分上方。該電晶體包括：一通道部分，其配置於相同於一第二導電層之一高度處，該第二導電層係該複數個該等第一導電層之一者；一閘極絕緣膜，其配置於該通道部分之一上表面上；及一閘極電極層，其配置於該閘極絕緣膜之一上表面上。 下文中將參考附圖描述根據實施例之半導體記憶體裝置。此處，該等實施例僅係實例，且不意欲限制本發明之範疇。示意性地繪示下列實施例中使用之半導體記憶體裝置之各自圖式，且層之厚度、寬度、比率及一類似參數不同於實際參數。 下列實施例係關於一種在其中複數個金屬-氧化物-氮化物-氧化物-半導體(MONOS)類型記憶體胞(電晶體)放置於一高度方向上之一結構中之非揮發性半導體記憶體裝置。MONOS類型記憶體胞包含：一半導體膜，其作為一通道放置成垂直於基板之一柱狀形狀；及一閘極電極膜，其經由一電荷累積層放置於該半導體膜之側表面上。然而，此等實施例適用於具有另一類型之一半導體記憶體裝置(例如，一半導體-氧化物-氮化物-氧化物-半導體類型(SONOS)記憶體胞)。此外，此等實施例適用於一浮動閘極類型記憶體胞。 [第一實施例] 圖1係示意性地繪示根據第一實施例之一非揮發性半導體記憶體裝置100之結構之一實例之一透視圖。非揮發性半導體記憶體裝置100包含一記憶體胞陣列MR、字線WL、源極側選擇閘極線SGS、汲極側選擇閘極線SGD、位元線BL、一源極線SL、一步階佈線部分CR及一周邊電晶體Tr。應注意，圖1示意性地繪示包含於記憶體胞陣列MR中之一個記憶體指狀物MF。 記憶體胞陣列MR包含一記憶體串MS、一汲極側選擇電晶體S1及一源極側選擇電晶體S2。記憶體串MS包含串聯地連接於一基板SB上之複數個記憶體胞MC(記憶體電晶體)。汲極側選擇電晶體S1及源極側選擇電晶體S2分別連接至記憶體串MS之兩端。記憶體串MS及連接至其之兩端之汲極側選擇電晶體S1及源極側選擇電晶體S2在下文中被稱為「NAND胞單元NU」。 如將在下文描述，記憶體胞MC具有其中一控制閘極電極(一字線WL)經由包含一電荷累積層之一記憶體層提供於充當一通道之一柱狀半導體膜之側表面上之一結構。汲極側選擇電晶體S1及源極側選擇電晶體S2各具有其中一選擇閘極電極(汲極側選擇閘極線SGD、源極側選擇閘極線SGS)經由包含一電荷累積層之一記憶體層提供於柱狀半導體膜之側上之一結構。出於簡化圖式之目的，圖1例示其中在一個記憶體串MS中提供四個記憶體胞MC之一情況。然而，不言而喻，一個記憶體串MS中之記憶體胞MC之數目不限於四個。 如圖1中所展示，該等字線WL共同連接至在一個記憶體指狀物MF中在X方向(字線方向)及Y方向(位元線方向)上相鄰之複數個記憶體串MS，該複數個記憶體串MS。此外，源極側選擇閘極線SGS共同連接至在一個記憶體指狀物MF中在X方向及Y方向上相鄰之複數個源極側選擇閘極電晶體S2。類似地，汲極側選擇閘極線SGD共同連接至在一個記憶體指狀物MF中在X方向及Y方向上相鄰之複數個汲極側選擇閘極電晶體S1。應注意源極側選擇閘極線SGS及汲極側選擇閘極線SGD可統一簡稱為「選擇閘極線」。此外，汲極側選擇電晶體S1及源極側選擇電晶體S2可統一簡稱為「選擇電晶體」。 在記憶體串MS中之記憶體胞MC中，相鄰於源極側選擇閘極線SGS及汲極側選擇閘極線SGD之一或多個記憶體胞MC可被處理為未用於儲存資料之虛設胞。該等虛設胞可係兩個或更多個。代替性地，可省略該等虛設胞。 位元線BL經配置以在與X方向(字線方向)相交之Y方向(位元線方向)上延伸。Y方向係位元線BL之一縱向方向。位元線BL依一特定間距配置在X方向上。 位元線BL經由汲極側選擇電晶體S1連接至複數個記憶體串MS。源極線SL經配置而具有沿Y方向之其縱向方向。源極線SL經由一源極線接觸件LI連接至基板SB。此容許源極線SL經由源極線接觸件LI、基板SB及源極側選擇電晶體S2連接至記憶體串MS。 儘管省略其圖解，然作為控制字線WL、源極線SL、汲極側選擇閘極線SGD、源極側選擇閘極線SGS之電壓之電路，提供各種類型之控制電路。此外，提供一感測放大器電路作為放大自一選定記憶體胞讀取至位元線BL之一訊號(一電壓)之一電路。 至少一些上文所提及之各種控制電路可經由圖1中所展示之周邊電晶體Tr連接至字線WL、位元線BL及選擇閘極線SGD及SGS。周邊電晶體Tr經配置於步階佈線部分CR之一上側(Z方向)處。周邊電晶體Tr係一薄膜電晶體(TFT)，其具有自Z方向上之下側(靠近基板SB之一側)循序堆疊一通道部分CA、一閘極絕緣膜GI及一閘極電極層GE之一結構。 通道部分CA係由一半導體材料(舉例而言，諸如多晶矽)組成，且閘極絕緣膜GI係由一絕緣膜(舉例而言，諸如氧化矽膜)形成。此外，閘極電極層GE係由一導電膜(舉例而言，諸如矽化鈦)組成。應注意，在圖1中，針對複數個周邊電晶體Tr之各者獨立地提供閘極電極層GE。此僅係一實例。對於可同時接通之複數個周邊電晶體Tr，可將此等電晶體連接至相同閘極電極層GE。 上文所提及之通道部分CA係由與汲極側選擇閘極線SGD之材料相同之一材料組成。其在Z方向上之厚度經製成幾乎相同於汲極側選擇閘極線SGD在Z方向上之厚度。此外，通道部分CA在Z方向上之位置通常相同於汲極側選擇閘極線SGD在Z方向上之位置。 步階佈線部分CR係將字線WL及選擇閘極線SGD、SGS連接至接觸件之一佈線部分。字線WL及選擇閘極線SGS、SGD具有其中以一步階方式處理其等使得字線WL及選擇閘極線SGS、SGD可在其上表面處獨立地連接至接觸件之一結構。 以一階狀方式處理之此等佈線之端部之上表面用作一接觸連接區域。儘管圖1中省略圖解，然接觸插塞自接觸連接區域之上表面延伸。此等接觸插塞經由上層佈線及圖式中未展示之其他接觸插塞連接至上文所提及之周邊電晶體Tr。 儘管在圖1中僅繪示在記憶體胞陣列MR之X方向側處之步階佈線部分CR，然階狀佈線區CR可經形成以包圍包含記憶體胞陣列MR之Y方向側之記憶體胞陣列MR之整個周邊。 接著，將參考圖2至圖4描述記憶體胞陣列MR之詳細結構。圖2係繪示記憶體胞陣列MR之結構之一部分之一透視圖。圖3係一個NAND胞單元NU之一等效電路圖。圖4係一個記憶體胞MC之一透視截面圖。 如圖2中所展示，記憶體胞陣列MR具有其中層間絕緣層21及導電層22沿垂直於基板SB之上表面之Z方向交替地堆疊於半導體基板SB上之一結構。導電層22用作記憶體胞MC(字線WL)、源極側選擇閘極線SGS及汲極側選擇閘極線SGD之控制閘極。層間絕緣層21經配置於導電層22之間以使導電層22電絕緣。導電層22可由摻雜有p型雜質或n型雜質(磷或類似者)之多晶矽組成。代替多晶矽，可使用一金屬材料，諸如鎢(W)、氮化鎢(WN)、矽化鎢(WSix )、鉭(Ta)、氮化鉭(TaN)、矽化鉭(TaSix )、矽化鈀(PdSix )、矽化鉺(ErSix )、矽化釔(YSix )、矽化鉑(PtSix )、矽化鉿(HfSix )、矽化鎳(NiSix )、矽化鈷(CoSix )、矽化鈦(TiSix )、矽化釩(VSix )、矽化鉻(CrSix )、矽化錳(MnSix )、矽化鉄(FeSix )、釕(Ru)、鉬(Mo)、鈦(Ti)、氮化鈦(TiN)、釩(V)、鉻(Cr)錳(Mn)、鉄(Fe)、鈷(Co)、鎳(Ni)、金(Au)銀(Ag)或銅(Cu)或此等材料之化合物。 此外，半導體層23經配置以穿透層間絕緣層21及導電層22之堆疊體。半導體層23具有沿堆疊方向(圖2中之Z方向)之其縱向方向，且以特定間距配置在XY平面中。在半導體層23與導電層22及層間絕緣層21之堆疊體之間形成一穿遂絕緣層103、包含一電荷累積層之一記憶體層104及一區塊絕緣層105。記憶體層104可由一電荷累積層之一層壓結構(諸如氮化矽膜及氧化膜(諸如氧化矽膜))形成。代替使用記憶體層104中之氮化矽膜或類似者，可採用使用一導電膜之一浮動閘極結構。 記憶體胞MC之一臨限電壓根據至電荷累積層之電荷之累積量而改變。記憶體胞MC保持對應於此臨限電壓之資料。 半導體層23用作包含於NAND胞單元NU中之記憶體胞MC之一通道區(一主體)及選擇電晶體S1及S2之一通道區。此等半導體層23經由接觸件Cb連接至位元線BL。位元線BL具有沿Y方向之其縱向方向，且以一特定間距配置在X方向上。 半導體層23之下端電連接至半導體基板SB。半導體層23之下端經由此基板SB及下文所描述之一源極接觸件LI電連接至源極線SL。 應注意，記憶體胞陣列MR中之層間絕緣層21及導電層22之堆疊體被劃分為上文所提及之記憶體指狀物MF。一溝槽Tb形成於劃分邊界處，且未繪示之一層間絕緣層嵌入此溝槽Tb中。此外，上文所描述之源極接觸件LI經形成以穿透該未繪示之層間絕緣層。源極接觸件LI在其之下端處連接至半導體基板SB，且在其之上端處連接至源極線SL。 圖3係一個NAND胞單元NU之一等效電路圖。在此記憶體胞陣列MR中，一個NAND胞單元NU包含一記憶體串MS、一汲極側選擇電晶體S1及一源極側選擇電晶體S2。記憶體串MS包含複數個記憶體胞MC。汲極側選擇電晶體S1連接於記憶體串MS之上端與位元線BL之間。源極選擇電晶體S2連接於記憶體串MS之下端與源極線SL之間。如上文所描述，可使用記憶體胞MC當中靠近選擇電晶體S1及S2之一些記憶體胞作為虛設胞。 將在圖4中展示一個記憶體胞MC之一特定結構之一實例。柱狀半導體層23包含氧化膜核心101及一柱狀半導體102，柱狀半導體102包圍氧化膜核心101之周邊。氧化膜核心101可由(例如)氧化矽(SiO2 )形成。柱狀半導體102可由矽(Si)、鍺化矽(SiGe)、碳化矽(SiC)、鍺(Ge)或碳(C)形成。柱狀半導體102可由一單層或兩個層形成。 在柱狀半導體102周圍形成一穿遂絕緣層103、包含一電荷累積層之一記憶體層104及一區塊絕緣層105以包圍柱狀半導體102。穿遂絕緣層103係由(例如)氧化矽膜(SiOx )形成且充當記憶體胞MC之一穿遂絕緣層。記憶體層104包含包含氮化矽膜(Si3 N4 )之一電荷累積層，且具有藉由一寫入操作經由穿遂絕緣層103陷獲自柱狀半導體102注入之電子之一功能。區塊絕緣層105可由(例如)氧化矽膜形成。 穿遂絕緣層103、記憶體層104及區塊絕緣層105全稱為「一閘極絕緣層GL」。儘管圖4中之閘極絕緣層GL包含三個層，然可考慮層數、層之順序、層之材料及類似者不同之各種結構。閘極絕緣膜GL必須包含上文所描述之一電荷累積層。 應注意，作為穿遂絕緣層103及區塊絕緣層105之材料，除氧化矽膜(SiOx )外，可使用Al2 O3 、Y2 O3 、La2 O3 、Gd2 O3 、Ce2 O3 、CeO2 、Ta2 O5 、HfO2 、ZrO2 、TiO2 、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO及類似者。 儘管在此實例中，繪示穿遂絕緣層103、記憶體層104及區塊絕緣層105使得其等形成於柱狀半導體102之整個表面處，但本發明不限於此實例。其等可僅形成於字線WL之側表面上。 此外，在柱狀半導體102之周邊處，經由穿遂絕緣層103、記憶體層104及區塊絕緣層105交替地層壓上文所描述之層間絕緣層21及導電層22以包圍柱狀半導體層23。 如圖5(其係記憶體胞陣列MR之一部分之一平面圖)中所展示，半導體層23 (柱狀半導體102)經配置為在相對於X方向(字線方向)及Y方向(位元線方向)之傾斜方向上對準，藉此增加配置於其中之半導體層23之濃度，且增加配置於其中之記憶體胞MC之濃度。在Y方向上延伸之一個位元線BL連接至配置於傾斜方向中之半導體層23之任一者。此容許一位元線BL連接至夾置於兩個源極接觸件LI (一記憶體指狀物MF)之間之一區中之僅一個記憶體串MS。此僅係一實例，且可沿X方向及Y方向對準半導體層23。此外，源極接觸件LI經形成而具有一條帶形狀，該條帶形狀具有在X方向上之其縱向方向。源極接觸件LI經由層間絕緣層21'嵌入溝槽Tb中。 圖6係描述記憶體胞陣列MR及步階佈線部分CR之結構之一截面圖。圖7係圖6之A-A'截面圖。 在半導體基板SB上，半導體層23在垂直於基板SB之一方向上延伸。半導體層23經形成以在基板SB中具有其底部。於半導體層23之側表面上依序形成穿遂絕緣層103、包含一電荷累積層之記憶體層104及區塊絕緣層105。穿遂絕緣層103、包含一電荷累積層之記憶體層104及區塊絕緣層105形成於高於基板SB之表面之一位置處。此外，其中交替地堆疊導電層22及層間絕緣層21之一堆疊體經由穿遂絕緣層103、記憶體層104及區塊絕緣層105形成在半導體層23周圍。 接著，半導體層23在其之下端電連接至基板SB。複數個導電層22當中之最高層處之導電層22在下文中被稱為一最上層導電層22T。如將在下文描述，最上導電層22T在其材料上不同於其他導電層22。例如，最上導電層22T在其之上側處可包含矽化物層，而其他導電層22可係其中不包含任何矽化物層之導電層。替代地，其等可在構成矽化物之金屬材料之類型上不同。 應注意，一層間絕緣膜21T沈積於最上導電層22T之上側上。接觸插塞Cb經形成以穿透層間絕緣層21T且到達柱狀半導體102。 如圖6中所展示，形成步階佈線部分CR使得導電層22(第二導電層)及層間絕緣層21自記憶體胞陣列MR延伸，且其等之端部在位置上彼此不同以具有一階狀形狀。如圖7中所展示，在階狀部分之上表面上，接觸插塞Ct4經形成以在作為其縱向方向之z方向上延伸。 如圖6及圖7中所展示，周邊電晶體Tr包含通道部分CA、閘極絕緣膜GI及閘極電極層GE。 通道部分CA經配置而具有沿Y方向之其縱向方向。換言之，通道部分CA經配置而具有沿步階佈線部分CR之階狀部分之各者之縱向方向之其縱向方向。複數個通道部分經配置於Z方向上與汲極側選擇閘極線SGD相同之高度處，且經配置使得其等實質上彼此平行。 通道部分CA構成電晶體Tr之一主體。通道部分CA係用於藉由施加一電壓至閘極電極層GE而形成一通道之一半導體層。形成通道部分CA之上表面使得接觸插塞Ct1及Ct2穿透閘極絕緣膜GI。周邊電晶體Tr透過接觸插塞Ct1、一上層佈線Ut及接觸插塞Ct4連接至步階佈線部分CR (導電層22)。通道部分CA之材料較佳係單晶矽或(例如)摻雜有特定雜質之多晶矽。 應注意，圖6及圖7中所展示之實例展示一結構，其中一個閘極電極層GE跨在X方向上對準之複數個通道部分CA形成，藉此複數個周邊電晶體Tr共用一閘極電極層GE。如圖1中所展示，可針對周邊電晶體Tr之各者單獨形成閘極電極層GE。 此外，在圖7之實例中，接觸插塞Ct1及Ct2經配置以自通道部分CA之上側到達通道部分CA之表面。此結構僅係一實例。接觸插塞Ct1及Ct2可穿透通道部分CA以到達導電層22。 閘極絕緣膜GI經形成以覆蓋通道部分CA之上表面且用作周邊電晶體Tr之一閘極絕緣膜。閘極絕緣膜GI之材料可係氧化矽膜(SiO2 )或氮化矽膜(SiN)。亦可使用金屬氧化物(例如，HfOx )。 閘極電極層GE沈積於閘極絕緣膜GI之上表面且用作周邊電晶體Tr之一閘極電極。 現參考圖8A至圖8I，將描述根據第一實施例之製造半導體記憶體裝置之方法。 圖8A至圖8C係展示製造半導體記憶體裝置之程序之Z-X截面圖，且圖8D至圖8I係展示製造相同裝置之程序之Z-X及Z-Y截面圖。 首先，如圖8A中所展示，在半導體基板SB上層壓層間絕緣層21，其中導電層22夾置於層間絕緣層21與半導體基板SB之間。在此階段，層壓導電層22包含將變成字線WL及源極側選擇閘極線SGS(除汲極側選擇閘極線SGD外)之導電層。 應注意，在此階段未沈積將變成汲極側選擇閘極線SGD之一導電層22T'，但將在一隨後程序中將沈積導電層22T'。 隨後，如圖8B中所展示，在導電層22及層間絕緣層21之堆疊體之上側上沈積一光阻劑M1之後，執行一濕式蝕刻而藉由逐漸蝕刻使此光阻劑M1經受一細化程序。導電層22及層間絕緣層21之端部具有一階狀形狀，藉此形成上文所提及之步階佈線區CR。 接下來，如圖8C中所展示，沈積一層間絕緣層21B以嵌入導電層22及層間絕緣層21之堆疊體。藉由一CMP方法(化學機械拋光)平坦化層間絕緣層21B之上表面。 接著，如圖8D中所展示，使用(例如)摻雜有p型雜質或n型雜質之多晶矽在層間絕緣層21及21B之整個上表面上沈積導電層22T'。此導電層22T'係將變成上文所描述之汲極側選擇閘極線SGD及通道部分CA之一膜。 導電層22T'被處理成對應於在記憶體胞陣列MR之位置處之記憶體指狀物MF之形狀之一板狀形狀，同時其被處理成具有沿Y方向之一縱向方向之條帶形狀且沿X方向配置在步階佈線區CR之位置處。 接著，如圖8E中所展示，在一所包含之堆疊體之上部分(包含導電層22T'之上表面)上沈積一絕緣膜GI'。絕緣膜GI'將變成步階佈線部分CR中之上文所提及之閘極絕緣膜GI，而其將在一隨後程序中在記憶體胞陣列MR中移除。 應注意，閘極絕緣膜GI可不在記憶體胞陣列MR中移除且用作為一層間絕緣層。可使用氧化矽(SiO2 )或類似物作為其之材料藉由一化學氣相沈積方法(CVD方法)沈積絕緣膜GI'。 接下來，如圖8F中所展示，在應形成記憶體胞陣列MR之一部分處使用光微影及蝕刻技術形成記憶體孔MH。接著，使用電漿CVD或類似者在記憶體孔MH之側壁上依序沈積上文所提及之區塊絕緣層105、記憶體層104及穿遂絕緣層103以形成閘極絕緣層GL。 此外，形成上文所提及之半導體層23以填充記憶體孔MH之內部以形成記憶體單元MU。藉由以下步驟形成半導體層23：沈積非晶矽且此後藉由一特定加熱程序使非晶矽結晶以形成多晶矽。結晶多晶矽變成上文所提及之柱狀半導體102。將氧化矽(SiO2 )嵌入保留於柱狀半導體102內部之腔中。此氧化矽變成上文所提及之氧化膜核心101，藉此完成半導體層23。 接著，如圖8G中所展示，使用諸如摻雜有雜質之多晶矽之一材料在步階佈線部分CR中之絕緣膜GI'之整個表面上形成一導電層24。接著，如圖8H中所展示，藉由光微影及蝕刻處理此導電層24以形成閘極電極層GE。 隨後，如圖8H中所展示，在藉由蝕刻移除堆疊於記憶體胞陣列MR中之絕緣膜GI'之後，藉由濺鍍將諸如鈦(Ti)、鈷(Co)、鎢(W)及鎳(Ni)之金屬(金屬矽化物)注入至導電層22T'及導電層24之表面中。此後，執行一加熱程序以至少在包含多晶矽之導電層22T'之表面上及至少在導電層24之表面上形成矽化物層。應注意，可將整個導電層22T'及導電層24改變為矽化物層(全矽化物)。 接著，如圖8I中所展示，使用化學氣相沈積或類似者在包含導電層22T'及導電層24之上表面之堆疊體之上部分上沈積包含氧化矽(SiO2 )之一層間絕緣層21C。 此後，藉由形成先前所描述之接觸插塞完成圖6之結構。 以此方式，根據第一實施例之半導體記憶體裝置，連接各種佈線以驅動電路之周邊電晶體Tr形成於步階佈線部分CR之上部分上。因為步階佈線部分CR與周邊電晶體Tr在XY平面中在位置上重疊，故在XY平面中周邊電晶體Tr不具有一額外佔據面積。因此，可減少周邊電晶體Tr之實質佔據面積。因此，相較於其中周邊電晶體形成於一基板SB上之習知裝置，可達成裝置之高度整合及尺寸縮小。 此外，第一實施例之半導體記憶體裝置具有其中構成一周邊電晶體Tr之通道部分CA在Z方向(高度)上定位於與汲極側選擇閘極線SGD相同之位置處之一結構。 根據此一結構，相較於其中周邊電晶體形成於一基板SB上之習知裝置，可縮短接觸插塞之長度，用於處理之處理深度可更小且可減少程序成本。 [第二實施例] 接下來，將參考圖9描述根據第二實施例之一半導體記憶體裝置。圖9展示第二實施例之半導體裝置之記憶體胞陣列MR及步階佈線部分CR之截面圖。 此外，圖10係根據第二實施例之半導體裝置之記憶體胞MC之一放大透視圖。因為該裝置之示意性結構實質上與第一實施例之裝置之示意性結構相同，故將省略重疊之解釋。 此第二實施例與第一實施例不同之處在於，一導電層22n係由諸如鎢(W)之一金屬材料組成。此外，不同於第一實施例，區塊絕緣層105經形成以包圍導電層22a之周邊。 接下來，將參考圖11A至圖11D描述根據第二實施例之製造半導體記憶體裝置之方法。如在第二實施例中，當導電層22n係由一金屬材料組成時，難以形成具有高濃度之記憶體孔MH。因此，可如下文所描述般形成此第二實施例。首先，交替地形成層間絕緣層及犧牲層。在移除犧牲層之後，藉由包含一金屬材料之導電層22n嵌入在移除犧牲層(氣隙)後形成之腔。 具體言之，如圖11A中所展示，在半導體基板SB上層壓層間絕緣層21，其中犧牲層22S夾置於半導體基板SB與層間絕緣層21之間。當層間絕緣層21係氮化矽膜時，犧牲層22S可由氮化矽膜(Si3 N4 )形成。 接下來，如圖11B中所展示，類似於第一實施例，在犧牲層22S及層間絕緣層21之堆疊體之端部處提供一階狀形狀以形成一步階佈線部分CR。隨後，沈積層間絕緣層21B以隨後嵌入該堆疊體。接著，在應形成記憶體胞陣列MR之部分上，類似於第一實施例形成記憶體孔MH。 此外，如圖11C中所展示，使用電漿CVD或類似者在記憶體孔MH之側壁上依序沈積記憶體層104及穿遂絕緣層103以形成閘極絕緣層GL。接著，形成上文所提及之半導體層23以填充記憶體孔MH之內部，藉此形成記憶體單元MU。 在形成記憶體單元MU之後，執行RIE以形成穿透層間絕緣層21及犧牲層22S之溝槽Tb(圖5)。接著，透過溝槽Tb執行使用熱磷酸溶液之濕式蝕刻。如圖11D中所展示，此引起犧牲膜22S被移除。 在移除犧牲膜22S後，在其中形成氣隙AG。接著，至此氣隙AG之一壁表面，使用化學氣相沈積形成區塊絕緣膜105至一特定膜厚度，且接著將金屬(諸如鎢)嵌入剩下的氣隙AG中，藉此完成導電層22n。此後，藉由執行與第一實施例相同之程序(圖8D至圖8I)完成圖9之一結構。 [第三實施例] 接著，將參考圖12至圖15描述根據第三實施例之一半導體記憶體裝置。第三實施例之包含記憶體胞陣列MR之整個結構與第一實施例之結構(圖1至圖5)相同。然而，在此第三實施例中，周邊電晶體Tr之結構不同於第一實施例之周邊電晶體之結構。 圖12係繪示根據第三實施例之周邊電晶體Tr之結構之一Z-Y截面圖，其對應於第一實施例之圖7。因為在圖12中與圖7中之組件相同之組件被指派相同元件符號，故此處省略重複解釋。 在Z-Y平面中，第三實施例之周邊電晶體Tr包含以下各者：一通道部分Ca，其包含連接至接觸插塞之兩個導電層；及一部分，其連接在此等導電層之間且自基板SB觀看時處在低於此等導電層之一位置。例如，通道部分CA具有突出至一下方向(Z方向之朝向基板SB之一方向)中之一凹部分或U狀部分。 沿此通道部分形成閘極絕緣膜GI。閘極電極層GE經由閘極絕緣膜GI定位於此凹部分上。 儘管在圖12中閘極電極層GE形成於閘極絕緣膜GI之上表面上，但閘極電極層GE可形成於提供在凹部分之側壁處之閘極絕緣膜GI之內壁上。 此外，在圖12中連接至通道部分CA之接觸插塞Ct5經配置以沿Z方向自通道部分CA之下部分延伸以到達導電層22。此僅係一實例，且如第一實施例中之一所繪示實例(圖7)，接觸插塞Ct5可沿Z方向自通道部分CA之上表面延伸至上側以連接至一上佈線。 接著，將參考圖13至圖15描述第三實施例之產生周邊電晶體Tr之方法。首先，類似於第一實施例，執行圖8A至圖8C中所展示之一程序以獲得圖13中所展示之結構。接著，如圖14中所展示，藉由光微影及蝕刻形成一矩形溝槽Tc，其具有沿X方向之其縱向方向。矩形溝槽Tc形成於步階佈線部分CR中之最上層間絕緣層21B上應形成周邊電晶體Tr之位置處。 此後，如圖15中所展示，類似於第一實施例，在包含溝槽Tc之層間絕緣層21及21B上形成導電層22T'。類似於第一實施例，步階佈線部分CR上之導電層22T'經處理為一矩形形狀，該矩形形狀具有沿Y方向之其縱向方向。此容許導電層22T'變成具有如圖12中所展示之一凸形狀之通道部分CA。 根據此第三實施例，具有一大通道長度之一周邊電晶體Tr可形成於一小佔據區域中。因此，可提供一大偏移區域。當將一高電壓施加於閘極電極層GE或汲極時，此改良耐受電壓。 [其他] 雖然已描述本發明之某些實施例，然此等實施例已僅藉由實例呈現且不意欲限制本發明之範疇。事實上，可依各種其他形式體現本文中所描述之新穎方法及系統；此外，在不脫離本發明之精神之情況下，可對本文中所描述之方法及系統之形式作出各種省略、替代及改變。隨附發明申請專利範圍及其等效物旨在涵蓋如將落於本發明之範疇及精神內之此等形式或修改。 例如，上文所提及之實施例係關於一種半導體記憶體裝置。然而，本發明一般適用於除半導體記憶體裝置外之半導體裝置。即，本發明有效地適用於其中層壓複數個導電層之半導體裝置，且該等導電層經形成以具有一階狀形狀。
21‧‧‧層間絕緣層
21'‧‧‧層間絕緣層
21B‧‧‧層間絕緣層
21C‧‧‧層間絕緣層
21T‧‧‧層間絕緣膜/層間絕緣層
22‧‧‧導電層
22n‧‧‧導電層
22T‧‧‧最上層導電層
22T'‧‧‧導電層
22S‧‧‧犧牲層/犧牲膜
23‧‧‧半導體層
24‧‧‧導電層
101‧‧‧氧化膜核心
102‧‧‧柱狀半導體
103‧‧‧穿遂絕緣層
104‧‧‧記憶體層
105‧‧‧區塊絕緣層
AG‧‧‧氣隙
BL‧‧‧位元線
Cb‧‧‧接觸件/接觸插塞
Ct1‧‧‧接觸插塞
Ct2‧‧‧接觸插塞
Ct4‧‧‧接觸插塞
Ct5‧‧‧接觸插塞
CA‧‧‧通道部分
CR‧‧‧步階佈線部分/步階佈線區
GE‧‧‧閘極電極層
GI‧‧‧閘極絕緣膜
GI'‧‧‧絕緣膜
GL‧‧‧閘極絕緣層/閘極絕緣膜
LI‧‧‧源極接觸件
M1‧‧‧光阻劑
MC‧‧‧記憶體胞
MF‧‧‧記憶體指狀物
MH‧‧‧記憶體孔
MR‧‧‧記憶體胞陣列
MS‧‧‧記憶體串
NU‧‧‧NAND胞單元
S1‧‧‧汲極側選擇電晶體
S2‧‧‧源極側選擇電晶體
SB‧‧‧基板
SGD‧‧‧汲極側選擇閘極線
SGS‧‧‧源極側選擇閘極線
SL‧‧‧源極線
Tb‧‧‧溝槽
Tc‧‧‧矩形溝槽
Tr‧‧‧周邊電晶體
Ut‧‧‧上層佈線
WL‧‧‧字線
圖1係示意性地繪示根據第一實施例之非揮發性半導體記憶體裝置100之結構之一實例之一透視圖。 圖2係展示第一實施例之記憶體胞陣列MR之一結構之一透視圖。 圖3係一個NAND胞單元NU之一等效電路圖。 圖4係一個記憶體胞MC之一透視截面圖。 圖5係展示記憶體胞陣列MR之一部分之一平面圖。 圖6係繪示第一實施例之記憶體胞陣列MR之一結構及步階部分CR之一截面圖。 圖7係繪示電晶體Tr之配置之一平面圖。 圖8A係解釋根據第一實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖8B係解釋根據第一實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖8C係解釋根據第一實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖8D係解釋根據第一實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖8E係解釋根據第一實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖8F係解釋根據第一實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖8G係解釋根據第一實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖8H係解釋根據第一實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖8I係解釋根據第一實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖9係根據第二實施例之半導體裝置之記憶體胞陣列MR及一步階佈線部分CR之一截面圖。 圖10係根據第二實施例之半導體裝置之記憶體胞MC之一放大透視圖。 圖11A係解釋根據第二實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖11B係解釋根據第二實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖11C係解釋根據第二實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖11D係解釋根據第二實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖12係第三實施例之半導體裝置之步階佈線部分CR之一截面圖。 圖13係解釋根據第三實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖14係解釋根據第三實施例之製造半導體記憶體裝置100之方法之一程序圖。 圖15係解釋根據第三實施例之製造半導體記憶體裝置100之方法之一程序圖。

Claims (13)

  1. 一種半導體裝置，其包括： 複數個第一導電層，其等在一第一方向上配置於一基板上方，該第一方向與該基板之一上表面相交； 一半導體層，其面向該複數個第一導電層之一側表面且在作為其之一縱向方向之該第一方向上延伸； 一佈線部分，其藉由引起該等第一導電層之端部分分別處在不同位置而組態；及 一電晶體，其定位於該佈線部分上方， 該電晶體包括： 一通道部分，其配置於與一第二導電層相同之一高度處，該第二導電層係該複數個該等第一導電層之一者； 一閘極絕緣膜，其配置於該通道部分之一上表面上；及 一閘極電極層，其配置於該閘極絕緣膜之一上表面上。
  2. 如請求項1之半導體裝置，其中 該通道部分具有沿該第一方向之一厚度，該厚度近似相同於該第二導電層之厚度。
  3. 如請求項1之半導體裝置，其中 當自該基板觀看時，該第二導電層經配置於該複數個該等第一導電層中之最高位置處。
  4. 如請求項1之半導體裝置，其中 該閘極電極層及該第二導電層包含相同金屬之矽化物。
  5. 如請求項1之半導體裝置，其中 該通道部分經配置以便具有沿該佈線部分之一步階部分之一縱向方向之其之一縱向方向。
  6. 如請求項1之半導體裝置，其中 該通道部分具有沿該第一方向之一厚度，該厚度近似相同於該第二導電層之厚度，且 當自該基板觀看時，該第二導電層經配置於該複數個該等第一導電層中之該最高位置處。
  7. 如請求項6之半導體裝置，其中 該閘極電極層及該第二導電層包含相同金屬之矽化物。
  8. 如請求項6之半導體裝置，其中 該通道部分經配置以便具有沿該佈線部分之一步階部分之一縱向方向之其之一縱向方向。
  9. 一種半導體裝置，其包括： 複數個第一導電層，其等在一第一方向上配置於一基板上方，該第一方向與該基板之一上表面相交； 一半導體層，其面向該複數個第一導電層之一側表面且在作為其之一縱向方向之該第一方向上延伸； 一佈線部分，其藉由引起該等第一導電層之端部分分別處在不同位置而組態；及 一電晶體，其定位於該佈線部分上方， 該電晶體包括： 第三導電層及第四導電層，其等經配置於與一第二導電層相同之一高度處，該第二導電層係該複數個該等第一導電層之一者； 一通道部分，其提供於該第三導電層與該第四導電層之間且連接在該第三導電層與該第四導電層之間，該通道部分包含提供於自該基板觀看低於該第三導電層及該第四導電層之一位置處之一部分； 一閘極絕緣膜，其至少配置於該通道部分之一上表面上；及 一閘極電極層，其至少配置於該閘極絕緣膜之一上表面上。
  10. 如請求項9之半導體裝置，其中 該通道部分具有沿該第一方向之一厚度，該厚度近似相同於該第二導電層之厚度。
  11. 如請求項9之半導體裝置，其中 當自該基板觀看時，該第二導電層經配置於該複數個該等第一導電層中之最高位置處。
  12. 如請求項9之半導體裝置，其中 該閘極電極層及該第二導電層包含相同金屬之矽化物。
  13. 如請求項9之半導體裝置，其中 該通道部分經配置以便具有沿該佈線部分之一步階部分之一縱向方向之其之一縱向方向。
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