JP2013258360A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】信頼性の高い半導体装置の製造方法及び半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、平坦化された層間絶縁膜の上および最上段の段部の上に、第１の導電膜よりも厚い第２の導電膜と、第２の導電膜上に積層された第２の絶縁膜とを有する第２の積層体を形成する工程を備えている。また、前記半導体装置の製造方法は、第２の積層体を、最上段の段部上の選択ゲートと、最上段の段部より下段の階段領域上のウォール部とスペース部とに分断する工程を備えている。また、前記半導体装置の製造方法は、スペース部の下の層間絶縁膜を貫通して、それぞれの段部の第１の導電膜に達するビアを形成する工程を備えている。
【選択図】図４

Description

本発明の実施形態は、半導体装置の製造方法及び半導体装置に関する。

メモリセルにおけるコントロールゲートとして機能する電極膜と、絶縁膜とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。

また、積層された複数の電極膜のそれぞれを独立して他の配線と接続させるための構造として、複数の電極膜を階段状に加工した構造が提案されている。

特開２０１０−１９９３１１号公報

本発明の実施形態は、信頼性の高い半導体装置の製造方法及び半導体装置を提供する。

実施形態によれば、半導体装置の製造方法は、第１の絶縁膜と第１の導電膜とがそれぞれ交互に複数積層された第１の積層体の一部を階段状に加工し、複数の段部を形成する工程を備えている。また、実施形態によれば、半導体装置の製造方法は、前記複数の段部間の段差を埋めるように、前記第１の積層体上に層間絶縁膜を形成する工程を備えている。また、実施形態によれば、半導体装置の製造方法は、最上段の段部の高さまで前記層間絶縁膜の上面高さを後退させ、前記層間絶縁膜を平坦化する工程を備えている。また、実施形態によれば、半導体装置の製造方法は、前記平坦化された層間絶縁膜の上および前記最上段の段部の上に、前記第１の導電膜よりも厚い第２の導電膜と、前記第２の導電膜上に積層された第２の絶縁膜とを有する第２の積層体を形成する工程を備えている。また、実施形態によれば、半導体装置の製造方法は、前記第２の積層体を、前記最上段の段部上の選択ゲートと、前記最上段の段部より下段の階段領域上のウォール部とスペース部とに分断する工程を備えている。また、実施形態によれば、半導体装置の製造方法は、前記スペース部の下の前記層間絶縁膜を貫通して、それぞれの前記段部の前記第１の導電膜に達するビアを形成する工程を備えている。

実施形態の半導体装置におけるメモリセルアレイと階段状コンタクト部との配置関係を示す模式平面図。 実施形態の半導体装置におけるメモリセルアレイの模式斜視図。 図２における要部の拡大断面図。 実施形態の半導体装置における階段状コンタクト部の模式図。 実施形態の半導体装置におけるメモリセルアレイの製造方法を示す模式断面図。 実施形態の半導体装置におけるメモリセルアレイの製造方法を示す模式断面図。 実施形態の半導体装置におけるメモリセルアレイの製造方法を示す模式断面図。 実施形態の半導体装置におけるメモリセルアレイの製造方法を示す模式断面図。 実施形態の半導体装置における階段状コンタクト部の製造方法を示す模式断面図。 実施形態の半導体装置における階段状コンタクト部の製造方法を示す模式断面図。 実施形態の半導体装置における階段状コンタクト部の製造方法を示す模式断面図。 実施形態の半導体装置における階段状コンタクト部の製造方法を示す模式図。 実施形態の半導体装置における階段状コンタクト部の製造方法を示す模式図。 実施形態の半導体装置における階段状コンタクト部の製造方法を示す模式図。 実施形態の半導体装置における階段状コンタクト部の製造方法を示す模式図。 実施形態の半導体装置における階段状コンタクト部の製造方法を示す模式図。 実施形態の半導体装置における階段状コンタクト部の製造方法を示す模式図。 実施形態の半導体装置における階段状コンタクト部の他の具体例を示す模式図。 実施形態の半導体装置における階段状コンタクト部の他の具体例を示す模式図。 比較例の半導体装置における階段状コンタクト部の製造方法を示す模式断面図。 比較例の半導体装置における階段状コンタクト部の製造方法を示す模式断面図。 比較例の半導体装置における階段状コンタクト部の製造方法を示す模式断面図。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。

図１は、実施形態の半導体装置におけるメモリセルアレイ１と階段状コンタクト部５０との配置関係を示す模式平面図である。この平面図における直交する２方向を第１の方向（Ｘ方向）と第２の方向（Ｙ方向）とする。図１は、１つのチップの領域に対応する。

メモリセルアレイ１はチップの中央に形成されている。メモリセルアレイ１のＸ方向の外側に、階段状コンタクト部５０が形成されている。メモリセルアレイ１及び階段状コンタクト部５０の周辺領域には、メモリセルアレイ１を駆動する回路などが形成されている。

図２は、メモリセルアレイ１の模式斜視図である。なお、図２においては、図を見易くするために、絶縁部分については図示を省略している。

図２において、ＸＹＺ直交座標系を導入する。基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第３の方向または積層方向）とする。図２におけるＸ方向及びＹ方向は、それぞれ、図１におけるＸ方向及びＹ方向と対応している。

図８（ｂ）は、メモリセルアレイ１の模式断面図である。図８（ｂ）は、図２におけるＹＺ面に平行な断面を表す。

メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。

図３は、メモリストリングＭＳにおける柱状部ＣＬの拡大断面図を示す。

基板１０上には、絶縁膜４０を介してバックゲートＢＧが設けられている。バックゲートＢＧは、導電膜であり、例えば不純物が添加されたシリコン膜である。

バックゲートＢＧ上には絶縁膜４１が設けられている。その絶縁膜４１上には、第１の導電膜としての電極膜ＷＬと、第１の絶縁膜（以下、単に絶縁膜という）４２（図３に示す）とが、交互に複数積層されている。電極膜ＷＬと電極膜ＷＬとの間に絶縁膜４２が設けられている。電極膜ＷＬの層数は、図８（ｂ）に示す４層に限らず、任意である。

電極膜ＷＬは、例えば不純物が添加された多結晶シリコン膜である。あるいは、電極膜ＷＬとして、例えば、ニッケルシリサイド膜、コバルトシリサイド膜、チタンシリサイド膜、タングステンシリサイド膜、タングステン膜、窒化チタン膜、チタン膜、アルミニウム膜などを用いることもできる。

絶縁膜４２は、例えばシリコン酸化膜である。あるいは、絶縁膜４２として、例えば、シリコン窒化膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化チタン膜、酸化タングステン膜などを用いることもできる。

Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極膜ＷＬ上に絶縁膜４２を介して設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、導電膜であり、例えば不純物が添加された多結晶シリコン膜である。

ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、図８（ｂ）に示す絶縁膜６４によってＹ方向に分断されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体は、絶縁膜６２によってＹ方向に分断されている。また、隣り合うメモリストリングＭＳとメモリストリングＭＳとの間の積層体も絶縁膜６２によってＹ方向に分断されている。

図２に示すように、ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属膜である。また、ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。

なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別せずに、総称して選択ゲートＳＧと表す場合もある。

メモリストリングＭＳは、バックゲートＢＧ、複数の電極膜ＷＬ、複数の絶縁膜４２、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳを含む積層体に形成されたＵ字状のメモリホール内に設けられたチャネルボディ２０を有する。

チャネルボディ２０は、Ｕ字状のメモリホール内に、メモリ膜３０を介して設けられている。チャネルボディ２０は、例えばシリコン膜である。メモリ膜３０は、図３に示すように、メモリホールＭＨの内壁（側壁及び底壁）とチャネルボディ２０との間に設けられている。

なお、図３においては、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０を設けた構造が例示されるが、メモリホールＭＨ内のすべてをチャネルボディ２０で埋めてもよく、あるいはチャネルボディ２０内側の空洞部に絶縁膜を埋め込んだ構造であってもよい。

メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。各電極膜ＷＬとチャネルボディ２０との間に、電極膜ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は電極膜ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。

チャネルボディ２０は、メモリセルにおけるチャネルとして機能し、電極膜ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極膜ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。

実施形態の半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。

メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜である。

トンネル膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。

ブロック膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、導電膜ＷＬへ拡散するのを防止する。

ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択ゲートＳＧＤの上方で、チャネルボディ２０はビット線ＢＬと接続されている。

ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択ゲートＳＧＳの上方で、チャネルボディ２０はソース線ＳＬと接続されている。

バックゲートＢＧ、バックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。

ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極膜ＷＬをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極膜ＷＬをコントロールゲートとするメモリセルが複数設けられている。

それら複数のメモリセル、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。

メモリセルアレイ１におけるバックゲートＢＧ及び電極膜ＷＬを含む複数の導電膜のそれぞれは、階段状コンタクト部５０を介して、回路配線と接続されている。

図４（ａ）は、実施形態の階段状コンタクト部５０の模式断面図であり、図４（ｂ）は階段状コンタクト部５０の模式平面図である。図４（ａ）は、図４（ｂ）におけるＡ−Ａ’断面に対応する。

基板１０上における複数の電極膜ＷＬ及び複数の絶縁膜４２を含む積層体は、階段状コンタクト部５０にも設けられている。階段状コンタクト部５０においても、図８（ｂ）に示すメモリセルアレイ１と同様、基板１０上に絶縁膜４０を介してバックゲートＢＧに相当する導電膜が設けられているが、それらは図４（ｂ）では省略している。また、複数の電極膜ＷＬの積層数は図示する数に限らず、任意である。

図４（ａ）は、複数層の電極膜ＷＬのうちの例えば上４層の電極膜ＷＬの階段状コンタクト部５０を示す。図４（ａ）に示す電極膜ＷＬよりも下層の電極膜ＷＬおよびバックゲートＢＧについても、図４（ａ）においてＸ方向の左側の領域で、それぞれ対応するビアに接続されている。

複数の絶縁膜４２及び複数の電極膜ＷＬを含む積層体（第１の積層体）は、図１におけるメモリセルアレイ１が形成されたチップ中央領域よりもＸ方向の外側の領域にも形成されている。その領域に階段状コンタクト部５０が設けられている。

階段状コンタクト部５０では、電極膜ＷＬ及び絶縁膜４２がＸ方向に沿って階段状に加工されている。すなわち、階段状コンタクト部５０には、複数の段部５４ａ〜５４ｄが形成されている。

基板１０の上面を基準にした複数の段部５４ａ〜５４ｄの上面高さは互いに異なる。各段部５４ａ〜５４ｄは、１層の電極膜ＷＬとその上に設けられた１層の絶縁膜４２とを含む。

最上段の段部５４ａよりも下段の段部５４ｂ〜５４ｄを含む階段領域を階段領域５３として表す。その階段領域５３上には、絶縁膜４２とは異なる材料のストッパー膜７１が設けられている。絶縁膜４２は例えばシリコン酸化膜であり、ストッパー膜７１は例えばシリコン窒化膜である。

ストッパー膜７１は、各段部５４ｂ〜５４ｄの上面及び端部を覆っている。また、ストッパー膜７１は、最上段の段部５４ａの端部を覆っている。

ストッパー膜７１上には、ストッパー膜７１とは異なる材料の層間絶縁膜７２が設けられている。層間絶縁膜７２は、例えばシリコン酸化膜である。層間絶縁膜７２は、複数の段部５４ａ〜５４ｄ間の段差を埋め、層間絶縁膜７２の上面は平坦化されている。

基板１０の上面を基準にして、層間絶縁膜７２の上面高さは、最上段の段部５４ａの上面高さ（最上層の絶縁膜４２の上面高さ）とほぼ同じになっている。すなわち、層間絶縁膜７２の上面から最上段の段部５４ａの絶縁膜４２の上面にかけて平坦面が形成されている。

その平坦面上に、導電膜（第２の導電膜）１３及びこの導電膜１３上に設けられた絶縁膜（第２の絶縁膜）４３とを含む第２の積層体が設けられている。

導電膜１３は、例えば不純物が添加された多結晶シリコン膜である。導電膜１３の厚さは、１層の電極膜ＷＬの厚さよりも厚い。

導電膜１３は、最上段の段部５４ａ上の選択ゲートＳＧと、最上段の段部５４ａより下段の階段領域５３上のウォール部７３とに分断されている。

導電膜１３上の絶縁膜４３も、選択ゲートＳＧ上の絶縁膜４３と、ウォール部７３上の絶縁膜４３に分断されている。

選択ゲートＳＧは、メモリセルアレイ１のドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳにつながっている。

階段領域５３上に、複数のウォール部７３が設けられている。複数のウォール部７３は、Ｘ方向に相互に分断されている。それぞれのウォール部７３上の絶縁膜４３も、Ｘ方向に分断されている。

ウォール部７３およびウォール部７３上の絶縁膜４３は、図４（ｂ）に示すように、Ｙ方向に延びるラインパターンとして形成されている。

隣り合うウォール部７３間および隣り合う絶縁膜４３間には、絶縁膜（第３の絶縁膜）８３と、絶縁膜８３とは異なる材料の絶縁膜（第４の絶縁膜）８４が設けられている。例えば、絶縁膜８３はシリコン窒化膜であり、絶縁膜８４はシリコン酸化膜である。

絶縁膜８３は、ウォール部７３の側壁およびウォール部７３上絶縁膜４３の側壁に設けられている。さらに、絶縁膜８３は、隣り合うウォール部７３間の層間絶縁膜７２上にも設けられている。その絶縁膜８３の内側に、絶縁膜８４が設けられている。

絶縁膜８３及び絶縁膜８４は、選択ゲートＳＧとウォール部７３との間にも設けられている。さらに、絶縁膜８３及び絶縁膜８４は、選択ゲートＳＧ上の絶縁膜４３と、ウォール部７３上の絶縁膜４３との間にも設けられている。

絶縁膜８３は、選択ゲートＳＧの階段領域５３側の側壁および選択ゲートＳＧ上絶縁膜４３の階段領域５３側の側壁に設けられている。また、絶縁膜８３は、選択ゲートＳＧとウォール部７３との間の最上段段部５４ａの絶縁膜４２上にも設けられている。

選択ゲートＳＧとウォール部７３との間および選択ゲートＳＧ上絶縁膜４３とウォール部７３上絶縁膜４３との間に設けられた絶縁膜８３の内側に、絶縁膜８４が設けられている。

選択ゲートＳＧとウォール部７３との間の絶縁膜８３及び絶縁膜８４も、図４（ｂ）に示すように、Ｙ方向に延びるラインパターンとして形成されている。

ウォール部７３上絶縁膜４３の上面、絶縁膜８３の上面、絶縁膜８４の上面、および選択ゲートＳＧ上絶縁膜４３の上面は、基板１０上面から同じ高さに位置し、平坦化されている。

階段領域５３の各段部５４ｂ〜５４ｄ上の積層体内には、Ｚ方向に延びる複数のビア５６が設けられている。

各ビア５６は、ウォール部７３とウォール部７３との間の絶縁膜８４、絶縁膜８４の下の絶縁膜８３、絶縁膜８３の下の層間絶縁膜７２、層間絶縁膜７２の下のストッパー膜７１、およびストッパー膜７１の下の各段部５４ｂ〜５４ｄの絶縁膜４２を貫通して、各段部５４ｂ〜５４ｄの電極膜ＷＬに達している。各ビア５６は、対応する各段部５４ｂ〜５４ｄの電極膜ＷＬと電気的に接続されている。

ビア５６は、例えば、バリアメタル（第１のメタル）と埋込メタル（第２のメタル）とを含む。後述する図１７（ａ）に示すホール５５の内壁（側壁及び底壁）に、密着性及び金属の拡散防止の機能を担うバリアメタルが形成され、そのバリアメタルの内側に、埋め込み性に優れた埋込メタルが埋め込まれている。例えば、バリアメタルとして窒化チタン、埋込メタルとしてタングステンを用いることができる。

最上段の段部５４ａ上の積層体内にも、Ｚ方向に延びるビア５６が設けられている。そのビア５６は、ウォール部７３と選択ゲートＳＧとの間の絶縁膜８４、絶縁膜８４の下の絶縁膜８３、絶縁膜８３の下の絶縁膜４２を貫通して、最上段の段部５４ａの電極膜ＷＬに達し、最上段の段部５４ａの電極膜ＷＬと電気的に接続されている。最上段の段部５４ａ上には、ストッパー膜７１および層間絶縁膜７２は設けられていない。

階段状コンタクト部５０の各階層の電極膜ＷＬのそれぞれは、同じ階層にあるメモリセルアレイ１の電極膜ＷＬと一体につながっている。したがって、メモリセルアレイ１の各電極膜ＷＬは、階段状コンタクト部５０のビア５６を介して、図４（ａ）に示す積層体の上に設けられた図示しない配線と接続されている。

なお、選択ゲートＳＧも、図示しない領域で図示しないビアを通じて、上層配線と接続されている。

また、選択ゲートＳＧ上の絶縁膜４３に、上層ビア５８が設けられている。上層ビア５８は、絶縁膜４３に形成された溝内に埋め込まれた金属材料である。上層ビア５８は、選択ゲートＳＧには達していない。上層ビア５８は、図４（ｂ）に示すように、Ｙ方向に延びたラインパターンとして形成されている。上層ビア５８は、図４（ａ）に示す積層体の上に設けられた図示しない配線と接続されている。

ビア５６、５８と接続された上層配線は、別の領域に形成された図示しないビアを通じて、基板１０表面に形成された回路と接続されている。

次に、図５（ａ）〜図１７（ｂ）を参照して、実施形態の半導体装置の製造方法について説明する。

まず、メモリセルアレイ１の形成方法について説明する。

図５（ａ）に示すように、基板１０上には、絶縁膜（例えばシリコン酸化膜）４０を介してバックゲートＢＧが形成される。バックゲートＢＧは、例えばボロン（Ｂ）が添加された多結晶シリコン膜である。なお、図５（ｂ）以降の図では、基板１０及び絶縁膜４０の図示を省略している。

バックゲートＢＧには、図示しないマスクを用いたエッチングにより、図５（ｂ）に示すように、複数の溝１１が形成される。

溝１１内には、図５（ｃ）に示すように、犠牲膜１２が埋め込まれる。犠牲膜１２は、例えば、ノンドープシリコン膜である。ノンドープシリコン膜は、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まない。

溝１１と溝１１との間のバックゲートＢＧの凸部上面は露出される。バックゲートＢＧの凸部上面と犠牲膜１２の上面とは、面一な平坦面とされる。その平坦面上には、図６（ａ）に示すように、絶縁膜４１が形成される。絶縁膜４１は、例えばシリコン酸化膜である。

絶縁膜４１上には、電極膜ＷＬと絶縁膜４２とが交互に複数積層される。電極ＷＬは、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜である。絶縁膜４２は、例えばシリコン酸化膜である。

複数の電極膜ＷＬと複数の絶縁膜４２とを含む第１の積層体を形成した後、フォトリソグラフィとエッチングにより、図６（ｂ）に示すように、第１の積層体を分断し絶縁膜４１に達する複数の溝６１を形成する。溝６１は、犠牲膜１２上、および隣り合う犠牲膜１２と犠牲膜１２との間の上で、第１の積層体を分断する。

溝６１内には、図７（ａ）に示すように、絶縁膜６２が埋め込まれる。絶縁膜６２は、例えばシリコン酸化膜あるいはシリコン窒化膜である。

絶縁膜６２は、第１の積層体の最上層の絶縁膜４２上にも堆積されるが、絶縁膜４２上の絶縁膜６２は除去され、絶縁膜４２は露出される。絶縁膜４２の上面及び絶縁膜６２の上面は、面一に平坦化される。

最上層の絶縁膜４２上および絶縁膜６２上には、図７（ｂ）に示すように、導電膜１３と絶縁膜４３を含む第２の積層体が形成される。導電膜１３は、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなり、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜である。絶縁膜４３は、導電膜１３上に形成される。

前述したバックゲートＢＧおよびバックゲートＢＧ上の各膜は、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。

絶縁膜４３を形成した後、図７（ｂ）に示すように、上記第２の積層体および第１の積層体を貫通する複数のホール６５を形成する。ホール６５は、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。

ホール６５のボトムは犠牲膜１２に達し、ホール６５のボトムに犠牲膜１２が露出する。１つの犠牲膜１２上には、絶縁膜６２を挟むように、一対のホール６５が形成される。また、ホール６５の側壁には、絶縁膜４３、導電膜１３、絶縁膜４２および電極ＷＬが露出する。

ホール６５を形成した後、例えばアルカリ系のエッチング液を用いて犠牲膜１２を除去する。犠牲膜１２は、ホール６５を通じて除去される。犠牲膜１２の除去により、図５（ｂ）に示す工程でバックゲートＢＧに形成された溝１１が現れる。一対のホール６５のそれぞれのボトムが１つの共通の溝１１とつながり、１つのＵ字状のメモリホールが形成される。

メモリホールの内壁には、図８（ａ）および図３に示すように、メモリ膜３０が形成される。さらに、メモリホール内におけるメモリ膜３０の内側に、チャネルボディ２０が形成される。

その後、第２の積層体を貫通する溝６３が形成され、導電膜１３がドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳに分断される。溝６３内には、図８（ｂ）に示すように、絶縁膜６４が埋め込まれる。絶縁膜６４は、シリコン酸化膜あるいはシリコン窒化膜である。

次に、階段状コンタクト部５０の形成方法について説明する。

基板１０上の階段状コンタクト部５０が形成される領域においても、図９（ａ）に示すように、複数の電極膜ＷＬおよび複数の絶縁膜４２を含む積層体（第１の積層体）がメモリセルアレイ１と同様に形成される。

図９（ａ）は、第１の積層体の階段状コンタクト部が形成される領域における例えば上４層の電極膜ＷＬを含む部分を表す。

階段状コンタクト部が形成される領域では、第１の積層体上に、図９（ｂ）に示すレジスト膜９１が形成され、そのレジスト膜９１に対して露光及び現像が行われ、レジスト膜９１がパターニングされる。

そして、そのレジスト膜９１をマスクにして、例えばＲＩＥ法により、第１の積層体をエッチングする。まず、レジスト膜９１から露出している部分における上から１層目の絶縁膜４２及び上から１層目の電極膜ＷＬが、図９（ｂ）に示すように除去される。

次に、レジスト膜９１に対して例えば酸素を含むガスを用いたアッシング処理を行う。これにより、図９（ｃ）に示すように、レジスト膜９１は等方的にエッチングされ、第１の積層体におけるレジスト膜９１から露出している領域が広がる。

このスリミングされたレジスト膜９１をマスクにして、さらに第１の積層体に対するＲＩＥが行われる。このときも、レジスト膜９１から露出している部分における上から１層目の絶縁膜４２及び上から１層目の電極膜ＷＬが除去される。

先に行われたＲＩＥによりすでにエッチングされた部分においても、絶縁膜４２及び電極膜ＷＬがそれぞれ１層分ずつさらにエッチングされ除去される。

その後、同様にして、レジスト膜９１に対するスリミング、およびそのスリミングされたレジスト膜９１をマスクにした絶縁膜４２及び電極膜ＷＬの１層分ずつのエッチングが行われる。

レジスト膜９１のスリミングと、絶縁膜４２及び電極膜ＷＬの１層分ずつのエッチングは、電極膜ＷＬの層数に応じた回数繰り返される。

そして、レジスト膜６１が除去され、図１０（ａ）に示すように、第１の積層体に複数の段部５４ａ〜５４ｄが形成される。各段部５４ａ〜５４ｄの上面は絶縁膜４２となっている。

第１の積層体を階段状に加工した後、図１０（ｂ）に示すように、各段部５４ａ〜５４ｄの上にストッパー膜７１を形成する。ストッパー膜７１は、各段部５４ａ〜５４ｄの上面および端部を覆う。ストッパー膜７１は、各段部５４ａ〜５４ｄの階段形状に沿ってコンフォーマルに形成され、ストッパー膜７１の表面も階段形状に形成される。ストッパー膜７１は、例えばＣＶＤ法で形成されるシリコン窒化膜であり、シリコン酸化膜である絶縁膜４２とは異なる材料からなる。

ストッパー膜７１上には、図１０（ｃ）に示すように、層間絶縁膜７２が形成される。層間絶縁膜７２は、ストッパー膜７１とは異なる材料の例えばシリコン酸化膜である。層間絶縁膜７２は、ストッパー膜７２よりも厚く形成され、複数の段部５４ａ〜５４ｄ間の段差を埋める。

層間絶縁膜７２を形成した後、ＣＭＰ（Chemical Mechanical Polishing）法により、層間絶縁膜７２の上面を研磨する。層間絶縁膜７２と異なる材料のストッパー膜７１は、このＣＭＰの終点検知のためのストッパーとして機能する。

ＣＭＰは、最上段の段部５４ａ上のストッパー膜７１の上面が露出するまで行われる。したがって、層間絶縁膜７２の上面高さは、少なくとも最上段の段部５４ａ上のストッパー膜７１の上面まで後退される。

研磨パッドがストッパー膜７１に達した後も、層間絶縁膜７２は若干オーバー研磨され、図１１（ａ）に示すように、層間絶縁膜７２の上面が、最上段の段部５４ａ上のストッパー膜７１の上面よりも落ち込む傾向がある。

次に、最上段の段部５４ａ上のストッパー膜７１を、エッチング（例えばＲＩＥ）により除去する。これにより、図１１（ｂ）に示すように、最上段の段部５４ａの上面（絶縁膜４２の上面）および層間絶縁膜７２の上面が、ほぼ平坦に平坦化される。

層間絶縁膜７２は、最上段の段部５４ａ上には残されず、最上段の段部５４ａよりも下段側の段部５４ｂ〜５４ｄを含む階段領域５３上に設けられている。また、ストッパー膜７１も、最上段の段部５４ａ上には残されず、最上段の段部５４ａよりも下段側の段部５４ｂ〜５４ｄを含む階段領域５３上に設けられている。

平坦化された層間絶縁膜７２上および最上段の段部５４ａ上には、図１１（ｃ）に示すように、導電膜１３と絶縁膜４３を含む第２の積層体が形成される。層間絶縁膜７２上および最上段の段部５４ａ上に導電膜１３が形成され、その導電膜１３上に絶縁膜４３が形成される。

導電膜１３は、不純物を含むシリコン膜であり、１層の電極膜ＷＬの厚さよりも厚い。絶縁膜４３は、シリコン酸化膜である。

メモリセルアレイ１が形成される領域では、導電膜１３はドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる。階段状コンタクト部５０が形成される領域において、最上段の段部５４ａ上にはストッパー膜７１および層間絶縁膜７２を設けないことで、メモリセルアレイ１における選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳ）と、メモリセルとの間の距離の増大によるチャネル抵抗の増大を抑制できる。

導電膜１３は、図１２（ａ）に示すように、最上段の段部５４ａ上の選択ゲートＳＧと、最上段の段部５４ａより下段の階段領域５３上の複数のウォール部７３とに分断される。また、導電膜１３上の絶縁膜４３も、選択ゲートＳＧ上の絶縁膜４３と、ウォール部７３上の絶縁膜４３に分断される。

図１２（ａ）の上面図に対応する図１２（ｂ）に示すように、絶縁膜４３およびその下の導電膜１３は、ラインアンドスペースパターンにパターニングされる。

隣り合うウォール部７３間、およびウォール部７３上の隣り合う絶縁膜４３間には、スペース部８２が形成される。そのスペース部８２の底部には、層間絶縁膜７２が露出する。

選択ゲートＳＧとウォール部７３との間、およびそのウォール部７３上の絶縁膜４３と選択ゲートＳＧ上の絶縁膜４３との間には、スペース部８１が形成される。そのスペース部８１の底部には、最上段の段部５４ａの絶縁膜４２が露出する。

階段領域５３上の各スペース部８２は、階段領域５３の各段部５４ｂ〜５４ｄの上に形成される。

スペース部８２内およびスペース部８１内には、図１３（ａ）およびその上面図である図１３（ｂ）に示すように、絶縁膜（第３の絶縁膜）８３が形成される。絶縁膜８３は、絶縁膜４３の上面、絶縁膜４３の側壁、ウォール部７３の側壁、選択ゲートＳＧの側壁、スペース部８２底部の層間絶縁膜７２上、およびスペース部８１底部の絶縁膜４２上にコンフォーマルに形成される。

絶縁膜８３は、層間絶縁膜７２、絶縁膜４３および絶縁膜４２と異なる材料の例えばシリコン窒化膜である。

スペース部８２内における絶縁膜８３の内側、およびスペース部８１内における絶縁膜８３の内側には、図１４（ａ）およびその上面図である図１４（ｂ）に示すように、絶縁膜（第４の絶縁膜）８４が形成される。

絶縁膜８４は、スペース部８２内およびスペース部８１内を埋めつつ、それらスペース部８１、８２の開口端よりも上に堆積される。絶縁膜８４は、絶縁膜８３と異なる材料の例えばシリコン酸化膜である。

絶縁膜８４を形成した後、ＣＭＰ法により、絶縁膜８４の上面を研磨する。絶縁膜８４と異なる材料の絶縁膜８３は、このＣＭＰの終点検知のためのストッパーとして機能する。

このＣＭＰは、図１５（ａ）およびその上面図である図１５（ｂ）に示すように、絶縁膜４３上の絶縁膜８３の上面が露出するまで行われる。したがって、絶縁膜８４の上面高さは、少なくとも絶縁膜４３上の絶縁膜８３の上面まで後退される。

研磨パッドがストッパーである絶縁膜８３に達した後も、絶縁膜８４は若干オーバー研磨され、図１５（ａ）に示すように、絶縁膜８４の上面が、絶縁膜４３上の絶縁膜８３の上面よりも落ち込む傾向がある。

次に、絶縁膜４３上の絶縁膜８３を、エッチング（例えばＲＩＥ）により除去する。これにより、図１６（ａ）およびその上面図である図１６（ｂ）に示すように、絶縁膜４３の上面、絶縁膜８４の上面および絶縁膜８３の上面が、ほぼ平坦に平坦化される。

次に、図１７（ａ）およびその上面図である図１７（ｂ）に示すように、階段領域５３における各段部５４ｂ〜５４ｄ上の積層膜を貫通する複数のホール５５を形成する。

各ホール５５は、絶縁膜８４、その絶縁膜８４の下の絶縁膜８３、その絶縁膜８３の下の層間絶縁膜７２、その層間絶縁膜７２の下のストッパー膜７１、そのストッパー膜７１の下の絶縁膜４２を貫通して、各段部５４ｂ〜５４ｄの電極膜ＷＬに達する。

最上段の段部５４ａより下段の段部５４ｂ〜５４ｄにそれぞれ達する複数のホール５５は、図示しないマスクを用いたＲＩＥ法で一括して同時に形成される。

絶縁膜８４、絶縁膜８３、層間絶縁膜７２、ストッパー膜７１および絶縁膜４２が順にエッチングされていく。異なる材料の膜が交互に積層された積層体がエッチングされるため、下層の膜は上層膜エッチング時のエッチングストッパーとして機能し、複数のホール５５間の加工レートの差を緩和することができる。

この結果、加工深さが相対的に浅いホール５５の過剰エッチングによる、下層の接続非対象導電膜ＷＬへのホール突き抜けを防ぐことができる。

また、最上段の段部５４ａ上の積層膜にもホール５５が形成される。このホール５５は、選択ゲートＳＧとウォール部７３との間に設けられた絶縁膜８４、その絶縁膜８４の下の絶縁膜８３およびその絶縁膜８３の下の絶縁膜４２を貫通し、最上段の段部５４ａの電極膜ＷＬに達する。

各ホール５５内には、図４（ａ）及び（ｂ）に示すように、ビア５６が埋め込まれ、各階層の電極膜ＷＬはビア５６と接続される。ビア５６と、導電膜１３の一部であるウォール部７３との間には、絶縁膜８４及び絶縁膜８３が設けられており、ビア５６とウォール部７３とは接続されていない。ビア５６と選択ゲートＳＧとの間にも絶縁膜８４及び絶縁膜８３が設けられ、ビア５６と選択ゲートＳＧは接続されていない。

また、図１７（ａ）及び（ｂ）に示すように、選択ゲートＳＧ上の絶縁膜４３には、溝５７が形成される。この溝５７内には、図４（ａ）及び（ｂ）に示すように、ビア５８が埋め込まれる。溝５７は、選択ゲートＳＧの上面よりも浅く、選択ゲートＳＧに達していない。したがって、溝５７内に埋め込まれたビア５８は、選択ゲートＳＧとショートせず、図示しない上層配線と接続されている。

ここで、比較例の階段状コンタクト部の形成方法について、図２０（ａ）〜図２２（ｂ）を参照して説明する。

比較例では、複数の電極膜ＷＬ及び複数の絶縁膜４２を含む第１の積層体を形成した後、階段状加工は行わずに、図２０（ａ）に示すように、第１の積層体上に、導電膜１３及び絶縁膜４３を含む第２の積層体を積層する。

そして、絶縁膜４３上にレジスト膜（図示せず）を形成し、前述した実施形態と同様に、レジスト膜をマスクにした積層体のエッチングと、レジスト膜のスリミングを繰り返して、図２０（ｂ）に示すように第１の積層体を階段状に加工する。また、導電膜１３は、最上段の段部上に選択ゲートＳＧとして残される。

階段状加工後、図２１（ａ）に示すように、各段部をストッパー膜７１で覆い、そのストッパー膜７１上に層間絶縁膜７２を形成する。

層間絶縁膜７２を形成した後、ＣＭＰ法により、図２１（ｂ）に示すように、選択ゲートＳＧ及び絶縁膜４３を含む第２の積層体上のストッパー膜７１が露出するまで、層間絶縁膜７２を研磨する。

選択ゲートＳＧは電極膜ＷＬの厚さに比べて厚く、第１の積層体と第２の積層体との間に大きな段差が生じやすく、この段差を反映して、図２１（ａ）に示すように、層間絶縁膜７２の上面にも段差が生じやすい。

そして、層間絶縁膜７２の上面に生じた段差に起因して、図２１（ｂ）に示すように、絶縁膜４３における階段領域側の角部付近に設けられたストッパー膜７１がＣＭＰにより過剰に研磨され、その過剰研磨部分でストッパー膜７１が薄くなりやすい。

また、特に電極膜ＷＬの積層数が増大すると、段部の段数が増え、第１の積層体に形成される階段領域が非常に広範囲にわたる。そのような広範囲に形成された層間絶縁膜７２を平坦化することも、ストッパー膜７１の過剰研磨を助長する。

ＣＭＰの後、第２の積層体上のストッパー膜７１をエッチング（ＲＩＥ）により除去する（図２２（ａ））。このとき、ストッパー膜７１が薄くなっていた部分の下の絶縁膜４３も薄くなる。

選択ゲートＳＧ上の絶縁膜４３に厚さが局所的に薄い箇所が生じると、後の工程で絶縁膜４３に溝５７を形成するときに、図２２（ｂ）に示すように、溝５７が選択ゲートＳＧに達してしまうことが起こりうる。溝５７が選択ゲートＳＧに達すると、その溝５７内に埋め込まれるビアを通じて、選択ゲートＳＧが、接続対象ではない上層配線とショートしてしまう。

これに対して実施形態によれば、電極膜ＷＬよりも厚い導電膜１３を含む第２の積層体を積層する前に、図１０（ａ）に示すように、第１の積層体を階段状に加工する。このため、図１０（ｃ）に示すように、層間絶縁膜７２の上面に大きな段差を生じさせることなく、階段状加工部の上にストッパー膜７１を介して層間絶縁膜７２を形成することができる。

したがって、段部の段数が多く、階段領域が広範囲にわたって形成される場合でも、層間絶縁膜７２をＣＭＰし、さらに最上段の段部５４ａ上のストッパー膜７１を除去した後の図１１（ｂ）に示すように、層間絶縁膜７２の上面高さを、最上段の段部５４ａの上面高さにほぼ一致させて平坦化することができる。

その平坦化された面上に、図１１（ｃ）に示すように、導電膜１３及び絶縁膜４３を含む第２の積層体が形成される。導電膜１３の一部は、図１２（ａ）に示すように、最上段の段部５４ａ上に選択ゲートＳＧとして残される。

さらに、最上段の段部５４ａより下段の階段領域５３上にも、導電膜１３の一部はウォール部７３として残される。

選択ゲートＳＧを含む第２の積層体と、複数の電極膜ＷＬを含む第１の積層体との間には、大きな段差が形成され、後の工程で、その段差を埋める絶縁膜が形成される。このとき、階段領域１３上にも、ウォール部７３及びその上の絶縁膜４３を含む第２の積層体を設けたことで、選択ゲートＳＧと第１の積層体との段差を埋める絶縁膜（図１４（ａ）における絶縁膜８４）の上面に大きな段差が形成されるのを抑えることができる。

したがって、絶縁膜８４をＣＭＰ法により研磨し、さらに第２の積層体上の絶縁膜８３を除去した後の図１６（ａ）に示すように、絶縁膜８４の上面高さを、第２の積層体（絶縁膜４３の上面高さ）の上面高さにほぼ一致させて平坦化することができる。

したがって、選択ゲートＳＧ上の絶縁膜４３に局所的に厚さの薄い部分が形成されるのを防ぐことができ、絶縁膜４３に形成される図１７（ａ）に示す溝５７が選択ゲートＳＧに達してしまうのを防ぐことができる。この結果、溝５７内に埋め込まれるビアを通じて、選択ゲートＳＧが、接続対象ではない上層配線とショートしてしまうのを防ぐことができる。

階段領域５３上の第２の積層体の平面パターン形状は、前述した実施形態に限らない。階段領域５３上の第２の積層体は、図１４（ａ）に示す絶縁膜８４の形成時に、絶縁膜８４の上面に大きな段差を生じさせない間隔または密度で階段領域５３上にレイアウトされればよい。また、階段領域５３上の第２の積層体は、ビア５６を形成する部分には形成されない。

図１８（ａ）と図１９に、階段領域５３上における第２の積層体の平面パターン形状の他の具体例を示す。

図１８（ａ）は、前述した図４（ｂ）に対応する模式平面図であり、図１８（ｂ）は、図１８（ａ）におけるＢ−Ｂ’断面に対応し、図１８（ｃ）は、図１８（ａ）におけるＣ−Ｃ’断面に対応する。

この実施形態では、複数のビア５６を形成する領域を絶縁膜８３が囲んでいる。また、その領域の底部にも絶縁膜８３が設けられている。絶縁膜８３が囲む領域には、第２の積層体が設けられず、絶縁膜８４が埋め込まれている。ビア５６は、絶縁膜８４、絶縁膜８４の下の絶縁膜８３、絶縁膜８３の下の層間絶縁膜７２、層間絶縁膜７２の下のストッパー膜７１、およびストッパー膜７１の下の絶縁膜４２を貫通して、各段部５４ｂ〜５４ｄの電極膜ＷＬに接続している。また、最上段の段部５４ａの電極膜ＷＬに接続するビア５６は、絶縁膜８４、絶縁膜８３および最上層の絶縁膜４２を貫通して最上層の電極膜ＷＬに接続している。

絶縁膜８３で囲まれ、ビア５６が形成される領域の外側には、図１８（ｃ）に示すように、ウォール部７３及び絶縁膜４３を含む第２の積層体が設けられている。このため、この実施形態においても、絶縁膜８４の上面に大きな段差が形成されるのを抑えることができ、絶縁膜８４の上面高さを、選択ゲートＳＧ上の絶縁膜４３の上面高さにほぼ一致させて平坦化することができる。

したがって、選択ゲートＳＧ上の絶縁膜４３に局所的に厚さの薄い部分が形成されるのを防ぐことができ、絶縁膜４３に形成される溝５７が選択ゲートＳＧに達してしまうのを防ぐことができる。

図１９は、第２の積層体のさらに他の平面パターン形状を示す模式平面図であり、前述した図４（ｂ）の模式平面図に対応する。図１９におけるＤ−Ｄ’断面は、図４（ａ）の断面と同じである。

図１８（ａ）のパターン例では、絶縁膜８３は複数のビア５６をまとめて囲んでいるのに対して、図１９のパターン例では、個々のビア５６がそれぞれ絶縁膜８３によって囲まれている。そして、絶縁膜８３に囲まれた領域には第２の積層体は設けられず、絶縁膜８４が埋め込まれている。

ビア５６は、絶縁膜８４、絶縁膜８４の下の絶縁膜８３、絶縁膜８３の下の層間絶縁膜７２、層間絶縁膜７２の下のストッパー膜７１、およびストッパー膜７１の下の絶縁膜４２を貫通して、各段部５４ｂ〜５４ｄの電極膜ＷＬに接続している。また、最上段の段部５４ａの電極膜ＷＬに接続するビア５６は、絶縁膜８４、絶縁膜８３および最上層の絶縁膜４２を貫通して最上層の電極膜ＷＬに接続している。

絶縁膜８３で囲まれ、ビア５６が形成される領域の外側には、ウォール部７３及び絶縁膜４３を含む第２の積層体が設けられている。このため、この実施形態においても、絶縁膜８４の上面に大きな段差が形成されるのを抑えることができ、絶縁膜８４の上面高さを、選択ゲートＳＧ上の絶縁膜４３の上面高さにほぼ一致させて平坦化することができる。

したがって、選択ゲートＳＧ上の絶縁膜４３に局所的に厚さの薄い部分が形成されるのを防ぐことができ、絶縁膜４３に形成される溝５７が選択ゲートＳＧに達してしまうのを防ぐことができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリセルアレイ、２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、５０…階段状コンタクト部、５４ａ〜５４ｄ…段部、５６…ビア、７１…ストッパー膜、７２…層間絶縁膜、７３…ウォール部、ＳＧ…選択ゲート

Claims (5)

1. 第１の絶縁膜と第１の導電膜とがそれぞれ交互に複数積層された第１の積層体の一部を階段状に加工し、複数の段部を形成する工程と、
   前記複数の段部の表面を覆うストッパー膜を形成する工程と、
   前記複数の段部間の段差を埋めるように、前記ストッパー膜上に、前記ストッパー膜と異なる材料の層間絶縁膜を形成する工程と、
   ＣＭＰ（Chemical Mechanical Polishing）法により、最上段の段部の高さまで前記層間絶縁膜の上面高さを後退させ、前記層間絶縁膜を平坦化する工程と、
   前記平坦化された層間絶縁膜の上および前記最上段の段部の上に、前記第１の導電膜よりも厚い第２の導電膜と、前記第２の導電膜上に積層された第２の絶縁膜とを有する第２の積層体を形成する工程と、
   前記第２の積層体を、前記最上段の段部上の選択ゲートと、前記最上段の段部より下段の階段領域上のウォール部とスペース部とに分断する工程と、
   前記スペース部の下の前記層間絶縁膜を貫通して、それぞれの前記段部の前記第１の導電膜に達するビアを形成する工程と、
   を備えた半導体装置の製造方法。
2. 第１の絶縁膜と第１の導電膜とがそれぞれ交互に複数積層された第１の積層体の一部を階段状に加工し、複数の段部を形成する工程と、
   前記複数の段部間の段差を埋めるように、前記第１の積層体上に層間絶縁膜を形成する工程と、
   最上段の段部の高さまで前記層間絶縁膜の上面高さを後退させ、前記層間絶縁膜を平坦化する工程と、
   前記平坦化された層間絶縁膜の上および前記最上段の段部の上に、前記第１の導電膜よりも厚い第２の導電膜と、前記第２の導電膜上に積層された第２の絶縁膜とを有する第２の積層体を形成する工程と、
   前記第２の積層体を、前記最上段の段部上の選択ゲートと、前記最上段の段部より下段の階段領域上のウォール部とスペース部とに分断する工程と、
   前記スペース部の下の前記層間絶縁膜を貫通して、それぞれの前記段部の前記第１の導電膜に達するビアを形成する工程と、
   を備えた半導体装置の製造方法。
3. 前記選択ゲート上の前記第２の絶縁膜に、上層ビアを形成する工程をさらに備えた請求項１または２に記載の半導体装置の製造方法。
4. 前記第１の積層体を貫通するホールを形成する工程と、
   前記ホールの側壁に、電荷蓄積膜を含むメモリ膜を形成する工程と、
   前記ホール内における前記メモリ膜の側壁に、チャネルボディを形成する工程と、
   をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
5. 第１の絶縁膜と第１の導電膜とがそれぞれ交互に複数積層された第１の積層体であって、階段状に加工された複数の段部を有する第１の積層体と、
   前記複数の段部間の段差を埋めるように、前記段部の上に設けられた層間絶縁膜と、
   前記層間絶縁膜の上および最上段の段部の上に設けられた、前記第１の導電膜よりも厚い第２の導電膜であって、前記最上段の段部上の選択ゲートと、前記最上段の段部より下段の階段領域上のウォール部とを有する第２の導電膜と、前記第２の導電膜上に設けられた第２の絶縁膜と、を有する第２の積層体と、
   前記階段領域上における前記ウォール部の間のスペース部の下の前記層間絶縁膜内を、前記第１の絶縁膜と前記第１の導電膜との積層方向に延び、それぞれの前記段部の前記第１の導電膜に接続するビアと、
   を備えた半導体装置。

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