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CN107818979A - 半导体装置 - Google Patents

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CN107818979A CN201710109753.XA CN201710109753A CN107818979A CN 107818979 A CN107818979 A CN 107818979A CN 201710109753 A CN201710109753 A CN 201710109753A CN 107818979 A CN107818979 A CN 107818979A
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conductive
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Abstract

本发明涉及半导体装置。根据本实施方案的半导体装置包括：多个第一导电层，其在基板上方排列于第一方向，该第一方向与基板的上表面相交；半导体层，其面向该多个第一导电层的侧面并在作为其纵向方向的第一方向上延伸；配线部，其通过使第一导电层的端部分别处于不同位置而配置；和晶体管，其位于配线部的上方。该晶体管包括：沟道部，其配置在与第二导电层相同的高度，第二导电层为多个第一导电层的一个；栅极绝缘膜，其配置在沟道部的上表面；和栅极电极层，其配置在栅极绝缘膜的上表面。

Description

半导体装置
相关申请的交叉引用
本申请基于2016年9月12日提出的在先日本专利申请No.2016-177846并要求其优先权的权益，其整体内容通过参考并入本文。
技术领域
以下描述的实施方案涉及半导体装置。
背景技术
作为半导体存储装置之一，已知闪速存储器。具体而言，NAND型闪速存储器因其低成本大容量而广泛使用。
另外，已提出许多技术用于进一步增加NAND型闪速存储器的容量。一种技术包括其中存储器基元被三维排列的结构。在这样的三维型半导体存储装置中，沿一定方向排列存储器基元。导电层从沿一定方向排列的存储器基元各自在与基板平行的方向上延伸，并在与基板垂直的方向上层叠。
在这样的三维型半导体存储器装置中，增加存储器基元和导电层的层叠数导致用于将存储器基元和外部电路连接的晶体管的数量的增加。这可能引起晶体管的占有面积的增加。因此，要求晶体管的占有面积减少。
附图说明
图1是示意性地说明根据第一实施方案的非易失性半导体存储器装置100的结构的一例的透视图。
图2是示出第一实施方案的存储器基元阵列MR的结构的透视图。
图3是一个NAND基元单元NU的等效电路图。
图4是一个存储器基元MC的透视截面图。
图5是示出存储器基元阵列MR的一部分的平面图。
图6是说明第一实施方案的存储器基元阵列MR和阶梯部CR的结构的截面图。
图7是说明晶体管Tr的排列的平面图。
图8A是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。
图8B是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。
图8C是说明第一实施方案的半导体存储器装置100的制造方法的工序图。
图8D是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。
图8E是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。
图8F是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。
图8G是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。
图8H是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。
图8I是说明根据第一实施方案的半导体存储器装置100的制造方法的工序图。
图9是根据第二实施方案的半导体装置的存储器基元阵列MR和阶梯状配线部CR的截面图。
图10是根据第二实施方案的半导体装置的存储器基元MC的放大透视图。
图11A是说明根据第二实施方案的半导体存储器装置100的制造方法的工序图。
图11B是说明根据第二实施方案的半导体存储器装置100的制造方法的工序图。
图11C是说明根据第二实施方案的半导体存储器装置100的制造方法的工序图。
图11D是说明根据第二实施方案的半导体存储器装置100的制造方法的工序图。
图12是第三实施方案的半导体装置的阶梯状配线部CR的截面图。
图13是说明根据第三实施方案的半导体存储器装置100的制造方法的工序图。
图14是说明根据第三实施方案的半导体存储器装置100的制造方法的工序图。
图15是说明根据第三实施方案的半导体存储器装置100的制造方法的工序图。
具体实施方式
根据以下描述的实施方案的半导体装置包括：多个第一导电层，其在基板上方排列于第一方向，该第一方向与基板的上表面相交；半导体层，其面向多个第一导电层的侧面并在作为其纵向方向的第一方向上延伸；配线部，其通过使第一导电层的端部分别处于不同位置而配置；和晶体管，其位于配线部的上方。该晶体管包括：沟道部，其配置在与第二导电层相同的高度，该第二导电层为多个第一导电层的一个；栅极绝缘膜，其配置在沟道部的上表面；和栅极电极层，其配置在栅极绝缘膜的上表面。
以下将参考附图来描述根据实施方案的半导体存储器装置。在此，这些实施方案仅为示例，且并不意在限制本发明的范围。下述实施方案中使用的半导体存储器装置的各附图是示意性说明的，并且层的厚度、宽度、比例和类似参数与实际参数不同。
下述实施方案涉及如下结构的非易失性半导体存储器装置，其中在高度方向设置了多个金属-氧化物-氮化物-氧化物-半导体(MONOS)型存储器基元(晶体管)。MONOS型存储器基元包括：半导体膜，其作为沟道以柱状垂直于基板地设置；和栅极电极膜，其经由电荷蓄积层设置在半导体膜的侧面上。然而，这些实施方案可应用于具有其它类型的半导体存储器装置，例如半导体-氧化物-氮化物-氧化物-半导体型(SONOS)存储器基元。另外，这些实施方案可应用于浮栅型存储器基元。
[第一实施方案]
图1是示意性地说明根据第一实施方案的非易失性半导体存储器装置100的结构的一例的透视图。非易失性半导体存储器装置100包括：存储器基元阵列MR、字线WL、源极侧选择栅极线SGS、漏极侧选择栅极线SGD、位线BL、源极线SL、阶梯状配线部CR和周边晶体管Tr。注意的是，图1示意性地说明存储器基元阵列MR中所包含的一个存储指(memoryfinger)MF。
存储器基元阵列MR包括存储串(memory string)MS、漏极侧选择晶体管S1和源极侧选择晶体管S2。存储串MS包括在基板SB上串联连接的多个存储器基元MC(存储器晶体管)。漏极侧选择晶体管S1和源极侧选择晶体管S2分别与存储串MS的两端连接。存储串MS及与其两端连接的漏极侧选择晶体管S1和源极侧选择晶体管S2在以下被称作“NAND基元单元NU”。
如以下将描述的，存储器基元MC具有这样的结构，其中在作为沟道起作用的柱状半导体膜的侧面经由包含电荷蓄积层的存储层而设置控制栅极电极(字线WL)。漏极侧选择晶体管S1和源极侧选择晶体管S2各自具有这样的结构，其中在柱状半导体膜的侧面经由包含电荷蓄积层的存储层而设置选择栅极电极(漏极侧选择栅极线SGD、源极侧选择栅极线SGS)。出于附图的简化，图1例示了其中在一个存储串MS中设置四个存储器基元MC的情形。然而，不言而喻的是，一个存储串MS中的存储器基元MC的数目不限于四个。
如图1中所示，字线WL共同地连接至一个存储指MF中的在X方向(字线方向)上和在Y方向(位线方向)上邻接的多个存储串MS。另外，源极侧选择栅极线SGS共同地连接至在一个存储指MF中在X方向和在Y方向上邻接的多个源极侧选择栅极晶体管S2。相似地，漏极侧选择栅极线SGD共同地连接至在一个存储指MF中在X方向和在Y方向上邻接的多个漏极侧选择栅极晶体管S1。注意的是，源极侧选择栅极线SGS和漏极侧选择栅极线SGD可统称且简单称作“选择栅极线”。另外，漏极侧选择栅极晶体管S1和源极侧选择栅极晶体管S2可统称且简单称作“选择晶体管”。
在存储串MS中的存储器基元MC中，与源极侧选择栅极线SGS和漏极侧选择栅极线SGD相邻的一个或多个存储器基元MC可作为不用于存储数据的虚设基元(dummy cell)来处理。虚设基元可以为2个或更多个。替代地，虚设基元可省略。
排列位线BL以在与X方向(字线方向)交叉的Y方向(位线方向)上延伸。Y方向为字线BL的纵向方向。以一定间距在X方向上排列位线BL。
将位线BL经由漏极侧选择晶体管S1与多个存储串MS连接。排列源极线SL，沿Y方向具有其纵向方向。将源极线SL经由源极线接触部LI与基板SB连接。这使得源极线SL经由源极线接触部LI、基板SB和源极侧选择晶体管S2与存储串MS连接。
尽管其说明被省略，作为控制字线WL、源极线SL、漏极侧选择栅极线SGD、源极侧选择栅极线SGS的电压的电路，设置了各种类型的控制电路。另外，设置读出放大器电路作为将从所选择的存储器基元向位线BL读出的信号(电压)放大的电路。
上述各种控制电路的至少一部分可经由图1所示的周边晶体管Tr连接至字线WL、位线BL和选择栅极线SGD及SGS。周边晶体管Tr配置在阶梯状配线部CR的上侧(Z方向)。周边晶体管Tr为薄膜晶体管(TFT)，具有其中从Z方向的下侧(与基板SB接近的一侧)将沟道部CA、栅极绝缘膜GI和栅极电极层GE依次层叠的结构。
沟道部CA由例如多晶硅等的半导体材料构成，且栅极绝缘膜GI由例如氧化硅膜等的绝缘膜形成。另外，例如，栅极电极层GE由例如硅化钛等的导电膜构成。注意的是，在图1中，对于多个周边晶体管Tr的每一个独立地设置栅极电极层GE。这仅为一例。关于能同时导通的多个周边晶体管Tr，可将这些晶体管与相同的栅极电极层GE连接。
上述的沟道部CA由与漏极侧选择栅极线SGD相同的材料构成。使其Z方向的厚度与漏极侧选择栅极线SGD的Z方向的厚度大致相同。另外，沟道部CA的Z方向上的位置与漏极侧选择栅极线SGD大致相同。
阶梯状配线部CR是将字线WL和选择栅极线SGD、SGS连接至接触部的配线部。字线WL和选择栅极线SGS、SGD具有这样的结构：其中它们以阶梯状的方式被加工，使得字线WL和选择栅极线SGS、SGD可独立连接至在其上表面的接触部。
以阶梯状方式经加工的这些配线的端部的上表面用作接触连接区域。尽管在图1中省略了说明，接触插塞从接触连接区域的上表面延伸。这些接触插塞经由上层配线和其它接触插塞(未图示)连接至上述的周边晶体管Tr。
尽管在图1中仅在存储器基元阵列MR的X方向侧说明了阶梯状配线部CR，可以形成阶梯状配线区CR以围绕包括存储器基元阵列MR的Y方向侧的存储器基元阵列MR的整个周长。
接着，将参考图2至图4描述存储器基元阵列MR的详细结构。图2是说明存储器基元阵列MR的一部分结构的透视图。图3是一个NAND基元单元NU的等效电路图。图4是一个存储器基元MC的透视截面图。
如图2所示，存储器基元阵列MR具有这样的结构，其中沿Z方向(其与基板SB的上表面垂直)在半导体基板SB上层间绝缘层21和导电层22被交替层叠。这些导电层22作为存储器基元MC的控制栅极(字线WL)、源极侧选择栅极线SGS和漏极侧选择栅极线SGD起作用。层间绝缘层21排列在这些导电层22之间以将导电层22电绝缘。导电层22可以由掺杂有p型杂质或n型杂质(磷等)的多晶硅构成。替代多晶硅，可使用金属性材料，例如钨(W)、氮化钨(WN)、硅化钨(WSix)、钽(Ta)、氮化钽(TaN)、硅化钽(TaSix)、硅化钯(PdSix)、硅化铒(ErSix)、硅化钇(YSix)、硅化铂(PtSix)、硅化铪(HfSix)、硅化镍(NiSix)、硅化钴(CoSix)、硅化钛(TiSix)、硅化钒(VSix)、硅化铬(CrSix)、硅化锰(MnSix)、硅化铁(FeSix)、钌(Ru)、钼(Mo)、钛(Ti)、氮化钛(TiN)、钒(V)、铬(Cr)、锰(Mn)、铁(Fe)、钴(Co)、镍(Ni)、金(Au)、银(Ag)或铜(Cu)或这些材料的化合物。
另外，排列半导体层23以穿透层间绝缘层21和导电层22的层叠体。半导体层23沿层叠方向(图2中的Z方向)具有其纵向方向，并且在XY平面中以一定间距排列。在半导体层23与导电层22及层间绝缘层21的层叠体之间形成隧道绝缘层103、包括电荷蓄积层的存储层104、和阻挡绝缘层105。存储层104可由电荷蓄积层(如氮化硅膜)和氧化物膜(如氧化硅膜)的层压结构形成。在存储层104中替代使用氮化硅膜等，可采用使用导电膜的浮栅结构。
存储器基元MC的阈值电压根据到电荷蓄积层中的电荷蓄积量而变化。存储器基元MC保持与该阈值电压相对应的数据。
半导体层23作为NAND基元单元NU中包括的存储器基元MC的沟道区(本体)和选择晶体管S1及S2的沟道区起作用。这些半导体层23经由接触部Cb与位线BL连接。位线BL沿Y方向具有其纵向方向，且在X方向以一定间距排列。
半导体层23的下端与半导体基板SB电连接。半导体层23的下端经由该基板SB和下述的源极接触部LI与源极线SL电连接。
注意的是，存储器基元阵列MR中的层间绝缘层21和导电层22的层叠体被分断上述的存储指MF。在分断部的边界形成槽位Tb，且未图示的层间绝缘层嵌在该槽位Tb中。另外，形成上述的源极接触部LI以穿透未图示的层间绝缘层。将该源极接触部LI在其下端与半导体基板SB连接，且在其上端与源极线SL连接。
图3是一个NAND基元单元NU的等效电路图。在该存储器基元阵列MR中，一个NAND基元单元NU包括存储串MS、漏极侧选择晶体管S1和源极侧选择晶体管S2。存储串MS包括多个存储器基元MC。在存储串MS的上端和位线BL之间连接漏极侧选择晶体管S1。在存储串MS的下端和源极线SL之间连接源极侧选择晶体管S2。如上所述，存储器基元MC中与选择晶体管S1及S2接近的一些存储器基元可用作虚设基元。
将在图4中示出一个存储器基元MC的具体结构的一例。柱状半导体层23包括氧化物膜芯101和围绕氧化物膜芯101的周边的柱状半导体102。氧化物膜芯101例如可以由氧化硅(SiO2)形成。柱状半导体102可以由硅(Si)、锗化硅(SiGe)、碳化硅(SiC)、锗(Ge)或碳(C)形成。柱状半导体102可以由单层或双层形成。
在柱状半导体102周围形成用于围绕柱状半导体102的是隧道绝缘层103、包括电荷蓄积层的存储层104、和阻挡绝缘层105。隧道绝缘层103例如由氧化硅膜(SiOx)形成，且作为存储器基元MC的隧道绝缘层起作用。存储层104包括电荷蓄积层(其包含氮化硅膜(Si3N4))且具有俘获通过写入操作从柱状半导体102经由隧道绝缘层103注入的电子的功能。阻挡绝缘层105可以由例如氧化硅膜形成。
隧道绝缘层103、存储层104和阻挡绝缘层105整体称作“栅极绝缘层GL”。尽管图4中的栅极绝缘层GL包括三层，但可考虑层数、层的顺序、层的材料等不同的各种结构。栅极绝缘膜GL必须包括上述的电荷蓄积层。
注意的是，作为隧道绝缘层103和阻挡绝缘层105的材料，除了氧化硅膜(SiOx)以外，还可使用Al2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO等。
尽管在该实施例中，对于隧道绝缘层103、存储层104和阻挡绝缘层105，以它们在柱状半导体102的整个表面形成的方式进行了说明，但本发明不限于该实施例。可以仅在字线WL的侧面形成它们。
另外，在柱状半导体102的周围，经由隧道绝缘层103、存储层104和阻挡绝缘层105，将上述的层间绝缘层21和导电层22交替层叠以围绕柱状半导体层23。
如图5(其为存储器基元阵列MR的一部分的平面图)所示，排列半导体层23(柱状半导体102)使得在与X方向(字线方向)和Y方向(位线方向)倾斜的方向上对齐，由此增加排列在其中的半导体层23的密度且增加排列在其中的存储器基元MC的密度。将在Y方向上延伸的一个位线BL连接至在该倾斜方向上排列的任一半导体层23。这使得位线BL与夹在两个源极接触部LI(存储指MF)之间的区域中的仅一个存储串MS连接。这仅为一例，且可沿X方向和Y方向对齐半导体层23。另外，形成源极接触部LI以具备在X方向具有其纵向方向的条纹形状。经由层间绝缘层21'在槽位Tb中埋入源极接触部LI。
图6是描述存储器基元阵列MR和阶梯状配线部CR的结构的截面图。图7是图6的A-A'截面图。
在半导体基板SB上，半导体层23在与基板SB垂直的方向上延伸。形成半导体层23以在基板SB中具有其底部。隧道绝缘层103、包括电荷蓄积层的存储层104、和阻挡绝缘层105在半导体层23的侧面上以该顺序形成。隧道绝缘层103、包括电荷蓄积层的存储层104、和阻挡绝缘层105形成于与基板SB的表面相比更高的位置。另外，层叠体(其中导电层22和层间绝缘层21交替层叠)经由隧道绝缘层103、存储层104和阻挡绝缘层105而形成于半导体层23附近。
然后，半导体层23在其下端与基板SB电连接。位于多个导电层22中的最高层的导电层22在以下称作最上层导电层22T。如下面将描述的那样，最上导电层22T的材料与其它导电层22不同。例如，最上导电层22T可在其上侧包括硅化物层，而其它导电层22可以是其中不包括任何硅化物层的导电层。可选地，它们在构成硅化物的金属性材料的类型上可以是不同的。
注意的是，在最上导电层22T的上侧沉积层间绝缘膜21T。形成接触插塞Cb以穿透层间绝缘层21T并到达柱状半导体102。
如图6所示，形成阶梯状配线部CR，使得导电层22(第二导电层)和层间绝缘层21从存储器基元阵列MR延伸，并且它们的端部的位置相互不同以具有阶梯形状。如图7所示，在该阶梯部的上表面形成接触插塞Ct4以在作为其纵向方向的z方向上延伸。
如图6和图7所示，周边晶体管Tr包括沟道部CA、栅极绝缘膜GI和栅极电极层GE。
配置沟道部CA，沿Y方向具有其纵向方向。换言之，配置沟道部CA，沿阶梯状配线部CR的阶梯部的每一个的纵向方向具有其纵向方向。在Z方向上与漏极侧选择栅极线SGD相同的高度配置多个沟道部，且配置该多个沟道部使得它们相互大致平行。
沟道部CA构成晶体管Tr的本体。沟道部CA是用于通过向栅极电极层GE施加电压来形成沟道的半导体层。形成沟道部CA的上表面，使得接触插塞Ct1和Ct2穿透通过栅极绝缘膜GI。将周边晶体管Tr通过接触插塞Ct1、上层配线Ut和接触插塞Ct4与阶梯状配线部CR(导电层22)连接。沟道部CA的材料优选为例如掺杂了规定杂质的单晶硅或多晶硅。
注意的是，图6和7中示出的例子示出了这样的结构，其中横跨在X方向对齐的多个沟道部CA来形成一个栅极电极层GE，由此多个周边晶体管Tr共有一个栅极电极层GE。可能的是，如图1所示，对于周边晶体管Tr的每一个，分别地形成栅极电极层GE。
另外，在图7的例子中，排列接触插塞Ct1和Ct2以从沟道部CA的上侧到达沟道部CA的表面。该结构仅为一例。接触插塞Ct1和Ct2可穿透通过沟道部CA从而到达导电层22。
形成栅极绝缘膜GI以覆盖沟道部CA的上表面，并且作为周边晶体管Tr的栅极绝缘膜起作用。栅极绝缘膜GI的材料可以是氧化硅膜(SiO2)或氮化硅膜(SiN)。也可以使用金属氧化物(如HfOx)。
栅极电极层GE沉积在栅极绝缘膜GI的上表面，且作为周边晶体管Tr的栅极电极起作用。
现在参考图8A-8I，将描述根据第一实施方案的半导体存储器装置的制造方法。
图8A至图8C是示出半导体存储器装置的制造工序的Z-X截面图，且图8D至图8I是示出相同装置的制造工序的Z-X和Z-Y截面图。
首先，如图8A所示，将层间绝缘层21层叠在半导体基板SB上，使得导电层22夹在它们之间。在该阶段，层叠的导电层22包括将会成为字线WL和源极侧选择栅极线SGS的导电层，除了漏极侧选择栅极线SGD以外。
注意的是，将会成为漏极侧选择栅极线SGD的导电层22T'不在该阶段沉积，而会在之后的工序中沉积。
随后，如图8B所示，当在导电层22和层间绝缘层21的层叠体的上侧沉积了抗蚀剂(resist)M1之后，实施湿式蚀刻，同时使该抗蚀剂M1经历利用逐步蚀刻的减轻(slimming)处理。使导电层22和层间绝缘层21的端部具备阶梯形状，由此形成上述的阶梯状配线部CR。
接着，如图8C所示，沉积层间绝缘层21B以将导电层22和层间绝缘层21的层叠体埋入。通过CMP法(化学机械抛光)将层间绝缘层21B的上表面平坦化。
然后，如图8D所示，使用例如掺杂有p型或n型杂质的多晶硅在层间绝缘层21和21B的整个上表面沉积导电层22T'。该导电层22T'是将成为上述的漏极侧选择栅极线SGD和沟道部CA的膜。
将导电层22T'在存储器基元阵列MR的位置加工成对应于存储指MF的形状的板状形状，同时在阶梯状配线区CR的位置将其加工成沿Y方向具有纵向方向且沿X方向排列的条纹状。
然而，如图8E所示，在所包括的层叠体(其包括导电层22T’的上表面)的上部沉积绝缘膜GI’。绝缘膜GI’将变成阶梯状配线部CR中的上述栅极绝缘膜GI，同时其将会在之后的工序中在存储器基元阵列MR中除去。
注意的是，可以在存储器基元阵列MR中不将栅极绝缘膜GI除去，并且用作层间绝缘层。可使用氧化硅(SiO2)等作为其材料，通过化学气相法(CVD法)来沉积绝缘膜GI’。
接着，如图8F所示，在待形成存储器基元阵列MR的部分，使用光刻和蚀刻技术形成存储孔MH。然后，使用等离子体CVD等在存储孔MH的侧壁上将上述阻挡绝缘层105、存储层104和隧道绝缘层103以该顺序沉积，从而形成栅极绝缘层GL。
进而，形成上述的半导体层23以填充存储孔MH的内部，从而形成存储器单元MU。通过沉积非晶硅来形成半导体层23，且随后通过一定的加热处理将非晶硅结晶化以形成多晶硅。结晶化了的多晶硅成为上述的柱状半导体102。在残留于柱状半导体102内部的空腔中埋入氧化硅(SiO2)。该氧化硅成为上述的氧化物膜芯101，由此完成半导体层23。
然后，如图8G所示，使用例如掺杂有杂质的多晶硅的材料，在阶梯状配线部CR中的绝缘膜GI’的整个表面上形成导电层24。然后，如图8H所示，通过光刻和蚀刻加工该导电层24以形成栅极电极层GE。
随后，如图8H所示，在通过蚀刻除去存储器基元阵列MR中层叠的绝缘膜GI’之后，将金属(硅化物金属)(例如钛(Ti)、钴(Co)、钨(W)和镍(Ni))通过溅射注入导电层22T’和导电层24的表面。然后，进行加热处理，以在包括多晶硅的导电层22T’的至少表面上和在导电层24的至少表面上形成硅化物层。注意的是，可使导电层22T’和导电层24的整体变为硅化物层(完全硅化物)。
然后，如图8I所示，使用化学气相沉积等，在包括导电层22T’和导电层24的上表面的层叠体的上部沉积包含氧化硅(SiO2)的层间绝缘层21C。
然后，通过形成上述的接触插塞来完成图6的结构。
以该方式，根据第一实施方案的半导体存储器装置，在阶梯状配线部CR的上部形成周边晶体管Tr(其将各种配线与驱动电路连接)。由于阶梯状配线部CR和周边晶体管Tr在XY平面中在位置上重叠，因此周边晶体管Tr在XY平面中不具有额外的占有面积。因此，可减少周边晶体管Tr的实质占有面积。因此，与其中在基板SB上形成了周边晶体管的以往装置相比，能实现装置的高集成化和小型化。
另外，第一实施方案的半导体存储器装置具有这样的结构，其中构成周边晶体管Tr的沟道部CA位于与漏极侧选择栅极线SGD在Z方向(高度)的相同的位置。
根据这样的结构，与其中在基板SB上形成了周边晶体管的以往装置相比，可缩短接触插塞的长度，用于加工的加工深度可更小，且可降低加工成本。
[第二实施方案]
接着，将参照图9来描述根据第二实施方案的半导体存储器装置。图9是示出第二实施方案的半导体装置的存储器基元阵列MR和阶梯状配线部CR的截面图。
另外，图10是根据第二实施方案的半导体装置的存储器基元MC的放大透视图。由于该装置的示意性结构与第一实施方案大致相同，因此将省略重复的说明。
该第二实施方案与第一实施方案的不同在于，导电层22n由金属性材料(例如钨(W))构成。另外，与第一实施方案不同，形成阻挡绝缘层105以围绕导电层22a的周围。
接着，将参考图11A至图11D描述根据第二实施方案的半导体存储器装置的制造方法。当如在第二实施方案中那样导电层22n由金属性材料构成时，难以形成具有高密度的存储孔MH。因此，可如下所述地形成该第二实施方案。首先，交替地形成层间绝缘层和牺牲层。在除去牺牲层之后，包含金属性材料的导电层22n埋入牺牲层除去后形成的空腔(空气隙)。
具体而言，如图11A所示，在半导体基板SB上层叠层间绝缘层21，牺牲层22S夹在之间。当层间绝缘层21为氮化硅膜时，牺牲层22S可由氮化硅膜(Si3N4)形成。
接着，如图11B所示，使牺牲层22S和层间绝缘层21的层叠体的端部具备阶梯形状，从而与第一实施方案类似地形成阶梯状配线部CR。随后，沉积层间绝缘层21B以随后埋入堆叠体。然后，在待形成存储器基元阵列MR的部分，与第一实施方案类似地形成存储孔MH。
进而，如图11C所示，使用等离子体CVD等，在存储孔MH的侧壁上将存储层104和隧道绝缘层103以该顺序沉积，以形成栅极绝缘层GL。然后，形成上述的半导体层23以填充存储孔MH的内部，由此形成存储器单元MU。
在形成了存储器单元MU之后，进行RIE以形成穿透通过层间绝缘层21和牺牲层22S的槽位Tb(图5)。然后，通过槽位Tb进行使用热磷酸溶液的湿式蚀刻。这导致牺牲膜22S被除去，如图11D所示。
在除去了牺牲膜22S之后，在其中形成空气隙AG。然后，对该空气隙AG的壁面，使用化学气相沉积形成阻挡绝缘膜105至一定的膜厚，且随后在残留的空气隙AG中埋入金属(例如钨)，由此完成导电层22n。其后，通过进行与第一实施方案相同的工艺(图8D-8I)来完成图9的结构。
[第三实施方案]
接着，将参考图12至图15描述根据第三实施方案的半导体存储器装置。包括第三实施方案的存储器基元阵列MR的整体结构与第一实施方案的结构(图1至图5)相同。然而，在该第三实施方案中，周边晶体管Tr的结构与第一实施方案的不同。
图12是说明根据第三实施方案的周边晶体管Tr的结构的Z-Y截面图，其对应于第一实施方案的图7。由于与图7中的部件相同的部件在图12中被赋予相同的附图标记，因此在此省略重复说明。
第三实施方案的周边晶体管Tr在Z-Y平面中包括沟道部CA，其包括与接触插塞连接的两个导电层，以及在这些导电层之间连接的、且当从基板SB观看时位于低于这些导电层的位置的部分。例如，沟道部CA具有向下方向(朝向Z方向的基板SB的方向)突出的凹形部或U形部。
沿该沟道部形成栅极绝缘膜GI。栅极电极层GE经由栅极绝缘膜GI位于该凹形部上。
尽管在图12中在栅极绝缘膜GI的上表面形成栅极电极层GE，但可以的是，可在栅极绝缘膜GI(其设置于凹形部的侧壁)的内壁上形成栅极电极层GE。
另外，将在图12中与沟道部CA连接的接触插塞Ct5进行排列以从沟道部CA的下部沿Z方向延伸，从而到达导电层22。这仅为一例，且与第一实施方案中说明的实例(图7)同样，可以的是，接触插塞Ct5可从沟道部CA的上表面沿Z方向延伸至上侧，从而与上部配线连接。
接着，将参考图13至图15描述第三实施方案的周边晶体管Tr的制造方法。首先，与第一实施方案相似，进行图8A至图8C中示出的工序来得到图13中示出的结构。然后，如图14所示，通过光刻和蚀刻形成沿X方向具有其纵向方向的矩形槽位Tc。在阶梯状配线部CR中的最上的层间绝缘层21B的待形成周边晶体管Tr的位置形成矩形槽位Tc。
其后，如图15所示，与第一实施方案类似，在包括槽位Tc的层间绝缘层21和21B上形成导电层22T’。与第一实施方案类似，将阶梯状配线部CR上的导电层22T’加工成沿Y方向具有其纵向方向的矩形形状。这使得导电层22T’变为具有如图12所示的凸形的沟道部CA。
根据该第三实施方案，可以以小的占有面积形成具有大的沟道长度的周边晶体管Tr。因此，可提供大的偏置(offset)面积。当向栅极电极层GE或漏极施加高电压时，这改善耐受电压性。
[其它]
虽然已描述本发明的一些实施方案，但这些实施方案仅以例子的方式提出，且不意在限制本发明的范围。当然，本文描述的新型方法和系统可以以各种其它形式具体化；进而，可进行本文描述的方法和系统的形式的各种省略、替代和改变而不脱离本发明的精神。所附的权利要求书和它们的等价物意在包含这样的将会落入本发明的范围和精神内的形式或改进。
例如，上述实施方案涉及半导体存储器装置。然而，除了半导体存储器装置之外，本发明通常还可应用于半导体装置。即，本发明可有效地应用于其中层叠了多个导电层且形成导电层以具有阶梯形状的半导体装置。

Claims (13)

1.半导体装置，包含：
多个第一导电层，其在基板上方排列于第一方向，所述第一方向与所述基板的上表面相交；
半导体层，其面向所述多个第一导电层的侧面并在作为其纵向方向的所述第一方向上延伸；
配线部，其通过使所述第一导电层的端部分别处于不同位置而配置；和
晶体管，其位于所述配线部的上方；
所述晶体管包含：
沟道部，其配置在与第二导电层相同的高度，所述第二导电层为所述多个第一导电层的一个；
栅极绝缘膜，其配置在所述沟道部的上表面；和
栅极电极层，其配置在所述栅极绝缘膜的上表面。
2.根据权利要求1所述的半导体装置，其中，
所述沟道部沿所述第一方向的厚度与所述第二导电层大致相同。
3.根据权利要求1所述的半导体装置，其中，
所述第二导电层配置于当从所述基板观看时所述多个第一导电层中的最高位置。
4.根据权利要求1所述的半导体装置，其中，
所述栅极电极层和第二导电层包含相同金属的硅化物。
5.根据权利要求1所述的半导体装置，其中，
配置所述沟道部，使得沿所述配线部的阶梯部的纵向方向具有其纵向方向。
6.根据权利要求1所述的半导体装置，其中，
所述沟道部沿所述第一方向的厚度与所述第二导电层大致相同，且
所述第二导电层配置于当从所述基板观看时所述多个第一导电层中的最高位置。
7.根据权利要求6所述的半导体装置，其中，
所述栅极电极层和第二导电层包含相同金属的硅化物。
8.根据权利要求6所述的半导体装置，其中，
配置所述沟道部，使得沿所述配线部的阶梯部的纵向方向具有其纵向方向。
9.半导体装置，包含：
多个第一导电层，其在基板上方排列于第一方向，所述第一方向与所述基板的上表面相交；
半导体层，其面向所述多个第一导电层的侧面并在作为其纵向方向的所述第一方向上延伸；
配线部，其通过使所述第一导电层的端部分别处于不同位置而配置；和
晶体管，其位于所述配线部的上方；
所述晶体管包含：
第三和第四导电层，其配置在与第二导电层相同的高度，所述第二导电层为所述多个第一导电层的一个；
沟道部，其设置在所述第三和第四导电层之间并在它们之间连接，所述沟道部包括设置于从所述基板观看时低于所述第三和第四导电层的位置的部分；
栅极绝缘膜，其配置在所述沟道部的至少上表面；和
栅极电极层，其配置在所述栅极绝缘膜的至少上表面。
10.根据权利要求9所述的半导体装置，其中，
所述沟道部沿所述第一方向的厚度与所述第二导电层大致相同。
11.根据权利要求9所述的半导体装置，其中，
所述第二导电层配置于当从所述基板观看时所述多个第一导电层中的最高位置。
12.根据权利要求9所述的半导体装置，其中，
所述栅极电极层和第二导电层包含相同金属的硅化物。
13.根据权利要求9所述的半导体装置，其中，
配置所述沟道部，使得沿所述配线部的阶梯部的纵向方向具有其纵向方向。
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