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TWI838525B - 半導體裝置及其形成方法 - Google Patents

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TWI838525B
TWI838525B TW109115327A TW109115327A TWI838525B TW I838525 B TWI838525 B TW I838525B TW 109115327 A TW109115327 A TW 109115327A TW 109115327 A TW109115327 A TW 109115327A TW I838525 B TWI838525 B TW I838525B
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拉爾斯 利布曼
傑佛瑞 史密斯
安東 Ｊ 德維利耶
坎達巴拉 泰伯利
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日商東京威力科創股份有限公司
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Abstract

一種半導體裝置，包含一同軸接觸窗，其具有導電層延伸自局部互連 線且耦接至金屬層。該局部互連線係堆疊在一基板之上且沿基板的頂表面橫向延伸。該金屬層堆疊於該局部互連線上且沿基板的頂表面橫向延伸。該導電層係閉合形狀的及同心配置的，其中該局部互連線每一者係耦接至一對應導電層，且該導電層每一者係耦接至一對應金屬層。該半導體裝置亦包含絕緣層，其係閉合形狀的、同心配置的，且相對於該導電層交替地配置，俾使該導電層係藉由該絕緣層而彼此分隔開。

Description

半導體裝置及其形成方法
[相關案件交互參照]本申請案主張以下之優先權：西元2019年5月23日提交的美國臨時申請案第62/851,990號，及西元2019年12月17日提交的美國申請案第16/716,901號，其全部內容通過引用合併於此。
本揭露內容涉及微加工的方法，包括半導體裝置的加工。
在半導體裝置的生產中(特別是在微觀尺度上)，執行各種加工製程，例如成膜沉積、蝕刻遮罩的產生、圖案化、材料蝕刻和去除、以及摻雜處理。重複執行這些製程以在基板上形成期望的半導體裝置元件。從歷史上看，利用微加工，電晶體已經在一個平面中產生，並且在該有源裝置平面上方形成了佈線/金屬化，且因此將其描述為二維(2D)電路或2D加工。微縮上(scaling)的努力已大幅地增加了2D電路中每單位面積電晶體的數量，但是隨著微縮進入單位數奈米半導體裝置加工節點，微縮上的努力正面臨更大的挑戰。半導體裝置製造商已經表達了對三維(3D)半導體電路的需求，其中電晶體係彼此堆疊的。
儘管臨界尺寸微縮不可避免的飽和，但3D集成已被視為繼續進行半導體微縮的最可行選擇。當接觸的閘極節距由於生產的變異性和靜電裝置限制而達到其微縮極限時，二維電晶體密度微縮就停止了。即使是實驗性的新電晶體設計(例如垂直渠道環繞式閘極電晶體)也許有一天能夠克服這些接觸的閘極節距微縮限制，也無法保證使半導體微縮回到正軌，這是因為電阻、電容和可靠性的問題阻礙佈線節距微縮，從而限制了電晶體可加以佈線到電路中的密度。
3D集成(即多個裝置的垂直堆疊)旨在藉由在體積上而不是在面積上增加電晶體密度來克服這些微縮限制。隨著3D NAND的採用，這一構想已由快閃記憶體產業成功證明並實施。但是，邏輯裝置的3D集成具有相當大的挑戰。在3D集成裝置中實現微縮密度的一個挑戰是最小間距，後續裝置層次可從上方的佈線層次以該最小節距加以接觸。
本案的技術提供一同軸接觸窗(或同軸接觸窗結構)，該同軸接觸窗將一裝置堆疊(也稱為電晶體堆疊)中的個別層次(例如，源極側/汲極側局部互連線、閘極電極)選擇性地連接至在一佈線堆疊之中的對應層次(例如，金屬層、金屬層次、M0層次、M1層次)而無需以階梯狀排列錯開任何一層次。除了同軸接觸窗的結構之外，構建這種結構和胞元架構的製造流程亦加以揭露。
當然，為了清楚起見，本案揭露的製造步驟的一順序係加以呈現。通常，這些製造步驟可以以任何合適的順序執行。另外，儘管本案中的不同特徵、技術、構造等等每一者可以在本揭露內容的不同地方進行討論，但是應當 注意，每個概念可以彼此獨立地或彼此組合地執行。因此，本揭露內容可以以許多不同的方式來體現和考慮。
應當注意，此發明內容章節並未指定本揭露內容或所請發明的每個實施例和/或遞增的新穎實施態樣。實際上，此發明內容章節僅提供了對不同實施例的初步討論以及相對於習知技術的新穎性的相應要點。對於本發明和實施例的額外細節和/或可能的觀點，讀者可參閱實施方式章節和本揭露內容的相應圖式，如下面進一步討論的。
根據本揭露內容的一實施態樣，提供一種半導體裝置。該半導體裝置形成於一基板之上，且包含導電層。該等導電層延伸自局部互連線且耦接至堆疊於該等局部互連線之上的金屬層。該等局部互連線係堆疊在該基板之上且沿著該基板的頂表面橫向延伸。此外，該等金屬層沿著該基板的該頂表面橫向延伸。該等導電層係閉合形狀的、同心配置的、且以柱狀延伸，其中該等局部互連線每一者係耦接至來自該等導電層的一對應導電層，且該等導電層每一者係耦接至來自該等金屬層的一對應金屬層。此外，該半導體裝置包含絕緣層。該等絕緣層係閉合形狀的、同心配置的，且相對於該等導電層交替地配置，俾使該等導電層係藉由該等絕緣層而彼此分隔開。
該等導電層可具有底端，其中該等底端係交錯的且耦接至該等局部互連線其中一者以上，俾使該等局部互連線每一者係耦接至來自該等導電層的一各別的導電層。該等導電層亦可具有頂端，其中該等頂端係交錯的且耦接至該等金屬層其中一者以上，俾使該等導電層每一者係耦接至來自該等金屬層的一各別金屬層。
在一些實施例中，該等導電層可具有管構造或圓柱構造其中至少一者。該管構造或該圓柱構造可具有一錐形輪廓。
該半導體裝置可更具有堆疊在該基板之上的電晶體對，其中該等電晶體對每一者包含彼此堆疊的一n型電晶體及一p型電晶體。該n型電晶體可具有位於該n型電晶體的一n型渠道區域的兩端的一源極區域和一汲極區域。該n型電晶體的該源極區域及該汲極區域每一者係耦接至一各別局部互連線。該n型渠道區域係由一n型閘極結構加以包圍。該p型電晶體可具有位於該p型電晶體的一p型渠道區域的兩端的一源極區域和一汲極區域。該p型電晶體的該源極區域及該汲極區域每一者係耦接至一各別局部互連線，且該p型渠道區域係由一p型閘極結構加以包圍。
該半導體裝置亦可具有閘極電極，其堆疊在該基板上。該等閘極電極可電耦接至該等電晶體對的閘極結構。該等導電層其中至少一者延伸自該等閘極電極其中一者，且係耦接至該等閘極電極的該其中一者。
該等絕緣層可具有底端及頂端。該等底端係交錯的，俾使該等絕緣層每一者的一底端係與來自該等導電層的一對應導電層的一底端齊平。該等絕緣層亦可具有頂端。該等頂端係交錯的，俾使該等絕緣層每一者的一頂端係與來自該等導電層的一對應導電層的一頂端齊平。
根據本揭露內容的另一實施態樣，提供一種半導體裝置的形成方法。在所揭露方法中，一第一開口形成在位於一基板之上的一介電質堆疊之中。該第一開口可呈具有一第一側壁及一第一底部的一圓柱形狀。接著，一第一導電層係沿著該第一開口的該第一側壁而沉積，且一第一絕緣層係沿著該第一導電層的一內側壁加以沉積。該第一導電層及該第一絕緣層可為閉合形狀的且係 同心配置的。該第一導電層的底部及該第一絕緣層的底部係配置於該第一開口的該第一底部之上。
接著，該介電質堆疊係沿著該第一絕緣層的一內側壁加以蝕刻，俾以形成一第二開口。該第二開口延伸進入該介電質堆疊且具有一第二側壁及一第二底部。該第二側壁沿著該第一絕緣層的該內側壁而形成且進一步延伸進入該介電質堆疊。該第二開口的該第二底部係配置在該第一導電層及該第一絕緣層之底部的下方。一第二導電層係進一步沿著該第二開口的該第二側壁加以形成，且一第二絕緣層係沿著該第二導電層的一內側壁加以形成。該第二導電層的底部及該第二絕緣層的底部係配置在該第二開口的該第二底部之上，俾使該第二導電層的底部係配置在該第一導電層的底部之下方，以形成一交錯構造。
在一些實施例中，所揭露方法可更包含：交替地蝕刻該介電質堆疊與順序沉積一導電層及一絕緣層，俾使多個導電層及多個絕緣層形成在該介電質堆疊之中以符合一預定數量的導電層及一預定的深度。該等導電層及該等絕緣層呈閉合形狀及同心排列而交替地加以配置。該第一導電層係該等導電層的一最外層。該等導電層具有底端，其中該等底端係交錯的且耦接至局部互連線其中一者以上，俾使該等局部互連線每一者係耦接至一各別導電層。該等局部互連線係堆疊在該基板上且沿著該基板的頂表面橫向延伸。
該方法可更包含：沉積一介電覆蓋層於該等絕緣層、該等導電層、及該介電質堆疊之上，其中該等絕緣層、該等導電層、及該介電質堆疊係共面的。該方法更包含：執行一第一垂直蝕刻進入該介電質堆疊，以圍繞該第一導電層的外側壁形成一垂直溝槽開口，其中該垂直溝槽開口以一第一深度延伸進入該介電質堆疊並露出該第一導電層的第一部分。
一第一橫向蝕刻係接著執行以移除該第一導電層的露出之第一部分、及與該第一導電層的露出之第一部分相鄰的該第一絕緣層的一第一部分，其中該第一橫向蝕刻進一步露出該第二導電層的一第一部分。一第二垂直蝕刻係接著執行而進入該介電質堆疊，以延伸該垂直溝槽開口以一第二深度進入該介電質堆疊，並露出該第一導電層的一第二部分。該方法接著包含：執行一第二橫向蝕刻，其中該第二橫向蝕刻移除：(i)該第一導電層的露出之第二部分、及與該第一導電層的露出之第二部分相鄰的該第一絕緣層的一第二部分，俾以露出該第二導電層的一第二部分；及(ii)該第二導電層的露出之第一部分、及與該第二導電層的露出之第一部分相鄰的該第二絕緣層的一第一部分，俾以露出該等導電層的一第三導電層的一第一部分，其中該第三導電層係沿著該第二絕緣層的一內側壁加以形成。
該方法可更包含：交替地執行一垂直蝕刻及一橫向蝕刻，俾使該等導電層每一者在該垂直溝槽開口之中露出，且該等導電層的頂端係交錯的並耦接至金屬層的一或多者。據此，該等導電層每一者係耦接至一各別金屬層，其中該等金屬層係堆疊在該等局部互連線之上。
根據本揭露內容的又另一實施態樣，提供一種半導體裝置。該半導體裝置包含電晶體對，其堆疊在一基板之上。該等電晶體對每一者可包含彼此堆疊的一n型電晶體及一p型電晶體。該半導體裝置亦包含局部互連線，其堆疊在該基板上並沿著該基板的一頂表面而延伸。該等局部互連線係電耦接至該等電晶體對的源極區域及汲極區域
該半導體裝置更包含：金屬層，堆疊在該等局部互連線之上；及導電層。該等導電層延伸自該等局部互連線並耦接至該等金屬層。該等導電層 係閉合形狀且同心排列的。該等局部互連線每一者係耦接至來自該等導電層的一對應導電層，且該等導電層每一者係耦接至來自該等金屬層的一對應金屬層。該半導體裝置可具有絕緣層，其呈閉合形狀的、同心排列的，且相對於該等導電層交替地配置，俾使該等導電層係藉由該等絕緣層彼此分隔開。
100:電晶體堆疊
102~108:CFET裝置
110:垂直接觸窗
112~126:局部互連線
200:電晶體堆疊
202~208:CFET裝置
210:垂直接觸窗
212:閘極結構
214:閘極電極
216:汲極區域
218:源極區域
220:源極局部互連線
222:源極區域
224:汲極局部互連線
226:源極局部互連線
228~232:局部互連線
300:同軸接觸窗
302~308:導體(導電層)
310~314:絕緣體(或絕緣層)
316~322:金屬(金屬層)
324~330:局部互連線
400:同軸接觸窗
402:介電質堆疊
404:開口
404a:側壁
404b:底部
406:導體(或第一導電層)
406a:外側壁
406b:內側壁
406c:底部
406d:第一部分
406e:第二部分
408:絕緣體(或第一絕緣層)
408b:內側壁
408c:底部
410:第二開口
410a:第二側壁
410b:第二底部
412:第二導電層
412b:內側壁
412c:底部
412d:第一部分
412e:第二部分
414:第二絕緣層
414c:底部
416:導電層
416d:第一部分
418:絕緣層
420:導電層
422:介電覆蓋層
424:垂直溝槽開口
500:AOI胞元
602~610:同軸接觸窗
611:有源區域
612:多晶矽閘極
614~620:金屬一(M1)層
622~628:金屬零(M0)層
630~632:互連線
634~636:互連線
638~640:互連線
642:電力軌連線
644:電力軌連線
646,648:互連線
650a,650b:M0層次
650c,650d:M0層次
650e,650f:M0層次
650g,650h:M0層次
652a~652c:垂直互連線(或層次間連接點)
654a,654b:M0層次
654c,654d:M0層次
654e,654f:M0層次
654g,654h:M0層次
656a,656b:垂直互連線(或層次間連接點)
660a,660b:垂直互連線
當與附圖一起閱讀時，根據以下實施方式章節可以最好地理解本揭露內容的實施態樣。注意，根據產業中的標準實務，各種特徵未按比例繪製。實際上，為了討論的清楚，各種特徵的尺寸可以任意增加或減小。
圖1A是根據一些實施例的基於具有階梯狀局部互連線的3D集成CFET堆疊所形成的相關半導體裝置的示意圖。
圖1B是根據一些實施例的基於具有階梯狀局部互連線的3D集成CFET堆疊所形成的相關半導體裝置的示意圖。
圖2是根據一些實施例的示例性同軸接觸窗的示意圖。
圖3A-3H是根據一些實施例的製造示例性同軸接觸窗的第一示例性中間步驟的示意圖。
圖4A-4I是根據一些實施例的製造示例性同軸接觸窗的第二示例性中間步驟的示意圖。
圖5A是根據一些實施例的與或非22(And-Or-Invert 22,AOI22)胞元的示意性電路圖。
圖5B是根據一些實施例的基於CFET堆疊和同軸接觸窗所實現的AOI22胞元的俯視圖。
圖6A是根據一些實施例的基於CFET堆疊和同軸接觸窗所實現的AOI22胞元的第一橫剖面佈局圖。
圖6B是根據一些實施例的基於CFET堆疊和同軸接觸窗所實現的AOI22胞元的第二橫剖面佈局圖。
圖6C是根據一些實施例的基於CFET堆疊和同軸接觸窗所實現的AOI22胞元的第三橫剖面佈局圖。
圖6D是根據一些實施例的基於CFET堆疊和同軸接觸窗所實現的AOI22胞元的第四橫剖面佈局圖。
以下揭露內容提供了用於實現所提供的申請標的之不同特徵的許多不同的實施例或示例。以下描述組件和佈置的特定示例以簡化本揭露內容。當然，這些僅僅是示例，而無意於進行限制。另外，本揭露內容可以在各個示例中重複參考數字和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，在本案中可以使用諸如「下方」、「之下」、「下部」、「之上」、「上方」之類的空間相對術語，以便於描述一個元件或特徵與其他元件或特徵的關係，如圖中所繪示。除了在圖中描述的定向之外，空間相對術語係意圖涵蓋設備在使用或操作中的不同定位。器件可以以其他方式定向(旋轉90度或於其他定向)，並且本案中使用的空間相對描述符可以同樣地加以相應地解釋。
整個說明書中對“一個實施例”或“一實施例”的提及是指結合該實施例描述的特定特徵、結構、材料或特性係包括在至少一個實施例中，但並不表示它們存在於每個實施例中。因此，貫穿說明書在各處出現的用語「在一個實施例中」不一定是指同一實施例。此外，在一個或多個實施例中，可以以任何合適的方式組合特定的特徵、結構、材料或特性。
舉例來說，一些傳統的半導體結構，例如在3D NAND的微加工中形成的結構，使用階梯狀幾何結構。階梯狀或台階形的層次(例如，字元線、局部互連線)連接到相應的階梯狀/台階形的佈線層次(例如，金屬0層次、金屬1層次)，以將堆疊的裝置層繞線到相應的輸入和輸出信號。在圖1A及1B中顯示了針對3D邏輯的這種階梯狀方式的改作。圖1A是一基板區段的簡化橫剖面，該基板區段具有四個裝置層的一堆疊並且顯示橫向局部互連線。垂直接觸窗在局部互連線之上著陸(land)，以將裝置連接到位於裝置堆疊上方的接取引腳。如圖1A所示，提供了具有階梯狀局部互連線的3D集成互補式場效電晶體(CFET)堆疊100(也稱為電晶體堆疊100、CFET堆疊100、或CFET電晶體堆疊100)。電晶體堆疊100可以包括堆疊在基板(未顯示)上方的四個CFET裝置102-108。CFET裝置每一者可以包括耦接到相應輸入(例如，輸入A-D)的n型電晶體和p型電晶體。例如，CFET 102可以包括n型電晶體N3和p型電晶體P3。電晶體堆疊100可以具有多個具有階梯構造的局部互連線112-126。局部互連線每一者係耦接到相應的電晶體。電晶體堆疊100可進一步包含一組垂直接觸窗110的陣列，其耦接到局部互連線112-126並從局部互連線112-126延伸。該組的垂直接觸窗110的陣列可以具有彼此在同一平面內的頂表面，而每個垂直接觸窗或柱的長度係取決於著陸台階(landing step)的高度和位置而不同。
多晶閘極從左至右貫穿該堆疊，中間有一個有源渠道區域。P和N局部互連線和垂直接觸窗係顯示在圖1B之中。圖1B是接觸窗的圖示，此等接觸窗在局部互連線各者上著陸，以從上方的一給定佈線層次接觸後續的源極/汲極區域。換句話說，圖1B顯示接觸窗的一陣列，其在階梯狀裝置堆疊上著陸。整個堆疊式裝置佈置的可達到的最小尺寸最終受到在各個裝置層次上所需的最小著陸面積加以限制。
如圖1B所示，可以基於具有階梯狀局部互連線的3D集成CFET堆疊200(也稱為電晶體堆疊200、CFET堆疊200、或CFET電晶體堆疊200)而形成半導體裝置。CFET電晶體堆疊200可包括在基板(未顯示)上堆疊的四個CFET裝置202-208。四個CFET裝置每一者可以包括由一n型電晶體和一p型電晶體所形成的一電晶體對。例如，CFET裝置202可以包括由n型電晶體N3和p型電晶體P3所形成的一電晶體對。n型電晶體可以位於p型電晶體上方。在一些實施例中，n型電晶體和p型電晶體可以具有共享的閘極結構。閘極結構可以圍繞n型電晶體的n型渠道區域和p型電晶體的p型渠道區域。渠道區域可以具有片狀、佈線、或條狀構造。n型電晶體可以具有分別位於n型渠道區域的兩端的一源極區域和一汲極區域，其中閘極結構圍繞n型渠道區域，並且位於n型電晶體的源極區域與汲極區域之間。p型電晶體可以具有分別位於p型渠道區域的兩端的一源極區域和一汲極區域，其中閘極結構圍繞p型渠道區域，並位於p型電晶體的源極區域與汲極區域之間。此外，閘極結構可以電耦接至閘極電極。源極區域和汲極區域可以分別具有一源極局部互連線和一汲極局部互連線。
例如，n型電晶體N3和p型電晶體P3可以具有共享的閘極結構212。n型電晶體N3具有位於n型渠道區域的兩端的一源極區域218和一汲極區域 216。n渠道區係受到閘極結構212圍繞，其中閘極結構212位於源極區域218與汲極區域216之間。p型電晶體P3具有源極區域222和在閘極結構212後面的汲極區域。源極區域222和汲極區域係位於p型渠道區域的兩端。類似地，p型渠道區域係由閘極結構212加以圍繞，其中閘極結構212位於p型電晶體P3的源極區域222與汲極區域之間。
閘極結構212可具有一個或多個閘極電極214。閘極電極214可位於閘極結構212的兩端。n型電晶體N3的源極區域218和汲極區域216可分別具有源極局部互連線226和汲極局部互連線224。類似地，p型電晶體P3的源極區域222可以具有源極局部互連線220，並且p型電晶體P3的汲極區域可以具有位於閘極結構212後面的汲極局部互連線。圖1B還顯示了分別耦接到n型電晶體N4、N2、N1的多個局部互連線228-232。
應當注意，電晶體堆疊200可以進一步包括將此等電晶體對彼此分開的多個介電層(圖1B中未顯示)。介電層還可在一電晶體對中將一n型電晶體和一p型電晶體彼此分離。介電層可以進一步將局部互連線(例如，圖1B中的220、224-232)彼此分開。
在電晶體堆疊200中，閘極電極和源極/汲極(S/D)局部互連線(也稱為源極側/汲極側局部互連線)可以具有階梯狀構造。此外，多個垂直接觸窗210係耦接到S/D局部互連線或閘極電極並從其延伸。因此，閘極電極和S/D局部互連線的階梯狀構造對電晶體堆疊200中的各個電晶體提供容易的接取，並且避免了複雜的互連線連接。
雖然圖1A和1B提供了構造，允許針對邏輯標準胞元以及SRAM記憶體胞元的面積微縮以及繞線壅塞改善，整個堆疊裝置佈置的可達到的最小尺 寸最終仍受到各個裝置層次上的所需最小著陸面積所限制。圖1A和1B中所繪示的局部互連線的最小著陸面積主要由兩個製程限制所驅動：微影解析度極限和微影放置極限。微影解析度意指可加以圖案化的最小節距。特別是，微影解析度是接觸窗陣列(例如，圖1B中的210)可以著陸或者陣列內的各個接觸窗可以著陸的最小節距。最小節距通常受到用於曝光一圖案的給定光微影系統(例如，掃描器或步進器)的解析度極限加以限制。微影放置極限是指補償圖案放置誤差所需的額外空間或允差。錯置的圖案可導致將接觸窗與屬於相鄰裝置層次上的裝置的局部互連結構短路。換句話說，儘管具有印出小圖案的能力，但是由於機台和晶圓因素的組合，圖案本身可能失準。
為了實現更高層次的裝置集成，本案的技術提供了一種垂直同軸互連結構，該結構能夠將裝置堆疊中的個別層次(例如，局部互連線)選擇性地連接到佈線堆疊中的對應層次(例如，M0層次、M1層次)而無需以階梯狀排列錯開任一層次。在圖2中顯示了示例性結構。圖2示出了示例性處理流程，且在圖3A-3H及圖4A-4I中繪示一示例的製程流程。
圖2是根據一些實施例的示例性同軸接觸窗(也稱為同軸接觸窗結構、垂直同軸接觸窗、垂直同軸接觸窗結構、垂直同軸互連結構)300的示意圖。如圖2所示，顯示同軸(或同軸纜線)接觸窗300的橫剖面，其將四個層次的金屬(也稱為金屬層)316-322連接到四個層次的局部互連線324-330。同軸接觸窗300可以包括導體(或導電層)302-308和絕緣體(或絕緣層)310-314的多個同心層，其在3D空間中形成管或圓柱體。同軸接觸窗的兩端(即底端和頂端)交錯排列，以允許多個順序層的選擇性連接，如標籤A到D所示。例如，來自習知階梯構造之在待連接層次(例如，局部互連線和金屬層)二者之中的階梯構 造，由一組導體與絕緣體的同心層所取代，這些導體和絕緣體的同心層被整合到本案稱為同軸纜線接觸窗(或同軸接觸窗)中。交錯的線端構造使同軸纜線接觸窗之中導體的順序同心「管」或圓柱體暴露於受連接的堆疊中隨後層次的金屬或局部互連線。對於特定層次，同軸接觸窗結構300的外管(例如302)連接到當前金屬(例如316)或局部互連線層次(例如324)，而絕緣層(例如310)保護下一個導體管(例如304)不與此特定層次(例如316或324)短路。
仍然參考圖2，導電層302-308可以從局部互連線324-330延伸並且耦接到堆疊在局部互連線324-330上的金屬層(或金屬層次、或M0層次)316-322。局部互連線324-330堆疊在基板(未顯示)上，並且沿著基板的頂表面橫向延伸。金屬層316-322也可以沿著基板的頂表面橫向延伸。導電層302-308可以是閉合形狀，同心排列的，並且以柱狀延伸。局部互連線324-330每一者係耦接到來自導電層302-308的對應的導電層，並且導電層302-308每一者係耦接到來自金屬層316-322的對應的金屬層。例如，導電層304從局部互連線326延伸並且耦接到局部互連326和金屬層318。
在一些實施例中，導電層是閉合形狀的，使得沿平行於基板的方向獲得的導電層302-308的橫剖面可具有形成為圓形幾何形狀的閉環構造。然而，根據電路設計，也可以應用其他幾何形狀，例如正方形、八邊形、矩形、橢圓形、三角形或任何其他幾何形狀。
在一些實施例中，導電層是閉合形狀的，使得導電層302-308可以以柱狀延伸，並且該柱狀可以具有管構造或圓柱構造。例如，導電層308可以具有圓柱構造，並且導電層302可以具有管構造。在一些實施例中，管構造或圓柱 構造可具有錐形輪廓，這意味著導電層的頂端的臨界尺寸(CD)大於導電層的底端的CD。
如圖2所示，同軸接觸窗300可以進一步包括多個絕緣層310-314，其是閉合形狀的、同心排列的、並且相對於導電層交替地定位。因此，導電層302-308透過絕緣層310-314彼此間隔開。例如，導電層302和304係藉由絕緣層310隔開，其中絕緣層310圍繞導電層302，而導電層304圍繞絕緣層310。
導電層302-308可以具有底端。底端係交錯的並且耦接到局部互連線324-330其中一者以上，使得局部互連線324-330每一者耦接到來自導電層的相應的導電層。例如，導電層302的底端和導電層304的底端具有交錯的構造。分別地，導電層302係耦接到局部互連線324，並且導電層304係耦接到局部互連線326。導電層302-308可以具有頂端。此等頂端係交錯的並且耦接到金屬層316-322其中一者以上，使得導電層各者耦接到來自金屬層的相應金屬層。例如，導電層302的頂端和導電層304的頂端具有交錯的構造。分別地，導電層302係耦接到金屬層316，並且導電層304係耦接到金屬層318。
在一些實施例中，導電層可以在局部互連線的頂表面上著陸，使得導電層各者可以與對應的局部互連線形成表面接觸窗。在一些實施例中，導電層可以延伸通過局部互連線，使得導電層每一者可以與對應的局部互連線形成一周圍接觸窗。類似地，在一示例中，導電層可以位於金屬層下方，使得導電層每一者可以與對應的金屬層形成一表面接觸窗。在另一個示例中，導電層可以延伸穿過金屬層，使得導電層各者可以與對應的金屬層形成一周圍接觸窗。在圖2的示例性實施例中，導電層延伸穿過底端的局部互連線，並延伸穿過頂端的金屬層。
仍然參考圖2，絕緣層310-314可以具有底端。此等底端係交錯的，使得絕緣層每一者的底端可以與來自導電層的相應的導電層的底端齊平。絕緣層也可以具有頂端。此等頂端係交錯的，使得絕緣層每一者的頂端可以與來自導電層之相應的導電層的頂端齊平。例如，絕緣層310的底端和導電層302的底端是共面的，並且絕緣層310的頂端和導電層302的頂端是共面的。
應該注意的是，圖2僅是示例。同軸接觸窗300可以包括任何數量的導電層，並且導電層可以進一步耦接到一個或多個閘極電極或其他組件。此外，局部互連線和金屬層可以耦接到CFET電晶體堆疊(未顯示)。CFET電晶體堆疊可以具有與CFET堆疊200類似的構造。例如，類似於圖1B中所示的CFET堆疊200，CFET電晶體堆疊可具有堆疊在基板上方的多個電晶體對。電晶體對每一者包括彼此堆疊的一n型電晶體和一p型電晶體。n型電晶體具有位於n型電晶體的n型渠道區域的兩端的源極區域和汲極區域。n型電晶體的源極區域和汲極區域每一者係耦接到各別的局部互連線。n型渠道區域係由n型閘極結構加以包圍。此p型電晶體可具有位於此p型電晶體的p型渠道區域的兩端的源極區域和汲極區域。p型電晶體的源極區域和汲極區域每一者可以耦接到各別的局部互連線。p型渠道區域係由p型閘極結構加以包圍。此外，多個閘極電極堆疊在基板上，並且電耦接到電晶體對的閘極結構，其中導電層至少一者從閘極電極其中一者延伸，並且耦接到閘極電極的該其中一者。與圖1B中的局部互連線(例如226-232)相比，在實現同軸接觸窗之後，本揭露內容中的局部互連線(例如，324-330)和/或金屬層(例如，316-322)不需要階梯狀構造。因此，可以超過與階梯狀構造相關聯的微影解析度極限和微影放置極限。
在圖3A-3H和圖4A-4I中，建立這種同軸接觸窗(或同軸接觸窗結構)的一種製程流程係加以繪示。圖3A-3H顯示同軸接觸窗結構的形成的橫剖面片段，以顯示底部線-末端交錯。即，同軸接觸窗結構的每個同軸接觸窗的交錯顯示。在圖3A，執行第一垂直蝕刻以在介電質堆疊402內界定一第一開口(形成一孔)404，使得可以形成同軸接觸窗之相繼的層。第一開口404可以具有第一側壁404a和第一底部404b。在圖3B中，初始垂直蝕刻之後是導體(或第一導電層)406和絕緣體(或第一絕緣層)408的側壁沉積。第一導電層406係沿著第一開口404的第一側壁404a加以形成，且第一絕緣層408係沿著第一導電層406的內側壁406b加以形成。因此，第一導電層406和第一絕緣層408是閉合形狀的並且同心地佈置在第一開口404中。第一導電層406的底部406c和第一絕緣層408的底部408c位於第一開口404的第一底部404b上。第一導電層和第一絕緣層的側壁沉積可以藉由間隔物開通蝕刻之後的選擇性沉積、原子層沉積、或保形沉積沉積加以實現。
在圖3C中，在導體與絕緣體對(例如，第一導電層與第一絕緣層)的側壁形成之後進行第二垂直(定向)蝕刻。注意，導體與絕緣體對遮蔽(或保護)第一開口404的底部的一部分，使得受到蝕刻的額外的塊材(例如，相對於介電質堆疊402中的第一開口的下層材料)係與受蝕刻之最初的第一個開口相比較窄，形成下層材料的台階狀蝕刻進展。如圖3C顯示，第二蝕刻可以沿著第一絕緣層408的內側壁408b蝕刻介電質堆疊402，從而形成第二開口410。第二開口410延伸進介電質堆疊402中並且具有第二側壁410a和第二底部410b。第二側壁410a沿著第一絕緣層408的內側壁408b形成，並且進一步延伸進介電質堆疊 402。第二開口410的第二底部410b位於第一導電層406和第一絕緣層408的底部406c和408c下方。
這些製程步驟係加以重複，直到所有同心層都建立起來(圖3D-3H)。例如，在圖3D中，第二導電層412係沿著第二開口410的第二側壁410a加以形成，並且第二絕緣層414係沿著第二導電層412的內側壁412b加以形成。第二導電層412的底部412c和第二絕緣層414的底部414c係位於第二開口410的第二底部410b上，使得第二導電層的底部位於第一導電層的底部下方以形成交錯的構造。
在圖3E-3H之中，交替地蝕刻介電質堆疊與順序沉積導電層和絕緣層可加以執行。每個沉積和蝕刻操作可以依次循環進行，而無需額外的微影曝光。因此，多個導電層(例如406、412、416和420)和多個絕緣層(例如408、414和418)在介電質堆疊402中形成，以滿足預定數量的導電層和預定義的深度。導電層和絕緣層以閉合形狀交替地定位並且同心地佈置在介電質堆疊402中。第一導電層406是導電層的最外層。導電層具有底端。底端是交錯的，並且可以基於電路設計加以耦接到局部互連線(例如，圖2中的324-330)其中一者以上或閘極電極其中一者以上。
在圖3A-3H所述例子中，四個導電結構(也稱為導電層)係加以形成，並且三個絕緣體結構(也稱為絕緣層)係加以形成。注意，在圖3H中，同軸接觸窗結構係加以形成有錐形的線端，或者同軸接觸窗結構終止於錐形的底端。此交錯的或台階狀的端部允許對不同層次(例如，局部互連線)或線的電接觸。為了清楚起見，這是一個簡化的示例和簡化的圖示。在示例實施例中， 此處的同軸接觸窗結構可以加以內建到預先存在的導電膜堆疊中，諸如圖2中所示的局部互連層次(例如，局部互連線324-330)。
在一些實施例中，導電層可以包括鎢、鈷、銅、釕、鋁或其他合適的導電材料。絕緣層可以包括SiO、SiN、SiCN、SiC、或其他合適的介電材料。可以應用任何合適的沉積方法來形成導電層和絕緣層，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、擴散、及原子層沉積(ALD)。
圖4A-4I是基板片段的橫剖面，繪示本案的同軸接觸窗結構的頂層次(頂端)上的線端延伸部的形成。自圖3H繼續，在圖4A中，介電覆蓋層422沉積在導電層(例如406、412、416、及420)、絕緣層(例如408、414、及418)、及介電質堆疊402之上。介電覆蓋層(也稱為覆蓋層)422可以提供額外的蝕刻選擇性，使得塊材介電質(bulk dielectric)(例如，可以由氮化物製成的介電質堆疊402)可加以選擇性地蝕刻到同軸絕緣體(也稱為絕緣層，其可以由氧化物製成)和導體(也稱為導電層)二者而不會影響介電覆蓋層422。在一些實施例中，覆蓋層可以由碳化物、SiN、SiC、SiCN、或其他合適的介電材料其中之一製成。在圖4B中，接著，微影定義的第一垂直蝕刻係加以執行而進入包圍圖3H中形成的同軸接觸窗結構的介電質堆疊402。第一垂直蝕刻可以是非等向性蝕刻，並且可以對導體(或導電層)和同軸絕緣體(或絕緣層)具有選擇性，從而僅蝕刻在介電質堆疊中的塊材或同軸接觸窗結構的周圍介電質。如圖4B中所顯示，第一垂直蝕刻係加以執行而進入介電質堆疊以在第一導電層406的外側壁406a周圍形成垂直溝槽開口424。垂直溝槽開口424以第一深度延伸到介電質堆疊402中並且暴露第一導電層406的第一部分406d。
然後，可以在初始垂直蝕刻(或第一垂直蝕刻)之後，進行進入一外部對之導體與絕緣體(例如，第一導電層406與第一絕緣層408)的第一等向性蝕刻(或第一橫向蝕刻)，如圖4C所示。在圖4C中，第一橫向蝕刻去除第一導電層406的露出的第一部分406d以及與第一導電層的露出的第一部分406d相鄰的第一絕緣層408的第一部分。第一橫向蝕刻進一步暴露第二導電層412的第一部分412d。
在圖4D中，第二垂直蝕刻係加以執行進入介電質堆疊402，以第二深度將垂直溝槽開口424延伸進入介電質堆疊402，並暴露(或露出)第一導電層406的第二部分406e。第二深度係大於第一深度。
在圖4E中，可以執行第二橫向蝕刻。第二橫向蝕刻可以去除第一導電層406的暴露的(或露出的)第二部分406e以及與第一導電層的暴露的第二部分406e相鄰的第一絕緣層408的第二部分，從而暴露第二導電層412的第二部分412e。第二橫向蝕刻可以進一步去除第二導電層412的暴露的第一部分412d以及與第二導電層412的暴露的第一部分412d相鄰的第二絕緣層的第一部分，以暴露出導電層的第三導電層416的第一部分416d。如在圖2中先前所提及，第三導電層416係沿著第二絕緣層414的內側壁加以形成。
在圖4F-4H，垂直蝕刻到同軸接觸窗結構的周圍材料中然後進行導體-絕緣體對橫向蝕刻的製程序列係加以重複，直到所有導電層係加以暴露(露出)並且可以連接到由習知的鑲嵌或蝕刻製程所形成的佈線(例如，在圖2中的金屬層316-322)。最後的步驟可以是去除介電覆蓋層422，如圖4I所示。注意，結果是每個同軸導體(或導電層)具有不同的高度，以允許在不同的金屬層次的佈線連接，從而也提供了接觸窗的自對準。在去除介電覆蓋層422之後，同軸 接觸窗400可在圖4I中加以形成。同軸接觸窗400可以具有與圖2中的同軸接觸窗300類似的構造。
圖5A和5B顯示了本案的同軸接觸窗結構如何可以用於構建非常緊湊的3D集成邏輯佈局。圖5A係與或非22(AOI22)胞元500的示意性電路圖。此處的AOI胞元500是中等複雜的標準胞元，其中電晶體係以在胞元的p-fet側的並聯對與在胞元的n-fet側的串聯對加以群組。舉例來說，p-fet側可以包括四個p型電晶體P1-P4，其中P1和P2係並聯連接，且P3和P4係並聯連接。n-fet側可以包括四個n型電晶體N1-N4，其中N1和N2係串聯連接並且N3和N4係串聯連接。AOI胞元(或AOI22胞元)500係電耦接至四個輸入A-D和一個輸出Y。四個輸入A-D每一者係耦接至AOI胞元500的相應的n型閘極和p型閘極。舉例來說，輸入A係耦接到n型電晶體N1的n型閘極和p型電晶體P1的p型閘極。此外，AOI胞元500係連接到電源電壓VDD，電源電壓VDD耦接到p型電晶體P1和P2的源極區域。AOI胞元500更連接到接地電壓GND，接地電壓GND耦接到n型電晶體N2和N4的源極區域。
圖5B是根據本揭露內容的一些實施例的，基於CFET堆疊和同軸接觸窗實現的AOI22胞元的俯視圖佈局圖600。佈局圖600可以包括多個同軸接觸窗602-610、已經藉由離子植佈製程加以摻雜的一有源區域611。在一些實施例中，同軸接觸窗608和610可以是耦接到CFET堆疊的源極區域的源極側同軸接觸窗，同軸接觸窗604和606可以是耦接到CFET堆疊的汲極區域的汲極側同軸接觸窗，且同軸接觸窗602和607可以是耦接到CFET堆疊的閘極電極的閘極同軸接觸窗。佈局圖600可以具有：多晶矽閘極612，該多晶矽閘極612是圖6A-6D中所示的多個多晶矽閘極的交疊；多個金屬一(M1)層614-620，耦接到一個以上輸入 (例如，輸入A-C)和一個輸出(例如，輸出Y)。佈局圖600可以進一步具有多個金屬零(M0)層622-628、一個以上互連線(或垂直互連線，或垂直輸出互連線)630-632、用於CFET堆疊的n型電晶體的源極側/汲極側局部互連線(也稱為源極/汲極局部互連線)634-636、用於CFET堆疊的p型電晶體的源極側/汲極側局部互連線638-640、耦接至電源電壓VDD的電力軌連線642以及耦接到接地電壓GND的電力軌連線644。
圖5B顯示標識一些屬性的AOI22(即，與或非)胞元，該屬性可以在圖6A-6D中進一步描述。圖5B中所示的邏輯胞元是4個金屬軌高和3個多晶矽軌寬。由一擴散中斷部所留下的空間(其可以是有源區/區域之外的胞元的左右邊沿)係用來連接到埋入式或常規電力軌(未顯示)。使用2：1的金屬與多晶矽的節距比，留下用於金屬的5條軌，以形成四個輸入(例如A-D)以及一個輸出(例如Y)引腳。在圖6A-6D中繪示出了將具有這些引腳的同軸接觸窗連接到有源裝置的3D堆疊的方式。在圖6A-6D中亦繪示一種方式，其中形成源極和汲極連線以提供期望的或設計的邏輯功能。
圖6A-6D使用四條橫剖面切割線，金屬軌每一者一條，以說明同軸接觸窗如何用於形成非常緊湊的邏輯胞元並顯示同軸接觸窗所允許之高效率且超級規則的單向局部佈線佈局構造。為了能夠將特定的連接點置於上下文中，AOI22胞元的俯視佈局圖600(如圖5B所示)係在圖6A-6D中重複，且各別同軸接觸窗的位置係加以凸顯。通常，同軸接觸窗在一般性裝置的一堆疊與局部佈線的一堆疊之間提供了一面積有效率的連接，從而以高度的圖案化和製程效率使每個胞元功能化。
在圖6A中，顯示出了從輸入引腳A和B到對應的多晶矽閘極的連線。圖6A的頂部部分是AOI22胞元的佈局圖600，且圖6A的底部部分是從垂直於佈局圖600的頂表面的線A-A’獲得的剖面圖。輸入引腳(標記為A和B)可以為M1層次，並施用以相應的輸入(例如，A-D)。在圖6A中，輸入引腳A(即614)和輸入引腳B(即616)通過常規的垂直互連線(例如介層窗)646和648連接到對應的較低層次的金屬，例如分別為M0層次622和624。垂直互連線646和648也可以稱為層次間連接點。舉例來說，輸入引腳A 614通過垂直互連線646連接到M0層次(或M0層)622。然後，兩個M0層次(例如622和624)連接到在同軸接觸窗602之中的兩個同心管之導體(或導電層)。據此，輸入引腳A連接到外部導體(外部導電層)，而輸入引腳B連接到同軸接觸窗602的內部導體。此外，分別地，外部導體耦接到多晶矽閘極A，且內部導體耦接至多晶矽閘極B。因此，圖6A中的設計提供了輸入引腳與閘極層次A和B之間的面積效率連接。
圖6B繪示對p型裝置的電源、內部佈線、及輸出信號連線。圖6B的頂部部分是AOI22胞元的佈局圖600，而圖6B的底部部分是從垂直於佈局圖600的頂表面的線B-B’獲得的剖面圖。電源(或電源電壓)VDD從出現在剖面圖左側的電力軌連線642進入裝置而通過較低的兩個M0層次650a-650b。電源VDD連線係加以搭接至在同軸接觸窗610中的外部兩個導電層，並加以繞線至針對閘極A和B的源極側局部互連線638。在通過平行的閘極A和B(如在示意圖的p側所稱的)之後，輸出係由針對閘極A和B的汲極側局部互連線640拾取。然後，該輸出係由同軸接觸窗604拾取，且加以繞線至底部的兩個M0層次650e-650f。兩個M0層次650e-650f通過一個或多個垂直互連線(或層次間連接點)652a-652c進一步連接到頂部兩個M0層次650c-650d。將信號(例如，電源VDD)從底部兩個 M0層次650e-650f移動到頂部兩個M0層次650c-650d可使信號饋入同軸接觸窗610的內部兩個導電層。同軸接觸窗610的內部兩個導電層係耦接至針對閘極C和D的源極側局部互連線638，以向閘極C和D提供輸入。閘極C和D的輸出又由汲極側局部互連線640拾取，並進一步由同軸接觸窗604的兩個內部導電層拾取。輸出係進一步由同軸接觸窗604的兩個內部導電層加以繞線到兩個頂部M0層次650g-650h，並進一步饋送到輸出引腳Y(例如620)。應當注意，兩個頂部M0層次650g-650h通過互連線630耦接到輸出引腳Y。
圖6C顯示出了對n型裝置的電源、內部佈線及輸出信號連線。圖6C的頂部部分是AOI22胞元的佈局圖600，而圖6C的底部部分係從垂直於佈局圖600的頂表面的線C-C’獲得的剖面圖。電力從GND電力軌連線644進入而通過第二和第三M0層次654a-654b。第二和第三M0層次654a-654b通過同軸接觸窗608將電力軌連線644連接到用於閘極C和B的源極側局部互連線634。在穿過閘極C和B之後，輸出係由針對閘極C和B的汲極側局部互連線636加以拾取。然後，該輸出由與汲極側局部互連線636連接的同軸接觸窗606加以饋送至第二和第三M0層次654e-654f。第二和第三M0層次654e-654f分別通過垂直互連線(也稱為層次間連接點)656a-656b進一步搭接至頂部和底部M0層次654c和654d。然後，頂部和底部M0層次654c和654d通過同軸接觸窗608連接到用於閘極A和D的源極側局部互連線634，並且該輸出相應地成為對閘極A和D的輸入。閘極A和D的輸出係接著由用於閘極A和D的汲極側局部互連線636加以拾取，並由與汲極側局部互連線636連接的同軸接觸窗606的最外和最內的導電層進一步拾取。同軸接觸窗606將閘極A和D的輸出加以繞線到頂部和底部M0層次654g和654h。頂部和底部 M0層次654g和654h進一步將閘極A和D的輸出加以繞線到輸出引腳Y(例如620)，其中頂部和底部M0層次654g和654h通過互連線632耦接到輸出引腳Y。
圖6D顯示類似於圖6A的構造和功能。圖6D的頂部部分是AOI22胞元的佈局圖600，且圖6D的底部部分是從垂直於佈局圖600的頂表面的線D-D’獲得的剖面圖。類似於圖6A，信號通過同軸接觸窗607連接到閘極C和D，其中同軸接觸窗607的外導體將底部M0層次626連接到閘極C，並且同軸接觸窗607的中心導體(或導電層)將最頂部的M0層次628連接到最底部的閘極D。如圖6D所示，輸入引腳(標記為C和D)617-618可以是M1層次(或M1層)，並施用以對應的輸入(例如，C和D)。輸入引腳C 618和輸入引腳D 617通過常規的垂直互連線660a和660b分別連接到對應的較低的金屬M0層次628和626。例如，輸入引腳C 618通過垂直互連線660a連接到M0 628。然後，兩個M0層次(例如626和628)連接到同軸接觸窗607之中兩個同心管的導體(或導電層)。因此，輸入引腳C 618連接到外部導體(外部導電層)，而輸入引腳D 617連接到同軸接觸窗607的內部導體。此外，分別地，外部導體係耦接到多晶矽閘極D，且內部導體係耦接到多晶矽閘極C。因此，在圖6D中的設計提供了輸入引腳與閘極層次C和D之間的面積有效率連接。
因此，本案的技術包括製造方法和半導體裝置結構。一個實施例包括垂直互連線結構。垂直互連線結構包括由絕緣體(或絕緣層)隔開的多個同心導電層。互連線結構具有交錯的末端(線末端或結構末端)，即台階狀末端。這種交錯有助於對堆疊中的後續導電層(例如，源極側或汲極側局部互連線)的選擇性連接。
另一個實施例包括微加工製程，用以形成底部線端延伸部。該製程包括第一蝕刻，該第一蝕刻是定向(非等向性)蝕刻，用以在第一電介電材料中界定一開口/孔。第一蝕刻形成足夠用於同軸接觸窗結構之半徑的開口，但是係以最終同軸接觸窗結構之部分深度加以形成。該深度可以等於待形成的同軸接觸窗結構的外部導體(或導電層)的深度。在開口的側壁上沉積第一導體，並在第一導體的露出之側壁上沉積第一絕緣體(或絕緣層)。執行第二蝕刻(定向性的)，以去除第一介電材料未被第一導體和第一絕緣體覆蓋的部分。第二蝕刻蝕刻進入第一介電質一預定距離。在第一絕緣體的側壁和開口的露出側壁部分上沉積第二導體。在第二導體的露出側壁上沉積第二絕緣體。用第三導體填充在所界定的開口中留存之空間。注意，在用第三導體填充留存之空間之前，可以添加額外的導體與絕緣體對。在每個額外的導體與絕緣體對之前進一步蝕刻所界定的開口，並且在最終填充(用第三導體填充)之前進一步蝕刻所界定的開口。
另一個實施例包括本案中用於形成同軸接觸窗結構的頂部(垂直頂部)的製程。該製程開始於一同軸接觸窗結構，該同軸接觸窗結構具有導體與緣體對的同心構造且具有平坦的頂表面。同軸接觸窗結構的底部可以是台階形，其中，中心導體比外部導體延伸得更深。同軸接觸窗結構係由第一介電材料加以包圍。第一蝕刻(或定向蝕刻、垂直蝕刻)係加以執行而進入在包圍同軸接觸窗結構的第一介電材料。第一蝕刻可以蝕刻到一預定深度，例如一個橫向佈線和介電層的垂直深度。接下來，執行第二蝕刻，這是進入最外面的同軸導體與絕緣體對的橫向蝕刻。執行第三蝕刻，該第三蝕刻是一垂直蝕刻，其進入包圍同軸接觸窗結構的第一介電質而達到一額外的橫向佈線和介電層的深 度。執行第四蝕刻，其係進入每個露出的導體與絕緣體對的橫向蝕刻，導致同軸接觸窗結構的頂端的台階狀幾何形狀。執行進入周圍介電質的垂直蝕刻及其後之對露出的導體與介電質對的橫向/水平蝕刻之此順序，直到露出同軸接觸窗結構的中心導體為止。除了中心導體之外，同軸接觸窗結構可包括一個或多個導體與絕緣體圓柱對。
另一個實施例包括一裝置設計或構造。例如，這種設計可以用作標準胞元架構(例如，AOI22胞元)或標準胞元架構的一部分。此一裝置可以包括電力軌連線(例如，圖5B中的642和644)。電力軌連線可以配置於一個垂直胞元邊界(此處稱為胞元的“源極側”)上由一擴散中斷部所留下的空間中。電力軌連線在p裝置(或p型電晶體)上的VDD(高電壓，也稱為1)與n裝置(或n型電晶體)上的GND(低電壓，也稱為0)之間加以分置。電力軌連線一般性地在局部佈線(M0)堆疊的整個高度上延伸，僅藉由連接適當的M0層次而允許功能化。
一垂直互連線(或垂直輸出互連線)(例如，圖5B中的630、632)位於胞元的相反側(在本案中稱為胞元的「汲極側」)，將p-裝置和n-裝置二者連接到一輸出引腳(例如，圖6B中的620)。此垂直互連線係形成為胞元的p和n區域的兩個分別的連線、或同時連接兩個輸出的一個連續的介層條(via-bar)。垂直輸出互連線(例如，圖5B中的630或632)通常在局部佈線(M0)堆疊的整個高度上延伸，藉由連接對應的M0層次而允許功能化。
局部佈線(M0)層次的一堆疊(例如，圖6C中的654a-654d)係加以形成，其中在3D邏輯堆疊中每個裝置層次具有一個佈線層次(即，堆疊四個電晶體需要四個層次的M0)。藉由在p裝置和n裝置局部互連線兩者上形成四 個連線(例如，圖6B中的638和640、圖6C中的634和636)，此等M0層次促進了胞元佈局的功能化。由M0層次建立的連線可以包括：一電力(例如VDD或GND)到一源極側同軸接觸窗(例如608和610)、一汲極側同軸接觸窗(例如604和606)到層次間連接點(例如，圖6B中的652a-652c)、一層次間連接點(例如，圖6C中的656b)到一源極側同軸接觸窗(例如608)、及一汲極側同軸接觸窗(例如606)到與輸出引腳(例如620)連接的一垂直互連線(例如632)。這些M0層次通過胞元/裝置的有源區域(例如611)外部的佈線軌上的閘極同軸接觸窗(例如602、607)更將胞元的輸入引腳(例如614-618)連接到適當的電晶體閘極(例如，多晶矽閘極A-D)。
在本揭露內容中，一對閘極同軸接觸窗(例如602和607)係加以配置(每個外部佈線軌道上一個)以將堆疊的閘極連接到輸入引腳。並且，兩對以上的源極/汲極同軸接觸窗係加以形成，其中，一對(例如610和604)係位於p裝置源極和汲極上方，另一對(例如608和606)位於n裝置源極和汲極上方。
因此，本案的技術提供了一種緊湊且有效率的方法和結構，用於在各種半導體裝置(包括3D邏輯裝置以及諸如靜態隨機存取存儲器(SRAM)裝置之記憶體裝置)之內提供垂直連線。
在前面的描述中，已經闡明了特定細節，例如處理系統的特定幾何形狀以及其中使用的各種組件和製程的描述。然而，應當理解，本案的技術可以在背離這些特定細節的其他實施例中實踐，並且這樣的細節是出於解釋而非限制的目的。已經參考隨附圖式描述了本案揭露的實施例。類似地，出於解釋的目的，已經提出了具體的數字、材料、及配置以便提供透徹的理解。然而， 可以在沒有這些特定細節的情況下實踐實施例。具有基本相同的功能結構的組件由相同的參考標記表示，因此可以省略任何多餘的描述。
已經將各種技術描述為多個離散操作以幫助理解各種實施例。描述的順序不應解釋為暗示這些操作必定與順序有關。實際上，這些操作無需按照顯示順序執行。可以與所描述的實施例不同的順序來執行所描述的操作。在額外實施例中，可以執行各種額外操作和/或可以省略所描述的操作。
如本案所用的「基板」或「目標基板」通常是指根據本發明處理的物體。基板可以包括一裝置(特別是半導體或其他電子裝置)的任何材料部分或結構，並且可以例如是基底基板結構，例如半導體晶圓、光罩、或在基底基板結構上方或之上的層，例如薄膜。因此，基底不限於任何特定基底結構、下方層或上方層、圖案化或未圖案化，而是預期包括任何此類層或基底結構，以及層和/或基底結構的任何組合。該描述可以參考特定類型的基板，但是這僅出於說明性目的。
熟習此技藝者還將理解，在仍然實現本發明的相同目的的同時，可以對上述技術的操作進行許多變化。這樣的變化係意圖為本揭露內容的範圍所涵蓋。這樣，本發明的實施例的前述描述不旨在是限制性的。相反的，對本發明實施例的任何限制係在以下申請專利範圍中呈現。
300:同軸接觸窗
302~308:導體(導電層)
310~314:絕緣體(或絕緣層)
316~322:金屬(金屬層)
324~330:局部互連線

Claims (20)

  1. 一種半導體裝置，形成於一基板之上，該半導體裝置包含： 導電層，延伸自局部互連線且耦接至堆疊於該等局部互連線之上的金屬層，該等局部互連線係堆疊在該基板之上且沿著該基板的頂表面橫向延伸，該等金屬層沿著該基板的該頂表面橫向延伸，該等導電層係閉合形狀的、同心排列的、且以柱狀延伸，該等局部互連線每一者係耦接至來自該等導電層的一對應導電層，且該等導電層每一者係耦接至來自該等金屬層的一對應金屬層；及 絕緣層，其係閉合形狀的、同心排列的，且相對於該等導電層交替地配置，俾使該等導電層係藉由該等絕緣層而彼此分隔開。
  2. 如請求項1之半導體裝置，其中該等導電層具有底端，該等底端係交錯的且耦接至該等局部互連線其中一者以上，俾使該等局部互連線每一者係耦接至來自該等導電層的一各別的導電層。
  3. 如請求項2之半導體裝置，其中該等絕緣層具有底端，該等底端係交錯的，俾使該等絕緣層每一者的一底端係與來自該等導電層的一對應導電層的一底端齊平。
  4. 如請求項1之半導體裝置，其中該等導電層具有頂端，該等頂端係交錯的且耦接至該等金屬層其中一者以上，俾使該等導電層每一者係耦接至來自該等金屬層的一各別金屬層。
  5. 如請求項4之半導體裝置，其中該等絕緣層具有頂端，該等頂端係交錯的，俾使該等絕緣層每一者的一頂端係與來自該等導電層的一對應導電層的一頂端齊平。
  6. 如請求項1之半導體裝置，其中該等導電層具有管構造或圓柱構造其中至少一者。
  7. 如請求項6之半導體裝置，其中該管構造或該圓柱構造具有一錐形輪廓。
  8. 如請求項1之半導體裝置，更包含： 堆疊在該基板之上的電晶體對，該等電晶體對每一者包含彼此堆疊的一n型電晶體及一p型電晶體，其中： 該n型電晶體具有位於該n型電晶體的一n型渠道區域的兩端的一源極區域和一汲極區域，該n型電晶體的該源極區域及該汲極區域每一者係耦接至來自該等局部互連線的一各別局部互連線，該n型渠道區域係由一n型閘極結構加以包圍，及 該p型電晶體具有位於該p型電晶體的一p型渠道區域的兩端的一源極區域和一汲極區域，該p型電晶體的該源極區域及該汲極區域每一者係耦接至來自該等局部互連線的一各別局部互連線，該p型渠道區域係由一p型閘極結構加以包圍。
  9. 如請求項8之半導體裝置，更包含： 閘極電極，堆疊在該基板上，該等閘極電極係電耦接至該等電晶體對的閘極結構，其中該等導電層其中至少一者延伸自該等閘極電極其中一者，且係耦接至該等閘極電極的該其中一者。
  10. 一種半導體裝置的形成方法，包含： 形成一第一開口於一基板之上的一介電質堆疊之中，該第一開口呈具有一第一側壁及一第一底部的一圓柱形狀； 沿著該第一開口的該第一側壁沉積一第一導電層及沿著該第一導電層的一內側壁沉積一第一絕緣層，俾使該第一導電層及該第一絕緣層具有閉合形狀且呈同心排列的，該第一導電層的底部及該第一絕緣層的底部係配置於該第一開口的該第一底部之上； 沿著該第一絕緣層的一內側壁蝕刻該介電質堆疊，俾以形成一第二開口，該第二開口延伸進入該介電質堆疊且具有一第二側壁及一第二底部，該第二側壁沿著該第一絕緣層的該內側壁而形成且進一步延伸進入該介電質堆疊，該第二開口的該第二底部係配置在該第一導電層及該第一絕緣層之底部的下方；及 沿著該第二開口的該第二側壁沉積一第二導電層及沿著該第二導電層的一內側壁沉積一第二絕緣層，該第二導電層的底部及該第二絕緣層的底部係配置在該第二開口的該第二底部之上，俾使該第二導電層的底部係配置在該第一導電層的底部之下方，以形成一交錯構造。
  11. 如請求項10之半導體裝置的形成方法，更包含： 交替地蝕刻該介電質堆疊與順序沉積一導電層及一絕緣層，俾使多個導電層及多個絕緣層形成在該介電質堆疊之中以符合一預定數量的導電層及一預定的深度，該等導電層及該等絕緣層具有同心閉合形狀且交替地配置，該第一導電層係該等導電層的一最外層，該等導電層具有底端，該等底端係交錯的且延伸自局部互連線其中一者以上，俾使該等局部互連線每一者係耦接至一各別導電層，該等局部互連線係堆疊在該基板上且沿著該基板的頂表面橫向延伸。
  12. 如請求項11之半導體裝置的形成方法，更包含： 沉積一介電覆蓋層於該等絕緣層、該等導電層、及該介電質堆疊之上，其中該等絕緣層、該等導電層、及該介電質堆疊係共面的； 執行一第一垂直蝕刻進入該介電質堆疊，以圍繞該第一導電層的外側壁形成一垂直溝槽開口；該垂直溝槽開口以一第一深度延伸進入該介電質堆疊並露出該第一導電層的第一部分； 執行一第一橫向蝕刻以移除該第一導電層的露出之第一部分、及與該第一導電層的露出之第一部分相鄰的該第一絕緣層的一第一部分，其中該第一橫向蝕刻進一步露出該第二導電層的一第一部分； 執行一第二垂直蝕刻進入該介電質堆疊，以延伸該垂直溝槽開口以一第二深度進入該介電質堆疊，並露出該第一導電層的一第二部分；及 執行一第二橫向蝕刻，其中該第二橫向蝕刻移除： （i）           該第一導電層的露出之第二部分、及與該第一導電層的露出之第二部分相鄰的該第一絕緣層的一第二部分，俾以露出該第二導電層的一第二部分，及 （ii）         該第二導電層的露出之第一部分、及與該第二導電層的露出之第一部分相鄰的該第二絕緣層的一第一部分，俾以露出該等導電層的一第三導電層的一第一部分，該第三導電層係沿著該第二絕緣層的一內側壁加以形成。
  13. 如請求項12之半導體裝置的形成方法，更包含： 交替地執行一垂直蝕刻及一橫向蝕刻，俾使該等導電層每一者在該垂直溝槽開口之中露出，且該等導電層的頂端係交錯的並耦接至金屬層的一或多者，俾使該等導電層每一者係耦接至來自該等金屬層的一各別金屬層，其中該等金屬層係堆疊在該等局部互連線之上。
  14. 如請求項13之半導體裝置的形成方法，更包含： 形成電晶體對，其堆疊在該基板之上，該等電晶體對每一者包含彼此堆疊的一n型電晶體及一P型電晶體，其中： 該n型電晶體具有位於該n型電晶體的一n型渠道區域的兩端的一源極區域和一汲極區域，該n型電晶體的該源極區域及該汲極區域每一者係耦接至一各別的局部互連線，該n型渠道區域係由一n型閘極結構加以包圍，及 該p型電晶體具有位於該p型電晶體的一p型渠道區域的兩端的一源極區域和一汲極區域，該p型電晶體的該源極區域及該汲極區域每一者係耦接至一各別的局部互連線，該p型渠道區域係由一p型閘極結構加以包圍。
  15. 如請求項14之半導體裝置的形成方法，更包含： 形成閘極電極，其堆疊在該基板上，該等閘極電極係電耦接至該等電晶體對的閘極結構，其中該等導電層其中至少一者延伸自該等閘極電極其中一者，且係耦接至該等閘極電極的該其中一者。
  16. 一種半導體裝置，包含： 電晶體對，其堆疊在一基板之上，該等電晶體對每一者包含彼此堆疊的一n型電晶體及一p型電晶體，局部互連線係堆疊在該基板上並沿著該基板的一頂表面而延伸，該等局部互連線係電耦接至該等電晶體對的源極區域及汲極區域； 金屬層，堆疊在該等局部互連線之上； 導電層，延伸自該等局部互連線並耦接至該等金屬層，該等導電層係閉合形狀的、同心排列的、且呈柱狀而延伸，該等局部互連線每一者係耦接至來自該等導電層的一對應導電層，且該等導電層每一者係耦接至來自該等金屬層的一對應金屬層；及 絕緣層，呈閉合形狀的、同心排列的，且相對於該等導電層交替地配置，俾使該等導電層係藉由該等絕緣層彼此分隔開。
  17. 如請求項16之半導體裝置，其中該等導電層具有底端，該等底端係交錯的且耦接至該等局部互連線其中一者以上，俾使該等局部互連線每一者係耦接至來自該等導電層的一各別的導電層。
  18. 如請求項16之半導體裝置，其中該等導電層具有頂端，該等頂端係交錯的且耦接至該等金屬層其中一者以上，俾使該等導電層每一者係耦接至來自該等金屬層的一各別金屬層。
  19. 如請求項16之半導體裝置，其中該等導電層具有管構造或圓柱構造其中至少一者。
  20. 如請求項16之半導體裝置，更包含： 閘極電極，堆疊在該基板上，該等閘極電極係電耦接至該等電晶體對的閘極結構，其中該等導電層其中至少一者延伸自該等閘極電極其中一者，且係耦接至該等閘極電極的該其中一者。
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