[go: up one dir, main page]

TW201801154A - 高電壓電晶體裝置及其製造方法 - Google Patents

高電壓電晶體裝置及其製造方法

Info

Publication number
TW201801154A
TW201801154A TW105134713A TW105134713A TW201801154A TW 201801154 A TW201801154 A TW 201801154A TW 105134713 A TW105134713 A TW 105134713A TW 105134713 A TW105134713 A TW 105134713A TW 201801154 A TW201801154 A TW 201801154A
Authority
TW
Taiwan
Prior art keywords
drain
dielectric layer
layer
gate
region
Prior art date
Application number
TW105134713A
Other languages
English (en)
Inventor
劉銘棋
王培倫
曾元泰
張宇行
劉世昌
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201801154A publication Critical patent/TW201801154A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/655—Lateral DMOS [LDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0215—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned selective metal deposition simultaneously on gate electrodes and the source regions or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0285—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using formation of insulating sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H10P14/416—
    • H10P30/204—
    • H10P30/21—
    • H10P50/71—
    • H10P50/73—
    • H10W20/069—
    • H10W20/20—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一種方法包含：沿著閘極結構之側壁形成閘極間隔件；在該閘極結構之相對側上形成源極區及汲極區，其中該源極區之側壁與該閘極間隔件之第一側壁垂直地對準；沉積介電層於基板上方；沉積導電層於該介電層上方；將該介電層及該導電層圖案化以形成場板，其中該介電層包括自第二汲極/源極區延伸至該閘極間隔件之第二側壁之水平部分及沿著該閘極間隔件之該第二側壁形成之垂直部分；藉由對該導電層、該閘極結構、第一汲極/源極區及第二汲極/源極區應用自對準矽化物製程而形成複數個金屬矽化物層；及形成接點插塞於該複數個金屬矽化物層上方。

Description

高電壓電晶體裝置及其製造方法
本發明實施例係有關高電壓電晶體裝置及其製造方法。
由於各種電子組件之整合密度之改良，半導體工業已經歷迅速成長。隨著半導體技術進一步演進，金屬氧化物半導體(MOS)電晶體已廣泛用於當今之積體電路中。MOS電晶體係電壓控制式裝置。當將控制電壓施加至MOS電晶體之閘極且該控制電壓大於MOS電晶體之臨限值時，在MOS電晶體之汲極與源極之間建立導電通道。因此，電流在MOS電晶體之汲極與源極之間流動。另一方面，當該控制電壓小於MOS電晶體之臨限值時，MOS電晶體相應地關斷。 MOS電晶體可包含兩個主要類別。一個類別係n通道MOS電晶體；另一個類別係p通道MOS電晶體。根據結構差異，MOS電晶體可進一步劃分成兩個子類別，平面MOS電晶體及垂直MOS電晶體。隨著半導體技術進一步進步，已出現新功率MOS裝置以進一步改良關鍵效能特性，例如電壓額定值、功率處置能力及可靠性。舉例而言，橫向雙擴散MOS電晶體能夠每單位面積遞送較多電流同時維持高崩潰電壓。橫向雙擴散MOS電晶體可替代地稱為高電壓MOS電晶體。 為了減小高電壓MOS電晶體之源極、汲極及閘極電阻，可採用自對準矽化物(salicide)製程來在形成分別連接至源極、汲極及閘極電極區之接點插塞之前，在源極、汲極及閘極電極區之頂部上形成金屬矽化物接點。最常見金屬矽化物材料係矽化鎳及矽化鈷。在自對準矽化物製程中，毯覆沉積薄金屬層於半導體基板上方。特定而言，沉積薄金屬層於暴露的源極、汲極及閘極電極區上方。可對薄金屬層應用一或多個退火製程。此等退火製程致使金屬選擇性地與源極、汲極及閘極電極區之暴露的矽反應，藉此分別在源極、汲極及閘極電極區之頂部上形成金屬矽化物層。在已形成金屬矽化物層之後，移除未反應金屬。另外，可形成複數個接點插塞於源極、汲極及閘極電極區上方。
根據本發明一實施例，一種方法，其包括：形成閘極結構於基板上方；沿著該閘極結構之側壁形成閘極間隔件；在該閘極結構之相對側上形成第一汲極/源極區及第二汲極/源極區，其中該第一汲極/源極區之側壁與該閘極間隔件之第一側壁垂直地對準；沉積介電層於該基板上方；沉積導電層於該介電層上方；將該介電層及該導電層圖案化以形成場板，其中該介電層包括自該第二汲極/源極區延伸至該閘極間隔件之第二側壁之水平部分及沿著該閘極間隔件之該第二側壁形成之垂直部分；藉由對該導電層、該閘極結構、該第一汲極/源極區及該第二汲極/源極區應用自對準矽化物製程而形成複數個金屬矽化物層；及形成接點插塞於該複數個金屬矽化物層上方。 根據本發明之另一實施例，一種裝置包括：位於一閘極結構之相對側上之一第一汲極/源極區及一第二汲極/源極區；一導電場板，其形成於該閘極結構與該第二汲極/源極區之間，其中該導電場板包括位於一導電層上方之一金屬矽化物層，且其中該導電層位於一介電層上方，且其中該介電層之一水平部分自該第二汲極/源極區延伸至沿著該閘極結構形成之一閘極間隔件之一側壁，且該介電層之一垂直部分係沿著該閘極間隔件之該側壁形成；及複數個接點插塞，其分別連接至該第一汲極/源極區、該第二汲極/源極區及該導電層，其中透過形成於該導電層上方之該金屬矽化物層連接該導電層與一接點插塞。 根據本發明之又一實施例，一種方法包括：在一基板上方生長一磊晶層；在該磊晶層中形成複數個隔離區；將離子佈植於該磊晶層中以形成一井；在該井中形成一主體區及一經摻雜汲極區；形成一閘極結構於該基板上方；沿著該閘極結構之側壁形成一閘極間隔件；在該主體區中形成一源極區且在該經摻雜汲極區中形成一汲極區，其中該源極區及該汲極區位於該閘極結構之相對側上，且其中該源極區之一側壁與該閘極間隔件之一第一側壁垂直地對準；沉積一介電層於該基板上方；沉積一導電層於該介電層上方；將該介電層及該導電層圖案化以形成一場板，其中該場板包括形成於該汲極區與該閘極結構之一第二側壁之間的一水平部分及沿著該閘極間隔件之該第二側壁形成之一垂直部分；對該導電層、該汲極區及該源極區應用一自對準矽化物製程以形成複數個金屬矽化物層；及形成接點插塞於該複數個金屬矽化物層上方。
以下揭露內容提供用於實施本發明之不同構件之諸多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅係實例且不意欲具有限制性。舉例而言，在以下描述中第一構件在第二構件上方或上之形成可包含其中第一構件與第二構件形成為直接接觸之實施例，且亦可包含其中可在第一構件與第二構件之間形成額外構件使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清晰目的，且其本身並不指示所論述之各種實施例及/或組態之間的關係。 此外，為易於描述，本文中可使用空間相對術語(例如「下面」、「下方」、「下部」、「上面」、「上部」等)來描述一個元件或構件與另一(些)元件或構件之關係，如各圖中所圖解說明。除圖中所繪示之定向外，該等空間相對術語亦意欲囊括裝置在使用或操作中之不同定向。裝置可以其他方式定向(旋轉90度或呈其他定向)，且因此可同樣地解釋本文中所使用之空間相對描述符。 將關於特定內容脈絡(雙擴散金屬氧化物半導體(MOS)電晶體)中之實施例描述本揭露。然而，亦可將本揭露之實施例應用於各種高電壓MOS電晶體，例如基於矽之高電壓電晶體、基於氮化鎵(GaN)之高電壓電晶體等。在下文中，將參考附圖詳細解釋各種實施例。 圖1圖解說明根據本揭露之各種實施例之MOS電晶體之剖面圖。MOS電晶體100包括第一汲極/源極區124、第二汲極/源極區126及閘極電極132。如圖1中所展示，閘極電極132形成於閘極介電層131上方。閘極電極132與閘極介電層131形成閘極結構130。第一汲極/源極區124與第二汲極/源極區形成於閘極電極132之相對側上。閘極間隔件133沿著閘極結構130之側壁而形成。第一汲極/源極區124之側壁與閘極間隔件133之側壁垂直地對準。 圖1進一步圖解說明MOS電晶體100包括形成於閘極間隔件133與第二汲極/源極區126之間的場板136。換言之，第二汲極/源極區126與閘極電極132由場板136隔開。如圖1中所展示，場板136形成於介電層134上方。場板136係包括導電層及位於該導電層上方之金屬矽化物層之導電場板。 介電層134包括自閘極間隔件133之側壁延伸至第二汲極/源極區126之邊緣之第一水平部分、沿著閘極間隔件133之側壁形成之垂直部分及形成於閘極間隔件133之頂部上之第二水平部分。應注意，圖1中所展示之第二水平部分僅係實例。熟習此項技術者將理解，可存在諸多變化、修改及替代形式。舉例而言，第二水平部分可在閘極間隔件133之邊緣上方延伸且部分地覆蓋閘極電極132之頂部表面。 MOS電晶體100進一步包括鄰近於第一汲極/源極區124而形成之主體拾取區122。在某些實施例中，MOS電晶體100係n型MOS電晶體。第一汲極/源極區124係n型源極區。第二汲極/源極區126係n型汲極區。如圖1中所展示，主體拾取區122及第一汲極/源極區124兩者皆形成於p型主體區112中。第二汲極/源極區126形成於n型經摻雜汲極區114中。p型主體區112及n型經摻雜汲極區114兩者均形成於n型井108中。n型井108形成於p型磊晶層104中，該p型磊晶層生長於p型基板102上方。 MOS電晶體100進一步包括：形成於基板102上方之複數個隔離區106、蝕刻停止層141及形成於基板102上方之層間介電(ILD)層142。如圖1中所展示，複數個接點插塞152、154、156、158及160形成於ILD層142中且分別連接至主體拾取區122、第一汲極/源極區124、閘極電極132、場板136及第二汲極/源極區126。下文將關於圖2至14描述MOS電晶體100之詳細形成製程。 在某些實施例中，金屬矽化物層形成於場板136之頂部上。金屬矽化物層可藉由對暴露的導電層(例如多晶矽層)應用自對準矽化物製程而形成。更特定而言，場板136上之金屬矽化物層係以與主體拾取區122、第一汲極/源極區124、閘極電極132及第二汲極/源極區126上方之金屬矽化物層相同之方式形成。如此，連接至場板136之接點插塞可以與連接至汲極、源極及閘極區之接點插塞相同之接點製作製程形成。 在場板136上具有金屬矽化物層之一個有利特徵係可藉由採用自對準矽化物製程減小接點電阻；可保存用於形成場板之額外遮罩；且可在後段製程金屬化製程期間形成連接至場板136之接點插塞。因此，可減小MOS電晶體100之成本。另外，可改良MOS電晶體100之可靠性。 圖2至14圖解說明根據本揭露之各種實施例製作圖1中所展示之MOS電晶體之中間步驟之剖面圖。應注意，圖2至14中所展示之製作步驟僅係實例。熟習此項技術者將認識到，可存在諸多替代形式、變化及修改。舉例而言，圖2至14中之製作步驟提供形成n型MOS電晶體之方法。熟習此項技術者將認識到，該等製作步驟可藉由反轉相應經摻雜半導體區之導電性類型而適用於形成p型MOS電晶體。 圖2圖解說明根據本揭露之各種實施例之半導體裝置在形成磊晶層於基板上方之後的剖面圖。半導體裝置100包含基板102及位於基板102上方之磊晶層104。基板102由矽形成，但其亦可由其他III族、IV族及/或V族元素(例如矽、鍺、鎵、砷及其組合)形成。 如熟習此項技術者已知，在佈植步驟中使用摻雜物原子可形成具有特定導電性類型之基板102。取決於不同應用，基板102可係n型或p型。在某些實施例中，基板102係p型基板。適當p型摻雜物(例如硼、鎵、銦及/或類似物)佈植至基板102中。另一選擇係，基板102係n型基板。適當n型摻雜物(例如磷、砷及/或類似物)佈植至基板102中。在圖2至14中所展示之實施例中，基板102係p型基板。 磊晶層104自基板102生長。在某些實施例中，磊晶層104係自p型基板102生長之p型磊晶層。p型磊晶層104之磊晶生長可藉由使用適合半導體製作製程(例如化學氣相沉積(CVD)、超高真空化學氣相沉積(UHV-CVD)等)來實施。根據一實施例，p型磊晶層104具有介於自約1014 /cm3 至約1016 /cm3 之範圍內之摻雜密度。 圖3圖解說明根據本揭露之各種實施例之圖2中所展示之半導體裝置在已形成複數個隔離區之後的剖面圖。隔離區106可係淺溝槽隔離(STI)區，且可藉由蝕刻磊晶層104以形成複數個溝槽及用如此項技術中已知之介電材料填充該複數個溝槽而形成。舉例而言，隔離區106可用例如氧化物材料、高密度電漿(HDP)氧化物及/或類似物之介電材料來填充。介電材料係使用適合半導體沉積技術(例如CVD及/或類似技術)而形成。 可對磊晶層104之頂部表面應用平坦化製程(例如化學機械平坦化(CMP)製程)，使得可因此移除過量介電材料。在CMP製程中，將蝕刻材料與磨蝕材料之組合安放成與磊晶層104之頂部表面接觸，且使用研磨墊(未展示)來研磨掉形成於磊晶層104之頂部上之過量介電材料直至暴露磊晶層104之頂部表面為止。 圖4圖解說明根據本揭露之各種實施例之圖3中所展示之半導體裝置在已對半導體裝置應用離子佈植製程之後的剖面圖。高電壓n型井區108藉由適合半導體摻雜技術(例如離子佈植製程)而形成於磊晶層104中。在某些實施例中，將適當n型摻雜物(例如磷、砷及/或類似物)佈植至磊晶層104中以形成高電壓n型井區108。 在某些實施例中，高電壓n型井區108之摻雜濃度介於自約1×1015 /cm3 至約1×1018 /cm3 之範圍內。可藉由控制離子佈植能量相應地調整高電壓n型井區108之深度。 熟習此項技術者將認識到，圖4圖解說明理想輪廓。高電壓n型井區108之尺寸可在後續製作製程之後變化。 圖5圖解說明根據本揭露之各種實施例之圖4中所展示之半導體裝置在已形成p型主體區及n型經摻雜汲極區之後的剖面圖。p型主體區112及n型經摻雜汲極區114係藉由適合半導體摻雜技術(例如離子佈植製程)而形成。在某些實施例中，將適當p型摻雜物(例如硼、鎵、銦及/或類似物)佈植至高電壓n型井區108中以形成p型主體區112。同樣地，將適當n型摻雜物(例如磷、砷及/或類似物)佈植至高電壓n型井區108中以形成經摻雜汲極區114。 在某些實施例中，p型主體區112及n型經摻雜汲極區114之摻雜濃度介於自約1×1016 /cm3 至約1×1019 /cm3 之範圍內。可藉由控制離子佈植能量相應地調整p型主體區112及n型經摻雜汲極區114之深度。 熟習此項技術者將認識到，圖5圖解說明理想輪廓。p型主體區112及n型經摻雜汲極區114之尺寸可在後續製作製程之後變化。 圖6圖解說明根據本揭露之各種實施例之圖5中所展示之半導體裝置在形成閘極介電層於基板上方之後的剖面圖。閘極介電層131形成於半導體裝置100之頂部表面上。閘極介電層131可由例如氧化矽、氮氧化矽、氮化矽、氧化物、含氮氧化物、其組合及/或類似物之介電材料形成。閘極介電層131可具有大於約4之相對介電係數值。此類材料之其他實例包含氧化鋁、氧化鑭、氧化鉿、氧化鋯、氮氧化鉿、其組合及/或類似物。 在其中閘極介電層131包括氧化物層之實施例中，閘極介電層131可藉由電漿輔助CVD (PECVD)製程使用四乙氧基矽烷(TEOS)及氧氣作為前驅物而形成。根據一實施例，閘極介電層131可具有介於自約8 Å至約200 Å之範圍內之厚度。 圖7圖解說明根據本揭露之各種實施例之圖6中所展示之半導體裝置在形成閘極電極於閘極介電層上方之後的剖面圖。閘極電極132沉積於閘極介電層131上方。閘極電極132可包括導電材料，例如金屬(例如，鉭、鈦、鉬、鎢、鉑、鋁、鉿、釕)、金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳、矽化鉭)、金屬氮化物(例如，氮化鈦、氮化鉭)、經摻雜多晶體矽、其他導電材料、其組合及/或類似物。 在其中閘極電極132由多晶矽形成之實施例中，閘極電極132可藉由以低壓化學氣相沉積(LPCVD)將經摻雜或無摻雜多晶矽沉積至介於自約400 Å至約2,400 Å之範圍內之厚度而形成。在沉積經摻雜或無摻雜多晶矽之後，可採用蝕刻製程來定義閘極電極132。 圖8圖解說明根據本揭露之各種實施例之圖7中所展示之半導體裝置在形成閘極間隔件於基板上方之後的剖面圖。閘極間隔件133可藉由在半導體裝置100上方毯覆沉積一或多個間隔件層(未展示)及移除水平部分而形成。介電層之剩餘垂直部分形成如圖8中所展示之閘極間隔件133。閘極間隔件133可包括適合介電材料，例如SiN、氮氧化物、SiC、SiON、氧化物及/或類似物。 圖9圖解說明根據本揭露之各種實施例之圖8中所展示之半導體裝置在已形成主體拾取區及汲極/源極區之後的剖面圖。根據某些實施例，汲極/源極區(例如，汲極/源極區124及126)及主體拾取區(例如，主體拾取區122)可藉由佈植適當摻雜物而形成。 根據某些實施例，將適當n型摻雜物(例如磷、砷及/或類似物)分別佈植至p型主體區112及n型經摻雜汲極區114中以形成汲極/源極區124及126。汲極/源極區(例如，汲極/源極區124)之摻雜密度介於自約1018 /cm3 至約1×1021 /cm3 之範圍內。 根據某些實施例，將適當p型摻雜物(例如硼、鎵、銦及/或類似物)佈植至p型主體區112中以形成p型主體拾取區122。p型主體拾取區122之摻雜密度介於自約1018 /cm3 至約1×1021 /cm3 之範圍內。 圖10圖解說明根據本揭露之各種實施例之圖9中所展示之半導體裝置在形成場板於基板上方之後的剖面圖。在某些實施例中，場板136係藉由以下操作形成：在半導體裝置100上方毯覆沉積介電層及導電層，及執行蝕刻步驟以將該介電層及該導電層圖案化以形成圖10中所展示之場板136及介電層134。 介電層及導電層之圖案化可使用同一光微影遮罩執行，且因此介電層134之邊緣與場板136之相應邊緣對準，如圖10中所展示。 在替代實施例中，介電層及導電層之圖案化可使用不同光微影遮罩執行，且因此介電層134之邊緣不與場板136之相應邊緣對準。下文將關於圖16至21描述形成未對準邊緣之詳細製作步驟。 導電層可包括導電材料，例如多晶矽或類似物。另一選擇係，導電層可由例如金屬(例如，鉭、鈦、鉬、鎢、鉑、鋁、鉿、釕)、金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳、矽化鉭)、其他導電材料、其組合及/或類似物之其他常用導電材料形成。導電層可使用適合半導體沉積技術來沉積。 介電層134可包含氧化矽、氮化矽、氮氧化矽、高介電係數材料、其組合或多層以上材料。介電層134可使用適合半導體沉積技術來沉積。介電層134可替代地稱為抗蝕劑保護氧化物(RPO)介電層。介電層134可具有介於自約100 Å至約2,500 Å之範圍內之厚度。應注意，介電層134之厚度可基於不同應用及設計需要而變化。在某些實施例中，介電層134之厚度可基於MOS電晶體100之崩潰電壓來選擇。 如圖10中所展示，介電層134包括兩個水平部分及一個垂直部分。第一水平部分形成於漂移區上方，該漂移區位於閘極間隔件133與汲極區126之間。第二水平部分形成於閘極間隔件133之頂部上。垂直部分係沿著閘極間隔件133之側壁形成。如圖10中所展示，介電層134可係實質上保形層。介電層134之水平部分之厚度實質上等於介電層134之垂直部分之厚度。 在形成場板(如圖10中所展示)之後，可對主體拾取區122、源極124、閘極電極132、導電層及汲極126應用自對準矽化物製程。在自對準矽化物製程中，在具有暴露的矽區(例如，圖10中所展示之汲極、源極、閘極電極及導電層)之半導體裝置100上方毯覆沉積薄金屬層。然後，使半導體裝置100經受一或多個退火步驟。此退火製程致使金屬選擇性地與暴露的矽區反應，進而形成金屬矽化物層172、174、176、182及186於暴露的矽區上方。在某些實施例中，用於自對準矽化物製程中之金屬包含鈦、鉑、鈷、鎳等。然而，亦可使用其他金屬，例如錳、鈀等。 圖11圖解說明根據本揭露之各種實施例之圖10中所展示之半導體裝置在於半導體裝置上形成接點蝕刻停止層(CESL)之後的剖面圖。CESL 141可包括常用介電材料，例如氮化矽、氮氧化矽、碳氧化矽、碳化矽、其組合及其多層。CESL 141藉由適合沉積技術(例如濺鍍、CVD等)而沉積於半導體裝置上方。 圖12圖解說明根據本揭露之各種實施例之圖11中所展示之半導體裝置在沉積介電層於CESL層上方之後的剖面圖。介電層142沉積於CESL 141上方。介電層142可替代地稱為層間介電(ILD)層。介電層142可為具有低介電係數(舉例而言，小於約3.5)之低介電係數介電層。介電層142亦可包括例如氮化矽、氮氧化矽、高介電係數介電質、低介電係數介電質、CVD多晶矽或其他介電質之材料之組合。介電層142可使用適合沉積技術(例如濺鍍、CVD等)來沉積。 圖13圖解說明根據本揭露之各種實施例之圖12中所展示之半導體裝置在對半導體裝置之介電層及CESL層應用非等向性蝕刻製程之後的剖面圖。複數個開口151、153、155、157及159藉由蝕刻介電層142而形成。在CESL層141之幫助下，更精確地控制介電層142之蝕刻。在移除開口151、153、155、157及159中之CESL層141及介電層142之後，閘極電極、汲極/源極區、導電層及主體拾取區上方之下伏金屬矽化物層被暴露。 圖14圖解說明根據本揭露之各種實施例之圖13中所展示之半導體裝置在將金屬材料填充於半導體裝置之開口中之後的剖面圖。將金屬材料(其包含鎢、鈦、鋁、銅、其任何組合及/或類似物)填充至開口151、153、155、157及159中，從而形成接點插塞152、154、156、158及160。應注意，圖14中所展示之接點插塞配置僅係實例。熟習此項技術者將認識到，可存在諸多替代形式、修改及變化。舉例而言，取決於不同應用及設計需要，主體拾取區122及第一汲極/源極區124可共用接點插塞。 圖15圖解說明根據本揭露之各種實施例用於形成圖1中所展示之半導體裝置之方法之流程圖。此流程圖僅係實例，其不應過度地限制發明申請專利範圍之範疇。熟習此項技術者將認識到諸多變化、替代形式及修改。舉例而言，可添加、移除、替換、重新配置及重複如圖15中所圖解說明之各種步驟。 在步驟1502處，透過適合磊晶生長製程而自基板生長磊晶層。在步驟1504處，在磊晶層中形成複數個隔離區。在步驟1506處，透過離子佈植製程而在磊晶層中形成n型井。在步驟1508處，透過適合離子佈植製程而在n型井中形成p型主體區及n型經摻雜汲極區。 在步驟1510處，透過適合半導體沉積製程而沉積閘極介電層於基板上方。在步驟1512處，沉積閘極電極層於閘極介電層上方。可對閘極電極層及閘極介電層應用圖案化製程。閘極電極層及閘極介電層之剩餘部分形成閘極結構。 在步驟1514處，沉積介電層於閘極結構上方。藉由適合蝕刻製程移除介電層之水平部分。介電層之剩餘部分沿著閘極結構之側壁形成閘極間隔件。在步驟1516處，透過適合離子佈植製程而形成汲極區、源極區及主體拾取區。 在步驟1518處，透過適合沉積製程而形成介電層於基板上方。在步驟1520處，透過適合沉積製程而形成導電層於介電層上方。在步驟1522處，對介電層及導電層應用圖案化製程。導電層之剩餘部分形成自閘極結構延伸至汲極區之場板。 在步驟1524處，對半導體裝置應用自對準矽化物製程。在自對準矽化物製程期間，在各別汲極、源極、閘極電極、主體拾取區及場板區上形成金屬矽化物層。在步驟1526處，沉積蝕刻停止層於半導體裝置上方。在步驟1528處，沉積介電層或ILD層於蝕刻停止層上方。在步驟1530處，在介電層中形成複數個開口。在步驟1532處，透過適合製作製程(例如鍍覆製程)而在開口中形成接點插塞。 圖16至21圖解說明根據本揭露之各種實施例製作另一MOS電晶體之中間步驟之剖面圖。圖16至21中所展示之製作步驟類似於圖9至14中所展示之製作步驟，惟在場板之形成製程期間採用兩個光微影遮罩除外。如圖17中所展示，採用第一遮罩來定義導電層之形狀且形成場板136。採用第二遮罩來定義介電層134之形狀。如圖17中所展示，在場板136之最右邊緣與介電層134之最右邊緣之間存在間隙。將場板136之最右邊緣與介電層134之最右邊緣之間的距離定義為D。D之值可取決於不同應用及設計需要而變化。圖16至21中所展示之半導體裝置200類似於圖1中所展示之半導體裝置100，惟漂移區上方之介電層之部分之長度大於漂移區上方之場板之部分之長度除外。 圖22圖解說明根據本揭露之各種實施例用於形成圖16至21中所展示之半導體裝置之方法之流程圖。此流程圖僅係實例，其不應過度地限制發明申請專利範圍之範疇。熟習此項技術者將認識到諸多變化、替代形式及修改。舉例而言，可添加、移除、替換、重新配置及重複如圖22中所圖解說明之各種步驟。 製作步驟2202至2220及2226至2234類似於圖15中所展示之步驟1502至1520及1524至1532，且因此在本文中不再詳細論述以避免不必要重複。在步驟2222處，使用第一遮罩將導電層圖案化。在步驟2224處，使用第二遮罩將介電層圖案化。藉由使用兩個不同遮罩，可相應地控制場板之形狀。 圖23圖解說明根據本揭露之各種實施例之另一MOS電晶體之剖面圖。MOS電晶體300類似於圖1中所展示之MOS電晶體100，惟虛設閘極結構165形成於閘極結構130與汲極126之間除外。如圖23中所展示，虛設閘極結構165包含閘極介電層161、閘極電極162及閘極間隔件163。此外，如圖23中所展示，場板136形成於閘極結構130與虛設閘極結構165之間。 具有虛設閘極結構165之一個有利特徵係虛設閘極結構165有助於進一步改良汲極與閘極結構之間的隔離。因此，可改良圖23中所展示之MOS電晶體300之可靠性。 圖24圖解說明根據本揭露之各種實施例用於形成圖23中所展示之半導體裝置之方法之流程圖。此流程圖僅係實例，其不應過度地限制發明申請專利範圍之範疇。熟習此項技術者將認識到諸多變化、替代形式及修改。舉例而言，可添加、移除、替換、重新配置及重複如圖24中所圖解說明之各種步驟。 圖24中所展示之製作步驟2402至2410及2416至2430類似於圖15中所展示之步驟1502至1510及1514至1532，且因此在本文中不再詳細論述以避免不必要重複。在步驟2412處，形成閘極電極及虛設閘極電極兩者於基板上方。在步驟2414處，沿著相應閘極結構形成閘極間隔件及虛擬閘極間隔件兩者。 根據一實施例，一種方法包括：形成閘極結構於基板上方；沿著該閘極結構之側壁形成閘極間隔件；在該閘極結構之相對側上形成第一汲極/源極區及第二汲極/源極區，其中該第一汲極/源極區之側壁與該閘極間隔件之第一側壁垂直地對準；沉積介電層於該基板上方；沉積導電層於該介電層上方；將該介電層及該導電層圖案化以形成場板，其中該介電層包括自該第二汲極/源極區延伸至該閘極間隔件之第二側壁之水平部分及沿著該閘極間隔件之該第二側壁形成之垂直部分；藉由對該導電層、該閘極結構、該第一汲極/源極區及該第二汲極/源極區應用自對準矽化物製程而形成複數個金屬矽化物層；及形成接點插塞於該複數個金屬矽化物層上方。 根據一實施例，一種裝置包括：第一汲極/源極區及第二汲極/源極區，其位於閘極結構之相對側上；導電場板，其形成於該閘極結構與該第二汲極/源極區之間，其中該導電場板包括導電層上方之金屬矽化物層，且其中該導電層位於介電層上方，且其中該介電層之水平部分自該第二汲極/源極區延伸至沿著該閘極結構形成之閘極間隔件之側壁，且該介電層之垂直部分係沿著該閘極間隔件之該側壁形成；及複數個接點插塞，其分別連接至該第一汲極/源極區、該第二汲極/源極區及該導電層，其中該導電層與接點插塞透過形成於該導電層上方之該金屬矽化物層而連接。 根據一實施例，一種方法包括：在基板上方生長磊晶層；在該磊晶層中形成複數個隔離區；將離子佈植於該磊晶層中以形成井；在該井中形成主體區及經摻雜汲極區；形成閘極結構於該基板上方；沿著該閘極結構之側壁形成閘極間隔件；在該主體區中形成源極區且在該經摻雜汲極區中形成汲極區，其中該源極區及該汲極區位於該閘極結構之相對側上，且其中該源極區之側壁與該閘極間隔件之第一側壁垂直地對準；沉積介電層於該基板上方；沉積導電層於該介電層上方；將該介電層及該導電層圖案化以形成場板，其中該場板包括形成於該汲極區與該閘極結構之第二側壁之間的水平部分及沿著該閘極間隔件之該第二側壁形成之垂直部分；對該導電層、該汲極區及該源極區應用自對準矽化物製程以形成複數個金屬矽化物層；及形成接點插塞於該複數個金屬矽化物層上方。 前述內容概述數項實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為用於設計或修改其他製程及結構以執行與本文中所引入之實施例相同之目的及/或實現與本文中所引入之實施例相同之優點之基礎。熟習此項技術者亦應認識到，此類等效構造不脫離本揭露之精神及範疇，且其可在不脫離本揭露之精神及範疇之情況下在本文中做出各種改變、替代及更改。
100‧‧‧金屬氧化物半導體電晶體/半導體裝置
102‧‧‧p型基板/基板
104‧‧‧p型磊晶層/磊晶層
106‧‧‧隔離區
108‧‧‧n型井/n型井區
112‧‧‧p型主體區
114‧‧‧n型經摻雜汲極區/經摻雜汲極區
122‧‧‧主體拾取區/p型主體拾取區
124‧‧‧第一汲極/源極區/汲極/源極區/源極
126‧‧‧第二汲極/源極區/汲極/源極區/汲極區/汲極
130‧‧‧閘極結構
131‧‧‧閘極介電層
132‧‧‧閘極電極
133‧‧‧閘極間隔件
134‧‧‧介電層
136‧‧‧場板
141‧‧‧蝕刻停止層/接點蝕刻停止層
142‧‧‧層間介電層/介電層
151‧‧‧開口
152‧‧‧接點插塞
153‧‧‧開口
154‧‧‧接點插塞
155‧‧‧開口
156‧‧‧接點插塞
157‧‧‧開口
158‧‧‧接點插塞
159‧‧‧開口
160‧‧‧接點插塞
161‧‧‧閘極介電層
162‧‧‧閘極電極
163‧‧‧閘極間隔件
165‧‧‧虛設閘極結構
172‧‧‧金屬矽化物層
174‧‧‧金屬矽化物層
176‧‧‧金屬矽化物層
182‧‧‧金屬矽化物層
186‧‧‧金屬矽化物層
200‧‧‧半導體裝置
300‧‧‧金屬氧化物半導體電晶體
D‧‧‧距離
當搭配附圖閱讀時，依據以下詳細說明可最佳地理解本揭露之態樣。應注意，根據行業中之標準實踐，各種構件未按比例繪製。實際上，為論述清晰起見，可任意地增大或減小各種構件之尺寸。 圖1圖解說明根據本揭露之各種實施例之MOS電晶體之剖面圖； 圖2圖解說明根據本揭露之各種實施例之半導體裝置在形成磊晶層於基板上方之後的剖面圖； 圖3圖解說明根據本揭露之各種實施例之圖2中所展示之半導體裝置在已形成複數個隔離區之後的剖面圖； 圖4圖解說明根據本揭露之各種實施例之圖3中所展示之半導體裝置在對半導體裝置應用離子佈植製程之後的剖面圖； 圖5圖解說明根據本揭露之各種實施例之圖4中所展示之半導體裝置在已形成p型主體區及n型經摻雜汲極區之後的剖面圖； 圖6圖解說明根據本揭露之各種實施例之圖5中所展示之半導體裝置在形成閘極介電層於基板上方之後的剖面圖； 圖7圖解說明根據本揭露之各種實施例之圖6中所展示之半導體裝置在形成閘極電極於閘極介電層上方之後的剖面圖； 圖8圖解說明根據本揭露之各種實施例之圖7中所展示之半導體裝置在形成閘極間隔件於基板上方之後的剖面圖； 圖9圖解說明根據本揭露之各種實施例之圖8中所展示之半導體裝置在已形成主體拾取區及汲極/源極區之後的剖面圖； 圖10圖解說明根據本揭露之各種實施例之圖9中所展示之半導體裝置在形成場板於基板上方之後的剖面圖； 圖11圖解說明根據本揭露之各種實施例之圖10中所展示之半導體裝置在於半導體裝置上形成接點蝕刻停止層(CESL)之後的剖面圖； 圖12圖解說明根據本揭露之各種實施例之圖11中所展示之半導體裝置在沉積介電層於CESL層上方之後的剖面圖； 圖13圖解說明根據本揭露之各種實施例之圖12中所展示之半導體裝置在對半導體裝置之介電層及CESL層應用非等向性蝕刻製程之後的剖面圖； 圖14圖解說明根據本揭露之各種實施例之圖13中所展示之半導體裝置在將金屬材料填充於半導體裝置之開口中之後的剖面圖； 圖15圖解說明根據本揭露之各種實施例用於形成圖1中所展示之半導體裝置之方法之流程圖； 圖16至21圖解說明根據本揭露之各種實施例之製作另一MOS電晶體之中間步驟之剖面圖； 圖22圖解說明根據本揭露之各種實施例用於形成圖16至21中所展示之半導體裝置之方法之流程圖； 圖23圖解說明根據本揭露之各種實施例之另一MOS電晶體之剖面圖；及 圖24圖解說明根據本揭露之各種實施例用於形成圖23中所展示之半導體裝置之方法之流程圖。
100‧‧‧金屬氧化物半導體電晶體/半導體裝置
102‧‧‧p型基板/基板
104‧‧‧p型磊晶層/磊晶層
106‧‧‧隔離區
108‧‧‧n型井/n型井區
112‧‧‧p型主體區
114‧‧‧n型經摻雜汲極區/經摻雜汲極區
122‧‧‧主體拾取區/p型主體拾取區
124‧‧‧第一汲極/源極區/汲極/源極區/源極
126‧‧‧第二汲極/源極區/汲極/源極區/汲極區/汲極
131‧‧‧閘極介電層
132‧‧‧閘極電極
141‧‧‧蝕刻停止層/接點蝕刻停止層
142‧‧‧層間介電層/介電層
152‧‧‧接點插塞
154‧‧‧接點插塞
156‧‧‧接點插塞
158‧‧‧接點插塞
160‧‧‧接點插塞

Claims (1)

  1. 一種方法，其包括： 形成閘極結構於基板上方； 沿著該閘極結構之側壁形成閘極間隔件； 在該閘極結構之相對側上形成第一汲極/源極區及第二汲極/源極區，其中該第一汲極/源極區之側壁與該閘極間隔件之第一側壁垂直地對準； 沉積介電層於該基板上方； 沉積導電層於該介電層上方； 將該介電層及該導電層圖案化以形成場板，其中該介電層包括自該第二汲極/源極區延伸至該閘極間隔件之第二側壁之水平部分及沿著該閘極間隔件之該第二側壁形成之垂直部分； 藉由對該導電層、該閘極結構、該第一汲極/源極區及該第二汲極/源極區應用自對準矽化物製程而形成複數個金屬矽化物層；及 形成接點插塞於該複數個金屬矽化物層上方。
TW105134713A 2016-03-24 2016-10-27 高電壓電晶體裝置及其製造方法 TW201801154A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/079,855 US9954100B2 (en) 2016-03-24 2016-03-24 Method and apparatus for high voltate transistors
US15/079,855 2016-03-24

Publications (1)

Publication Number Publication Date
TW201801154A true TW201801154A (zh) 2018-01-01

Family

ID=59896734

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105134713A TW201801154A (zh) 2016-03-24 2016-10-27 高電壓電晶體裝置及其製造方法

Country Status (3)

Country Link
US (1) US9954100B2 (zh)
CN (1) CN107230637A (zh)
TW (1) TW201801154A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689953B (zh) * 2017-11-29 2020-04-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
TWI765757B (zh) * 2020-08-31 2022-05-21 台灣積體電路製造股份有限公司 半導體元件及其製造方法
TWI773000B (zh) * 2019-12-17 2022-08-01 台灣積體電路製造股份有限公司 積體晶片及形成電晶體裝置的方法
US11764288B2 (en) 2020-08-31 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109979821A (zh) * 2017-12-28 2019-07-05 无锡华润上华科技有限公司 一种半导体器件及其制作方法
CN109980011A (zh) * 2017-12-28 2019-07-05 无锡华润上华科技有限公司 一种半导体器件及其制作方法
KR20190087786A (ko) * 2018-01-17 2019-07-25 주식회사 디비하이텍 반도체 소자 및 그 제조 방법
US10971624B2 (en) * 2018-03-19 2021-04-06 Macronix International Co., Ltd. High-voltage transistor devices with two-step field plate structures
CN108682691A (zh) * 2018-05-25 2018-10-19 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件的制造方法及半导体器件
CN109244140A (zh) * 2018-09-29 2019-01-18 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法
CN111613663B (zh) * 2019-02-26 2023-05-16 中芯国际集成电路制造(北京)有限公司 Ldmos器件及其制作方法
CN111755513B (zh) * 2019-03-27 2023-05-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102542415B1 (ko) * 2019-04-16 2023-06-09 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110299413A (zh) * 2019-07-11 2019-10-01 上海华虹宏力半导体制造有限公司 一种ldmos器件及其制造方法
CN110391293A (zh) * 2019-07-29 2019-10-29 上海华虹宏力半导体制造有限公司 Ldmosfet器件及其制造方法
CN112993032B (zh) * 2021-02-08 2023-10-27 华南师范大学 漏极阶梯场板结构射频hemt器件及其制备方法
CN116072711A (zh) * 2021-12-29 2023-05-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN117133801A (zh) * 2022-05-20 2023-11-28 联华电子股份有限公司 具有场板结构的氮化镓元件及其制作方法
CN114944425A (zh) * 2022-07-22 2022-08-26 合肥新晶集成电路有限公司 功率器件及其制作方法
US20240162345A1 (en) * 2022-11-10 2024-05-16 Globalfoundries U.S. Inc. Transistor with metal field plate contact
CN116504840B (zh) * 2023-06-25 2023-09-22 粤芯半导体技术股份有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN116544180B (zh) * 2023-07-03 2023-09-19 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法
CN117316767B (zh) * 2023-11-29 2024-02-13 英诺赛科(苏州)半导体有限公司 一种半导体器件及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120228704A1 (en) * 2011-03-07 2012-09-13 Dong-Hyuk Ju High-Voltage MOSFET with High Breakdown Voltage and Low On-Resistance and Method of Manufacturing the Same
US20130020632A1 (en) * 2011-07-18 2013-01-24 Disney Donald R Lateral transistor with capacitively depleted drift region
US8664718B2 (en) * 2011-11-30 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Power MOSFETs and methods for forming the same
US20130228878A1 (en) * 2012-03-02 2013-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Poly resistor design for replacement gate technology
US8921173B2 (en) * 2012-05-30 2014-12-30 Tower Semiconductor Ltd. Deep silicon via as a drain sinker in integrated vertical DMOS transistor
US9087920B2 (en) * 2012-06-01 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods of forming the same
US8823096B2 (en) * 2012-06-01 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods for forming the same
US9000517B2 (en) * 2013-01-11 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Power MOSFETs and methods for forming the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689953B (zh) * 2017-11-29 2020-04-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US10804411B2 (en) 2017-11-29 2020-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of forming the same
TWI773000B (zh) * 2019-12-17 2022-08-01 台灣積體電路製造股份有限公司 積體晶片及形成電晶體裝置的方法
TWI765757B (zh) * 2020-08-31 2022-05-21 台灣積體電路製造股份有限公司 半導體元件及其製造方法
US11380779B2 (en) 2020-08-31 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11764288B2 (en) 2020-08-31 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US12317530B2 (en) 2020-08-31 2025-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
CN107230637A (zh) 2017-10-03
US20170278963A1 (en) 2017-09-28
US9954100B2 (en) 2018-04-24

Similar Documents

Publication Publication Date Title
US9954100B2 (en) Method and apparatus for high voltate transistors
US11935950B2 (en) High voltage transistor structure
US11424244B2 (en) Integrated circuit having a vertical power MOS transistor
CN108122845B (zh) 接触结构制造方法及半导体装置
US10134892B2 (en) High voltage device with low Rdson
US9595442B2 (en) Method of forming semiconductor structure with anti-punch through structure
US9660083B2 (en) LDMOS finFET device and method of manufacture using a trench confined epitaxial growth process
US9082852B1 (en) LDMOS FinFET device using a long channel region and method of manufacture
US9276118B2 (en) FinFET device having a merge source drain region under contact areas and unmerged fins between contact areas, and a method of manufacturing same
US8883585B1 (en) Fin field-effect transistors and fabrication method thereof
TW201743445A (zh) 高壓電晶體裝置及其製造方法
US20130334601A1 (en) High voltage trench transistor
CN102194877B (zh) 电子器件及其形成方法
CN101292340A (zh) 使用自对准沟槽隔离的减小电场dmos
US9041095B2 (en) Vertical transistor with surrounding gate and work-function metal around upper sidewall, and method for manufacturing the same
US9299786B2 (en) Semiconductor device
US10283527B2 (en) Method of manufacturing semiconductor device
US9490265B2 (en) Semiconductor device and method for fabricating the same
TW202316531A (zh) 形成底部介電隔離層的方法
US10032672B1 (en) Method of fabricating a semiconductor device having contact structures
KR20090093380A (ko) 반도체 소자 및 그 제조 방법
TW202404078A (zh) 帶有豎直漂移區的高電壓ｍｏｓｆｅｔ的結構和製造方法