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TWI765757B - 半導體元件及其製造方法 - Google Patents

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TWI765757B
TWI765757B TW110123412A TW110123412A TWI765757B TW I765757 B TWI765757 B TW I765757B TW 110123412 A TW110123412 A TW 110123412A TW 110123412 A TW110123412 A TW 110123412A TW I765757 B TWI765757 B TW I765757B
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spacer
region
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gate spacer
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韓峰
時磊
蔡宏智
蘇亮宇
樊航
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台灣積體電路製造股份有限公司
大陸商台積電（中國）有限公司
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種半導體元件，包括閘極結構、雙擴散區域、源極區域、汲極區域、第一閘極間隔件以及第二閘極間隔件。閘極結構位於半導體基材之上。雙擴散區域位於半導體基材中並且橫向延伸超過閘極結構的第一側。源極區域位於半導體基材中並且與閘極結構的第二側相鄰，第二側與第一側相對。汲極區域位於半導體基材中的雙擴散區域中並且具有與雙擴散區域相同的導電類型。第一閘極間隔件位於閘極結構的第一側。第二閘極間隔件沿著第一閘極間隔件的最外側壁從雙擴散區域向上延伸，並且在到達閘極結構的頂表面之前終止。

Description

半導體元件及其製造方法
本揭露涉及半導體元件及其製造方法。
半導體工業由於各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的集成密度的提升而經歷了快速增長。在很大程度上，集成密度的這種提升來自於縮小半導體製程節點(例如，將製程節點縮小到小於20nm的節點)。隨著半導體元件的縮小，需要新技術以從一代到下一代維持電子元件的性能。例如，對於各種高功率應用，期望電晶體的低導通電阻和高擊穿電壓。
隨著半導體技術的發展，金屬氧化物半導體場效應電晶體(MOSFET)已被廣泛地用於當今的積體電路中。半導體場效應電晶體是電壓控制型器件。當控制電壓被施加到半導體場效應電晶體的閘極並且控制電壓大於半導體場效應電晶體的閾值時，在半導體場效應電晶體的汲極和源極之間建立導電溝道。結果，電流在半導體場效應電晶體的汲極和源極之間流動。另一方面，當控制電壓小於半 導體場效應電晶體的閾值時，半導體場效應電晶體被相應地關斷。
根據導電類型差異，半導體場效應電晶體可以包括兩種主要類別。一種是n溝道半導體場效應電晶體；另一種是p溝道半導體場效應電晶體。另一方面，根據結構差異，可以進一步將半導體場效應電晶體劃分為三種子類別：平面型半導體場效應電晶體、橫向擴散型金屬氧化物半導體(橫向擴散型金屬氧化物半導體)場效應電晶體和垂直擴散型半導體場效應電晶體。
根據本公開的一個實施方式，提供了一種半導體元件，包括：閘極結構，閘極結構位於半導體基材之上；雙擴散區域，雙擴散區域位於半導體基材中並且橫向延伸超過閘極結構的第一側；源極區域，源極區域位於半導體基材中並且與閘極結構的第二側相鄰，第二側與第一側相對；汲極區域，汲極區域位於半導體基材中的雙擴散區域中並且具有與雙擴散區域相同的導電類型；第一閘極間隔件，第一閘極間隔件位於閘極結構的第一側；以及第二閘極間隔件，第二閘極間隔件沿著第一閘極間隔件的最外側壁從雙擴散區域向上延伸，並且在到達閘極結構的頂表面之前終止，其中，第二閘極間隔件具有與汲極區域的邊界對準的最外端表面。
根據本公開的另一實施方式，提供了一種半導體元 件，包括：半導體基材；雙擴散區域，雙擴散區域位於半導體基材中；閘極結構，閘極結構與雙擴散區域的至少一部分重疊；汲極區域，汲極區域位於雙擴散區域中並且具有與雙擴散區域相同的導電類型；第一閘極間隔件，第一閘極間隔件位於閘極結構旁邊並且位於雙擴散區域之上；汲極矽化物層，汲極矽化物層沿著汲極區域的頂表面從第一閘極間隔件的最外端表面橫向延伸；以及第二閘極間隔件，第二閘極間隔件位於第一閘極間隔件之上並且具有與汲極區域的邊界對準的最外端。
根據本公開的又一實施方式，提供了一種半導體元件的製造方法，包括：在半導體基材中形成具有第一導電類型的體區域和具有第二導電類型的摻雜區域；在體區域的一部分之上並在摻雜區域的一部分之上形成閘極結構，以及分別在閘極結構的第一側和第二側形成第一閘極間隔件；在閘極結構之上依次沉積第二間隔件層和第三間隔件層；將第三間隔件層圖案化為分別位於閘極結構的第一側和第二側的第三閘極間隔件；從閘極結構的第一側去除第一個第三閘極間隔件，而在閘極結構的第二側留下第二個第三閘極間隔件；通過使用第二個第三閘極間隔件作為蝕刻遮罩，將第二間隔件層圖案化為第二閘極間隔件；以及在圖案化第二間隔件層之後，在體區域中形成具有第二導電類型的源極區域，並且在摻雜區域中形成具有第二導電類型的汲極區域。
100:半導體元件
110:半導體基材
110c:溝道區域
112:頂表面
142:隔離結構
152:區域
156:區域
160:閘極結構
162:閘極電介質層
162’:閘極電介質層
164:閘極電極
164’:導電層
170’:第一間隔件層
170:第一閘極間隔件
170v:垂直部分
170l:橫向部分
172:源極區域
174:汲極區域
176:P型體接觸區域
180:第二閘極間隔件
180’:第二間隔件層
182:第三間隔件
182’:第三間隔件層
190:遮罩層
192:遮罩層
194:遮罩層
196:層間電介質層
200:半導體元件
220:矽化物區域
242:接觸件
244:接觸件
246:接觸件
262:閘極電介質層
264:閘極電極
270:第一間隔件
280:第二閘極間隔件
282:第三閘極間隔件
400:半導體元件
452:區域
456:區域
460:閘極結構
462:閘極電介質層
464:閘極電極
482:第三閘極間隔件
472:汲極區域
474:源極區域
476:N型體接觸區域
600:半導體元件
682:第三閘極間隔件
690:遮罩層
A:對稱軸
D1:深度
D4:深度
D5:深度
D8:深度
D9:深度
D10:深度
H1:高度
H2:高度
H4:高度
L1:長度
M1:方法
M2:方法
P1:蝕刻製程
P2:蝕刻製程
P3:蝕刻製程
P4:蝕刻製程
P6:蝕刻操作
P7:植入製程
P8:植入製程
P9:蝕刻製程
P10:平坦化製程
S1:漂移區域長度
S10-S26:步驟
S40-S58:步驟
T1:厚度
T2:厚度
W1:寬度
當結合圖式閱讀時，從以下詳細描述中可以最好地理解本公開的各個方面。應該注意，根據工業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚的討論，可以任意增加或減少各種特徵的尺寸。
第1A圖和第1B圖繪示根據一些實施方式的形成半導體元件的方法的框圖。
第2圖至第20圖繪示根據一些實施方式的用於在不同階段中製造半導體元件的方法。
第21圖和第22圖繪示根據一些實施方式的用於在不同階段中製造半導體元件的方法。
第23A圖和第23B圖繪示根據一些實施方式的形成半導體元件的方法的框圖。
第24圖繪示根據一些實施方式的用於在階段中製造半導體元件的方法。
第25圖至第28圖繪示根據一些實施方式的用於在不同階段中製造半導體元件的方法。
下面的公開內容提供了用於實現所提供的主題的不同特徵的許多不同的實施方式或示例。下文描述了組件和佈置的具體示例以簡化本公開。當然，這些僅僅是示例而不旨在限制本公開。例如，在下面的描述中，在第二特徵上方或之上形成第一特徵可以包括以直接接觸的方式形 成第一特徵和第二特徵的實施方式，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵以使得第一特徵和第二特徵可以不直接接觸的實施方式。另外，本公開可以在各種示例中重複圖式標記和/或字元。該重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施方式和/或配置之間的關係。
此外，在本文中可能使用空間相關術語(例如“下方”、“之下”、“低於”、“以上”、“上部”等)，以易於描述圖中所示的一個元件或特徵相對於另一個(一些)元件或特徵的關係。這些空間相關術語旨在涵蓋器件在使用或操作中除了圖中所示朝向之外的不同朝向。裝置可以以其他方式定向(旋轉90度或處於其他朝向)，並且本文使用的空間相對描述符同樣可以被相應地解釋。
如本文所使用的，“約”、“大約”、“近似”或“基本上”通常是指在給定值或範圍的20%內、或10%內、或5%內。本文給出的數值量是近似的，這意味著如果沒有明確說明，則可以推斷術語“約”、“大約”、“近似”或“基本上”。
橫向擴散型(LD)金屬氧化物電晶體具有優點。例如，橫向擴散型金屬氧化物半導體電晶體能夠在每單位面積上輸送更多的電流，因為其非對稱結構在橫向擴散型金屬氧化物半導體電晶體的汲極和源極之間提供了短溝道。然而，已經認識到橫向擴散型金屬氧化物半導體電晶體存在如下所述的一些問題。由於在橫向擴散型金屬氧化 物半導體電晶體的源極區域和汲極區域之間存在大的場氧化物(FOX)結構，所以利用場氧化物形成的橫向擴散型金屬氧化物半導體電晶體將導致過大器件尺寸和過高特定導通電阻(Rsp)。另一方面，如果橫向擴散型金屬氧化物半導體電晶體在沒有場氧化物的情況下形成，則採用非自對準注入來形成橫向擴散型金屬氧化物半導體電晶體的源極/汲極區域，並採用抗蝕劑保護層(RPO)來在橫向擴散型金屬氧化物半導體電晶體的汲極區域內限定期望的矽化物區域。然而，非自對準注入可能在橫向擴散型金屬氧化物半導體電晶體的多晶矽閘極中產生未摻雜區域，這是因為非自對準注入中使用的光刻技術可能遭受未對準，並且抗蝕劑保護層可能在多晶矽閘極中產生非矽化物區域，因為抗蝕劑保護層可能被形成在多晶矽閘極的頂表面上方。此外，由於抗蝕劑保護層最小長度限制，橫向擴散型金屬氧化物半導體電晶體的漂移區域可能不會按比例縮小。
將在特定的上下文中參考實施方式來描述本公開，使用經改進的製程流程來製造橫向擴散型金屬氧化物半導體電晶體，以解決由場氧化物和抗蝕劑保護層引起的上述問題。然而，本公開的實施方式也可以應用於各種金屬氧化物半導體電晶體。以下，將參考圖式來詳細說明各種實施方式。
現在參考第1A圖和第1B圖，繪示根據一些實施方式的用於製造半導體元件的示例性方法M1，其中該製造 包括製造半導體元件的自對準植入製程。方法M1包括整個製造製程的相關部分。應當理解，可以在第1A圖和第1B圖所示的操作之前、期間和之後提供附加操作，並且對於該方法的附加實施方式，可以替換或消除下面描述的一些操作。操作/製程的順序可以是可互換的。方法M1包括半導體元件100的製造。然而，半導體元件100的製造僅為描述根據本公開的一些實施方式的用於製造半導體元件100的自對準植入製程的示例。
應當注意，為了更好地理解所公開的實施方式，已經簡化了第1A圖和第1B圖。此外，半導體元件100可以被配置為片上系統(SoC)器件，其具有被製造為在不同電壓電平下操作的各種PMOS和NMOS電晶體。PMOS和NMOS電晶體可以提供包括邏輯/記憶體器件和輸入/輸出器件的低電壓功能，以及包括功率管理器件的高電壓功能。例如，提供低電壓功能的電晶體可以具有標準CMOS技術中的約1.1V的操作(或汲極)電壓，或者具有標準CMOS技術中的特殊(輸入/輸出)電晶體的約1.8/2.5/3.3V的電壓。此外，提供中/高電壓功能的電晶體可以具有約5V或更大(例如，約20-35V)的操作(或汲極)電壓。應當理解，第2圖-第21圖中的半導體元件100還可以包括電阻器、電容器、電感器、二極體、以及可以被實現在積體電路中的其他合適的微電子器件。
第2圖至第20圖繪示根據一些實施方式的用於在不同階段中製造半導體元件100的方法。方法M1開始於 步驟S10，在步驟S10中隔離結構142被形成在半導體基材110中，如第2圖所示。半導體基材110可以包括半導體晶圓，例如矽晶圓。或者，半導體基材110可以包括其他元素半導體，例如鍺。半導體基材110還可以包括化合物半導體，例如碳化矽、砷化鎵、砷化銦、磷化銦或其他合適的材料。此外，半導體基材110可以包括合金半導體，例如矽鍺、碳化矽鍺、磷化鎵砷和磷化鎵銦，或其他合適的材料。在一些實施方式中，半導體基材110包括覆蓋在體半導體上的外延層(epi層)。此外，半導體基材110可以包括絕緣體上半導體(SOI)結構。例如，半導體基材110可以包括通過諸如注入氧隔離(SIMOX)之類的製程形成的掩埋氧化物(BOX)層。在各種實施方式中，半導體基材110可以包括掩埋層，例如n型掩埋層(NBL)、p型掩埋層(PBL)和/或包括掩埋氧化物(BOX)層的掩埋電介質層。在一些實施方式中，被示出為n型MOS，半導體基材110包括p型矽基材(p基材)。例如，將p型雜質(例如，硼)摻雜到半導體基材110中以形成p基材。為了形成互補型MOS，可以在p基材110的有源區域下方較深地注入n型掩埋層，即深n型井(DNW)。在一些實施方式中，注入砷離子或磷離子以形成深n型井。在一些其他實施方式中，深n型井通過選擇性擴散形成。深n型井用於電隔離p基材。
在第2圖中，隔離結構142(例如，淺溝槽隔離(STI))或包括隔離區域的矽的局部氧化(LOCOS)(或 場氧化物，FOX)可以被形成在半導體基材110中，以限定和電隔離各種有源區域，從而防止漏電流在相鄰的有源區域之間流動。作為一個示例，淺溝槽隔離特徵的形成可以包括在基材中幹法蝕刻溝槽，並且利用絕緣體材料(例如，氧化矽、氮化矽、氮氧化矽或其他合適的材料)來填充溝槽。經填充的溝槽可以具有多層結構，例如填充有氮化矽或氧化矽的熱氧化物襯裡層。在一些其他實施方式中，淺溝槽隔離結構可以使用諸如以下的製程順序來創建：生長襯墊氧化物，形成低壓化學氣相沉積(LPCVD)氮化物層，使用光刻膠和遮罩來圖案化淺溝槽隔離開口，在基材中蝕刻溝槽，可選地生長熱氧化物溝槽襯裡以改善溝槽介面，利用化學氣相沉積氧化物來填充溝槽，使用化學機械拋光(CMP)製程以平坦化化學氣相沉積氧化物，以及使用氮化物剝離製程來去除氮化矽。在使用可流動化學氣相沉積形成淺溝槽隔離區域142的化學氣相沉積氧化物的一些實施方式中，可以執行退火製程以固化所沉積的氧化物。
返回第1A圖，方法M1接著進行至步驟S11，在步驟S11中，在半導體基材之上形成閘極電介質層。參考第3圖，在步驟S11的一些實施方式中，在半導體基材110之上形成閘極電介質層162’。閘極電介質層162’可以包括氧化矽層。或者，閘極電介質層162’可以包括高k電介質材料。高k材料可以選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金 屬矽酸鹽、金屬的氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鉿、其他合適的材料或前述的組合。或者，閘極電介質層162’可以包括氧化物和/或氮化物材料。例如，閘極電介質層162’可以包括氧化矽、氮化矽、氮氧化矽、SiCN、SiCxOyNz、其他合適的材料、或前述的組合。例如，閘極電介質層162’可以包括氧化矽。在一些實施方式中，閘極電介質層162’可以具有多層結構，例如一層氧化矽和另一層高k材料。閘極電介質層162’可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、熱氧化(thermal oxidation)、其他合適的製程、或前述的組合來形成。
返回第1A圖，方法M1接著進行至步驟S12，在步驟S12中，在閘極電介質層之上形成導電層。參考第4圖，在步驟S12的一些實施方式中，在閘極電介質層162’之上形成導電層164’。導電層164’可以包括多晶的矽(可互換地稱為多晶矽)。或者，導電層164’可以包括金屬，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合適的導電材料或前述的組合。導電層164’可以由化學氣相沉積、物理氣相沉積、電鍍、以及其他適當製程來形成。導電層164’可以具有多層結構，並且可以使用不同製程的組合在多步驟製程中形成。
返回第1A圖，方法M1接著進行至步驟S13，在步驟S13中，圖案化導電層以形成閘極電極。參考第5圖，在步驟S13的一些實施方式中，圖案化第4圖中的導 電層164’以在閘極電介質層162’上形成閘極電極164。在一些實施方式中，在第4圖中，經圖案化的遮罩層(未示出)被形成在導電層164’之上。經圖案化的遮罩層可以通過一系列操作(包括沉積、光刻圖案化以及蝕刻製程)形成。光刻圖案化製程可以包括光刻膠塗覆(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光刻膠、沖洗、乾燥(例如，硬烘烤)和/或其他合適的製程。蝕刻製程可以包括幹法蝕刻、濕法蝕刻和/或其他蝕刻方法(例如，反應離子蝕刻)。然後，使用經圖案化的遮罩作為蝕刻遮罩來執行一個或多個蝕刻製程以在閘極電介質層162’上形成閘極電極164，並且在蝕刻之後去除經圖案化的遮罩層。
返回第1A圖，方法M1接著進行至步驟S14，在步驟S14中，在半導體基材中形成n型摻雜區域和p型摻雜區域。參考第6圖，在步驟S14的一些實施方式中，在半導體基材110中並且在半導體基材110的頂表面112附近形成n型雙擴散(NDD)摻雜區域152。在該上下文中，“雙擴散”摻雜區域是在製造橫向擴散型金屬氧化物半導體電晶體期間，經歷具有相同導電類型的摻雜劑的雙植入製程的摻雜區域。例如，在第6圖所示的步驟中，區域152被注入有n型摻雜劑，並且然後在第17圖所示的步驟中，區域152的部分將再次被注入有n型摻雜劑，並且因此該區域被稱為雙擴散摻雜區域(例如，在該實施方式中的雙擴散汲極區域)。應當注意，雙擴散摻雜分佈將 在第17圖所示的步驟中形成，而不是在第6圖所示的步驟中形成，並且在該步驟中引用的術語“雙擴散區域”僅用於與橫向擴散型金屬氧化物半導體電晶體的體區域(body region)相區別。
在一些實施方式中，通過離子注入、擴散技術或其他合適的技術來形成N型雙擴散區域152。例如，可以執行使用n型摻雜劑(例如，砷或磷)的離子注入以使用第一圖案化遮罩層(例如，第一圖案化光刻膠遮罩)和閘極電極164的部分作為注入遮罩，通過閘極電介質層162’在半導體基材110中形成N型雙擴散區域152。在第6圖中，由於用於形成N型雙擴散區域152的離子注入的注入傾斜角，N型雙擴散區域152具有位於閘極電極164下方的部分。例如，第一遮罩層(例如，經圖案化的光刻膠遮罩)形成為覆蓋閘極電極164的左側部分和半導體基材110的位於閘極電極164的左側部分附近的區域，而使閘極電極164的右側部分和半導體基材110的位於閘極電極164的右側部分附近的另一區域暴露。在一些實施方式中，第一遮罩層可以通過光刻製程形成。光刻製程可以包括光刻膠塗覆(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光刻膠、沖洗、乾燥(例如，硬烘烤)和/或其他合適的製程。然後，執行植入製程以使用第一遮罩層和閘極電極164作為注入遮罩以傾斜角(如箭頭A1所示)注入n型摻雜劑，從而在半導體基材110中形成N型雙擴散區域152並且由於傾斜角而延伸到閘極電極164 正下方。然後在形成N型雙擴散區域152之後去除第一遮罩層。在一些實施方式中，N型雙擴散區域152的摻雜劑濃度在例如但不限於每立方釐米約1016至約1018的範圍內，並且其他摻雜劑濃度範圍在本公開的範圍內。在一些實施方式中，隔離結構142具有深度D1。在一些實施方式中，N型雙擴散區域152具有小於隔離結構142的深度D1的深度D4。通過示例而非限制性的方式，N型雙擴散區域152的深度D4與淺溝槽隔離142的深度D1的比率在從約0.2至約1的範圍內。在一些其他實施方式中，N型雙擴散區域152的深度D4可以大於隔離結構142的深度D1。
然後，在半導體基材110中並且半導體基材110的頂表面112附近形成p型摻雜區域(可互換地稱為p體區域)156。具體地，在N型雙擴散區域152和隔離結構142之間形成P體區域156。在一些實施方式中，通過離子注入、擴散技術或其他合適的技術來形成P體區域156。例如，可以執行使用p型摻雜劑(例如，硼)的離子注入以使用第二圖案化遮罩層(例如，第二圖案化光刻膠遮罩)和閘極電極164的左側部分作為注入遮罩，通過閘極電介質層162’在半導體基材110中形成p體區域156。在第6圖中，由於用於形成p體區域156的離子注入的注入傾斜角，p體區域156具有位於閘極電極164下方的部分。例如，第二遮罩層形成為覆蓋閘極電極164的右側部分和N型雙擴散區域152，而使閘極電極164的左 側部分和半導體基材110的位於閘極電極164的左側部分附近的區域暴露。在一些實施方式中，第二遮罩層可以通過光刻圖案化製程形成。光刻圖案化製程可以包括光刻膠塗覆(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光刻膠、沖洗、乾燥(例如，硬烘烤)和/或其他合適的製程。然後，執行植入製程以使用第二遮罩層和閘極電極164作為注入遮罩以傾斜角(如箭頭A2所示)注入p型摻雜劑，從而在半導體基材110中形成p體區域156並且由於傾斜角而延伸到閘極電極164正下方。然後在形成p體區域156之後去除第二遮罩層。可以執行使用p型摻雜劑(例如，硼和/或二氟化硼(BF2))的離子注入以在半導體基材110中形成p體區域156。在一些實施方式中，p體區域156中的每一個的摻雜劑濃度可以在每立方釐米約1017至約1019的範圍內，並且其他摻雜劑濃度範圍在本公開的範圍內。在一些實施方式中，p體區域156的摻雜劑濃度可以大於N型雙擴散區域152的摻雜劑濃度。儘管以上討論的實施方式包括在形成N型雙擴散區域152之後形成p體區域156，但是在一些其他實施方式中，可以在形成N型雙擴散區域152之前形成p體區域156。
在一些實施方式中，P體區域156的深度D5小於隔離結構142的深度D1，並且大於N型雙擴散區域152的深度D4。在一些其他實施方式中，p體區域156的深度D5可以小於N型雙擴散區域152的深度D4。在一些 其他實施方式中，P體區域156的深度D5可以大於隔離結構142的深度D1。
應當理解，第1A圖和第1B圖所示的操作/製程的順序可以是可互換的。在一些實施方式中，可以在形成閘極電介質層162’之前並且在形成隔離結構142之後形成N型雙擴散區域152。例如，通過離子注入、擴散技術或其他合適的技術通過經圖案化的光刻膠層來形成N型雙擴散區域152。在半導體基材110上塗覆光刻膠層，並且然後使用光遮罩在光刻製程或其他合適的製程中圖案化所塗覆的光刻膠層。示例性光刻製程可以包括光刻膠塗覆、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影和硬烘烤的製程步驟。經圖案化的光刻膠層暴露半導體基材110的區域。此後，使用n型摻雜劑(例如，砷或磷)的離子注入可以被執行以使用經圖案化的光刻膠層作為注入遮罩在半導體基材110中形成N型雙擴散區域152。
在一些實施方式中，在形成閘極電介質層162’之前並且在形成隔離結構142之後形成P體區域156。例如，P體區域156可以通過離子注入、擴散技術或其他合適的技術通過經圖案化的光刻膠層形成。通過灰化來剝離用於限定N型雙擴散區域152的光刻膠層，並且然後在半導體基材110上塗覆另一光刻膠層。接下來，具有P體區域156的圖案的另一光遮罩被用於在光刻製程或其他合適的製程中對光刻膠層進行圖案化。示例性光刻製程可以包括光刻膠塗覆、軟烘烤、遮罩對準、曝光、曝光後烘烤、 顯影和硬烘烤的製程步驟。
返回第1A圖，方法M1接著進行至步驟S15，在步驟S15中，第一間隔件層被沉積在閘極電極和閘極電介質層之上。參考第7圖，在步驟S15的一些實施方式中，第一間隔件層170’被毯式沉積在第6圖所示的結構之上(即，在N型雙擴散區域152、p體區域156、閘極電介質層162’、閘極電極164以及隔離特徵142之上)。在一些實施方式中，第一間隔件層170’可以包括氧化矽、氮化矽、氮氧化矽、SiCN、SiCxOyNz、其他合適的材料或前述的組合。例如，第一間隔件層170’可以是諸如氮化矽之類的電介質材料。在一些實施方式中，第一間隔件層170’包括不同於閘極電介質層162’的材料。在一些實施方式中，第一間隔件層170’可以具有多層結構。第一間隔件層170’可以使用沉積方法(例如，等離子體增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、低於大氣壓的化學氣相沉積(SACVD)等)來形成。
返回第1A圖，方法M1接著進行至步驟S16，在步驟S16中，蝕刻第一間隔件層以形成第一閘極間隔件。參考第8圖，在步驟S16的一些實施方式中，在閘極電極164的相反側形成第一閘極間隔件170。更具體地，執行各向同性蝕刻製程P1以去除第一間隔件層170’的水準部分。第一間隔件層170’的剩餘垂直部分形成第一閘極間隔件170。第一閘極間隔件170具有從半導體基材110的頂表面測量的高度H2，並且閘極電極164具有從半導 體基材110的頂表面測量的高度H1。在一些實施方式中，由於各向同性蝕刻製程以比蝕刻多晶矽閘極164更快的蝕刻速率選擇性地蝕刻第一閘極間隔件170的材料的性質，第一閘極間隔件170的高度H2可以低於閘極電極164的高度H1。第一閘極間隔件170的高度H2取決於各向同性蝕刻製程P1的製程條件(例如，蝕刻持續時間等)。此外，第一閘極間隔件170各自具有垂直部分170v和橫向部分170l，該垂直部分170v沿著閘極電極164的垂直側壁垂直延伸，該橫向部分170l從垂直部分170v的最外側壁橫向延伸小長度L1。橫向部分170l的長度L1也取決於各向同性蝕刻製程P1的製程條件(例如，蝕刻持續時間等)。在一些實施方式中，使用例如但不限於磷酸(H3PO4)來蝕刻第一間隔件層170’。
返回第1A圖，方法M1接著進行至步驟S17，在步驟S17中，蝕刻毯式閘極電介質層以形成經圖案化的閘極電介質層。參考第9圖，在步驟S17的一些實施方式中，如第8圖所示的毯式閘極電介質層162’被圖案化以形成保留在閘極電極164和第一閘極間隔件170下面的閘極電介質層162。更具體地，執行另一蝕刻製程P2以使用閘極電極164和閘極間隔件170作為蝕刻遮罩來圖案化閘極電介質層162。通過示例而非限制性的方式，在閘極電介質層162是氧化矽的一些情況下，可以使用液態氟化氫(HF)或氣態HF作為蝕刻劑來圖案化閘極電介質層162。閘極電介質層162和閘極電極164組合用作具有垂 直對稱軸A的閘極結構160。如第9圖所示，閘極結構160覆蓋N型雙擴散區域152和p體區域156的部分。
返回第1A圖，方法M1接著進行至步驟S18，在步驟S18中，第二間隔件層被沉積在半導體基材之上。參考第10圖，在步驟S18的一些實施方式中，第二間隔件層180’被毯式沉積在如第9圖中所示的結構之上(即，在N型雙擴散區域152、p體區域156、閘極電介質層162、閘極電極164、第一閘極間隔件170以及淺溝槽隔離區域142之上)。在一些實施方式中，第二間隔件層180’可以包括氧化矽、氮化矽、氮氧化矽、SiCN、SiCxOyNz、其他合適的材料或前述的組合。例如，第二間隔件層180’可以是諸如氧化矽之類的電介質材料。在一些實施方式中，第二間隔件層180’可以包括不同於第一閘極間隔件170的材料。在一些實施方式中，第二間隔件層180’的材料可以與閘極電介質層162的材料(例如，氧化矽)相同。在一些實施方式中，第二間隔件層180’可以具有多層結構。第二間隔件層180’可以使用沉積方法(例如，等離子體增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、低於大氣壓的化學氣相沉積(SACVD)等)來形成。
返回第1A圖，方法M1接著進行至步驟S19，在步驟S19中，第三間隔件層被沉積在第二間隔件層之上。參考第11圖，在步驟S19的一些實施方式中，第三間隔件層182’被毯式沉積在第二間隔件層180’之上。在 一些實施方式中，第三間隔件層182’可以包括氧化矽、氮化矽、氮氧化矽、SiCN、SiCxOyNz、其他合適的材料或前述的組合。例如，第三間隔件層182’可以是諸如氮化矽之類的電介質材料。在一些實施方式中，第三間隔件層182’可以包括不同於第二間隔件層180’的材料。在一些實施方式中，第三間隔件層182’的材料可以與第一閘極間隔件170的材料相同。在一些特定實施方式中，第一閘極間隔件170和第三間隔件層182’由氮化矽形成，並且第二間隔件層180’由氧化矽形成。
在一些實施方式中，第三間隔件層182’可以具有多層結構。在一些實施方式中，第二間隔件層180’的厚度T1可以小於第三間隔件層182’的厚度T2。例如，第二間隔件層180’的厚度T1可以在從約10nm至約50nm的範圍內，並且第三間隔件層182’的厚度T2可以在從約50nm至約300nm的範圍內，並且其他厚度範圍在本公開的範圍內。在一些實施方式中，如果第二間隔件層180’的厚度T1小於約10nm，則第二間隔件層180’、多晶矽閘極164、第一閘極間隔件170和半導體基材110可能在以下蝕刻製程P3(如第12圖所示)中被損壞，並且因此可能降低良率。如果厚度T1大於約50nm，則第二間隔件180’的頂表面可能不期望地平坦，使得當第三間隔件蝕刻製程P3完成時，第三間隔件182的橫向寬度可能無法用作用於後續自對準植入製程P7(如第17圖所示)的注入遮罩。在一些實施方式中，如果第三間隔件層182’的厚 度T2小於約50nm，則當第三間隔件蝕刻製程P3完成時，第三間隔件182的橫向寬度可能無法用作用於自對準植入製程P7的遮罩。如果厚度T2大於約300nm，則蝕刻製程P3的製程時間可能增加，並且可能進一步損壞第二間隔件層180’、多晶矽閘極164、第一閘極間隔件170以及半導體基材110，並且因此可能降低良率。換句話說，厚度T2與厚度T1的比率在從約1至約30的範圍內，並且其他厚度範圍在本公開的範圍內。在一些實施方式中，如果厚度T2與厚度T1的比率小於約1，則當第三間隔件蝕刻製程P3完成時，第三間隔件182的橫向寬度可能無法用作用於自對準植入製程P7的遮罩。如果厚度T2與厚度T1的比率大於約30，則蝕刻製程P3的製程時間可能增加並且可能進一步損壞第二間隔件層180’、多晶矽閘極164、第一閘極間隔件170以及半導體基材110，並且因此可能降低良率。第二間隔件層180’的厚度T1以及第三間隔件層182’的厚度T2是根據後續形成的汲極區域(例如，如第18圖所示的汲極區域174)以及形成在汲極區域上的矽化物區域(例如，如第20圖所示的矽化物區域220)的期望位置來選擇的。換句話說，選擇第二間隔件層180’的厚度T1以及第三間隔件層182’的厚度T2以實現期望的漂移區域長度(例如，如第18圖所示的漂移區域長度S1)。換句話說，如果厚度T1和T2過度小於所選範圍，則漂移區域長度可能不期望地較短，並且因此導致較低器件擊穿電壓；如果厚度T1和T2過度大於所選範 圍，則漂移區域長度可能不期望地較長，並且因此導致較差的電阻。在一些實施方式中，第三間隔件層182’可以使用沉積方法(例如，等離子體增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、低於大氣壓的化學氣相沉積(SACVD)等)來形成。
返回第1B圖，方法M1接著進行至步驟S20，在步驟S20中，蝕刻第三間隔件層以在第二間隔件層之上形成第三閘極間隔件。參考第12圖，在步驟S20的一些實施方式中，執行各向異性蝕刻製程P3以去除第三間隔件層182’的水準部分。蝕刻操作P3以比它蝕刻第二間隔件層180’更快的蝕刻速率來蝕刻第三間隔件層182’。通過示例而非限制性的方式，第三間隔件層182’的蝕刻速率與第二間隔件層180’的蝕刻速率的比率可以大於約2。如果第三間隔件層182’的蝕刻速率與第二間隔件層180’的蝕刻速率的比率小於約2，則蝕刻操作P3將顯著地消耗第二間隔件層180’，並且因此第二間隔件層180’、多晶矽閘極164、第一閘極間隔件170和半導體基材110可能被損壞，並且因此可能降低良率。在一些實施方式中，第三間隔件層182’的蝕刻速率與第二間隔件層180’的蝕刻速率的比率可以大於約10。在一些實施方式中，使用例如磷酸(H3PO4)來蝕刻第三間隔件層182’。
返回第1B圖，方法M1接著進行至步驟S21，在步驟S21中，形成第一遮罩層，其中第一遮罩層覆蓋閘極結構、第一閘極間隔件、第三閘極間隔件和第二間隔件層 的位於閘極結構的對稱軸的一側的部分，並且暴露閘極結構、第一閘極間隔件、第三閘極間隔件和第二間隔件層的位於閘極結構的對稱軸的另一側的另一部分。參考第13圖，在步驟S21的一些實施方式中，遮罩層190被形成在半導體基材110之上，並且然後被圖案化以形成單獨的遮罩部分來覆蓋如第13圖所示的閘極結構160、第一閘極間隔件170、第三閘極間隔件182和第二間隔件層180’的位於閘極結構160的對稱軸A的右側的部分，並且暴露如第13圖所示的閘極結構160、第一閘極間隔件170和第三閘極間隔件182以及第二間隔件層180’的位於閘極結構的對稱軸A的左側的另一部分。
在一些實施方式中，遮罩層190可以通過光刻圖案化製程形成。光刻圖案化製程可以包括光刻膠塗覆(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光刻膠、沖洗、乾燥(例如，硬烘烤)和/或其他合適的製程。
返回第1B圖，方法M1接著進行至步驟S22，在步驟S22中，去除由第一遮罩層暴露的第三閘極間隔件。參考第14圖，在步驟S22的一些實施方式中，執行一個或多個蝕刻製程以使用遮罩層190作為蝕刻遮罩來去除位於第二間隔件層180上的第三閘極間隔件182。例如，執行蝕刻製程P4以去除由遮罩層190暴露的第三閘極間隔件182。蝕刻製程P4是選擇性蝕刻製程，其使用以比蝕刻氧化物間隔件層180’更快的蝕刻速率來蝕刻氮化物間 隔件182的蝕刻劑。例如，蝕刻製程P4對氮化物間隔件182的蝕刻速率大於蝕刻製程P4對氧化物間隔件層180’的蝕刻速率的約兩倍。如果蝕刻製程P4對氮化物間隔件182的蝕刻速率低於蝕刻製程P4對氧化物間隔件層180’的蝕刻速率的約兩倍，則蝕刻製程P4可能過度地消耗第二間隔件層180’，並且因此第二間隔件層180’、多晶矽閘極164、第一閘極間隔件170和半導體基材110可能被損壞，並且因此可能降低良率。以此方式，在從閘極結構160的對稱軸A的左側去除了氮化物間隔件182之後，氧化物間隔件層180’保持基本上完整。例如，在蝕刻製程P4中使用的蝕刻劑包括磷酸(H3PO4)。
返回第1B圖，方法M1接著進行至步驟S23，在步驟S23中，去除第一遮罩層。參考第15圖，在步驟S23的一些實施方式中，在蝕刻了被遮罩層暴露的第三閘極間隔件182和電介質層180之後，去除遮罩層190。例如，如果遮罩層190是光刻膠，則通過灰化來剝離遮罩層190。
返回第1B圖，方法M1接著進行至步驟S24，在步驟S24中，去除第二間隔件層的未被第三閘極間隔件182覆蓋的部分，以形成夾在第一閘極間隔件和第三閘極間隔件之間的第二閘極間隔件。參考第16圖，在步驟S24的一些實施方式中，執行蝕刻操作P6以使用第三閘極間隔件182作為蝕刻遮罩來去除第二間隔件層180’的位於閘極結構160的對稱軸A的左側的部分，並且去除第二間隔件層180’的位於閘極結構160的對稱軸A的右側的水準 部分，以在閘極結構160的僅一側(例如，僅在閘極結構160的右側)形成第二閘極間隔件180。蝕刻操作P6是選擇性蝕刻製程，該選擇性蝕刻製程以比它蝕刻氮化物間隔件170、多晶矽閘極164和第三閘極間隔件182更快的速率來蝕刻氧化物間隔件層180’。例如，蝕刻操作P6對氧化物間隔件層180’的蝕刻速率大於蝕刻操作P6對氮化物間隔件170、多晶矽閘極164和氮化物間隔件182的蝕刻速率的約十倍。如果蝕刻操作P6對氧化物間隔件層180’的蝕刻速率低於蝕刻操作P6對氮化物間隔件170、多晶矽閘極164和氮化物間隔件182的蝕刻速率的約十倍，則蝕刻操作P6可能過度地消耗位於多晶矽閘極164的右側的氮化物間隔件182以及位於多晶矽閘極164的左側的氮化物間隔件170，並且因此被過度地消耗的氮化物間隔件170和182可能無法用作用於後面的自對準植入製程P7(如第17圖所示)的注入遮罩，這進而不利地影響期望的漂移區域長度。以此方式，在去除了第二間隔件層180’的部分之後，氮化物間隔件170和182以及多晶矽閘極164保持基本上完整。
在第16圖中，所得的第二閘極間隔件180的側壁具有凹口拐角(notched corner)，並且第三閘極間隔件182嵌入在第二閘極間隔件180的凹口拐角中。在一些實施方式中，第三閘極間隔件182的最外側壁與第二閘極間隔件180的最外端表面相連。第三閘極間隔件182通過第二閘極間隔件180與基材110垂直地分隔開，並通過 第二閘極間隔件180以及第一閘極間隔件170與多晶矽閘極164橫向地分隔開。第二閘極間隔件180和第三閘極間隔件182可以在後續自對準的矽化(自對準矽化物)製程期間組合地用作矽化物阻擋層，這將在下面更詳細地討論。利用第二閘極間隔件180和第三閘極間隔件182覆蓋有意地從矽化物製程排除的器件區域。這保護了第二閘極間隔件180和第三閘極間隔件182下麵的區域免於後續矽化物形成。N型雙擴散區域152提供電阻路徑，其作為溝道區域中的電壓降，並且因此半導體元件100具有改善的阻斷電壓能力。
第二閘極間隔件180可以通過施加例如各向異性蝕刻來限定，該各向異性蝕刻部分地去除由第三閘極間隔件182暴露的第二間隔件層180’。因此，第三閘極間隔件182可以在蝕刻操作P6期間作為蝕刻遮罩。因此，第二間隔件層180’的剩餘部分(即，第二閘極間隔件180)的寬度W1可以通過第三閘極間隔件182的厚度控制，這進而將控制N型雙擴散區域152內的漂移區域(即，N型雙擴散區域152中除了後續形成的汲極區域之外的區域)，從而有助於縮小漂移區域長度。
蝕刻操作P6以比它蝕刻第三閘極間隔件182更快的蝕刻速率來蝕刻第二間隔件層180’。通過示例而非限制性的方式，第二間隔件層180’的蝕刻速率與第三閘極間隔件182的蝕刻速率的比率可以大於約10。如果第二間隔件層180’的蝕刻速率與第三閘極間隔件層182’的蝕刻 速率的比率小於約10，則蝕刻操作P6將顯著地消耗第三閘極間隔件182，並且因此第三閘極間隔件182可能無法在蝕刻操作P6期間用作蝕刻遮罩，這進而不利地影響了期望的漂移區域長度。在一些實施方式中，第二間隔件層180’的蝕刻速率與第三閘極間隔件182的蝕刻速率的比率可以大於約10。在一些實施方式中，在使用氧化矽作為氧化物間隔件層180’的情況下，使用例如液態氟化氫(HF)或氣態HF來蝕刻第二間隔件層180’。在閘極電介質層162是氧化矽的一些實施方式中，閘極電介質層162的左端可以通過在蝕刻製程P6中使用的蝕刻劑來凹陷，如虛線DL所指示的。
返回第1B圖，方法M1接著進行至步驟S25，在步驟S25中，N型源極和汲極區域被形成在N型雙擴散或p體區域中。參考第17圖，在步驟S25的一些實施方式中，執行自對準植入製程P7以將N型摻雜劑摻雜到p體區域156和N型雙擴散區域152中，因此在P體區域156中形成N型源極區域172，並且在N型雙擴散區域152中形成N型汲極區域174。此外，自對準植入製程P7還將N型摻雜劑摻雜到多晶矽閘極164中。因為在如第16圖所示的先前的蝕刻製程P6中已經從多晶矽閘極164的頂表面去除了氧化物間隔件180，因此可以通過多晶矽閘極164的整個頂表面注入多晶矽閘極164，這進而將減少多晶矽閘極164中的未摻雜區域。在執行自對準植入製程P7之前，遮罩層194被形成在半導體基材110之上，並 且然後被圖案化以形成分離的遮罩部分，以覆蓋p體區域156的與隔離結構142相鄰的部分，從而限定了N型源極區域172的目標位置，並且在形成N型源極區域172和N型汲極區域174之後去除遮罩層194。例如，可以執行離子注入以使用間隔件170、180和182以及經圖案化的遮罩層194作為注入遮罩以垂直角注入n型摻雜劑(例如，砷或磷)，從而在N型雙擴散區域152中形成N型汲極區域174。因為n型摻雜劑的離子是以垂直角(即，垂直於基材110的頂表面)引導的，所以所得的N型源極區域172具有與經圖案化的遮罩層194基本上對準的左邊界以及與左側氮化物間隔件170基本上對準的右邊界，並且N型汲極區域174具有與氧化物間隔件180的最外端表面以及右側氮化物間隔件182的最外端基本上對準的左邊界。因此在植入製程P7中N型汲極區域174的左邊界與氧化物間隔件180的最外端表面自對準，並且N型源極區域172的右邊界與左側氮化物間隔件170的最外端表面自對準，所以在此上下文中將植入製程P7稱為自對準植入製程。
更具體地，第二閘極間隔件180和第三閘極間隔件182可以在具有垂直注入角的自對準植入製程P7期間用作注入阻擋層，並且因此N型汲極區域174與第二間隔件180和第三間隔件182的最外側壁自對準。因此，第二閘極間隔件180的最外端表面與N型汲極區域174和N型雙擴散區域之間的邊界相連，並且因此第二閘極間隔件 180和第三閘極間隔件182可以不與N型汲極區域174重疊。然而，在一些實施方式中，由於在前端制程(FEOL)製程和後端制程(BEOL)製程的後續步驟中發生的無意的熱擴散，因此N型汲極區域174可能橫向地延伸超過第二閘極間隔件180的最外端表面。
在一些實施方式中，N型汲極區域174與基材110中的溝道區域110c隔開距離S1(可互換地稱為漂移區域長度)。漂移區域長度S1取決於第二閘極間隔件180和第三閘極間隔件182的寬度W1。因此，可以通過控制第二閘極間隔件180和第三閘極間隔件182的寬度W1來按比例縮小漂移區域，該寬度W1取決於第二間隔件層180’的厚度和第三間隔件層182’的厚度，如第11圖所示。因此，漂移區域長度S1可以通過第二間隔件層180’和第三間隔件層182’的厚度控制。例如，漂移區域長度S1可以在從約0.05μm至約0.5μm的範圍內，並且其他漂移區域長度範圍在本公開的範圍內。在一些實施方式中，如果漂移區域長度S1小於約0.05μm，則可能導致器件擊穿電壓過低，並且如果漂移區域長度S1大於約0.5μm，則可能導致電阻過高。
在一些實施方式中，遮罩層194可以通過光刻圖案化製程形成。光刻圖案化製程可以包括光刻膠塗覆(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光刻膠、沖洗、乾燥(例如，硬烘烤)和/或其他合適的製程。
N型源極區域172和N型汲極區域174是N+區域(可互換地稱為重摻雜N型區域)，其n型雜質濃度大於N型雙擴散區域152和P體區域156的n型雜質濃度。在一些實施方式中，N型源極區域172和N型汲極區域174包括n型摻雜劑，例如P或As。可以在自對準植入製程P7之後執行快速熱退火(RTA)製程，以啟動在多晶矽閘極164以及N型源極/汲極區域172和174中注入的摻雜劑。
如第17圖所示，N型汲極區域174的深度D8可以小於N型雙擴散區域152的深度D4和/或隔離結構142的深度D1。例如，N型汲極區域174的深度D8可以在約0.1μm至約0.5μm的範圍內，並且其他深度範圍在本公開的範圍內。在一些實施方式中，N型汲極區域174的深度D8可以大於N型雙擴散區域152的深度D4和/或隔離結構142的深度D1。在第17圖中，N型源極區域172的深度D9可以小於p體區域156的深度D5和/或隔離結構142的深度D1。例如，N型汲極區域174的深度D9可以在約0.1μm至約0.5μm的範圍內，並且其他深度範圍在本公開的範圍內。在一些實施方式中，N型源極區域172的深度D9可以大於p體區域156的深度D5和/或隔離結構142的深度D1。在一些實施方式中，N型源極區域172的深度D9與N型汲極區域174的深度D8相當，因為它們是使用相同的植入製程P7形成的。
在一些實施方式中，N型源極區域172和N型汲 極區域174中的每一個的摻雜劑濃度可以在每立方釐米約1020至約1021之間，並且其他摻雜劑濃度範圍在本公開的範圍內。如第17圖所示，N型汲極區域174和閘極結構160之間的橫向距離大於N型源極區域172和閘極結構160之間的橫向距離，並且因此橫向擴散型金屬氧化物半導體電晶體具有相對於閘極結構160不對稱的源極/汲極區域172和174。此外，汲極區域174的寬度W3大於源極區域172的寬度W4。通過示例而非限制性的方式，汲極區域174的寬度W3與源極區域172的寬度W4的比率大於2，並且其他比率範圍在本公開的範圍內。
返回第1B圖，方法M1接著進行至步驟S26，在步驟S26中，在p體區域中形成P型體接觸區域。參考第18圖，在步驟S26的一些實施方式中，例如，如果第17圖所示的遮罩層194是光刻膠，則通過灰化來剝離它，並且然後遮罩層192被形成在半導體基材110之上，並且然後被圖案化以覆蓋N型源極和汲極區域172和174以及N摻雜的多晶矽閘極164。然後，執行植入製程P8以使用遮罩層192作為注入遮罩來在p體區域156中注入p型摻雜劑，從而在p體區域156中形成P型體接觸區域176。在形成P型體接觸區域176之後去除遮罩層192。在遮罩層192是光刻膠的一些實施方式中，在完成P型體接觸區域176的形成之後，通過灰化來剝離遮罩層192。
在一些實施方式中，遮罩層192可以通過光刻圖案化製程形成。光刻圖案化製程可以包括光刻膠塗覆(例 如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光刻膠、沖洗、乾燥(例如，硬烘烤)和/或其他合適的製程。
P型體接觸區域176可以是P+或重摻雜區域，其具有大於p體區域156的p型雜質濃度。在一些實施方式中，P型體接觸區域176包括p型摻雜劑，例如硼或二氟化硼(BF2)。P型體接觸區域176可以通過諸如離子注入或擴散之類的方法形成。可以在植入製程P8之後執行快速熱退火(RTA)製程以啟動所注入的摻雜劑。如第18圖所示，P型體接觸區域176被形成在p體區域156中並且N型源極區域172和隔離結構142之間。在所描繪的實施方式中，在形成第二間隔件180和第三閘極間隔件182之後形成P型體接觸區域176。在一些其他實施方式中，可以在形成N型源極區域172和N型汲極區域174之前形成P型體接觸區域176。
在一些實施方式中，P型體接觸區域176的深度D10可以小於P體區域156的深度D5和如第3圖所示的隔離結構142的深度D1。在一些其他實施方式中，P型體接觸區域176的深度D10可以大於或小於N型源極區域172的深度D9。在一些實施方式中，P型體接觸區域176的深度D10可以與N型源極區域172的深度D9相當。例如，P型體接觸區域176的深度D10可以在從約0.1um至約0.5um的範圍內，並且其他深度範圍在本公開的範圍內。在一些實施方式中，P型體接觸區域176 中的每一個的摻雜劑濃度可以在每立方釐米約1020至約1021之間，並且其他摻雜劑濃度範圍在本公開的範圍內。
返回第1B圖，方法M1接著進行至步驟S27，在步驟S27中，分別在閘極結構、N型源極/汲極區域以及P型源極/汲極區域之上形成金屬合金層。參考第19圖，在步驟S27的一些實施方式中，可以通過自對準的矽化(自對準矽化物)製程來形成金屬合金層220。在示例性自對準矽化物製程中，在基材之上形成金屬材料(例如，鈷、鎳或其他合適的金屬)，然後升高溫度以進行退火並且引起金屬材料與下面的矽/多晶矽之間的反應，從而形成矽化物層220，並且未反應的金屬被蝕刻掉。矽化物材料與N型源極區域172和N型汲極區域174、P型體接觸區域176和/或多晶矽閘極164自對準以減小接觸電阻。
在第19圖中，金屬合金層220之一與N型雙擴散區域152內的N型汲極區域174的整個頂表面、以及第二閘極間隔件180的最外端表面接觸。N型雙擴散區域152的有意地從矽化物製程排除的其他區域被第二閘極間隔件180和第三閘極間隔件182覆蓋。這保護了第二閘極間隔件180和第三閘極間隔件182下麵的N型雙擴散區域152免於矽化物形成。金屬合金層220之一與多晶矽閘極164的整個頂表面接觸以降低閘極的電阻。金屬合金層220之一與N型源極區域172的頂表面和P型體接觸區域176的頂表面的整體接觸，並且因此延伸跨過N型源極區域172和P型體接觸區域176之間的介面。
返回第1B圖，方法M1接著進行至步驟S28，在步驟S28中，分別在金屬合金層之上形成接觸件。參考第20圖，在步驟S28的一些實施方式中，在第19圖的結構之上形成層間電介質(ILD)層196。在一些實施方式中，ILD層196包括具有低介電常數(例如，小於約3.9的介電常數)的材料。例如，層間電介質層196可以包括氧化矽。在一些實施方式中，電介質層包括二氧化矽、氮化矽、氮氧化矽、聚醯亞胺、旋塗玻璃(SOG)、氟摻雜的矽酸鹽玻璃(FSG)、碳摻雜的氧化矽、BlackDiamond®(加利福尼亞州聖克拉拉市的應用材料公司)、幹凝膠(Xerogel)、氣凝膠(Aerogel)、無定形氟化碳、聚對二甲苯、BCB(bis-苯並環丁烯(bis-benzocyclobutenes))、SiLK(密西根州米德蘭市的陶氏化學公司)、聚醯亞胺和/或其他合適的材料。可以通過包括旋塗、化學氣相沉積或其他合適的製程的技術來形成層間電介質層196。
然後，在層間電介質層196中形成多個接觸件242、244和246以接觸相應的金屬合金層220(即，矽化物層220)。例如，在層間電介質層196中形成多個開口，並且然後在開口中沉積導電材料。通過使用化學機械拋光製程來去除導電材料中位於開口外部的多餘部分，同時在開口中留下部分以用作接觸件242、244和246。接觸件242、244和246可以由鎢、鋁、銅或其他合適的材料製成。在一些實施方式中，接觸件242經由閘極結構160 頂部上的金屬合金層220電連接至閘極結構160，接觸件244通過橫跨至P型體接觸區域176和N型源極區域172的金屬合金層220而連接至P型體接觸區域176和N型源極區域172，並且接觸件246通過N型汲極區域174頂部上的金屬合金層220連接至N型汲極區域174。在所描繪的實施方式中，P型體接觸區域176和N型源極區域172共用相同的接觸件244。在一些其他實施方式中，P型體接觸區域176和N型源極區域172可以彼此分離並且電連接至單獨的接觸件。
參考第21圖和第22圖。第21圖和第22圖繪示根據一些實施方式的用於在不同階段中製造半導體元件200的方法。用於形成半導體元件200的操作與用於形成在以上描述中描述的半導體元件100的操作基本上相同，並且因此為了清楚起見在此不再重複。第21圖和第22圖繪示使用方法M1製造的橫向擴散型金屬氧化物半導體的比第19圖和第20圖更實用的輪廓。
第21圖繪示根據本公開的一些替代實施方式的處於與第19圖相對應的階段的半導體元件200。如第21圖所示，第三閘極間隔件282的頂端和第二閘極間隔件280的頂端可以低於閘極電極264的頂表面。此外，由於蝕刻製程P3和P6的性質，第三閘極間隔件282的頂端可以低於第二閘極間隔件280的頂端。此外，由於蝕刻氧化物材料的蝕刻製程P6的性質，因此閘極電介質層262具有從左第一間隔件270的最外端回退(set back)的左端。 然而，因為閘極電介質層262的右端被覆蓋並且因此被光刻膠遮罩190保護，所以閘極電介質層262的右端仍然可以與右第一間隔件270的最外端相連。
第22圖繪示根據本公開的一些替代實施方式的處於與第20圖相對應的階段的半導體元件200。如第22圖所示，金屬合金層220之一與N型雙擴散區域152內的N型汲極區域174的整個頂表面以及第二閘極間隔件280的最外端表面接觸。N型雙擴散區域152的有意地從矽化物製程排除的區域被第二閘極間隔件280和第三閘極間隔件282覆蓋。這保護了第二閘極間隔件280和第三閘極間隔件282下方的N型雙擴散區域152免於矽化物形成。因此，N型雙擴散區域152提供了充當溝道區域中的電壓降的電阻路徑，並且因此半導體元件200具有改進的阻斷電壓能力。金屬合金層220之一與閘極電極264的整個頂表面接觸以降低閘極的電阻。金屬合金層220之一跨越N型源極區域172和P型體接觸區域176。
現在參考第23A圖和第23B圖，第23A圖和第23B圖繪示根據一些實施方式的用於製造半導體元件的示例性方法M2，其中該製造包括半導體元件的自對準注入和矽化製程。第24圖繪示使用方法M2製造的橫向擴散型金屬氧化物半導體電晶體。方法M2包括整個製造製程的相關部分。應當理解，在第23A圖和第23B圖所示的操作之前、期間和之後可以提供附加操作，並且對於該方法的附加實施方式，可以替換或消除下面描述的一些操作。操 作/製程的順序可以是可互換的。方法M2包括半導體元件400的製造。然而，半導體元件400的製造僅是用於描述根據本揭露的一些實施方式的半導體元件400的自對準製程的示例。
參考第24圖，在步驟S40處，隔離結構142(例如，淺溝槽隔離(STI)或包括隔離特徵的矽的局部氧化(LOCOS)(或場氧化物，FOX))可以被形成在半導體基材110中，以限定和電隔離各種有源區域，從而防止漏電流在相鄰的有源區域之間流動。
在步驟S41處，在半導體基材110之上形成閘極電介質層。在步驟S42處，在閘極電介質層之上形成導電層。在一些實施方式中，導電層可以包括多晶的矽(可互換地稱為多晶矽)。在步驟S43處，圖案化導電層以在閘極電介質層上形成閘極電極464。在步驟S44處，在半導體基材110中並且在半導體基材110的頂表面112附近形成p型雙擴散摻雜(PDD)區域452，以及在半導體基材110中並且在半導體基材110的頂表面112附近形成n型摻雜區域456(可互換地稱為n體區域)。在步驟S45處，在p型雙擴散摻雜區域452、n體區域456、閘極電介質層、閘極電極464以及隔離特徵142之上毯式沉積第一間隔件層。在步驟S46處，蝕刻第一間隔件層以形成第一閘極間隔件170。在步驟S47處，圖案化閘極電介質層以在閘極電極464下方形成閘極電介質層462，並且閘極電介質層462和閘極電極464被限定為閘極結構460。
在步驟S48處，在p型雙擴散摻雜區域452、n體區域456、閘極電介質層462、閘極電極464、第一閘極間隔件170和隔離特徵142之上毯式沉積第二間隔件層。在步驟S49處，在第二間隔件層之上毯式沉積第三間隔件層。在步驟S50處，執行蝕刻操作以去除第三間隔件層的水準部分。
在步驟S51處，第一遮罩層被形成在半導體基材110之上，並且然後被圖案化以形成分離的遮罩部分來覆蓋閘極結構460、第一閘極間隔件170、第三閘極間隔件482以及第二間隔件層的位於第24圖所示的閘極結構160的對稱軸A的右側的部分，並且暴露閘極結構460、第一閘極間隔件170、和第三閘極間隔件482以及第二間隔件層的位於第24圖所示的閘極結構160的對稱軸A的左側的另一部分。在步驟S52處，執行一個或多個蝕刻製程以使用第一遮罩層作為蝕刻遮罩來去除第二間隔件層上的第三閘極間隔件482。
在步驟S53處，在蝕刻第三閘極間隔件482之後去除第一遮罩層。在步驟S54處，執行蝕刻操作以使用第三閘極間隔件482作為蝕刻遮罩來去除第二間隔件層的位於閘極結構460的對稱軸A的左側的部分，並且去除第二間隔件層的位於閘極結構460的對稱軸A的右側的水準部分，從而僅在閘極結構460的一側(例如，僅在閘極結構460的右側)形成第二閘極間隔件480。在步驟S55處，通過自對準製程在p型雙擴散摻雜區域452和n體區域 456中形成P型源極和汲極區域474和472。在步驟S56處，在n體區域456中形成N型體接觸區域476。
在步驟S57處，金屬合金層220可以被自對準以形成在各種特徵(例如，P型源極和汲極區域472和474、N型體接觸區域476、和/或閘極電極464)上，以降低接觸電阻。在步驟S58處，在半導體基材110之上形成層間電介質(ILD)層196，並且在層間電介質層196中形成多個接觸件242、244和246以接觸各個金屬合金層220(即，矽化物層220)。例如，接觸件242被連接至閘極結構460，接觸件244被連接至N型體接觸區域476以及P型源極和汲極區域472，接觸件246被連接至P型源極/汲極區域474(即，半導體元件400的汲極區域)。
第25圖-第28圖繪示根據本公開的一些實施方式的用於製造半導體元件600的各個階段的示例性截面圖。應當理解，對於該方法的附加實施方式，可以在第25圖-第28圖所示的製程之前、期間和之後提供附加操作，並且可以替換或消除下面描述的一些操作。操作/製程的順序可以是可互換的。在以下實施方式中可以採用與第2圖-第20圖所述相同或相似的配置、材料、製程和/或操作，並且可以省略詳細的解釋。
在形成如第11圖所示的結構之後，執行各向異性蝕刻製程P9以去除第三間隔件層182’的水準部分。第25圖繪示所得的結構。蝕刻操作P9以比它蝕刻第二間隔件層180’更快的蝕刻速率來蝕刻第三間隔件層182’。例如， 第三間隔件層182’的蝕刻速率與第二間隔件層180’的蝕刻速率的比率可以大於約2。如果蝕刻操作P9對第三間隔件層182’的蝕刻速率與蝕刻操作P9對第二間隔件層180’的蝕刻速率的比率小於約2，則蝕刻操作P9將顯著地消耗第二間隔件層180’，並且因此第二間隔件層180’、多晶矽閘極164、第一閘極間隔件170以及半導體基材110可能被損壞，並且因此可能降低良率。在一些實施方式中，第三間隔件層182’的蝕刻速率與第二間隔件層180’的蝕刻速率的比率可以大於約10。在一些實施方式中，使用例如磷酸(H3PO4)來蝕刻第三間隔件層182’。
如第25圖所示，第三間隔件層182’的剩餘的垂直部分用作第三閘極間隔件682。第三閘極間隔件682具有從第二間隔件層180’的頂表面測量的高度H4。在一些實施方式中，第三閘極間隔件682的高度H4可以與多晶矽閘極164的高度H1基本上相同或相當。第三閘極間隔件682的高度H4取決於各向異性蝕刻製程P9的製程條件(例如，蝕刻持續時間等)。例如，可以控制蝕刻製程P9的蝕刻持續時間以使得所得的第三閘極間隔件682具有與第二間隔件層180’的最頂部位置基本上齊平的最頂部位置。
之後，如第26圖所示，執行諸如化學機械拋光(CMP)之類的平坦化製程P10，以去在除多晶矽閘極164之上的多餘的第三閘極間隔件682和第二間隔件層180’，從而暴露多晶矽閘極164的頂表面。在一些實施方 式中，平坦化製程在多晶矽閘極164被暴露時停止，並且多晶矽閘極164可以在平坦化中用作蝕刻停止層。因此，第二間隔件層180’可以不與多晶矽閘極164的頂表面重疊。在一些實施方式中，在平坦化製程之後，第二間隔件層180’的頂表面可以與多晶矽閘極164的頂表面齊平。
應當注意，上述第26圖所示的蝕刻製程P9和第27圖所示的平坦化製程P10的順序僅為示例，並非用來限制本公開。在一些其他實施方式中，可以在蝕刻製程P9之前執行平坦化製程P10。
然後，如第27圖所示，遮罩層690被形成在半導體基材110之上並且然後被圖案化以形成分離的遮罩部分來覆蓋閘極結構160、第一閘極間隔件170、第三閘極間隔件682以及第二間隔件層180’的位於閘極結構160的對稱軸A的右側的部分，並且暴露閘極結構160、第一閘極間隔件170和第三閘極間隔件682以及第二間隔件層180’的位於閘極結構160的對稱軸A的左側的另一部分。
如第27圖所示，遮罩層690與閘極結構160的頂表面接觸，因為由於如第27圖所示的化學機械拋光製程P10，閘極結構160的頂表面沒有被第二間隔件層180’覆蓋。在一些實施方式中，遮罩層690可以通過光刻圖案化製程形成。光刻圖案化製程可以包括光刻膠塗覆(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光刻膠、沖洗、乾燥(例如，硬烘烤)和/或其他合適的製程。
此後，如第28圖所示，執行蝕刻製程P4以去除 由遮罩層690暴露的第三閘極間隔件682。蝕刻製程P4是選擇性蝕刻製程，其使用以比其蝕刻氧化物間隔件層180’更快的蝕刻速率來蝕刻氮化物間隔件682的蝕刻劑。以此方式，在從閘極結構160的對稱軸A的左側去除氮化物間隔件682之後，氧化物間隔件層180’保持基本上完整。例如，在蝕刻製程P4中使用的蝕刻劑包括磷酸(H3PO4)。
之後，如第15圖-第20圖所示的製程步驟繼續以完成橫向擴散型金屬氧化物半導體電晶體的製造。
根據前述實施方式，可以看出，本公開提供了製造半導體元件的優點。然而，應當理解，其他實施方式可以提供額外優點，並且並非所有優點都必須在本文中公開。一個優點是可以在橫向擴散型金屬氧化物半導體電晶體的N型雙擴散/p型雙擴散摻雜區域中省略場氧化物(FOX)，這進而將減小器件尺寸和特定導通狀態電阻(Rsp)。另一優點是可以減小多晶矽閘極中的未摻雜和/或非矽化物區域。又一優點是漂移區域長度可以通過氧化物間隔件厚度和氮化物間隔件厚度來精確地控制，這進而將有助於按比例縮小漂移區域長度。此外，可以改善橫向擴散型金屬氧化物半導體電晶體的汲極-源極擊穿電壓(BVDSS)、特定導通狀態電阻(Rsp)以及開關速度之間的折衷，並且可獲得優良的品質因數(FOM)。
在一些實施方式中，一種半導體元件，包括：閘極結構、雙擴散區域、源極區域、汲極區域、第一閘極間隔 件以及第二閘極間隔件。閘極結構位於半導體基材之上。雙擴散區域位於半導體基材中並且橫向延伸超過閘極結構的第一側。源極區域位於半導體基材中並且與閘極結構的第二側相鄰，第二側與第一側相對。汲極區域位於半導體基材中的雙擴散區域中並且具有與雙擴散區域相同的導電類型。第一閘極間隔件位於閘極結構的第一側。第二閘極間隔件沿著第一閘極間隔件的最外側壁從雙擴散區域向上延伸，並且在到達閘極結構的頂表面之前終止。第二閘極間隔件具有與汲極區域的邊界基本上對準的最外端表面。
在一些實施方式中，半導體元件，還包括：矽化物層，矽化物層位於汲極區域之上並且與第二閘極間隔件的最外端表面接觸。
在一些實施方式中，半導體元件，還包括：矽化物層，矽化物層與閘極結構的整個頂表面接觸。
在一些實施方式中，第二閘極間隔件與閘極結構上的矽化物層間隔開。
在一些實施方式中，半導體元件，還包括：第三閘極間隔件，第三閘極間隔件位於第二閘極間隔件之上。
在一些實施方式中，第三閘極間隔件由氮化矽形成，並且第二閘極間隔件由氧化矽形成。
在一些實施方式中，半導體元件，還包括：第四閘極間隔件，第四閘極間隔件位於閘極結構的第二側，其中，第一閘極間隔件和第四閘極間隔件相對於閘極結構是對稱的，並且第四閘極間隔件具有與源極區域的邊界對準的最 外端表面。
在一些實施方式中，半導體元件，還包括：層間電介質層，層間電介質層與第四閘極間隔件接觸，層間電介質層至少部分地由第二閘極間隔件與第一閘極間隔件間隔開。
在一些實施方式中，半導體元件，其中，閘極結構具有閘極電介質層，閘極電介質層具有從第四閘極間隔件的最外端表面回退的第一端表面。
在一些實施方式中，閘極電介質層具有與第二閘極間隔件接觸的第二端表面。
在一些實施方式中，半導體元件，還包括：矽化物層，矽化物層位於源極區域之上並且具有與第四閘極間隔件的最外端表面接觸的端表面。
在一些實施方式中，一種半導體元件，包括：半導體基材、雙擴散區域、閘極結構、汲極區域、第一閘極間隔件、汲極矽化物層以及第二閘極間隔件。雙擴散區域位於半導體基材中。閘極結構與雙擴散區域的至少一部分重疊。汲極區域位於雙擴散區域中並且具有與雙擴散區域相同的導電類型。第一閘極間隔件位於閘極結構旁邊並且位於雙擴散區域之上。汲極矽化物層沿著汲極區域的頂表面從第一閘極間隔件的最外端表面橫向延伸。第二閘極間隔件位於第一閘極間隔件之上並且具有與汲極區域的邊界基本上對準的最外端。
在一些實施方式中，第一閘極間隔件由氧化矽形 成，並且第二閘極間隔件由氮化矽形成。
在一些實施方式中，半導體元件，還包括：第三閘極間隔件，第三閘極間隔件位於閘極結構和第一閘極間隔件之間。
在一些實施方式中，第三閘極間隔件由與第二閘極間隔件相同的材料形成。
在一些實施方式中，第一閘極間隔件的最頂部位置低於閘極結構的最頂部位置。
在一些實施方式中，第二閘極間隔件的最頂部位置低於閘極結構的最頂部位置。
在一些實施方式中，一種用於製造半導體元件的方法，包括：在半導體基材中形成具有第一導電類型的體區域和具有第二導電類型的摻雜區域；在體區域的一部分至少並在摻雜區域的一部分之上形成閘極結構，以及分別在閘極結構的第一側和第二側形成第一閘極間隔件；在閘極結構之上依次沉積第二間隔件層和第三間隔件層；將第三間隔件層圖案化為分別位於閘極結構的第一側和第二側的第三閘極間隔件；從閘極結構的第一側去除第一個第三閘極間隔件，而在閘極結構的第二側留下第二個第三閘極間隔件；通過使用第二個第三閘極間隔件作為蝕刻遮罩將第二間隔件層圖案化為第二閘極間隔件；以及在圖案化第二間隔件層之後，在體區域中形成具有第二導電類型的源極區域，並且在摻雜區域中形成具有第二導電類型的汲極區域。
在一些實施方式中，將第二間隔件層圖案化為第二閘極間隔件被執行為使得第二閘極間隔件未覆蓋閘極結構的頂表面。
在一些實施方式中，半導體元件的製造方法，還包括：在汲極區域之上並且與第二閘極間隔件的最外端表面接觸地形成矽化物層。
以上概述了若干實施方式的特徵，使得本領域技術人員可以更好地理解本公開的各個方面。本領域技術人員應該理解，他們可以容易地使用本公開作為基礎來設計或修改用於實現相同的目的和/或實現本文介紹的實施方式的相同優點的其他製程和結構。本領域技術人員還應該認識到，這種等同構造並不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，他們可以在本文進行各種改變、替換和變更。
M1:方法
S10-S19:步驟

Claims (10)

  1. 一種半導體元件，包括：一閘極結構，位於一半導體基材之上；一雙擴散區域，位於該半導體基材中，且橫向延伸超過該閘極結構的一第一側；一源極區域，位於該半導體基材中，且與該閘極結構的一第二側相鄰，該第二側與該第一側相對；一汲極區域，位於該半導體基材中的該雙擴散區域中，且具有與該雙擴散區域相同的導電類型；一第一閘極間隔件，位於該閘極結構的該第一側；以及一第二閘極間隔件，沿著該第一閘極間隔件的一最外側壁從該雙擴散區域向上延伸，且在到達該閘極結構的一頂表面之前終止，其中該第二閘極間隔件具有與該汲極區域的一邊界對準的一最外端表面，其中該第一閘極間隔件接觸該閘極結構的該第一側的一下區域，且該第二閘極間隔件接觸該閘極結構的該第一側的一上區域。
  2. 如請求項1所述之半導體元件，還包括：一矽化物層，位於該汲極區域之上，且與該第二閘極間隔件的該最外端表面接觸。
  3. 如請求項1所述之半導體元件，還包括：一矽化物層，與該閘極結構的整個該頂表面接觸。
  4. 如請求項1所述之半導體元件，還包括：一第三閘極間隔件，位於該第二閘極間隔件之上。
  5. 如請求項1所述之半導體元件，還包括：一第四閘極間隔件，位於該閘極結構的第二側，其中該第一閘極間隔件和該第四閘極間隔件相對於該閘極結構是對稱的，並且該第四閘極間隔件具有與該源極區域的該邊界對準的一最外端表面。
  6. 一種半導體元件，包括：一半導體基材；一雙擴散區域，位於該半導體基材中；一閘極結構，與該雙擴散區域的至少一部分重疊；一汲極區域，位於該雙擴散區域中，且具有與該雙擴散區域相同的導電類型；一第一閘極間隔件，位於該閘極結構旁邊，且位於該雙擴散區域之上；一汲極矽化物層，沿著該汲極區域的一頂表面從該第一閘極間隔件的一最外端表面橫向延伸；以及一第二閘極間隔件，位於該第一閘極間隔件之上，且具有與該汲極區域的一邊界對準的一最外端，其中該汲極矽化物層接觸該第一閘極間隔件且分離於該第二閘極間隔件。
  7. 如請求項6所述之半導體元件，其中該第一閘極間隔件由氧化矽形成，且該第二閘極間隔件由氮化矽形成。
  8. 如請求項6所述之半導體元件，其中該第一閘極間隔件的一最頂部位置低於該閘極結構的一最頂部位置。
  9. 一種半導體元件的製造方法，包括：在一半導體基材中形成具有一第一導電類型的一體區域和具有一第二導電類型的一摻雜區域；在該體區域的一部分之上並在該摻雜區域的一部分之上形成一閘極結構，以及分別在該閘極結構的一第一側和一第二側形成一第一閘極間隔件；在該閘極結構之上依次沉積一第二間隔件層和一第三間隔件層；將該第三間隔件層圖案化為分別位於該閘極結構的該第一側和該第二側的一第三閘極間隔件；從該閘極結構的該第一側去除一第一個該第三閘極間隔件，而在該閘極結構的該第二側留下一第二個該第三閘極間隔件；通過使用該第二個該第三閘極間隔件作為一蝕刻遮罩，將該第二間隔件層圖案化為一第二閘極間隔件；以及在圖案化該第二間隔件層之後，在該體區域中形成具有 該第二導電類型的一源極區域，並且在該摻雜區域中形成具有該第二導電類型的一汲極區域。
  10. 如請求項9所述之製造方法，其中將該第二間隔件層圖案化為該第二閘極間隔件被執行為使得該第二閘極間隔件未覆蓋該閘極結構的一頂表面。
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