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TW201806166A - 包含接觸結構的半導體裝置 - Google Patents

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TW201806166A
TW201806166A TW106115405A TW106115405A TW201806166A TW 201806166 A TW201806166 A TW 201806166A TW 106115405 A TW106115405 A TW 106115405A TW 106115405 A TW106115405 A TW 106115405A TW 201806166 A TW201806166 A TW 201806166A
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全輝璨
金昶和
河大元
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三星電子股份有限公司
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Abstract

本發明提供一種包含接觸結構的半導體裝置。半導體裝置包含限定下部主動區的隔離區。第一源極/汲極區和第二源極/汲極區以及第一閘極電極和第二閘極電極在下部主動區上。第一源極/汲極區和第二源極/汲極區鄰近於彼此。第一閘極遮蓋圖案和第二閘極遮蓋圖案分別在第一閘極電極和第二閘極電極上。第一接觸結構和第二接觸結構分別在第一源極/汲極區和第二源極/汲極區上。下部絕緣圖案在第一源極/汲極區與第二源極/汲極區之間。上部絕緣圖案在第一接觸結構與第二接觸結構之間。氧化矽具有相對於形成上部絕緣圖案、第一閘極遮蓋圖案以及第二閘極遮蓋圖案的絕緣材料的蝕刻選擇性。

Description

包含接觸結構的半導體裝置
本發明是有關於一種包含接觸結構的半導體裝置以及形成所述半導體裝置的方法。
近年來，為了實現半導體裝置中的高度集成，柵極的線寬以及柵極之間的距離已經極大地縮減。隨著縮減的尺寸，接觸結構形成於柵極之間，可能出現各種問題，例如微影蝕刻製程的小製程窗口、於鄰近彼此配置的導電圖案中產生的電性短路等等。
本發明可提供包含接觸結構的半導體裝置以及形成所述半導體裝置的方法，所述接觸結構具有增強的可靠性。
根據本發明的一方面，可以提供一種半導體裝置。半導體裝置包含限定下部主動區的第一隔離區。第一鰭片主動區和第二鰭片主動區配置於下部主動區上。可以配置與第一鰭片主動區重疊的第一閘極結構以及與第二鰭片主動區重疊的第二閘極結構。第一閘極結構和第二閘極結構中的每一個包含閘極間隔物以及配置在閘極間隔物之間且按順序堆疊的閘極電極和閘極遮蓋圖案。第一源極/汲極區配置在第一鰭片主動區的第一凹部中。第二源極/汲極區配置在第二鰭片主動區的第二凹部中。第一接觸結構配置於第一源極/汲極區上。第二接觸結構配置於第二源極/汲極區上。層間絕緣圖案配置於第一隔離區上。下部絕緣圖案配置在第一鰭片主動區與第二鰭片主動區之間。可以配置與下部絕緣圖案重疊的第一上部絕緣圖案。第一上部絕緣圖案配置在第一接觸結構與第二接觸結構之間。第二上部絕緣圖案配置於層間絕緣圖案上。層間絕緣圖案可具有相對於第一上部絕緣圖案、第二上部絕緣圖案和閘極遮蓋圖案的蝕刻選擇性。
根據本發明的一方面，可以提供一種半導體裝置。半導體裝置包含配置於半導體基底的第一裝置區上且彼此相對的第一鰭片主動區和第二鰭片主動區。凹槽部分配置在第一鰭片主動區與第二鰭片主動區之間。第一閘極結構配置於第一鰭片主動區上，而第二閘極結構可以配置於第二鰭片主動區上。第一閘極結構和第二閘極結構中的每一個包含閘極間隔物以及配置在閘極間隔物之間且按順序堆疊的閘極電極和閘極遮蓋圖案。絕緣結構配置在第一閘極結構與第二閘極結構之間。絕緣結構延伸到凹槽部分中。絕緣結構包含在凹槽部分中的下部絕緣圖案以及在下部絕緣圖案上的上部絕緣圖案。第一接觸結構配置在絕緣結構與第一閘極結構之間，而第二接觸結構配置在絕緣結構與第二閘極結構之間。第一接觸結構、第二接觸結構、上部絕緣圖案和閘極遮蓋圖案的上部表面是彼此共平面的。
本發明的方面可以提供一種半導體裝置。半導體裝置包含限定下部主動區的隔離區。第一鰭型場效電晶體（FinFET）和第二FinFET配置於下部主動區上。第一FinFET包含第一源極/汲極區和第一閘極電極。第二FinFET包含第二源極/汲極區和第二閘極電極。第一源極/汲極區和第二源極/汲極區鄰近彼此配置。第一閘極遮蓋圖案和第二閘極遮蓋圖案分別配置於第一閘極電極和第二閘極電極上。第一接觸結構和第二接觸結構分別配置於第一源極/汲極區和第二源極/汲極區上。下部絕緣圖案配置於下部主動區上。下部絕緣圖案配置在第一源極/汲極區與第二源極/汲極區之間。上部絕緣圖案配置於下部絕緣圖案上。上部絕緣圖案配置在第一接觸結構與第二接觸結構之間。氧化矽可具有相對於形成上部絕緣圖案、第一閘極遮蓋圖案和第二閘極遮蓋圖案的絕緣材料的蝕刻選擇性。
本發明的方面可以提供一種半導體裝置。所述半導體裝置可以包含由隔離區限定的下部主動區。具有相對端的第一鰭片主動區和第二鰭片主動區配置於下部主動區上。第一閘極結構配置於第一鰭片主動區上。第二閘極結構配置於第二鰭片主動區上。第一閘極結構和第二閘極結構中的每一個包含閘極間隔物以及配置在閘極間隔物之間且按順序堆疊的閘極電極和閘極遮蓋圖案。層間絕緣圖案配置於隔離區上。絕緣結構配置在第一鰭片主動區與第二鰭片主動區之間。絕緣結構配置在第一閘極結構與第二閘極結構之間。第一接觸結構配置在絕緣結構與第一閘極結構之間。第二接觸結構配置在絕緣結構與第二閘極結構之間。絕緣結構包含配置在第一鰭片主動區與第二鰭片主動區之間的下部絕緣圖案，並且包含上部絕緣圖案，所述上部絕緣圖案配置於下部絕緣圖案上並且具有不同於下部絕緣圖案的寬度的寬度。層間絕緣圖案具有相對於可以形成閘極遮蓋圖案和上部絕緣圖案的絕緣材料的蝕刻選擇性。
根據本發明的一方面，可以提供一種形成半導體裝置的方法。提供一種半導體基底。限定下部主動區的隔離區可以形成於半導體基底上。第一鰭片主動區和第二鰭片主動區可以形成於下部主動區上。犧牲閘極結構可以形成於第一鰭片主動區和第二鰭片主動區上。層間絕緣圖案可以形成於隔離區上並且在犧牲閘極結構之間。凹槽部分可以形成於第一鰭片主動區與第二鰭片主動區之間。通過替換犧牲閘極結構，第一閘極結構可以形成於第一鰭片主動區上，並且第二閘極結構可以形成於第二鰭片主動區上。第一閘極結構和第二閘極結構中的每一個可以包含閘極間隔物以及配置在閘極間隔物之間並且按順序堆疊的閘極電極和閘極遮蓋圖案。絕緣結構可以形成於在第一閘極結構與第二閘極結構之間凹槽部分上並且延伸到凹槽部分中。絕緣結構可以包含在凹槽部分中的下部絕緣圖案以及在下部絕緣圖案上的上部絕緣圖案。第一接觸結構和第二接觸結構可以如下形成：使用上部絕緣圖案和閘極遮蓋圖案作為蝕刻罩幕來蝕刻層間絕緣圖案以形成接觸開口，隨後填充接觸開口以形成在絕緣結構與第一閘極結構之間的第一接觸結構，以及在絕緣結構與第二閘極結構之間的第二接觸結構。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1到圖4是根據本發明的實例實施例的半導體裝置的實例的視圖。在圖1到圖4中，圖1是根據本發明的實例實施例的半導體裝置的實例的俯視圖；圖2A和圖2B是圖1的組件的俯視圖；並且圖2C是圖1的元件的部分放大的俯視圖。圖3A是沿著圖1、圖2A和圖2B的線I-I'截取的橫截面圖；圖3B是沿著圖1、圖2A和圖2B的線II-II'截取的橫截面圖；圖3C是沿著圖1、圖2A和圖2B的線III-III'截取的橫截面圖；並且圖3D是沿著圖1、圖2A和圖2B的線IV-IV'截取的橫截面圖。圖4是在圖3A中標記為“A”的區的放大視圖。
將參考圖1到圖4描述根據本發明的實例實施例的半導體裝置的實例。
參考圖1到圖4，根據本發明的實例實施例的半導體裝置1可以包含配置於半導體基底3上的主動區和隔離區6。隔離區6可限定主動區並且可以劃分鰭片主動區或鰭片主動線路，所述鰭片主動線路在每個主動區中穿透隔離區6並且突出到隔離區6上方。隔離區6可以包含氧化矽或基於氧化矽的絕緣材料。
主動區可以包含第一下部主動區12、第二下部主動區13、第三下部主動區14和第四下部主動區15。主動區可以包含配置於第一下部主動區12上的第一鰭片主動區18a和第二鰭片主動區18b。第一鰭片主動區18a和第二鰭片主動區18b中的每一個可以是與其鄰近的一個或多個間隔開且平行於其鄰近的一個或多個的。第一鰭片主動區18a和第二鰭片主動區18b可具有相對端。主動區可以包含配置於第二下部主動區13上的第三鰭片主動區21a和第四鰭片主動區21b。主動區可以包含分別形成於第三下部主動區14和第四下部主動區15上的鰭片主動線路24和鰭片主動線路27。
隔離區6可以包含淺隔離區8和深隔離區10，所述深隔離區具有與所述淺隔離區8相比更深的底部表面。在本發明的實例實施例中，深隔離區10可被稱為第一隔離區，而淺隔離區8可被稱為第二隔離區。第一隔離區可以限定第一下部主動區12、第二下部主動區13、第三下部主動區14和第四下部主動區15。第二隔離區可以配置於第一下部主動區12、第二下部主動區13、第三下部主動區14和第四下部主動區15上。第一鰭片主動區18a、第二鰭片主動區18b、第三鰭片主動區21a、第四鰭片主動區21b以及鰭片主動線路24和鰭片主動線路27可以穿透第二隔離區並且突出到第二隔離區的上部部分上方。
在第一鰭片主動區18a、第二鰭片主動區18b、第三鰭片主動區21a、第四鰭片主動區21b以及鰭片主動線路24和鰭片主動線路27之中，一部分可以配置於半導體基底3的第一井區W1上，並且一部分可以配置於半導體基底3的第二井區W2上。詳細地說，在第一下部主動區12上的第一鰭片主動區18a和第二鰭片主動區18b以及在第三下部主動區14上的鰭片主動線路24可以配置於第一井區W1上，並且可具有與第一井區W1的導電類型相同的導電類型，例如n型導電性。在第二下部主動區13上的第三鰭片主動區21a和第四鰭片主動區21b以及在第四下部主動區15上的鰭片主動線路27可以配置於第二井區W2上，並且可具有與第二井區W2的導電類型相同的導電類型，例如p型導電性。
根據本發明的實例實施例的半導體裝置1可以包含閘極結構GS。
第一鰭片主動區18a、第二鰭片主動區18b、第三鰭片主動區21a、第四鰭片主動區21b以及鰭片主動線路24和鰭片主動線路27可以在第一方向X上伸長或可以線性地延伸。此外，閘極結構GS可以在垂直於第一方向X的第二方向Y上伸長或可以線性地延伸，並且可以越過上述鰭片主動區和鰭片主動線路。閘極結構GS可以包含第一閘極結構GS1、第二閘極結構GS2、第三閘極結構GS3、第四閘極結構GS4、第五閘極結構GS5以及第六閘極結構GS6。第一閘極結構GS1可以與第一鰭片主動區18a重疊。第二閘極結構GS2可以與第二鰭片主動區18b重疊。第三閘極結構GS3可以與第三鰭片主動區21a重疊。第四閘極結構GS4可以與第四鰭片主動區21b重疊。第五閘極結構GS5可以與在第三下部主動區14上的鰭片主動線路24重疊，而第六閘極結構GS6可以與在第四下部主動區15上的鰭片主動線路27重疊。
閘極結構GS中的每一個可以包含閘極間隔物38、配置在閘極間隔物38之間且按順序堆疊的閘極電極76和閘極遮蓋圖案78，以及閘極介電材料74，所述閘極介電材料覆蓋閘極電極76的底部表面並且在閘極電極76與閘極間隔物38之間延伸。閘極間隔物38可以由絕緣材料形成，例如碳氮氧化矽（SiOCN）、氮氧化矽（SiON）、碳氮化矽（SiCN）、氮化矽（SiN）或類似物。閘極遮蓋圖案78可以由絕緣材料形成，例如氮化矽或類似物。
根據本發明的實例實施例的半導體裝置1可以包含源極/汲極區和在源極/汲極區上的接觸結構CS。
源極/汲極區可以包含形成於第一鰭片主動區18a、第二鰭片主動區18b、第三鰭片主動區21a、第四鰭片主動區21b以及鰭片主動線路24和鰭片主動線路27的凹陷中的選擇性磊晶生長（selective epitaxial growth，SEG）圖案。詳細地說，源極/汲極區可以形成為包含矽SEG圖案、矽鍺SEG圖案以及鍺SEG圖案中的至少一個SEG圖案。源極/汲極區可具有n型導電性和p型導電性中的一者。
源極/汲極區可以包含形成於第一鰭片主動區18a的凹陷40中的第一源極/汲極區SD1以及形成於第二鰭片主動區18b的凹陷40中的第二源極/汲極區SD2。
源極/汲極區可以包含形成於在第三下部主動區14上的鰭片主動線路24的凹陷中的p型源極/汲極區pSD，以及形成於在第二下部主動區13上的第三鰭片主動區21a和第四鰭片主動區21b以及在第四下部主動區15上的鰭片主動線路27的凹陷中的n型源極/汲極區nSD。
第一下部主動區12可以包含配置於其上的第一鰭片場效應電晶體（Fin Field Effect Transistor，FinFET） TR1和第二FinFET TR2。第一FinFET TR1可以包含第一源極/汲極區SD1以及第一閘極結構GS1的閘極介電材料74和閘極電極76。第二FinFET TR2可以包含第二源極/汲極區SD2以及第二閘極結構GS2的閘極介電材料74和閘極電極76。
接觸結構CS中的每一個可以包含金屬矽化物層95、阻擋層96和接觸插塞97。阻擋層96可以覆蓋接觸插塞97的側面表面和底部表面。金屬矽化物層95可以配置在阻擋層96與源極/汲極區nSD和pSD之間。金屬矽化物層95可以由例如矽化鈷（CoSi）、矽化鎳（NiSi）、矽化鈦（TiSi）或類似物的材料形成。阻擋層96可以包含例如氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）或類似物的金屬氮化物。接觸插塞97可以由例如鎢（W）、鈷（CO）、鈦（Ti）或類似物的金屬形成。在接觸結構CS之中，配置於第一源極/汲極區SD1上的接觸結構可被稱為第一接觸結構CS1，而配置於第二源極/汲極區SD2上的接觸結構可被稱為第二接觸結構CS2。
根據本發明的實例實施例的半導體裝置1可以包含絕緣結構INS。
絕緣結構INS可以包含配置在第一鰭片主動區主動18a與第二鰭片主動區18b之間的下部絕緣圖案55，並且可以包含在下部絕緣圖案55上的第一上部絕緣圖案88。
下部絕緣圖案55可以填充配置在第一鰭片主動區18a與第二鰭片主動區18b之間的凹槽部分50，並且可以配置在第一FinFET TR1與第二FinFET TR2之間。下部絕緣圖案55可以配置在第一源極/汲極區SD1與第二源極/汲極區SD2之間，所述第一源極/汲極區SD1和第二源極/汲極區SD2配置為鄰近於彼此並且可具有低於凹陷40的底部表面的底部表面。也就是說，下部絕緣圖案55的底部表面低於第一源極/汲極區SD1和第二源極/汲極區SD2的底部表面。下部絕緣圖案55可具有傾斜的側面表面，使得它的寬度在從上部部分到下部部分的方向上逐漸減小。
在本發明的實例實施例中，下部絕緣圖案55可以填充凹槽部分50，並且可以包含突出到凹槽部分50的上部部分上方的部分。
在本發明的實例實施例中，下部絕緣圖案55可以包含第一下部絕緣層53和第二下部絕緣層54。第一下部絕緣層53可以提供為沿著凹槽部分50的內壁形成的絕緣襯墊，而第二下部絕緣層54可以配置於第一下部絕緣層53上，並且可以填充凹槽部分50。在本發明的實例實施例中，第一下部絕緣層53可以由氧化矽形成，而第二下部絕緣層54可以由氮化矽形成。第一上部絕緣圖案88可以比下部絕緣圖案55更寬。第一上部絕緣圖案88可以包含與第一下部主動區12重疊的第一部分以及與第一隔離區10重疊的第二部分。在第一上部絕緣圖案88中，與第一隔離區10重疊的第二部分可以比與下部主動區12重疊的第一部分更寬。此外，第一上部絕緣圖案88的第一部分可以與第一接觸結構CS1和第二接觸結構CS2接觸，並且第一上部絕緣圖案88的第二部分可以與第一閘極結構GS1和第二閘極結構GS2接觸。在第一上部絕緣圖案88中，與第一閘極結構GS1和第二閘極結構GS2接觸的第二部分可以比與第一接觸結構CS1和第二接觸結構CS2接觸的第一部分更寬。
絕緣結構INS可以進一步包含配置在第一上部絕緣圖案88與下部絕緣圖案55之間的中間絕緣圖案58，並且可以包含配置在中間絕緣圖案58之下以及第一源極/汲極區SD1和第二源極/汲極區SD2之上的間隔物圖案52。因此，間隔物圖案52也可以在上部絕緣圖案88與第一源極/汲極區SD1和第二源極/汲極區SD2這兩者之間，和/或在下部絕緣圖案55與第一接觸結構CS1和第二接觸結構CS2這兩者之間。第一上部絕緣圖案88可具有相對於中間絕緣圖案58的蝕刻選擇性。詳細地說，第一上部絕緣圖案88可以由氮化矽形成，而中間絕緣圖案58可以由氧化矽形成。間隔物圖案52可以由與閘極間隔物38的材料相同的材料形成。間隔物圖案52可以由與中間絕緣圖案58的絕緣材料不同的絕緣材料形成。間隔物圖案52可具有相對於中間絕緣圖案58的蝕刻選擇性。取決於用於蝕刻過程的蝕刻劑的選擇，蝕刻過程可以是或者用於相對於氧化矽的氮化矽的蝕刻選擇性或者用於相對於氮化矽的氧化矽的蝕刻選擇性。舉例來說，使用例如包含O2 與一氟甲烷（CH3 F）、四氟甲烷（CF4 ）、二氟甲烷（CH2 F2 ）和三氟甲烷（CHF3 ）中的一種或多種氣體的混合物，可以相對於氧化矽選擇性地蝕刻氮化矽。舉例來說，使用包含O2 、Ar與七氟環戊烯（heptafluorocyclopentene, C5 HF7 ）、六氟丁二烯（hexafluorobutadiene, C4 F6 ）、八氟環丁烷（octafluorocyclobutane, C4 F8 ）和八氟環戊烯（octafluorocyclopentene, C5 F8 ）中的一種或多種氣體的混合物，可以相對於氮化矽選擇性地蝕刻氧化矽。換句話說，在通過蝕刻劑選擇性地蝕刻氮化矽的一個蝕刻條件中，第一上部絕緣圖案88可具有相對於中間絕緣圖案58的蝕刻選擇性，並且在通過蝕刻劑選擇性地蝕刻氧化矽的一個其它蝕刻條件中，中間絕緣圖案58可具有相對於第一上部絕緣圖案88的蝕刻選擇性。類似地，在一個蝕刻條件中，間隔物圖案52可具有相對於中間絕緣圖案58的蝕刻選擇性，且在一個其它蝕刻條件中，中間絕緣圖案58可具有相對於間隔物圖案52的蝕刻選擇性。
根據本發明的實例實施例的半導體裝置1可以包含配置於隔離區6的第一隔離區10上的層間絕緣圖案44，並且可以包含配置於層間絕緣圖案44上的第二上部絕緣圖案89。第二上部絕緣圖案89可以由與第一上部絕緣圖案88的材料相同的材料形成。層間絕緣圖案44可以由具有相對於第一上部絕緣圖案88、第二上部絕緣圖案89、閘極遮蓋圖案78以及閘極間隔物38的蝕刻選擇性的材料形成。詳細地說，層間絕緣圖案44可以由氧化矽或基於氧化矽的材料形成，而第一上部絕緣圖案88、第二上部絕緣圖案89和閘極遮蓋圖案78可以由例如氮化矽或類似物的絕緣材料形成，並且閘極間隔物38可以由例如SiOCN、SiON、SiCN、SiN或類似物的絕緣材料形成。
在本發明的實例實施例中，接觸結構中的每一個（參見在圖1和圖2C中的CS）可以形成為具有條杆形狀（bar shape），其中它的長度D2大於它的寬度D1。
在本發明的實例實施例中，第一接觸結構（參見在圖1和圖2C中的CS1）可具有彼此相對的第一側面表面S1和第二側面表面S2，以及可具有彼此相對的第三側面表面S3和第四側面表面S4。在第一接觸結構CS1的側面表面S1、S2、S3和S4之中，單個側面表面（S2）可以與第一閘極結構GS1接觸，而其餘三個側面表面S1、S3和S4可以與第一上部絕緣圖案88接觸。第一接觸結構CS1的上部區可以被第一上部絕緣圖案88和第一閘極結構GS1圍繞。
在本發明的實例實施例中，接觸結構CS中的每一個可以被上部絕緣圖案88和上部絕緣圖案89以及閘極結構GS圍繞。接觸結構CS的上部表面、上部絕緣圖案88和上部絕緣圖案89以及閘極結構GS可以彼此共平面。接觸結構CS的上部部分可以被上部絕緣圖案88和上部絕緣圖案89以及閘極結構GS圍繞。為了形成接觸結構CS，上部絕緣圖案88和上部絕緣圖案89以及閘極結構GS可以在形成接觸開口的蝕刻過程中充當蝕刻罩幕。此外，上部絕緣圖案88和上部絕緣圖案89以及閘極結構GS可以在防止在接觸結構CS與鄰近於其配置的導電圖案之間發生電性短路中起作用。
在本發明的實例實施例中，形成於第一下部主動區12上的絕緣結構INS的第一上部絕緣圖案88可以在形成接觸的過程中充當蝕刻罩幕，並且可以在防止在鄰近彼此形成的第一接觸結構CS1與第二接觸結構CS2之間發生電性短路中起作用。因此，包含第一上部絕緣圖案88的絕緣結構INS可以在形成具有相對較小尺寸的接觸結構CS中起作用。因此，可以獲得半導體裝置中較高程度的集成，並且可以增強可靠性。
根據本發明的實例實施例，第一上部絕緣圖案88可具有低於閘極電極76的上部表面的下部表面，但是本發明不限於此。舉例來說，如圖5A中所說明，第一上部絕緣圖案88可以修改為具有與閘極電極76的上部表面共平面的下部表面的第一上部絕緣圖案88a。替代地，如圖5B中所說明，第一上部絕緣圖案88可以修改為具有高於閘極電極76的上部表面的下部表面的第一上部絕緣圖案88b。替代地，如圖5C中所說明，第一上部絕緣圖案88可以修改為具有低於閘極電極76的上部表面的下部表面並且與下部絕緣圖案55的上部表面接觸的第一上部絕緣圖案88c。第一上部絕緣圖案88c和下部絕緣圖案55可以通過其中的縫隙劃分。下部絕緣圖案55中的縫隙54s可以配置為與第一上部絕緣圖案88c中的縫隙88s間隔開，並且可以不延伸到第一上部絕緣圖案88c中。
根據本發明的實例實施例，下部絕緣圖案55的上部表面可具有向下的凹形形狀。下部絕緣圖案55的上部表面中的凹形部分的底部表面可以配置於與第一源極/汲極區SD1和第二源極/汲極區SD2的上部表面的層級大體上相同的層級上，但是本發明不限於此。舉例來說，下部絕緣圖案55可以修改為具有高於第一源極/汲極區SD1和第二源極/汲極區SD2的上部表面的上部表面US1的下部絕緣圖案55a，如圖6A中所說明。替代地，下部絕緣圖案55可以修改為具有低於第一源極/汲極區SD1和第二源極/汲極區SD2的上部表面的上部表面US2的下部絕緣圖案55b，如圖6B中所說明。
根據本發明的實例實施例，中間絕緣圖案58可以配置為與第一源極/汲極區SD1和第二源極/汲極區SD2間隔開，但是本發明不限於此。舉例來說，中間絕緣圖案58可以修改為與第一源極/汲極區SD1和第二源極/汲極區SD2接觸的中間絕緣圖案58a，而下部絕緣圖案55可以修改為具有低於第一源極/汲極區SD1和第二源極/汲極區SD2的上部表面的上部表面US2的下部絕緣圖案55c，如圖6C中所說明。
圖7A和圖7B是半導體裝置100的俯視圖，所述半導體裝置是根據本發明的實例實施例的半導體裝置的經修改實例，而圖8是沿著圖7A和圖7B的線VI-VI'截取的橫截面圖。
參考圖7A、圖7B和圖8，根據本發明的實例實施例的半導體裝置100可以包含隔離區106，所述隔離區配置於半導體基底3上並且限定主動區。
主動區可以包含對應於分別在圖1到圖4中描述的第三下部主動區14和鰭片主動線路24的不同的主動區112和其它鰭片主動線路118。隔離區106可以對應於在圖1到圖4中描述的隔離區6。可以配置在垂直於其它鰭片主動線路118的方向的方向上延伸的其它閘極結構172。
其它閘極結構172中的每一個可以包含閘極間隔物138、配置在閘極間隔物138之間並且按順序堆疊的閘極電極176和閘極遮蓋圖案178，以及配置在閘極電極176與其它鰭片主動線路118之間並且在閘極電極176與閘極間隔物138之間延伸的閘極介電材料174。其它閘極結構172之間的間隔或距離可以大於在圖1到圖4中描述的閘極結構GS之間的間隔或距離。
其它鰭片主動線路118的凹陷140可以包含配置在其中的其它源極/汲極區142。其它源極/汲極區142與在圖1到圖4中描述的源極/汲極區nSD和pSD相比可以是更寬的。
其它接觸結構194可以配置於其它源極/汲極區142上，並且可以配置在其它閘極結構172之間。其它接觸結構194中的每一個可以包含接觸插塞197、覆蓋接觸插塞197的底部表面和側面表面的阻擋層196，以及配置在阻擋層196之下並且與其它源極/汲極區142接觸的金屬矽化物層195。
層間絕緣圖案144和上部遮蓋圖案190可以配置在其它接觸結構194和其它閘極結構172之間。上部遮蓋圖案190可以配置於層間絕緣圖案144上。在本發明的實例實施例中，不同中間絕緣圖案可以配置於上部遮蓋圖案之下。
在圖1到圖4中描述的半導體裝置1可作為半導體晶片或半導體封裝的形式用於電子裝置中。此外，在圖7A、圖7B和圖8中所描述的半導體裝置100可作為半導體晶片或半導體封裝用於電子裝置中。參考圖9，本發明可以包括半導體裝置200，所述半導體裝置包含在圖1到圖4中所描述的半導體裝置1以及在圖7A、圖7B和圖8中所描述的半導體裝置100的整體。半導體裝置200可以單個半導體晶片或單個半導體封裝的形式用於電子裝置中。詳細地說，在圖1到4中所描述的半導體裝置1可以配置在半導體裝置200的第一裝置區中，而在圖7A、圖7B和圖8中所描述的半導體裝置100可以配置在半導體裝置200的第二裝置區中，如圖9中所說明。
將參考圖10到圖26B描述根據本發明的實例實施例的形成半導體裝置的方法的實例。
在圖10到圖26B中，圖10、圖12、圖14、圖16、圖18、圖20、圖22和圖24是說明根據本發明的實例實施例的形成半導體裝置的方法的實例的俯視圖；圖11A、圖13A、圖15A、圖17A、圖19A、圖21A、圖23A、圖25A和圖26A是沿著對應的俯視圖的線I-I'截取的橫截面圖；圖11B、圖13B、圖15B、圖17B、圖19B、圖21B、圖23B、圖25B和圖26B是沿著對應的俯視圖的線II-II'截取的橫截面圖；以及圖11C、圖13C、圖15C、圖17C、圖19C、圖21C、圖23C和圖25C是沿著對應的俯視圖的線III-III'截取的橫截面圖。
參考圖10、圖11A、圖11B和圖11C，可以形成限定半導體基底3上的主動區的隔離區6。半導體基底3可以由例如矽（Si）或類似物的半導體材料形成。主動區可以包含配置於半導體基底3上並且彼此間隔開的第一下部主動區12、第二下部主動區13、第三下部主動區14和第四下部主動區15，並且可以包含分別配置於第一下部主動區12、第二下部主動區13、第三下部主動區14和第四下部主動區15上的第一鰭片主動線路18、第二鰭片主動線路21、第三鰭片主動線路24和第四鰭片主動線路27。
隔離區6可以包含淺隔離區8和深隔離區10，所述深隔離區具有與所述淺隔離區8相比更深的底部表面。淺隔離區8可以配置於第一下部主動區12、第二下部主動區13、第三下部主動區14和第四下部主動區15上。第一鰭片主動線路18、第二鰭片主動線路21、第三鰭片主動線路24和第四鰭片主動線路27可以穿透淺隔離區8並且突出到淺隔離區8的上部部分上方。深隔離區10可以配置在第一下部主動區12、第二下部主動區13、第三下部主動區14和第四下部主動區15中的任何鄰近的兩個之間。
在本發明的實例實施例中，根據電路元件，第一鰭片主動線路18、第二鰭片主動線路21、第三鰭片主動線路24和第四鰭片主動線路27中的每一個可以形成為具有n型或p型導電性。詳細地說，第一下部主動區12、第三下部主動區14、第一鰭片主動線路18和第三鰭片主動線路24可以形成於半導體基底3的第一井區W1上。此外，第二下部主動區13、第四下部主動區15、第二鰭片主動線路21和第四鰭片主動線路27可以形成於半導體基底3的第二井區W2上。第一井區W1和第二井區W2中的一個可以提供為p井區，而另一個可以提供為n井區。
犧牲閘極圖案30可以形成於第一鰭片主動線路18、第二鰭片主動線路21、第三鰭片主動線路24、第四鰭片主動線路27和隔離區6上。犧牲閘極圖案30中的每一個可以包含按順序堆疊的犧牲絕緣層32、犧牲閘極層34和犧牲罩幕層36。第一鰭片主動線路18、第二鰭片主動線路21、第三鰭片主動線路24和第四鰭片主動線路27可以在第一方向X上線性地延伸。此外，犧牲閘極圖案30可以在垂直於第一方向X的第二方向Y上線性地延伸，並且可以越過第一鰭片主動線路18、第二鰭片主動線路21、第三鰭片主動線路24和第四鰭片主動線路27。
在本發明的實例實施例中，第一鰭片主動線路18、第二鰭片主動線路21、第三鰭片主動線路24和第四鰭片主動線路27的端部部分可以被犧牲閘極圖案30覆蓋。
參考圖12、圖13A、圖13B和圖13C，閘極間隔物38可以形成於犧牲閘極圖案30的側面表面上。閘極間隔物38可以由絕緣材料形成，例如，SiOCN、SiON、SiCN、SiN或類似物。
第一鰭片主動線路18、第二鰭片主動線路21、第三鰭片主動線路24和第四鰭片主動線路27可以包含形成於其上的源極/汲極區nSD和pSD。形成源極/汲極區nSD和pSD可以包含形成凹陷40，其方式為蝕刻第一鰭片主動線路18、第二鰭片主動線路21、第三鰭片主動線路24和第四鰭片主動線路27，並且可以包含通過執行SEG過程在凹陷40中形成磊晶層。磊晶層可以用原位方式進行摻雜。源極/汲極區nSD和pSD可以包含n型源極/汲極區nSD和p型源極/汲極區pSD。p型源極/汲極區pSD可以形成於具有n型導電性的鰭片主動區上，例如，第一鰭片主動線路18和第三鰭片主動線路24的凹陷40。n型源極/汲極區nSD可以形成於具有p型導電性的鰭片主動區上，例如，第二鰭片主動線路21和第四鰭片主動線路27的凹陷40。p型源極/汲極區pSD可以在n型源極/汲極區nSD形成之前或之後形成。源極/汲極區pSD和nSD可以形成為具有在與鰭片主動線路相交的方向上延伸的條杆的形狀，並且可以與淺隔離區8重疊。空的空間（參見圖13B中的ES）可以形成於源極/汲極區pSD和nSD與淺隔離區8之間。
在本發明的實例實施例中，剩餘的間隔物（參見圖13B中的39）可以形成於凹陷40的底部表面下方的鰭片主動線路的側面表面上，但是本發明不限於此。舉例來說，在凹陷40形成的同時可以移除剩餘的間隔物39。
層間絕緣層43可以形成於包含p型源極/汲極區pSD和n型源極/汲極區nSD的半導體基底上。層間絕緣層43可以填充在犧牲閘極圖案30之間的間隙。層間絕緣層43可以由氧化矽形成。
參考圖14、圖15A、圖15B和圖15C，層間絕緣圖案44可以形成的方式為研磨層間絕緣層（參見圖13A、圖13B和圖13C中的43）直至露出犧牲閘極層34。層間絕緣層（參見圖13A、圖13B和圖13C中的43）可以得到研磨，並且犧牲掩蔽層36可以被移除。
參考圖16、圖17A、圖17B和圖17C，包含第一開口47a的第一罩幕圖案47可以形成於包含層間絕緣圖案44的半導體基底上。第一開口47a可以線性方式形成，並且可以使得犧牲閘極層34的一部分露出。
在犧牲閘極層34之中露出的犧牲閘極層可以使用第一罩幕圖案47作為蝕刻罩幕而被蝕刻和移除，並且在所移除的犧牲閘極層之下的鰭片主動線路可被蝕刻，因此形成凹槽部分50。
在本發明的實例實施例中，凹槽部分50可以與第一鰭片主動線路18相交。第一鰭片主動線路18可以通過凹槽部分50分成第一鰭片主動區18a和第二鰭片主動區18b。
在本發明的實例實施例中，凹槽部分50可以與第二鰭片主動線路21相交。第二鰭片主動線路21可以通過凹槽部分50分成第三鰭片主動區21a和第四鰭片主動區21b。
在本發明的實例實施例中，可以形成凹槽部分50，並且可以蝕刻閘極間隔物的一部分，使得已經降低的間隔物圖案52可以保持。因此，間隔物圖案52的高度可小於閘極間隔物38的高度。隨後，第一罩幕圖案47可以被移除。
參考圖18、圖19A、圖19B和圖19C，凹槽部分50可以包含形成於其中的下部絕緣圖案55。形成下部絕緣圖案55可以包含在包含凹槽部分50的半導體基底上形成下部絕緣層，並且可以包含蝕刻下部絕緣層。
在本發明的實例實施例中，下部絕緣圖案55可以由氮化矽形成。替代地，下部絕緣圖案55可以由氧化襯層和氧化襯層上的氮化矽形成。
下部絕緣圖案55可以形成為具有在圖6A到圖6C中描述的上部表面US1和上部表面US2的一個上部表面，其方式為使得蝕刻下部絕緣層的過程受到控制。
下部絕緣圖案55可以包含形成在其上的中間絕緣圖案58。中間絕緣圖案58可以由具有不同於下部絕緣圖案55的蝕刻選擇性的蝕刻選擇性的材料形成。詳細地說，下部絕緣圖案55可以由氮化矽形成，而中間絕緣圖案58可以由基於氧化矽的絕緣材料形成。
犧牲閘極層34可以線性方式形成，並且包含在垂直方向上延伸的開口的第二罩幕圖案61可以形成於包含中間絕緣圖案58的半導體基底上。
第二罩幕圖案61的開口可以形成於在具有不同極性的第一主動區12與第二主動區13之間的隔離區10上，並且可以形成於在具有不同極性的第三主動區14與第四主動區15之間的隔離區10上。
孔64可以形成的方式為使用第二罩幕圖案61作為蝕刻罩幕來選擇性地蝕刻犧牲閘極層34。
參考圖20、圖21A、圖21B和圖21C，可以形成填充孔64的閘極絕緣圖案66。第二罩幕圖案61可以在閘極絕緣圖案66形成的同時被移除，或者在閘極絕緣圖案66形成之前被移除。
在本發明的實例實施例中，閘極絕緣圖案66可以由氮化矽形成，但是本發明不限於此。舉例來說，閘極絕緣圖案66可以由基於氧化物的材料形成。
閘極溝槽可以形成的方式為移除犧牲閘極層34和犧牲絕緣層32。此外，閘極溝槽可以包含閘極介電材料74、閘極電極76和閘極遮蓋圖案78形成於其中。閘極介電材料74可以覆蓋閘極電極76的底部表面和側面表面。閘極遮蓋圖案78可以形成於閘極電極76上。閘極遮蓋圖案78可以由氮化矽形成。
在本發明的實例實施例中，閘極介電材料74、閘極電極76、閘極遮蓋圖案78和閘極間隔物38可經配置以形成閘極結構GS。
參考圖22、圖23A、圖23B和圖23C，上層81可以形成於包含閘極結構GS的半導體基底上。上層81可以由氧化矽形成。
第三罩幕圖案83可以形成於上層81上。第三罩幕圖案83可以與第一下部主動區12、第二下部主動區13、第三下部主動區14和第四下部主動區15重疊。上部凹陷85可以形成的方式為使用第三罩幕圖案83作為蝕刻罩幕蝕刻上層81、層間絕緣圖案44和中間絕緣圖案58。上部凹陷85的底部表面可以低於閘極遮蓋圖案78的上部表面。
配置為低於閘極遮蓋圖案78的上部表面的上部凹陷85的底部表面的位置可以受到蝕刻過程的控制，在蝕刻過程中第三罩幕圖案83被用作蝕刻罩幕。在蝕刻過程期間或之後可以移除第三罩幕圖案83。
參考圖24、圖25A、圖25B和圖25C，剩餘在上部凹陷（參見圖23A到圖23C中的85）中的上部絕緣圖案88和上部絕緣圖案89可以形成的方式為形成上部絕緣層於包含上部凹陷85的半導體基底上，並且研磨上部絕緣層。研磨上部絕緣層可以包含研磨上部絕緣層直至閘極結構GS的上部表面露出。在本發明的實例實施例中，上部絕緣層可以通過化學機械研磨過程研磨。在上部絕緣層被研磨的同時可以移除上層81。
參考圖26A和圖26B，可以形成接觸開口93的方式為使用閘極結構GS以及上部絕緣圖案88和上部絕緣圖案89作為蝕刻罩幕，蝕刻層間絕緣圖案44。接觸開口93可以允許源極/汲極區nSD、pSD、SD1和SD2露出。
在本發明的實例實施例中，接觸開口93可具有傾斜側壁，使得它的寬度在從上部部分朝向下部部分的方向上逐漸減小。
再次參考圖1到圖4，接觸開口93可以包含形成於其中的接觸結構CS。形成接觸結構CS可以包含在包含接觸開口93的半導體基底上形成導電材料，並且可以包含研磨導電材料層直至閘極結構GS以及上部絕緣圖案88和上部絕緣圖案89露出。導電材料層可以通過化學機械研磨過程研磨。接觸結構CS中的每一個可以包含金屬矽化物層95、阻擋層96和接觸插塞97。阻擋層96可以覆蓋接觸插塞97的側面表面和底部表面。金屬矽化物層95可以配置在阻擋層96與源極/汲極區nSD和pSD之間。金屬矽化物層95可以與源極/汲極區nSD和pSD直接接觸。
在本發明的實例實施例中，接觸開口93和接觸結構CS可以通過自行對準過程形成。換句話說，形成接觸開口93的蝕刻過程可以執行的方式為不使用光學過程的光阻圖案，但是閘極結構GS以及上部絕緣圖案88和上部絕緣圖案89被用作蝕刻罩幕。因此，接觸開口93和接觸結構CS可以在由閘極結構GS以及上部絕緣圖案88和上部絕緣圖案89限定的區中自行對準。因此，接觸結構CS可以通過自行對準過程形成，使得接觸結構CS可以形成於相對較小的空間中，而在接觸結構CS與鄰近於它配置的導電圖案之間並不發生電性短路。因此，例如在接觸結構形成於相對地狹窄的空間中的同時發生的電性短路等等的多個缺陷可以得到減少，因而可以同時獲得半導體裝置中的較高程度的集成以及其更好的可靠性。
將參考圖27到圖29描述參考圖7A、圖7B和圖8描述的根據本發明的實例實施例的形成半導體裝置的不同經修改實例的方法。圖27到圖29是沿著圖7A和圖7B的線V-V'截取的橫截面圖。
參考圖7A和圖27，可以形成在半導體基底3上限定不同主動區的不同隔離區106。不同主動區可以包含不同下部主動區112和在不同下部主動區112上的其它鰭片主動線路118。不同隔離區106、不同下部主動區112和其它鰭片主動線路118可以分別對應於在圖10和圖11A到圖11C中所描述的隔離區6、第一下部主動區12和鰭片主動線路18。
配置在閘極結構172之間的閘極結構172和層間絕緣圖案144可以形成於鰭片主動線路118和隔離區106上。閘極結構172中的每一個可以包含閘極間隔物138、配置在閘極間隔物138之間且按順序堆疊的閘極電極176和閘極遮蓋圖案178，以及覆蓋閘極電極176的底部表面並且在閘極電極176與閘極間隔物138之間延伸的閘極介電材料174。
閘極結構172和層間絕緣圖案144可以對應於在圖21A中所描述的閘極結構GS和層間絕緣圖案44。因此，閘極結構172和層間絕緣圖案144可以使用與用於形成在圖21A中所描述的閘極結構GS和層間絕緣圖案44的過程大體上相同的過程形成。
參考圖7A和圖28，可以形成上層181和第三罩幕圖案183。上層181和第三罩幕圖案183可以是使用與用於形成參考圖22、圖23A、圖23B和圖23C所描述的上層81和第三罩幕圖案83的過程相同的過程形成的。第三罩幕圖案183可以與其它源極/汲極區142重疊，並且可以是與其它源極/汲極區142相比較窄的。
可以使用第三罩幕圖案183蝕刻上層181和層間絕緣圖案144，而形成上部凹陷185。上部凹陷185可以形成於閘極結構172的相對側面上。上部凹陷185可以是使用與用於形成在圖22、圖23A、圖23B和圖23C中所描述的上部凹陷85相同的過程形成的。
參考圖7B和圖29，剩餘在上部凹陷（參見圖28中的185）中的上部遮蓋圖案190可以形成的方式為形成上部絕緣層於包含上部凹陷（參見圖28中的185）的半導體基底上，並且研磨上部絕緣層。上部遮蓋圖案190可以由與在圖24、圖25A、圖25B和圖25C中所描述的上部絕緣圖案88和上部絕緣圖案89的材料相同的材料形成。
參考圖7B和圖8，使得其它源極/汲極區142露出的接觸開口可以形成的方式是使用上部遮蓋圖案190和閘極結構172作為蝕刻罩幕來蝕刻層間絕緣圖案144。此外，可以形成填充接觸開口的其它接觸結構194。因而，可以通過自行對準過程形成其它接觸結構194。其它接觸結構194中的每一個可以包含接觸插塞197、覆蓋接觸插塞197的底部表面和側面表面的阻擋層196，以及在阻擋層196之下並且與其它源極/汲極區142接觸的金屬矽化物層195。其它接觸結構194可以由與在圖1到圖4中所描述的接觸結構CS的材料相同的材料形成。
如上文所述，接觸結構CS或接觸結構194可以通過自行對準過程形成，因此在相對地狹窄的空間中形成接觸結構CS或接觸結構194同時電性短路並不發生在接觸結構CS或接觸結構194與鄰近其配置的導電圖案之間。因此，由於例如在接觸結構CS或接觸結構194形成於相對地狹窄的空間中時發生的電性短路等等缺陷的數目可以減小，所以可以同時獲得半導體裝置中的較高程度的集成以及其更好的可靠性。
根據本發明的實例實施例，可以提供一種半導體裝置，所述半導體裝置包含通過自行對準接觸過程形成的接觸結構。接觸結構可以通過自行對準過程形成，因此在相對地狹窄的空間中形成接觸結構的同時電性短路並不發生在接觸結構與鄰近其配置的導電圖案之間。因此，可以同時獲得半導體裝置中的較高程度的集成及其更好的可靠性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
3‧‧‧半導體基底
6、106‧‧‧隔離區
8‧‧‧淺隔離區
10‧‧‧深隔離區
12‧‧‧第一下部主動區
13‧‧‧第二下部主動區
14‧‧‧第三下部主動區
15‧‧‧第四下部主動區
18‧‧‧第一鰭片主動線路
18a‧‧‧第一鰭片主動區
18b‧‧‧第二鰭片主動區
21‧‧‧鰭片主動區
21a‧‧‧第三鰭片主動區
21b‧‧‧第四鰭片主動區
24、27‧‧‧鰭片主動線路
30‧‧‧犧牲閘極圖案
32‧‧‧犧牲絕緣層
34‧‧‧犧牲閘極層
36‧‧‧犧牲罩幕層
38、138‧‧‧閘極間隔物
39‧‧‧剩餘的間隔物
40、140‧‧‧凹陷
43‧‧‧層間絕緣層
44‧‧‧層間絕緣圖案
47‧‧‧第一罩幕圖案
47a‧‧‧第一開口
50‧‧‧凹槽部分
52‧‧‧間隔物圖案
53‧‧‧第一下部絕緣層
54‧‧‧第二下部絕緣層
54s‧‧‧縫隙
55、55a、55b、55c‧‧‧下部絕緣圖案
58、58a‧‧‧中間絕緣圖案
61‧‧‧第二罩幕圖案
64‧‧‧孔
66‧‧‧閘極絕緣圖案
74、174‧‧‧閘極介電材料
76、176‧‧‧閘極電極
78、178‧‧‧閘極遮蓋圖案
81‧‧‧上層
83、183‧‧‧第三罩幕圖案
85、185‧‧‧上部凹陷
88、88a、88b、88c‧‧‧第一上部絕緣圖案
89‧‧‧第二上部絕緣圖案
93‧‧‧接觸開口
95、195‧‧‧金屬矽化物層
96、196‧‧‧阻擋層
97、197‧‧‧接觸插塞
100、200‧‧‧半導體裝置
112‧‧‧下部主動區
118‧‧‧其它鰭片主動線路
142‧‧‧源極/汲極區
144‧‧‧層間絕緣圖案
172、GS‧‧‧閘極結構
181‧‧‧上層
190‧‧‧上部遮蓋圖案
194、CS‧‧‧接觸結構
CS1‧‧‧第一接觸結構
CS2‧‧‧第二接觸結構
D1‧‧‧寬度
D2‧‧‧長度
ES‧‧‧空的空間
GS1‧‧‧第一閘極結構
GS2‧‧‧第二閘極結構
GS3‧‧‧第三閘極結構
GS4‧‧‧第四閘極結構
GS5‧‧‧第五閘極結構
GS6‧‧‧第六閘極結構
INS‧‧‧絕緣結構
nSD‧‧‧n型源極/汲極區
pSD‧‧‧p型源極/汲極區
S1‧‧‧第一側面表面
S2‧‧‧第二側面表面
S3‧‧‧第三側面表面
S4‧‧‧第四側面表面
SD1‧‧‧第一源極/汲極區
SD2‧‧‧第二源極/汲極區
TR1‧‧‧第一鰭片場效應電晶體
TR2‧‧‧第二鰭片場效應電晶體
US1‧‧‧上部表面
US2‧‧‧上部表面
W1‧‧‧第一井區
W2‧‧‧第二井區
通過以下結合附圖進行的詳細描述可以更加清楚地理解本發明的上述和其它方面以及特徵，在附圖中： 圖1到圖4是根據本發明的實例實施例的半導體裝置的實例的視圖。 圖5A到圖5C是根據本發明的實例實施例的半導體裝置的經修改實例的橫截面圖。 圖6A到圖6C是根據本發明的實例實施例的半導體裝置的不同的經修改實例的相應的橫截面圖。 圖7A、圖7B和圖8是根據本發明的實例實施例的半導體裝置的不同的經修改實例的相應的視圖。 圖9是根據本發明的實例實施例的半導體裝置的不同的經修改實例的概念圖。 圖10到圖26B是說明根據本發明的實例實施例的形成半導體裝置的方法的視圖。 圖27到圖29是說明根據本發明的實例實施例的形成半導體裝置的經修改實例的方法的視圖。 由於圖1到圖29中的圖式意圖用於說明性目的，所以圖式中的元件未必按比例繪製。舉例來說，為了清晰起見的目的，元件中的一些可以是放大或擴大的。
3‧‧‧半導體基底
10‧‧‧深隔離區
12‧‧‧第一下部主動區
14‧‧‧第三下部主動區
18a‧‧‧第一鰭片主動區
18b‧‧‧第二鰭片主動區
24‧‧‧鰭片主動線路
38‧‧‧閘極間隔物
40‧‧‧凹陷
50‧‧‧凹槽部分
52‧‧‧間隔物圖案
55‧‧‧下部絕緣圖案
58‧‧‧中間絕緣圖案
74‧‧‧閘極介電材料
76‧‧‧閘極電極
78‧‧‧閘極遮蓋圖案
88‧‧‧第一上部絕緣圖案
89‧‧‧第二上部絕緣圖案
95‧‧‧金屬矽化物層
96‧‧‧阻擋層
97‧‧‧接觸插塞
GS‧‧‧閘極結構
CS‧‧‧接觸結構
CS1‧‧‧第一接觸結構
CS2‧‧‧第二接觸結構
GS1‧‧‧第一閘極結構
GS2‧‧‧第二閘極結構
INS‧‧‧絕緣結構
SD1‧‧‧第一源極/汲極區
SD2‧‧‧第二源極/汲極區
TR1‧‧‧第一鰭片場效應電晶體
TR2‧‧‧第二鰭片場效應電晶體
W1‧‧‧第一井區

Claims (25)

  1. 一種半導體裝置，包括： 第一隔離區，其限定下部主動區； 第一鰭片主動區以及第二鰭片主動區，其配置於所述下部主動區上； 第一閘極結構以及第二閘極結構，所述第一閘極結構與所述第一鰭片主動區重疊，所述第二閘極結構與所述第二鰭片主動區重疊，所述第一閘極結構以及所述第二閘極結構中的每一個包含閘極間隔物，以及閘極電極以及閘極遮蓋圖案，所述閘極電極以及閘極遮蓋圖案配置在所述閘極間隔物之間並且按順序堆疊； 第一源極/汲極區以及第二源極/汲極區，所述第一源極/汲極區以及第二源極/汲極區鄰近於彼此配置，所述第一源極/汲極區配置在所述第一鰭片主動區的第一凹部中並且所述第二源極/汲極區配置在所述第二鰭片主動區的第二凹部中； 第一接觸結構以及第二接觸結構，其分別配置於所述第一源極/汲極區以及所述第二源極/汲極區上； 層間絕緣圖案，其配置於所述第一隔離區上； 下部絕緣圖案，其配置在所述第一鰭片主動區與所述第二鰭片主動區之間；以及 第一上部絕緣圖案以及第二上部絕緣圖案，所述第一上部絕緣圖案與所述下部絕緣圖案重疊並且配置在所述第一接觸結構與所述第二接觸結構之間，所述第二上部絕緣圖案配置於所述層間絕緣圖案上， 其中所述層間絕緣圖案具有相對於所述第一上部絕緣圖案、所述第二上部絕緣圖案以及所述閘極遮蓋圖案的蝕刻選擇性。
  2. 如申請專利範圍第1項所述的半導體裝置，更包括在所述下部主動區上的第二隔離區，其中所述第一鰭片主動區以及所述第二鰭片主動區穿透所述第二隔離區並且突出到所述第二隔離區的上部表面上方。
  3. 如申請專利範圍第1項所述的半導體裝置，更包括配置在所述第一上部絕緣圖案與所述下部絕緣圖案之間的中間絕緣圖案，其中所述中間絕緣圖案具有相對於所述下部絕緣圖案、所述第一上部絕緣圖案、所述第二上部絕緣圖案以及所述閘極遮蓋圖案的蝕刻選擇性。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述第一閘極結構以及所述第二閘極結構中的每一個進一步包括閘極介電材料，所述閘極介電材料覆蓋所述閘極電極的底部表面並且在所述閘極間隔物與所述閘極電極之間延伸。
  5. 如申請專利範圍第1項所述的半導體裝置，更包括配置在所述第一源極/汲極區與所述第一上部絕緣圖案之間以及所述第二源極/汲極區與所述第一上部絕緣圖案之間的間隔物圖案，其中所述間隔物圖案由與所述閘極間隔物的材料相同的材料形成，並且所述間隔物圖案的高度小於所述閘極間隔物的高度。
  6. 如申請專利範圍第1項所述的半導體裝置，其中所述第一接觸結構的上部區被所述第一閘極結構以及所述第一上部絕緣圖案圍繞。
  7. 如申請專利範圍第1項所述的半導體裝置，其中所述第一上部絕緣圖案比所述下部絕緣圖案寬。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述第一上部絕緣圖案包括與所述下部主動區重疊的第一部分以及從所述第一部分延伸並且與所述第一隔離區重疊的第二部分，並且所述第二部分比所述第一部分寬。
  9. 如申請專利範圍第1項所述的半導體裝置，其中所述下部絕緣圖案的寬度在從所述下部絕緣圖案的上部部分朝向下部部分的方向上逐漸減小。
  10. 如申請專利範圍第1項所述的半導體裝置，其中所述下部絕緣圖案的上部表面具有向下凹形形狀。
  11. 一種半導體裝置，包括： 第一鰭片主動區以及第二鰭片主動區，其配置於半導體基底的第一裝置區上並且彼此相對； 凹槽部分，其配置在所述第一鰭片主動區與所述第二鰭片主動區之間； 在所述第一鰭片主動區上的第一閘極結構以及在所述第二鰭片主動區上的第二閘極結構，所述第一閘極結構以及所述第二閘極結構中的每一個包含閘極間隔物，以及閘極電極以及閘極遮蓋圖案，所述閘極電極以及閘極遮蓋圖案配置在所述閘極間隔物之間並且按順序堆疊； 絕緣結構，其配置在所述第一閘極結構以及所述第二閘極結構之間並且延伸到所述凹槽部分中，所述絕緣結構包含在所述凹槽部分中的下部絕緣圖案以及在所述下部絕緣圖案上的上部絕緣圖案； 第一接觸結構，其配置在所述絕緣結構與所述第一閘極結構之間；以及 第二接觸結構，其配置在所述絕緣結構與所述第二閘極結構之間， 其中所述第一接觸結構、所述第二接觸結構、所述上部絕緣圖案以及所述閘極遮蓋圖案的上部表面是彼此共平面的。
  12. 如申請專利範圍第11項所述的半導體裝置，其中所述絕緣結構進一步包括配置在所述下部絕緣圖案與所述上部絕緣圖案之間的中間絕緣圖案，並且所述中間絕緣圖案具有相對於所述上部絕緣圖案的蝕刻選擇性。
  13. 如申請專利範圍第12項所述的半導體裝置，其中所述絕緣結構進一步包括在所述中間絕緣圖案之下的間隔物圖案，並且所述間隔物圖案具有相對於所述中間絕緣圖案的蝕刻選擇性。
  14. 如申請專利範圍第11項所述的半導體裝置，更包括： 其它鰭片主動線路，其配置於所述半導體基底的第二裝置區上並且在第一方向上延伸； 其它閘極結構，其與所述其它鰭片主動線路重疊並且在垂直於所述第一方向的第二方向上延伸； 其它接觸結構，其配置在所述其它閘極結構之間； 其它源極/汲極區，其配置在所述其它接觸結構之下； 上部遮蓋圖案，其配置在所述其它閘極結構的上部區與所述其它接觸結構的上部區之間；以及 不同的中間絕緣圖案，其配置在所述上部遮蓋圖案之下。
  15. 如申請專利範圍第14項所述的半導體裝置，更包括配置在所述第一接觸結構之下的第一源極/汲極區，其中所述其它源極/汲極區比所述第一源極/汲極區寬。
  16. 一種半導體裝置，包括： 隔離區，其限定下部主動區並且包含氧化矽； 第一鰭型場效電晶體以及第二鰭型場效電晶體，其配置於所述下部主動區上並且配置為鄰近於彼此，所述第一鰭型場效電晶體包含第一源極/汲極區以及第一閘極電極，所述第二鰭型場效電晶體包含第二源極/汲極區以及第二閘極電極，並且所述第一源極/汲極區配置為鄰近於所述第二源極/汲極區； 第一閘極遮蓋圖案以及第二閘極遮蓋圖案，其分別配置於所述第一閘極電極以及所述第二閘極電極上； 第一接觸結構以及第二接觸結構，其分別配置於所述第一源極/汲極區以及所述第二源極/汲極區上； 下部絕緣圖案，其配置於所述下部主動區上並且配置在所述第一源極/汲極區與所述第二源極/汲極區之間；以及 上部絕緣圖案，其配置於所述下部絕緣圖案上並且配置在所述第一接觸結構與所述第二接觸結構之間， 其中氧化矽具有相對於形成所述上部絕緣圖案、所述第一閘極遮蓋圖案以及所述第二閘極遮蓋圖案的絕緣材料的蝕刻選擇性。
  17. 如申請專利範圍第16項所述的半導體裝置，其中所述第一閘極遮蓋圖案、所述第二閘極遮蓋圖案、所述上部絕緣圖案、所述第一接觸結構以及所述第二接觸結構的上部表面是彼此共平面的。
  18. 如申請專利範圍第16項所述的半導體裝置，更包括第一閘極間隔物，所述第一閘極間隔物配置在所述第一閘極電極與所述第一接觸結構之間並且在所述第一閘極遮蓋圖案與所述第一接觸結構之間延伸。
  19. 如申請專利範圍第18項所述的半導體裝置，更包括配置在所述第一接觸結構與所述下部絕緣圖案之間的間隔物圖案，其中所述間隔物圖案的高度小於所述第一閘極間隔物的高度，並且所述間隔物圖案以及所述第一閘極間隔物由相同材料形成。
  20. 如申請專利範圍第16項所述的半導體裝置，更包括配置在所述下部絕緣圖案與所述上部絕緣圖案之間的中間絕緣圖案，其中所述中間絕緣圖案具有相對於所述下部絕緣圖案以及所述上部絕緣圖案的蝕刻選擇性。
  21. 一種半導體裝置，包括： 下部主動區，其由隔離區限定； 第一鰭片主動區以及第二鰭片主動區，其配置於所述下部主動區上並且具有相對端； 在所述第一鰭片主動區上的第一閘極結構以及在所述第二鰭片主動區上的第二閘極結構，所述第一閘極結構以及所述第二閘極結構中的每一個包含閘極間隔物，以及閘極電極以及閘極遮蓋圖案，所述閘極電極以及閘極遮蓋圖案配置在所述閘極間隔物之間並且按順序堆疊； 層間絕緣圖案，其配置於所述隔離區上； 絕緣結構，其配置在所述第一鰭片主動區與所述第二鰭片主動區之間並且配置在所述第一閘極結構與所述第二閘極結構之間；以及 第一接觸結構以及第二接觸結構，所述第一接觸結構配置在所述絕緣結構與所述第一閘極結構之間，所述第二接觸結構配置在所述絕緣結構與所述第二閘極結構之間， 其中所述絕緣結構包含配置在所述第一鰭片主動區與所述第二鰭片主動區之間的下部絕緣圖案，以及配置於所述下部絕緣圖案上並且具有寬度不同於所述下部絕緣圖案的寬度的上部絕緣圖案，以及 所述層間絕緣圖案具有相對於形成所述閘極遮蓋圖案以及所述上部絕緣圖案的絕緣材料的蝕刻選擇性。
  22. 如申請專利範圍第21項所述的半導體裝置，更包括配置為鄰近於彼此的第一源極/汲極區以及第二源極/汲極區，其中所述第一源極/汲極區配置在所述第一接觸結構之下並且配置在所述第一鰭片主動區的第一凹部中，所述第二源極/汲極區配置在所述第二接觸結構之下並且配置在所述第二鰭片主動區的第二凹部中。
  23. 如申請專利範圍第22項所述的半導體裝置，其中所述第一鰭片主動區以及所述第二鰭片主動區形成為在第一方向上伸長或以線性方式伸長，並且所述第一接觸結構以及所述第二接觸結構中的每一個形成為在垂直於所述第一方向的第二方向上伸長。
  24. 如申請專利範圍第21項所述的半導體裝置，其中所述上部絕緣圖案包括與所述第一接觸結構以及所述第二接觸結構接觸的第一部分，以及與所述第一閘極結構以及所述第二閘極結構接觸的第二部分，並且所述上部絕緣圖案的所述第二部分比所述上部絕緣圖案的所述第一部分寬。
  25. 如申請專利範圍第21項所述的半導體裝置，更包括： 第二下部主動區，其由所述第一隔離區限定； 第三鰭片主動區，其配置於所述第二下部主動區上； 第三閘極結構，其與所述第三鰭片主動區相交；以及 閘極絕緣圖案，其配置在所述第一閘極結構與所述第三閘極結構之間， 其中所述第一閘極結構以及所述第三閘極結構配置為跨過所述閘極絕緣圖案面向彼此。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10867860B2 (en) 2018-08-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming FinFET device
TWI747109B (zh) * 2019-12-19 2021-11-21 世界先進積體電路股份有限公司 半導體結構及其形成方法
TWI762166B (zh) * 2020-01-29 2022-04-21 台灣積體電路製造股份有限公司 半導體裝置和其製造方法
US11521969B2 (en) 2020-01-29 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structures for semiconductor devices

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102310076B1 (ko) * 2015-04-23 2021-10-08 삼성전자주식회사 비대칭 소스/드레인 포함하는 반도체 소자
US10355110B2 (en) * 2016-08-02 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of forming same
KR102524806B1 (ko) 2016-08-11 2023-04-25 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
KR102314134B1 (ko) 2017-03-10 2021-10-18 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US10157776B2 (en) * 2017-03-15 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
DE102017127686B4 (de) 2017-03-15 2025-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur Herstellung einer Halbleitervorrichtung
KR102307127B1 (ko) * 2017-06-14 2021-10-05 삼성전자주식회사 반도체 소자
US10074558B1 (en) 2017-09-28 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with controlled air gaps
EP3514833B1 (en) * 2018-01-22 2022-05-11 GLOBALFOUNDRIES U.S. Inc. A semiconductor device and a method
KR102435522B1 (ko) * 2018-03-27 2022-08-23 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US10373877B1 (en) * 2018-05-22 2019-08-06 Globalfoundries Inc. Methods of forming source/drain contact structures on integrated circuit products
US10892338B2 (en) * 2018-10-24 2021-01-12 Globalfoundries Inc. Scaled gate contact and source/drain cap
US11217486B2 (en) * 2018-10-31 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102801217B1 (ko) * 2019-07-30 2025-04-30 삼성전자주식회사 반도체 장치
KR102300071B1 (ko) * 2020-02-12 2021-09-07 포항공과대학교 산학협력단 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫 및 이의 제조방법
KR102770405B1 (ko) * 2020-04-17 2025-02-18 삼성전자주식회사 반도체 장치
US11437277B2 (en) 2020-04-28 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Forming isolation regions for separating fins and gate stacks
CN113130394B (zh) * 2020-04-28 2025-09-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US12107013B2 (en) * 2020-04-28 2024-10-01 Taiwan Semiconductor Manufacturing Company Limited Semiconductor devices and methods of manufacturing thereof
US11404323B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
DE102020119859A1 (de) * 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
KR102833586B1 (ko) * 2020-07-17 2025-07-15 삼성전자주식회사 반도체 소자
US11862508B2 (en) * 2020-08-12 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method of forming same
KR102825818B1 (ko) * 2020-10-13 2025-06-30 삼성전자주식회사 반도체 장치
US11462612B2 (en) * 2020-10-28 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure
US12009397B2 (en) 2021-04-02 2024-06-11 Samsung Electronics Co., Ltd. Semiconductor device
US11715736B2 (en) * 2021-06-23 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with gate isolation structures and methods of manufacturing thereof
US20240387622A1 (en) * 2021-08-25 2024-11-21 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor structure and method of forming the same
US20230154984A1 (en) * 2021-11-12 2023-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor Isolation Regions and Methods of Forming the Same
KR20230119965A (ko) * 2022-02-08 2023-08-16 삼성전자주식회사 반도체 소자

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620446B1 (ko) * 2004-03-09 2006-09-12 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 제조 방법
US20080237733A1 (en) * 2007-03-27 2008-10-02 International Business Machines Corporation Structure and method to enhance channel stress by using optimized sti stress and nitride capping layer stress
US7910994B2 (en) 2007-10-15 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for source/drain contact processing
US7615831B2 (en) 2007-10-26 2009-11-10 International Business Machines Corporation Structure and method for fabricating self-aligned metal contacts
US8303710B2 (en) 2008-06-18 2012-11-06 Soraa, Inc. High pressure apparatus and method for nitride crystal growth
WO2009157042A1 (ja) * 2008-06-26 2009-12-30 富士通マイクロエレクトロニクス株式会社 半導体装置とその製造方法
JP5163311B2 (ja) * 2008-06-26 2013-03-13 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8278179B2 (en) * 2010-03-09 2012-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. LDD epitaxy for FinFETs
US8440533B2 (en) 2011-03-04 2013-05-14 Globalfoundries Singapore Pte. Ltd. Self-aligned contact for replacement metal gate and silicide last processes
US8735991B2 (en) * 2011-12-01 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. High gate density devices and methods
US8865595B2 (en) 2012-01-05 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Device and methods for forming partially self-aligned trenches
US8564068B2 (en) 2012-01-05 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Device and methods for small trench patterning
US8703550B2 (en) * 2012-06-18 2014-04-22 International Business Machines Corporation Dual shallow trench isolation liner for preventing electrical shorts
US8969163B2 (en) 2012-07-24 2015-03-03 International Business Machines Corporation Forming facet-less epitaxy with self-aligned isolation
KR20140038826A (ko) * 2012-09-21 2014-03-31 삼성전자주식회사 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US9337318B2 (en) 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
US8921136B2 (en) 2013-01-17 2014-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Self aligned contact formation
US8785284B1 (en) * 2013-02-20 2014-07-22 International Business Machines Corporation FinFETs and fin isolation structures
US9147747B2 (en) 2013-05-02 2015-09-29 United Microelectronics Corp. Semiconductor structure with hard mask disposed on the gate structure
US8765546B1 (en) * 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US9953975B2 (en) 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
KR102025309B1 (ko) * 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN104576385A (zh) * 2013-10-14 2015-04-29 中国科学院微电子研究所 一种FinFET结构及其制造方法
CN104576386B (zh) * 2013-10-14 2018-01-12 中国科学院微电子研究所 一种FinFET及其制造方法
US10204794B2 (en) * 2013-12-23 2019-02-12 Intel Corporation Advanced etching technologies for straight, tall and uniform fins across multiple fin pitch structures
US9515172B2 (en) * 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
KR102193493B1 (ko) 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102158962B1 (ko) 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9793273B2 (en) 2014-07-18 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
KR102251363B1 (ko) * 2014-08-08 2021-05-14 삼성전자주식회사 반도체 소자
KR102202753B1 (ko) * 2014-08-11 2021-01-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9564371B2 (en) 2014-10-14 2017-02-07 United Microelectronics Corp. Method for forming semiconductor device
KR102264656B1 (ko) 2014-10-17 2021-06-14 삼성전자주식회사 게이트 코어들 및 핀 액티브 코어를 포함하는 반도체 소자 및 그 제조 방법
KR102298775B1 (ko) * 2015-01-21 2021-09-07 에스케이하이닉스 주식회사 싱글 폴리 비휘발성 메모리 소자 및 그 제조방법
CN105990116A (zh) 2015-02-03 2016-10-05 联华电子股份有限公司 一种制作半导体元件的方法
US9847333B2 (en) * 2015-03-09 2017-12-19 Globalfoundries Inc. Reducing risk of punch-through in FinFET semiconductor structure
KR102317646B1 (ko) * 2015-04-14 2021-10-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10141312B2 (en) * 2015-10-20 2018-11-27 Samsung Electronics Co., Ltd. Semiconductor devices including insulating materials in fins
CN106803484B (zh) * 2015-11-26 2021-08-10 联华电子股份有限公司 半导体元件及其制作方法
KR20170122930A (ko) * 2016-04-28 2017-11-07 삼성전자주식회사 반도체 장치
TWI691076B (zh) * 2016-08-03 2020-04-11 聯華電子股份有限公司 半導體結構及其製作方法
KR102524806B1 (ko) 2016-08-11 2023-04-25 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자
US10084057B2 (en) * 2016-08-16 2018-09-25 Globalfoundries Inc. NVM device in SOI technology and method of fabricating an according device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10867860B2 (en) 2018-08-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming FinFET device
TWI739147B (zh) * 2018-08-30 2021-09-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
TWI747109B (zh) * 2019-12-19 2021-11-21 世界先進積體電路股份有限公司 半導體結構及其形成方法
TWI762166B (zh) * 2020-01-29 2022-04-21 台灣積體電路製造股份有限公司 半導體裝置和其製造方法
US11521969B2 (en) 2020-01-29 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structures for semiconductor devices
US12057449B2 (en) 2020-01-29 2024-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structures for semiconductor devices
US12495607B2 (en) 2020-01-29 2025-12-09 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structures for semiconductor devices

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Publication number Publication date
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US20210375692A1 (en) 2021-12-02
KR102524806B1 (ko) 2023-04-25

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