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TW201709455A - 具有空腔的微電子組件及製造方法 - Google Patents

具有空腔的微電子組件及製造方法 Download PDF

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TW201709455A
TW201709455A TW105118900A TW105118900A TW201709455A TW 201709455 A TW201709455 A TW 201709455A TW 105118900 A TW105118900 A TW 105118900A TW 105118900 A TW105118900 A TW 105118900A TW 201709455 A TW201709455 A TW 201709455A
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TW
Taiwan
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substrate
microelectronic
component
circuit
module
Prior art date
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TW105118900A
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English (en)
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虹 沈
亮 王
拉傑許 卡特卡爾
查爾斯Ｇ 威奇克
桂蓮 高
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英帆薩斯公司
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Abstract

晶粒(110)附接於插置物(420)，並且插置物/晶粒組件放置到蓋空腔(510)裡。蓋子(210)附接於組件的頂部，可能附接於在頂部的囊封物(474)。蓋子的腳架(520)包圍空腔，並且向下延伸到插置基板(420S)的頂面以下，可能延伸到基板之底面的層級或更低。腳架(520)可以附接或可以不附接於插置物/晶粒組件。在製造上，插置晶圓(420SW)具有溝槽(478)，其在蓋子的放置期間接收蓋子的腳架。稍後將插置晶圓薄化以移除在腳架以下的插置晶圓部分，並且將插置晶圓加以切片。薄化過程也在底部上暴露了穿過插置基板的導電通孔(450)。也提供了其他特色。

Description

具有空腔的微電子組件及製造方法
本發明關於微電子組件和製造此種組件的方法。某些具體態樣提供可靠的組件並且簡化製程的某些方面。
圖1示範典型的微電子組件，其中半導體晶粒110附接於接線基板(WS，譬如印刷電路板)120。該晶粒在單一過程中與其他晶粒製造成半導體晶圓的一部分，然後再與晶圓分開。晶粒的接觸襯墊110C附接於WS 120的接觸襯墊120C。附接物124舉例而言可以是焊料。WS 120具有導線120L，其用於將晶粒連接到其他電路(未顯示)。
微電子組件的常見失效來源是連接124由於熱應力而龜裂或脫離，該熱應力亦即在組件的製造和後續使用(操作)期間可能發生之熱膨脹和收縮所引起的機械應力。尤其，接線基板120通常使用熱膨脹係數(coefficient of thermal expansion，CTE)高於晶粒之半導體材料(例如矽)的有機或陶瓷材料而做成。因此，當組件加熱時，WS膨脹得比晶粒還多，而把連接124往旁邊拉並且造成損傷。進一步而言，此種熱應力可以使組件彎翹，並且更難以使組件連接到其他電路。為了減少連接124上的應力，在晶粒和基板120之間引入底填物130U(黏著劑)以將晶粒膠黏到基板。然而，典型的底填物是基於有機聚合物，其本身具有高CTE，因此傾向增加彎翹。
為了減少彎翹，組件可以由蓋子210(圖2)所強化，其藉由大致顯示在130A的黏著劑而膠黏到晶粒110和WS 120。蓋子可以由金屬所做成，因為金屬所具有的高CTE類似用於WS 120和用於黏著劑130A與130U之有機聚合物的CTE。除了強化組件，金屬還作為熱槽(heat sink)，其在製造和操作期間從組件移除熱。
組件可靠度可以取決於製造順序；見美國專利公開案第2014/0091461號(2014年4月3日；發明人：Shen)。於典型的製造順序，晶粒附接於WS，然後在晶粒和WS之間引入呈液體形式的底填物130U。此時，由於底填物是液體(因此具有低彈性模數)，故底填物不在WS上施加顯著的彎翹壓力。然後底填物熟化成固態(舉例而言藉由熱來為之)；底填物收縮並且可以使結構彎翹。然後以黏著劑130A來附接蓋子210。蓋子必須硬壓著彎翹的組件以使組件變直。這壓力可以弄斷組件；即使組件沒斷裂，組件仍維持有應力，並且這殘留應力可以稍後弄斷組件，特別是當後續製造步驟或在操作期間引入額外的應力時。
前述專利公開案第2014/0091461號所建議的替代性過程是當底填物仍是液體時(未熟化)或甚至在沉積底填物之前就附接蓋子。舉例而言，於圖3A，晶粒110附接於基板，然後在沉積底填物130U之前將蓋子210附接於晶粒(藉由黏著劑130A來為之)。因為結構在蓋子附接期間並未受到底填物的影響，所以彎翹為低或沒有彎翹。再者，因為蓋子不是直接附接於基板120，所以基板彎翹對於蓋子附接而言不太重要。因此，蓋子附接需要較少的壓力。然後(圖3B)底填物130U以液體形式而引入，並且熟化以直接將晶粒和蓋子都附接於WS。在熟化過程期間，蓋子侷限了晶粒的熱變 形，而這可以進一步減少熟化過程所引起的彎翹。
想要有其他的改良，特別是如果晶粒110是由可能包含晶粒堆疊的多晶片模組(multichip module，MCM)所取代的話。
本節綜述本發明的某些特色。其他特色可以描述於後續幾節。本發明是由附上的申請專利範圍所界定，其併於本節以為參考。
本發明的某些具體態樣提供適合多晶片模組的製程。於某些具體態樣，如同前述專利案第2014/0091461號，雖然在底填物沉積之前先附接蓋子，但是本發明人更進一步做到：在完成模組製造之前先附接蓋子。舉例而言，可以在形成某些MCM的接觸襯墊之前先附接蓋子。
於某些具體態樣，蓋子使用半導體材料所做成，其CTE匹配MCM或MCM的至少一構件(譬如插置物)。其他特色解釋如下。除了由附上的申請專利範圍所界定，本發明不限於上述的特色和優點。
110‧‧‧半導體晶粒
110C‧‧‧接觸襯墊
120‧‧‧接線基板(WS)
120C‧‧‧接觸襯墊
120L‧‧‧導線
124‧‧‧附接物/連接
130A‧‧‧黏著劑
130U‧‧‧底填物(UF)
210‧‧‧蓋子
210W‧‧‧蓋晶圓
410‧‧‧多晶片模組(MCM)
420‧‧‧插置晶粒/插置物(ITP)
420C.B‧‧‧底部接觸襯墊
420C.T‧‧‧頂部接觸襯墊
420S‧‧‧ITP基板
420SW‧‧‧插置晶圓
430‧‧‧重分布層(RDL)
430D‧‧‧介電質
430L‧‧‧導線
434‧‧‧連接
450‧‧‧導電通孔
460‧‧‧孔洞
470‧‧‧介電質
474‧‧‧囊封物
474.1‧‧‧底層
474.2‧‧‧蓋層
478‧‧‧溝槽
510、510.1、510.2‧‧‧空腔
520‧‧‧突出物/腳架
520.1‧‧‧較寬的區段
520.2‧‧‧較窄的區段
520H‧‧‧水平肩面
610‧‧‧黏著劑
810‧‧‧重分布層
810D‧‧‧介電質
810L‧‧‧導線
870‧‧‧介面(IF)
904‧‧‧突出物
910‧‧‧腳架的區域
1310‧‧‧突出物/迷你腳架
圖1、2、3A、3B顯示根據先前技藝之微電子組件的垂直截面。
圖4A、4B.1顯示根據本發明的某些具體態樣之部分的微電子組件在不同製造階段的垂直截面。
圖4B.2是根據本發明的某些具體態樣之部分的微電子組件在製造期間的平面圖。
圖5.1顯示根據本發明的某些具體態樣之部分的微電子組件在製造期間的垂直截面。
圖5.2是根據本發明的某些具體態樣之部分的微電子組件在製造期間的平面圖。
圖6A顯示根據本發明的某些具體態樣之部分的微電子組件在製造期間的垂直截面。
圖6B顯示根據本發明的某些具體態樣之部分的微電子組件在製造期間的垂直截面和平面圖。
圖6C、6D、6E、7A、7B、7C、8A、8B、8C、9A、9B、9C、10、11、12A、12B、13、14.1顯示根據本發明的某些具體態樣之部分的微電子組件在不同製造階段的垂直截面。
圖14.2是根據本發明的某些具體態樣之部分的微電子組件在製造期間的平面圖。
圖15顯示根據本發明的某些具體態樣之部分的微電子組件在製造期間的垂直截面。
圖16顯示根據本發明的某些具體態樣之部分的微電子組件在不同製造階段的俯視圖和立體圖。
圖17是根據本發明的某些具體態樣之部分的微電子組件的立體圖。
本節所述的具體態樣示範而非限制本發明。本發明是由附上的申請專利範圍所界定。
圖4A示範根據本發明的某些具體態樣之多晶片模組410的早期製造階段，其所包含的晶粒堆疊將由蓋子所蓋住。為了釋例，圖式顯 示的多重模組410是批次製造而稍後再彼此分開。模組410可以具有許多不同的架構，並且為了釋例的緣故，每個模組410包含插置晶粒420的堆疊，其在頂部上具有二個晶粒110。每個插置物(interposer，ITP)420將具有底部接觸襯墊，其可附接於其他構件(譬如圖1的WS 120)；這些接觸襯墊尚未形成。因此，晶粒110將經由插置物而非直接的連接到WS或其他構件。插置物可以為了多樣的原因而使用。一個原因是WS接觸襯墊120C(圖1)有時由於晶粒和WS所用的製造科技不同而無法定位得像晶粒的接觸襯墊110C那樣緊密在一起。於此種情形，ITP 420提供「接觸重分布」(contact redistribution)：ITP的頂部接觸襯墊420C.T匹配晶粒的接觸襯墊110C，並且ITP的底部接觸襯墊(尚未形成)將匹配WS接觸襯墊120C。
進一步而言，如上所注意，WS的CTE可以顯著不同於半導體晶粒的CTE。ITP 120提供緩衝，其軟化了晶粒和WS之間CTE不匹配的衝擊。舉例而言，如果晶粒是基於矽的積體電路(IC)，則ITP基板420S可以由矽所做成以匹配晶粒CTE。至於ITP-WS的熱不匹配，這不匹配較無損傷性，因為ITP底部接觸襯墊120C.B和印刷電路板(PCB)接觸襯墊120C之間的結合可以比較大(由於它們的間隔較大)因而比較強。
附帶而言，除了WS所提供的互連以外，插置物420還可以用來在晶粒110之間提供某些互連。舉例而言，插置物包括導線430L，其可以將附接於晶粒的接觸襯墊110C之插置物的接觸襯墊420C.T加以互連。插置物因此緩解了WS的互連密度。
本發明不限於此等細節，尤其不限於任何電路或材料、不限於晶粒、插置物、接觸襯墊或其他構件之間的CTE、尺寸、密度或強度關 係、或不限於具有插置物的組件，除非是所附申請專利範圍有要求。
在圖4A的階段，模組410可以是或可以不是習用的結構；對於習用的範例來說，譬如見2007年3月6日頒給Savastiouk等人的美國專利第7,186,586號和2011年6月21日頒給Savastiouk等人的美國專利第7,964,508號，其皆併於此以為參考。於所示範例，每個插置基板420S是單一晶圓420SW的一部分，譬如單晶或非單晶的矽或某種其他半導體材料，或是陶瓷或有機材料(譬如有機聚合物)，可能是玻璃，可能是層合基板。每個插置物包括導電通孔450，其將用於把基板420S之上和之下的電路加以互連。雖然這些通孔顯示成垂直的，但是通孔可以具有任何幾何型態；舉例而言，之字形通孔在層合基板中是常見的。通孔可以交錯。在所示的階段，雖然通孔450尚未穿過晶圓420SW，但是於其他具體態樣，即使在這初始階段，通孔可以穿過基板。於所示的具體態樣，通孔450形成如下。首先，在插置晶圓的頂面中做出孔洞460(譬如藉由化學蝕刻、雷射燒蝕或某種其他方法來為之)。孔洞襯以介電質470。孔洞然後填充了(或襯以)金屬或某種其他導體以提供通孔450。介電質470使通孔450與基板420S絕緣(舉例而言，如果晶圓420SW本身是介電的，則可以省略介電質470)。
重分布層(redistribution layer，RDL)430形成在每個基板420S的頂部上。RDL 430包括接觸襯墊420C.T和互連線430L。線430L以任何想要的圖案來將接觸襯墊420C.T和通孔450互連。RDL 430也包括介電質430D，其使導線430L彼此絕緣並且可能與基板420S絕緣。
晶粒的接觸襯墊110C藉由焊料或其他技術(譬如擴散接合、導電的或異向性黏著劑或者可能是其他技術)而附接於插置物的接觸襯 墊420C.T。連接顯示在434。替代而言，晶粒的接觸襯墊可以藉由離散的打線接合而連接到插置物的接觸襯墊。於所示的具體態樣，晶粒是由適合的介電囊封物474所底填和囊封，譬如基於有機聚合物，例如環氧樹脂、聚亞醯胺、聚矽氧、聚胺酯、聚苯並雙呃唑苯(PBO)、苯並環丁烯(BCB)和/或其他者，可能是帶子(SU8)，可能具有高導熱率(例如熱介面材料所擁有的)，其藉由模製、印刷、旋塗、帶施加或某種其他技術而沉積。可以存在多重囊封層和材料。(如在此所用，「囊封物」(encapsulant)包括底填物，其可以與其餘的囊封物分開沉積)。為了提供高柔度(compliamce)，囊封物可以具有低彈性模數，譬如10十億帕(GPa)或以下、可能至多3十億帕、可能低到500百萬帕(MPa)或甚至更低。然而，也可以使用較高模數的材料，譬如二氧化矽(47十億帕或更高)。囊封物層474可以包括具有相同或不同彈性模數的多重層，譬如低模數的底填物(10十億帕或以下)和較高模數的覆蓋層，如下所更詳細描述。囊封物具有平坦的頂面以簡化後續的操持和其他處理。這些細節不是限制性的。舉例而言，底填物可以是不流動型；可以省略底填物和囊封物，並且在許多不同MCM架構的MCM 410中可以有許多層次的晶粒和插置物。囊封物可以具有金屬填料，或者可以包括多重層而其上層包含高含量的金屬填料，以增加導熱率。
一或多個溝槽478(圖4B.1、4B.2)是形成於插置晶圓420SW之頂面中的孔洞。圖4B.1是相同於圖4A之截面的垂直截面；這平面在圖4B.2中標為I-I，該圖顯示沒有囊封物474的範例性俯視圖。溝槽包圍每個模組410。於本範例，溝槽形成連續矩形而像格子的結構，其使模組410彼此分開。溝槽不必為矩形。同時，每個模組410周圍的溝槽不必是連續的， 而可以在模組410周圍形成為斷開的片段(其間有間隙)。(我們使用「溝槽」(trench)一詞以指出溝槽的任何連續區段；因為「溝槽」一詞可以指出不連續的片段或連續的片段，所以連續的片段可以稱為「溝槽」。)於圖4B.1的垂直截面，雖然溝槽具有垂直側壁，但這不是必要的。
溝槽藉由移除部分的囊封物474、RDL 430(亦即介電質430D)、晶圓420SW而形成。於圖4B.1，溝槽比通孔450深，但這不是必要的。範例性尺度或可如下：晶圓420SW可以是至少650微米厚的矽晶圓，通孔450可以是5到50微米深，並且溝槽478可以多深至少1微米(溝槽深度是從晶圓420SW的頂部來測量)。溝槽可以是10微米寬。這些尺度不是限制性的，並且尺度可以在同一具體態樣中變化；舉例而言，溝槽可以具有非均勻的深度或寬度。
如果晶圓420SW是半導體、玻璃或某種其他類型，則溝槽的形成可以是使用光微影術接著再化學蝕刻，以及/或者使用雷射燒蝕和/或切鋸和/或可能其他技術，此視涉及的材料而定。如果晶圓420SW是半導體或玻璃，則溝槽可以用高精確度來做成(舉例而言藉由光微影術和化學蝕刻來為之)；因此，於某些具體態樣，晶粒110和溝槽478之間的最小側向間隔是1微米，並且可能有更小的間隔。
分開而言(圖5.1和5.2)，蓋子210舉例而言使用如圖2、3A或3B的先前技藝技術(如前述美國專利公開案第2014/0091461號所言)或藉由其他技術而製造。圖5.1和5.2顯示的範例是在單一晶圓210W中形成多重蓋子。圖5.1顯示晶圓的垂直截面；截面對應於圖4B.2的平面I-I；當蓋晶圓附接於模組410時，此二平面將重合。圖5.2是蓋晶圓之底面的仰視圖。 於某些具體態樣，在圖5.1的階段，蓋晶圓210W具有相同於插置晶圓420SW的尺寸，但這不是必要的。蓋晶圓210W可以是半導體材料(譬如矽)、玻璃、陶瓷、金屬或某種其他類型的材料或材料的組合。蓋晶圓210W具有用於每個模組410的空腔510。空腔被向下的突出物(「腳架」(leg))520所包圍。腳架520將插入溝槽478裡。雖然腳架520可以具有垂直側壁，但這不是必要的。同時，空腔510的內表面可以具有凹痕或其他不平的特色，如前述美國專利公開案第2014/0091461號(Shen)或其他類型。腳架520在每個空腔510周圍可以是連續的，或者可以是不連續的，譬如形成為多重向下的突出物(見前述美國專利公開案第2014/0091461號)，以及/或者當中可以具有孔洞，以容納熱膨脹或黏著劑流出(亦即用來將蓋子固定於模組410之多餘的黏著劑)，或者可能用於其他目的。
蓋晶圓的製造可以由平坦的晶圓開始，並且藉由化學蝕刻(以光微影術來做)和/或機械和/或雷射和/或某種其他手段而形成空腔510，或者晶圓210W可以藉由機械壓印、模製、印刷或可能某種其他方式而形成。晶圓可以是單塊片或者是舉例而言藉由黏著劑而附接在一起的多片。不同片可以是或可以不是相同的材料。如果晶圓210W是藉由半導體或玻璃晶圓的化學蝕刻而做成，並且空腔是藉由光微影術所界定，則空腔可以用高精確度來形成。
如圖6A所示，蓋子210(於本範例為整個晶圓210W)附接於MCM 410，而腳架520在溝槽478中。附接藉由黏著劑610來做。黏著劑610可以是可流動的類型(譬如基於有機聚合物)，其稍後使用熱、雷射或某種其他手段而熟化；或是帶子(譬如SU8)，或者可能是某種其他類型；舉例 而言見上面關於囊封物474所述的材料。如果囊封物474是熱塑性的並且本身可以使用作為黏著劑，則可以省略黏著劑610。於圖6A，雖然黏著劑610僅存在於囊封物474的頂面，但是黏著劑可以放置於溝槽中或放置於溝槽表面和/或MCM表面和/或空腔510表面的任何部分上方。由於蓋子210和底下結構之間有大接觸面積，故黏著劑610可以沉積得比減少彎翹或熱應力或為了其他目的所需的整個接觸面積來得少。舉例而言，於某些具體態樣，想要的是不將蓋子附接於插置物420或至少不附接於插置基板420S，因為附接可能增加插置物彎翹，或者因為減少彎翹的要求會限制黏著劑610的材料選擇。舉例而言，有機聚合性黏著劑所具有的CTE(10或15ppm/°K或更高)可以遠高於插置物420或其基板420S(矽為2.6ppm/°K)，並且CTE不匹配或可不利的對插置物施加應力並且增加插置物彎翹。雖然有機聚合性黏著劑的CTE可以藉由無機填料(譬如矽石、氧化鋁和其他)而減少，但是填料可以不利的增加彈性模數，因此增加插置晶圓上的熱應力。如果黏著劑610限制在囊封物474之上的區域，則黏著劑610可以輕易匹配於囊封物的CTE並且可以具有低彈性模數。
於其他具體態樣，狀況可以相反：可以想要的是使用黏著劑610以將腳架520膠黏於插置基板420S，以便避免腳架刮傷插置基板或為了其他目的。對於插置物彎翹或其他應力的效果則取決於插置基板的厚度、插置物和蓋子的材料、腳架520的寬度以及可能其他的參數。黏著劑610的適當份量和位置可以針對每種組件而實驗決定。舉例而言，可以想要的是在腳架520上提供黏著劑610但不在囊封物474上方，或者在囊封物的側壁上提供黏著劑而不在其他地方……等。
由於目前有關黏著劑610的放置有許多選擇，故黏著劑可以最佳化的放置以使黏著劑的份量減到最少，因此減少組件中的熱和其他機械應力。
於某些具體態樣，腳架520的尺寸做成容易插入溝槽520裡；在腳架表面和溝槽之間有間隙(間隙僅顯示在腳架底部)。間隙進一步減少機械應力。於某些具體態樣，間隙是至少1微米(μm)，並且間隙可以在腳架表面上變化。於某些具體態樣，間隙在底部是1微米。可能有其他的間隙數值。除了減少應力以外，間隙還對於可能多餘的黏著劑610提供黏著劑流出空間。
如圖6B所示，在附接蓋子之後，組件從底部薄化以暴露底側上的通孔450。於某些具體態樣，薄化是毯式過程，亦即不使用遮罩。於所示的具體態樣，薄化也將插置晶圓420SW分成個別的插置晶粒420S；腳架520和/或黏著劑610可以變成暴露在底部。個別的插置基板420S顯示於插圖A的俯視圖。薄化過程也可以藉由移除腳架520的底部而薄化蓋晶圓210W。於某些具體態樣，當薄化抵達腳架520時，腳架和插置基板420S被同時薄化一會兒。同時薄化可以持續或可以不持續，至少直到暴露通孔450為止。於某些具體態樣，介電質470藉由分開的薄化過程而移除，其可以移除或可以不移除部分的腳架520。
薄化過程可以涉及機械過程(譬如研磨和/或擦磨和/或銑磨和/或拋光)和/或化學機械拋光(譬如CMP)和/或化學蝕刻。於某些具體態樣，不使用遮罩。於某些具體態樣，薄化開始為機械過程；雖然機械過程不貴又快，但是它們傾向於生成更多的應力。機械過程(可能包括CMP) 在暴露通孔450或甚至介電質470之前停止。進一步的薄化由化學蝕刻來進行以暴露通孔450。於這些具體態樣的某些者，機械薄化僅在暴露溝槽478之後才停止。於某些其他具體態樣，整個薄化過程是機械的。於這些具體態樣的某些者，溝槽478比通孔450還深並且在通孔450之前先暴露。這可以是所想要的，因為當機械過程抵達溝槽時，可以產生額外的應力，其很可能會損傷通孔450，如果通孔或孔洞460在此階段暴露的話。如果在溝槽底部和腳架520之間有間隙，則這些應力是由間隙所進一步減少。
由於薄化過程的結果，腳架520的底面變成與插置基板420S的底面等高。然而這不是必要的：插置基板的底面可以在腳架520的底部之上或之下。導電通孔450可以從插置基板突出或可以不突出，並且可以從空腔510突出或可以不突出，亦即在腳架520的底部之下。
後續處理取決於特殊應用。於圖6C的範例，重分布層810形成在插置基板420S的底部上以提供底部接觸襯墊420C.B，並且將這些接觸襯墊和通孔450的底端如所要的加以互連。互連是由RDL的導線810L所完成，其藉由介電質810D而彼此絕緣以及與基板420S絕緣。如果需要的話，焊料凸塊或其他連接124可以形成在接觸襯墊420C.B上以附接於接線基板(例如圖1的WS 120)或其他構件。於某些具體態樣，接觸襯墊420C.B的間距高於接觸襯墊420C.T，並且連接124大於434，以容許如上所述的不同製造科技，以及/或者在底部提供更強的連接，以及/或者為了其他原因。這些細節不是限制性的；譬如在插置物底部的接觸襯墊間距和連接尺寸可以相同或小於在插置物頂部。同時，本發明不限於插置物。
如果想要的話，結構可以沿著腳架520切片以形成多重晶粒 組件，其每一者可以使用作為更大組件中的構件。一晶粒組件顯示於圖6D。替代而言，結構可以在稍後階段才切片，譬如在連接到其他構件(未顯示)之後，或留下成未切片。如果任何部分的結構是未切片以在不同的空腔510中包括多重模組410，則RDL 810可以在腳架520底下延伸以使此等模組410互連。
於所示的具體態樣，腳架520的底面與插置基板420S的底面等高。接觸襯墊420C.B位在腳架下方而在空腔520外面。
圖6E顯示具有圖6D之組件的範例，其藉由連接124(譬如焊料、擴散接合、黏著劑或某種其他類型)而附接於WS 120。將底填物130U引入組件和WS 120之間以將組件膠黏於WS。如所示，底填物130U也將WS 120膠黏於腳架520，但這不是必要的。舉例而言，如果RDL 810在腳架520下方延伸，則底填物130U將不抵達腳架。
如上所注意，黏著劑610可以出現或可以不出現在腳架520上；如果不出現，則可以減少由於蓋子和模組410之間CTE不匹配所造成的熱應力。
於上述製程，如果溝槽和腳架520是以高精確度而形成(譬如使用半導體科技)，則使用溝槽478允許精確定位蓋晶圓210W。同時，於某些具體態樣，蓋子210緊密的匹配ITP 420的CTE以減少由於蓋子和ITP之間CTE不匹配所引起的熱應力。尤其，於某些具體態樣，蓋子的CTE較靠近ITP 420而較不靠近囊封物474和黏著劑610的每一者。於某些具體態樣，蓋子和ITP之間的CTE差異是蓋子與囊封物474和黏著劑610每一者之間CTE差異的至多20%。於某些具體態樣，此種CTE關係對於ITP基板 420S而言為真：蓋子的CTE較靠近基板420S而較不靠近囊封物474和黏著劑610的每一者，並且進一步而言，蓋子和基板420S之間的CTE差異可以是蓋子與囊封物474和黏著劑610每一者之間CTE差異的至多20%。舉例而言，因為蓋晶圓和ITP基板420S可以由相同的材料(譬如單晶矽)所形成，所以它們的CTE可以相同。於某些具體態樣，蓋子是CTE為4.0ppm/°K的玻璃；ITP基板420S是CTE為2.6ppm/°K的矽；ITP 420的CTE為3ppm/°K；囊封物474是CTE為12ppm/°K的模製化合物(上述有機聚合性化合物而具有添加物，其可以藉由模製而在相當低的溫度下形成，譬如低於450℃)；黏著劑610是CTE為55ppm/°K的環氧樹脂。(於本揭示，所有的CTE數字是在室溫，除非另有註明。)任一或更多個CTE數值可以偏離所指出的數量以提供CTE數值的無限多組合。
可能有許多的變化。舉例而言，黏著劑610可以是金屬、二氧化矽、金屬矽化物或某種其他無機或有機材料。一種可能性示範於圖7A~7C。圖7A類似於圖4A。圖7A和4A之間的一個差別在於圖7A的晶粒110在每個模組410中具有不同的高度。不同的高度也可能出現在上述圖4A~6E的過程。同時，於圖7A，囊封物474是由底層474.1和蓋層474.2所取代。底層474.1可以是底填物，其可以分散或可以不分散在其餘的基板晶圓420SW上方。層474.1可以使用習用的毛細管式或不流動的底填材料(典型而言為具有適合填料的有機聚合物，起初是液體然後熟化，或者可能呈帶狀)而形成。此種底填材料可以藉由習用的底填過程而沉積。層474.1可以包括額外的次層。蓋層474.2可以是金屬、二氧化矽或某種其他有機或無機材料，其藉由物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉 積(chemical vapor deposition，CVD)或某種其他方式而沉積到適合的高度(舉例而言在晶粒110之上)。於某些具體態樣，層474.2的彈性模數高於層474.1。舉例而言，層474.2可以具有47十億帕或更高的彈性模數，可能至少60十億帕，可能至少75十億帕，可能至少100十億帕；而層474.1可以具有至多10十億帕的模數，可能低於500百萬帕。這些範例不是限制性的。
然後(圖7B)結構在頂部上加以拋光以獲得平坦的頂面。因為所有的晶粒變成暴露的，所以較高的晶粒被向下拋光。於其他具體態樣，少於全部的晶粒被暴露。拋光可以藉由CMP和/或某種其他過程(包括可能是機械的非化學拋光和/或化學蝕刻)來做。
然後如上面關於圖4B.1~4B.2所述的進行製造以形成溝槽，例如478。分開而言，如上面關於圖5.1~5.2所述的形成蓋晶圓210W。
然後(圖7C)將蓋晶圓210W的腳架520插入溝槽478裡。雖然過程是如上面關於圖6A所述，但是於某些具體態樣，蓋晶圓附接不使用黏著劑。蓋子接合到具有模組410的結構，如圖7C的介面(interface，IF)層870所符號顯示。介面870的天性取決於涉及的材料和接合過程。尤其，IF870在與蓋層474.2形成介面的結構可以不同於在與晶粒110形成介面的結構。於某些具體態樣，此種接合造成當使用結構時由晶粒所產生的熱有改善的熱逸散。
舉例而言，如果蓋層474.2是金屬並且蓋晶圓210W是矽，則在蓋層474.2之部分的IF 870可以是由熱所形成的金屬矽化物。如果晶粒110的頂面是矽，則在晶粒110之部分的IF 870可以藉由矽對矽的擴散接合而形成。於某些具體態樣，晶粒的頂面(因而和蓋子)藉由以下而與晶粒的電 路電絕緣：介電層(譬如若晶粒是基於矽在絕緣體上(silicon-on-insulator，SOI)的基板，則介電質可以是埋藏的氧化物)和/或PN接面(譬如晶粒的電晶體通道可以形成於晶粒的井中，其藉由PN接面而與晶粒的頂面電隔離)。不同的晶粒可以具有不同的建構和材料，並且晶粒之間的接合類型和電絕緣(或缺乏之)可以有所變化。
蓋層474.2可以替代而言為模製化合物，例如上面所述。於某些具體態樣，蓋晶圓210W是金屬，或者至少具有金屬底面，譬如鎳、金或某種其他金屬，其可以在可接受的低溫下與一或更多個晶粒的頂面接合。如果任何晶粒的頂面是矽，則在晶粒頂面的IF 870是矽-金屬材料，可能是金屬矽化物。於某些具體態樣，一或更多個晶粒的頂面是由金屬所覆蓋，譬如無電鍍的金屬，並且IF 870在此種晶粒是金屬對金屬的接合介面。如果蓋層474.2是模製化合物，則蓋層未必要接合於蓋子。
於某些具體態樣，晶粒不接合於蓋晶圓。舉例而言，在晶粒和蓋晶圓之間可以有熱介面材料(thermal interface material，TIM)，其為介電或導電的。熱介面材料在大氣壓力和室溫下具有比空氣更高的導熱率。
於另一變化，延遲晶粒110對插置物120的附接，直到形成溝槽之後為止。圖8A示範在圖4B.1~4B.2之階段的結構。雖然溝槽478已經形成，但是尚未附接晶粒。晶粒110稍後才附接，如圖8B所示。於本具體態樣，晶粒的邊緣定位在溝槽478的側壁之上，亦即晶粒側向延伸到溝槽，並且這對於圖4A~7C的過程也是有可能，但在那些過程或圖8B的過程中不是必要的。
形成包括底填物的囊封物474(圖8C)以覆蓋晶粒和溝槽側 壁，但不覆蓋溝槽的中間部分。囊封物為了上述的高柔度而可以具有或可以沒有低彈性模數(譬如10十億帕或以下)。蓋子附接和後續處理可以如同上述的其他具體態樣。
有利而言，溝槽的形成不被晶粒或囊封物所阻礙(晶粒可能妨礙溝槽形成，因為溝槽的形成不應譬如因高溫或其他過程條件而損傷晶粒)。
圖9A顯示另一變化，其類似於圖8C，但是相鄰模組的溝槽478是由ITP晶圓420SW的突出物904所分開。突出物904可以單純藉由生成溝槽478的蝕刻而形成。圖9B顯示相同的結構而具有蓋晶圓210W。蓋子的腳架520在底部分裂成指狀物521，其每一者進入對應的溝槽478。腳架的區域910分開模組並且休止在突出物904上。後續的處理可以包括薄化ITP晶圓和蓋子，並且其他步驟如上面關於圖4A~8C所述。結構可以沿著突出物904和區域910來切片以將模組彼此分開；單一模組顯示於圖9C。
蓋子的空腔表面可以採取許多方式來修改。舉例而言，於圖10，蓋子的腳架520具有較寬的區段520.1和較窄的區段520.2。圖11顯示對應的模組410。雖然模組就如同圖4B.1，但是相鄰於溝槽478的區域沒有囊封物474(囊封物可以藉由遮罩蝕刻或雷射而從此區域移除；或者可以藉由例如適合的模製過程而阻擋在此區域外)。這區域將由較寬的區段520.1所佔據。剩餘的特色可以如上述其他的具體態樣。圖12A顯示蓋晶圓210W附接於插置物420；雖然腳架的下方區段520.1進入溝槽478，就如圖6A，但是較寬的區段520.1是在溝槽外；較寬的區段在底部具有水平肩面520H，並且這些肩面休止在插置物420上(在所示範例的RDL 430上)。
剩餘的處理和變化可以如上面關於圖4A~9C所述。如果結構如上面針對圖6D所述的處理，則圖12B顯示在圖6D之階段的範例性結構。
蓋子210可以具有非平坦的特色、突出物、貫穿孔和其他幾何變化。舉例而言見圖13，其顯示相同於圖12B的的結構，但蓋子具有突出物(迷你腳架)1310。於本範例，迷你腳架1310下到二個晶粒110之間並且停止在RDL 810上；當製造結構時，迷你腳架不進入溝槽478。圖14.1顯示用於圖13之範例性蓋晶圓210W的垂直截面；顯示的晶圓是在切片之前，並且截面相同於圖13。圖14.2顯示空腔晶圓的仰視圖。迷你腳架1310定位在每個空腔510的中央部分。顯示了二個空腔510，其標為510.1和510.2。於空腔510.2，迷你腳架1310橫越空腔而碰到腳架520。於空腔510.1，迷你腳架1310不橫越空腔，亦即不碰到腳架520。迷你腳架可能有任何的幾何型態；多重晶粒和多重迷你腳架可以出現在每個空腔510中。
迷你腳架1310強化蓋晶圓和因而整個結構，並且如果蓋晶圓是金屬或某種其他高導熱材料(譬如比空氣或其他周遭者更導熱)，則可以幫助從模組410移除熱。
上述多樣的特色可以一起使用或以任何組合來使用。舉例而言，上面關於圖7A~9C所述的變化可以用在關於圖10~14.2所述的具體態樣，並且反之亦然。圖15顯示類似圖13的範例性結構(具有迷你腳架1310)，但是製造上使用圖7A~7C的過程(蓋子附接於模組410而其間沒有囊封物)。該結構是在切片之後(亦即在圖6D的階段)。可能有其他的變化。
如上所言，腳架520不必在各側都包圍空腔510。圖16顯示 蓋晶圓範例(立體圖)，其每個空腔僅在二側上具有腳架520。於對應的ITP晶圓210W，其以俯視圖來顯示，每個溝槽478都從一邊緣到另一邊緣的越過晶圓。模組410是在ITP晶圓的中間。有利而言，蓋晶圓210W可以如下放置在模組上方：首先將蓋晶圓定位在ITP晶圓的邊緣(從圖16來看譬如在頂部邊緣)而腳架520在溝槽478的邊緣，然後將蓋晶圓滑動朝向模組410而同時將腳架520保持在溝槽中。
不管蓋晶圓是如何放置，如果空腔不完全包圍模組，則在蓋晶圓放置於模組上方之後，都可以將所有或部分的囊封物474引入空腔520裡。如此沉積的囊封物可以是黏著劑，其將蓋晶圓膠黏於模組410；可以省略黏著劑610。
蓋子可以具有或可以沒有上述的突出物(像是迷你腳架1310)或其他特色。適合圖16的過程而具有迷你腳架1310的蓋晶圓則顯示於圖17。
可能有許多其他的變化。本發明的某些具體態樣由以下子句所界定：
子句1. 一種製造方法，其包括：獲得第一結構(譬如蓋子210或蓋晶圓210W)，其包括一或更多個空腔；獲得第二結構，其包括第一微電子構件(譬如ITP；這子句不限於插置物)和一或更多個第二微電子構件(譬如210，可能是MCM)，其中：第一微電子構件包括第一基板，第一微電子構件包括第一電路(第一基板可以是用於電路的支持物以及/或者提供部分的電路，譬如提供電晶體區域，如果第一基板是半導體的話；有可能是非半導體基板)， 其中第一基板包括第一側(譬如頂部)和在第一側中的一或更多個第一孔洞(譬如溝槽478)；一或更多個第二微電子構件的每一者包括一或更多個個別的第二基板，每個第二微電子構件包括個別的第二電路，每個第二微電子構件乃附接於第一基板的第一側，其中至少一第二微電子構件的第二電路電耦合於第一電路；將第一結構附接於第二結構，如此則至少一第二微電子構件位於至少一空腔中，並且如此則一或更多個空腔中至少一者之至少部分的側壁(譬如腳架520或520.2的表面)位於對應的第一孔洞中。
子句2. 如子句1的製造方法，其中在附接作業期間，一或更多個第一孔洞不穿過第一微電子構件的基板；以及方法進一步包括：在該附接之後，薄化第一基板以將一或更多個第一孔洞轉變成第一基板中的一或更多個貫穿孔。
子句3. 如子句2的製造方法，其中第一電路包括一或更多個導電通孔(譬如450)，其至少部分位於第一基板中，並且電耦合於至少一第二微電子構件的第二電路；以及第一基板的該薄化在第一基板的第二側上暴露一或更多個導電通孔，該第二側與第一基板的第一側相對。
子句4. 如子句2的製造方法，其中一或更多個第一孔洞完全側向包圍至少一第二微電子構件。
子句5. 如子句1的製造方法，其中在附接作業之後，至少一空腔之至少部分的側壁不附著於第一結構。
子句6. 如子句1的製造方法，其中附接作業使第二結構附著於一或更多個空腔裡的一或更多個區域但不附接於任何其他區域，該一或更多個區域乃在第一基板的遠端。舉例而言，於圖6A，一或更多個區域可以對應於空腔底部；空腔底部位在模組410的頂部；空腔底部是在基板420S的遠端。
子句7. 一種製造方法，其包括：獲得組件，其包括：第一結構，其包括一或更多個空腔；第二結構，其附接於第一結構，並且包括第一微電子構和一或更多個第二微電子構件，其中：第一微電子構件包括第一基板，第一微電子構件包括第一電路；以及一或更多個第二微電子構件的每一者包括一或更多個個別的第二基板，每個第二微電子構件包括個別的第二電路，一或更多個第二微電子構件乃附接於第一基板的第一側，其中至少一第二微電子構件的第二電路電耦合於第一電路；其中至少一第二微電子構件位於至少一空腔中；其中方法進一步包括：薄化組件，其中組件的薄化包括同時薄化第二結構和空腔的側壁。
子句8. 如子句7的方法，其中組件的薄化包括同時薄化第一基板和空腔的側壁(譬如如果腳架520與基板420S同時薄化)。
子句9. 如子句8的方法，其中第一電路包括一或更多個導 電通孔，其至少部分位於第一基板中並且電耦合於至少一第二微電子構件的第二電路；以及組件的該薄化在第一基板的第二側上暴露一或更多個導電通孔，該第二側與第一基板的第一側相對。
子句10. 一種組件，其包括：第一結構，其包括一或更多個空腔；一或更多個模組，其每一者至少部分位於一或更多個空腔的對應空腔中，每個模組包括個別的第一微電子構件和一或更多個個別的第二微電子構件；其中於每個模組：第一微電子構件包括個別的第一基板，第一微電子構件包括第一電路；一或更多個第二微電子構件的每一者包括一或更多個個別的第二基板，每個個別的第二微電子構件包括個別的第二電路，一或更多個第二微電子構件乃附接於第一基板的頂側，其中至少一第二微電子構件的第二電路電耦合於第一電路；以及至少一第二微電子構件位於對應空腔中；其中對於至少一模組，第一基板包括一或更多個導電通孔，其穿過第一基板而在第一基板的頂側和第一基板的底側之間，該一或更多個導電通孔乃電耦合於模組之至少一第二微電子構件的第二電路；其中對於至少一模組：第一基板至少部分位於對應空腔中； 第一電路包括一或更多個接觸襯墊，其位在第一微電子構件的底部並且至少部分位在對應空腔的外面；模組包括分開第二微電子構件與對應空腔的材料；對於對應空腔之側壁的熱膨脹係數(CTE)而言，以下(A)和(B)中至少一者為真：(A)側壁的CTE較靠近第一微電子構件的CTE而較不靠近材料的CTE；(B)側壁的CTE較靠近第一基板的CTE而較不靠近材料的CTE。
子句11. 如子句10的組件，其中(A)為真。
子句12. 如子句10的組件，其中(B)為真。
子句13. 一種組件，其包括：第一結構，其包括一或更多個空腔；一或更多個模組，其每一者至少部分位於一或更多個空腔的對應空腔中，每個模組包括個別的第一微電子構件和一或更多個個別的第二微電子構件；其中於每個模組：第一微電子構件包括個別的第一基板，第一微電子構件包括第一電路；一或更多個第二微電子構件的每一者包括一或更多個個別的第二基板，每個個別的第二微電子構件包括個別的第二電路，一或更多個第二微電子構件乃附接於第一基板的頂側，其中至少一第二微電子構件的第二電路電耦合於第一電路； 至少一第二微電子構件位於對應空腔中；其中對於至少一模組，第一基板包括一或更多個導電通孔，其穿過第一基板而在第一基板的頂側和第一基板的底側之間，該一或更多個導電通孔乃電耦合於模組之至少一第二微電子構件的第二電路；其中對於至少一模組：第一基板至少部分位於對應空腔中；第一電路包括一或更多個接觸襯墊，其位在第一微電子構件的底部並且至少部分位在對應空腔的外面；以及模組藉由介面而附接於對應空腔的表面，該介面在對應空腔的表面包括材料，該材料對於以下至少一者為真：(i)材料包括金屬；(ii)材料包括金屬矽化物；(iii)材料包括二氧化矽；(iv)材料具有至少40十億帕的彈性模數。
子句14. 如子句13的組件，其中(i)為真。
子句15. 如子句13的組件，其中(ii)為真。
子句16. 如子句13的組件，其中(iii)為真。
子句17. 如子句13的組件，其中(iv)為真。
子句18. 如子句13的組件，其中對於(i)到(iv)之至少一者為真的至少一模組而言，對應的空腔僅在一或更多個第二微電子構件上方才附接於模組。
子句20. 一種組件，其包括： 第一結構，其包括一或更多個空腔；一或更多個模組，其每一者至少部分位於一或更多個空腔的對應者中，每個模組包括個別的第一微電子構件和一或更多個個別的第二微電子構件；其中於每個模組：第一微電子構件包括個別的第一基板，第一微電子構件包括第一電路；一或更多個第二微電子構件的每一者包括一或更多個個別的第二基板，每個個別的第二微電子構件包括個別的第二電路，一或更多個第二微電子構件乃附接於第一基板的頂側，其中至少一第二微電子構件的第二電路電耦合於第一電路；至少一第二微電子構件位於對應的空腔中；其中對於至少一模組，第一基板包括一或更多個導電通孔，其穿過第一基板而在第一基板的頂側和第一基板的底側之間，該一或更多個導電通孔乃電耦合於模組之至少一第二微電子構件的第二電路；其中對於至少一模組：第一基板至少部分位於對應的空腔中；第一電路包括一或更多個接觸襯墊，其位在第一微電子構件的底部並且至少部分位在對應空腔的外面；以及組件包括物理接觸著模組和對應空腔之表面的材料，該材料在大氣壓力和室溫下比空氣更導熱。
本發明不限於上述的具體態樣。其他的具體態樣和變化是在 本發明的範圍裡，如由附上的申請專利範圍所界定。
110‧‧‧半導體晶粒
110C‧‧‧接觸襯墊
124‧‧‧附接物、連接
410‧‧‧多晶片模組(MCM)
420C.B‧‧‧底部接觸襯墊
420C.T‧‧‧頂部接觸襯墊
430‧‧‧重分布層(RDL)
434‧‧‧連接
474‧‧‧囊封物
610‧‧‧黏著劑
810‧‧‧重分布層
810D‧‧‧介電質
810L‧‧‧導線

Claims (19)

  1. 一種製造方法，其包括：獲得第一結構，其包括一或更多個空腔；獲得第二結構，其包括第一微電子構件和一或更多個第二微電子構件，其中：該第一微電子構件包括第一基板，該第一微電子構件包括第一電路，其中該第一基板包括第一側和在該第一側中的一或更多個第一孔洞；一或更多個第二微電子構件的每一者包括一或更多個個別的第二基板，每個第二微電子構件包括個別的第二電路，每個第二微電子構件附接於該第一基板的該第一側，其中至少一第二微電子構件的該第二電路電耦合於該第一電路；將該第一結構附接於該第二結構，如此則至少一第二微電子構件位於該些空腔的至少一者中，並且如此則該一或更多個空腔中至少一者之至少部分的側壁位於對應的第一孔洞中。
  2. 如申請專利範圍第1項的製造方法，其中在該附接作業期間，該一或更多個第一孔洞不穿過該第一微電子構件的該基板；以及該方法進一步包括：在該附接之後，薄化該第一基板以將該一或更多個第一孔洞轉變成該第一基板中的一或更多個貫穿孔。
  3. 如申請專利範圍第2項的製造方法，其中該第一電路包括一或更多個導電通孔，其至少部分位於該第一基板中，並且電耦合於至少一第二微電子構件的該第二電路；以及 該第一基板的該薄化在該第一基板的第二側上暴露該一或更多個導電通孔，該第二側與該第一基板的該第一側相對。
  4. 如申請專利範圍第2項的製造方法，其中該一或更多個第一孔洞完全側向包圍至少一第二微電子構件。
  5. 如申請專利範圍第1項的製造方法，其中在該附接作業之後，至少一空腔之至少部分的側壁不附著於該第一結構。
  6. 如申請專利範圍第1項的製造方法，其中該附接作業使該第二結構附著於該一或更多個空腔裡的一或更多個區域但不附著於任何其他區域，該一或更多個區域在該第一基板的遠端。
  7. 一種製造方法，其包括：獲得組件，其包括：第一結構，其包括一或更多個空腔；第二結構，其附接於該第一結構，並且包括第一微電子構件和一或更多個第二微電子構件，其中：該第一微電子構件包括第一基板，該第一微電子構件包括第一電路；以及一或更多個第二微電子構件的每一者包括一或更多個個別的第二基板，每個第二微電子構件包括個別的第二電路，該一或更多個第二微電子構件附接於該第一基板的第一側，其中至少一第二微電子構件的該第二電路電耦合於該第一電路；其中至少一第二微電子構件位於該些空腔的至少一者中；其中該方法進一步包括：薄化該組件，其中該組件的該薄化包括同時 薄化該第二結構和該空腔的側壁。
  8. 如申請專利範圍第7項的方法，其中該組件的該薄化包括同時薄化該第一基板和該空腔的側壁。
  9. 如申請專利範圍第8項的方法，其中該第一電路包括一或更多個導電通孔，其至少部分位於該第一基板中，並且電耦合於至少一第二微電子構件的該第二電路；以及該組件的該薄化在該第一基板的第二側上暴露該一或更多個導電通孔，該第二側與該第一基板的該第一側相對。
  10. 一種組件，其包括：第一結構，其包括一或更多個空腔；一或更多個模組，其每一者至少部分位於該一或更多個空腔的對應空腔中，每個模組包括個別的第一微電子構件和一或更多個個別的第二微電子構件；其中於每個模組中：該第一微電子構件包括個別的第一基板，該第一微電子構件包括第一電路；該一或更多個第二微電子構件的每一者包括一或更多個個別的第二基板，該些個別的第二微電子構件的每個包括個別的第二電路，該一或更多個第二微電子構件附接於該第一基板的頂側，其中至少一第二微電子構件的該第二電路電耦合於該第一電路；以及至少一第二微電子構件位於該對應空腔中；其中對於至少一模組，該第一基板包括一或更多個導電通孔，其穿過 該第一基板而在該第一基板的該頂側和該第一基板的底側之間，該一或更多個導電通孔電耦合於該模組之至少一第二微電子構件的該第二電路；其中對於至少一模組：該第一基板至少部分位於該對應空腔中；以及該第一電路包括一或更多個接觸襯墊，其位在該第一微電子構件的該底部並且至少部分位在該對應空腔的外面；該模組包括分開該第二微電子構件與該對應空腔的材料；對於該對應空腔之側壁的熱膨脹係數(CTE)而言，以下(A)和(B)中的至少一者為真：(A)該側壁的該熱膨脹係數較靠近該第一微電子構件的熱膨脹係數而較不靠近該材料的該熱膨脹係數；(B)該側壁的該熱膨脹係數較靠近該第一基板的熱膨脹係數而較不靠近該材料的該熱膨脹係數。
  11. 如申請專利範圍第10項的組件，其中(A)為真。
  12. 如申請專利範圍第10項的組件，其中(B)為真。
  13. 一種組件，其包括：第一結構，其包括一或更多個空腔；一或更多個模組，其每一者至少部分位於該一或更多個空腔的對應空腔中，每個模組包括個別的第一微電子構件和一或更多個個別的第二微電子構件；其中於每個模組中：該第一微電子構件包括個別的第一基板，該第一微電子構件包括第 一電路；該一或更多個第二微電子構件的每一者包括一或更多個個別的第二基板，該些個別的第二微電子構件的每個包括個別的第二電路，該一或更多個第二微電子構件附接於該第一基板的頂側，其中至少一第二微電子構件的該第二電路電耦合於該第一電路；至少一第二微電子構件位於該對應空腔中；其中對於至少一模組，該第一基板包括一或更多個導電通孔，其穿過在該第一基板的該頂側和該第一基板的底側之間的該第一基板，該一或更多個導電通孔電耦合於該模組之至少一第二微電子構件的該第二電路；其中對於至少一模組：該第一基板至少部分位於該對應空腔中；該第一電路包括一或更多個接觸襯墊，其位在該第一微電子構件的該底部並且至少部分位在該對應空腔的外面；以及該模組藉由介面而附接於該對應空腔的表面，該介面在該對應空腔的該表面包括材料，該材料對於以下至少一者為真：(i)該材料包括金屬；(ii)該材料包括金屬矽化物；(iii)該材料包括二氧化矽；(iv)該材料具有至少40十億帕(GPa)的彈性模數。
  14. 如申請專利範圍第13項的組件，其中(i)為真。
  15. 如申請專利範圍第13項的組件，其中(ii)為真。
  16. 如申請專利範圍第13項的組件，其中(iii)為真。
  17. 如申請專利範圍第13項的組件，其中(iv)為真。
  18. 如申請專利範圍第13項的組件，其中對於(i)到(iv)之至少一者為真的至少一模組而言，該對應空腔僅在該一或更多個第二微電子構件上方附接於該模組。
  19. 一種組件，其包括：第一結構，其包括一或更多個空腔；一或更多個模組，其每一者至少部分位於該一或更多個空腔的對應空腔中，每個模組包括個別的第一微電子構件和一或更多個個別的第二微電子構件；其中於每個模組中：該第一微電子構件包括個別的第一基板，該第一微電子構件包括第一電路；以及該一或更多個第二微電子構件的每一者包括一或更多個個別的第二基板，該些個別的第二微電子構件的每個包括個別的第二電路，該一或更多個第二微電子構件附接於該第一基板的頂側，其中至少一第二微電子構件的該第二電路電耦合於該第一電路；至少一第二微電子構件位於該對應空腔中；其中對於至少一模組，該第一基板包括一或更多個導電通孔，其穿過該第一基板而在該第一基板的該頂側和該第一基板的底側之間，該一或更多個導電通孔乃電耦合於該模組之至少一第二微電子構件的該第二電路；其中對於至少一模組：該第一基板至少部分位於該對應空腔中； 該第一電路包括一或更多個接觸襯墊，其位在該第一微電子構件的該底部並且至少部分位在該對應空腔的外面；以及該組件包括物理接觸著該模組和該對應空腔之表面的材料，該材料在大氣壓力和室溫下要比空氣更導熱。
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