JP2013183120A - 半導体装置 - Google Patents

Abstract

【課題】積層型の半導体装置において半導体チップ間における接合強度を高める。
【解決手段】半導体チップを貫通して設けられ、ａ−ａ線に沿って配列された複数の貫通電極ＴＳＶを含む。複数の貫通電極ＴＳＶは、半導体チップの辺Ｌ２３に最も近いダミーの貫通電極ＴＳＶｄを含む。ダミーの貫通電極ＴＳＶｄは、内部回路に接続されておらずフローティング状態である。本発明によれば、ダミーの貫通電極ＴＳＶｄを設けることにより、積層された複数の半導体チップ間における接合強度が高められる。このため、本発明による半導体チップを用いれば、積層型の半導体装置の信頼性を高めることが可能となる。
【選択図】図８

Description

本発明は半導体装置に関し、特に、半導体チップを貫通して設けられた貫通電極を備える半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリデバイスに要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにおいては、各メモリチップとパッケージ基板とを接続するワイヤをチップごとに設ける必要があることから、多数のメモリチップを積層するのは困難である。

これに対し、近年においては、貫通電極が設けられた複数のメモリチップを積層するタイプの半導体装置が提案されている（特許文献１参照）。このタイプの半導体装置においては、各メモリチップに設けられた貫通電極のうち、積層方向から見て同じ平面位置に設けられた貫通電極が電気的に短絡されることから、積層数が増えてもパッケージ基板に接続される電極の数が増えることがない。このため、より多数のメモリチップを積層することが可能となる。

貫通電極を有する半導体チップを積層する場合には、上下のチップに設けられたバンプ電極同士を正確に接触させる必要がある。このため、マルチチップパッケージにおけるチップの積層作業と比べ、より高精度な位置決めを行う必要がある。貫通電極を有する半導体チップの積層装置としては、特許文献２に記載された装置が知られている。

特開２００５−１３６１８７号公報 特開２００６−４９４１７号公報

しかしながら、半導体チップの積層時において正確な位置決めを行っても、半導体チップに反りが生じている場合、半導体チップ間における接合強度が不均一となることがあった。このような場合、本来は接合されるべきバンプ電極同士が剥がれる可能性があり、製品の信頼性を低下させるおそれがあった。

本発明の一側面による半導体装置は、内部回路が形成された第１の半導体チップと、前記第１の半導体チップを貫通して設けられた複数の貫通電極と、を備え、前記複数の貫通電極は、第１の線に沿って配列された第１乃至第４の貫通電極を含み、前記第１及び第２の貫通電極は、前記内部回路に接続されておらずフローティング状態であり、前記第３の貫通電極は、前記内部回路に第１の電源電位を供給する第１の電源配線に接続されており、前記第４の貫通電極は、前記内部回路に第２の電源電位を供給する第２の電源配線に接続されており、前記第３及び第４の貫通電極は、前記第１の貫通電極と前記第２の貫通電極との間に配列されていることを特徴とする。

本発明の他の側面による半導体装置は、内部回路が形成された第１の半導体チップと、前記第１の半導体チップを貫通して設けられた複数の貫通電極と、を備え、前記複数の貫通電極は、第１の線に沿って配列された第１の貫通電極群を含み、前記第１の貫通電極群は、前記第１の半導体チップの第１の辺に最も近い第１の貫通電極を含み、前記第１の貫通電極は、前記内部回路に接続されておらずフローティング状態であることを特徴とする。

本発明のさらに他の側面による半導体装置は、複数の基板電極が設けられた第１の表面を有するインターポーザと、前記インターポーザの前記第１の表面上に搭載された第１の半導体チップと、前記第１の半導体チップに積層された第２の半導体チップと、前記第１及び第２の半導体チップを貫通して設けられた複数の貫通電極と、を備え、前記第１の半導体チップに設けられた複数の貫通電極は、第１の線に沿って配列された第１の貫通電極群を含み、前記第１の貫通電極群は、前記第１の半導体チップの第１の辺に最も近い第１の貫通電極と、前記第１の貫通電極よりも前記第１の辺から遠い第３の貫通電極とを含み、前記第２の半導体チップに設けられた複数の貫通電極は、積層方向から見て前記第１及び第３の貫通電極と重なる位置に設けられた第１０及び第１２の貫通電極を含み、前記第１の半導体チップは、前記インターポーザの前記第１の表面と対向する第２の表面と、前記第２の表面の裏側に位置する第３の表面と、前記第２の表面に設けられそれぞれ前記第１及び第３の貫通電極と重なる平面位置に設けられた第１及び第２のバンプ電極と、前記第３の表面に設けられ前記第１及び第３の貫通電極と重なる平面位置に設けられた第３及び第４のバンプ電極とを有し、前記第２の半導体チップは、前記第１の半導体チップの前記第３の表面と対向する第４の表面と、前記第４の表面の裏側に位置する第５の表面と、前記第４の表面に設けられそれぞれ前記第１０及び第１２の貫通電極と重なる平面位置に設けられた第５及び第６のバンプ電極と、前記第５の表面に設けられ前記第１０及び第１２の貫通電極と重なる平面位置に設けられた第７及び第８のバンプ電極とを有し、前記第３のバンプ電極と前記第５のバンプ電極は互いに接合されており、前記第４のバンプ電極と前記第６のバンプ電極は互いに接合されており、前記インターポーザの前記第１の表面上には、前記積層方向から見て前記第２のバンプ電極と重なる位置に前記第２のバンプ電極に接合された基板電極が設けられている一方、前記積層方向から見て前記第１のバンプ電極と重なる位置には基板電極が設けられていないことを特徴とする。

本発明によれば、積層された複数の半導体チップ間における接合強度が高められる。このため、本発明による半導体チップを用いれば、積層型半導体装置の信頼性を高めることが可能となる。

本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 貫通電極ＴＳＶ１の構造を示す断面図である。 貫通電極ＴＳＶ２の構造を示す断面図である。 貫通電極ＴＳＶ３の構造を示す断面図である。 表面バンプＦＢａの構造を示す断面図である。 コアチップＣＣ１〜ＣＣ３のレイアウトを示す略平面図である。 インターフェースチップＩＦのレイアウトを示す略平面図である。 本発明の第１の実施形態による貫通電極ＴＳＶのレイアウト図である。 図８に示すａ−ａ線に沿った断面図である。 図８に示すｂ−ｂ線に沿った断面図である。 図８に示したレイアウトの問題点を説明するための図である。 本発明の第２の実施形態による貫通電極ＴＳＶのレイアウト図である。 本発明の第３の実施形態による貫通電極ＴＳＶのレイアウト図である。 図１３に示すｃ−ｃ線に沿った断面図である。 図１３に示すｄ−ｄ線に沿った断面図である。 本発明の第４の実施形態による貫通電極ＴＳＶのレイアウト図である。 曲線に沿って貫通電極ＴＳＶが配列された例を示すレイアウト図である。 電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２及び信号用の貫通電極ＴＳＶｓと内部回路２０との接続関係を示す模式図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。

図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能を有し、同一の製造マスクを用いて製作された４枚のコアチップＣＣ０〜ＣＣ３と、コアチップＣＣ０〜ＣＣ３とは異なる製造マスクを用いて製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、インターポーザＩＰ上にフェースダウン方式で積層されている。フェースダウン方式とは、トランジスタなどの電子回路が形成された主面が下向き、つまり主面がインターポーザＩＰ側を向くように半導体チップを搭載する方式を指す。

但し、本発明による半導体装置がこれに限定されるものではなく、各半導体チップをフェースアップ方式で積層しても構わない。フェースアップ方式とは、トランジスタなどの電子回路が形成された主面が上向き、つまり主面がインターポーザＩＰとは反対側を向くように半導体チップを搭載する方式を指す。さらには、フェースダウン方式で積層された半導体チップとフェースアップ方式で積層された半導体チップが混在していても構わない。

これら半導体チップのうち、最上層に位置するコアチップＣＣ０を除く、コアチップＣＣ１〜ＣＣ３及びインターフェースチップＩＦには、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）が設けられている。積層方向から見た平面視で貫通電極ＴＳＶと重なる位置には、チップの主面側に表面バンプＦＢが設けられ、チップの裏面側には裏面バンプＢＢが設けられている。下層に位置する半導体チップの裏面バンプＢＢは、上層に位置する半導体チップの表面バンプＦＢに接合されており、これによって上下に隣接する半導体チップが電気的に接続されている。

本実施形態において最上層のコアチップＣＣ０に貫通電極ＴＳＶが設けられていないのは、フェースダウン方式で積層されているため、コアチップＣＣ０の裏面側にバンプ電極を形成する必要がないからである。このように最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けない場合、他のコアチップＣＣ１〜ＣＣ３よりも最上層のコアチップＣＣ０の厚みを厚くすることが可能となるため、コアチップＣＣ０の機械的強度を高めることが可能となる。但し、本発明において最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けても構わない。この場合、全てのコアチップＣＣ０〜ＣＣ３を同一の工程で作製することが可能となる。

コアチップＣＣ０〜ＣＣ３は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。

一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、４枚のコアチップＣＣ０〜ＣＣ３に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。

一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された基板電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。インターポーザＩＰの上面ＩＰａのうち、基板電極９１が形成されていない部分はレジスト９０ａによって覆われている。また、インターポーザＩＰの裏面ＩＰｂのうち、外部端子ＳＢが形成されていない部分はレジスト９０ｂによって覆われている。図１には、５個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。

積層されたコアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦの隙間には、アンダーフィル９４が充填され、これによって機械的強度が確保されている。インターポーザＩＰとインターフェースチップＩＦとの隙間には、ＮＣＰ（Non-Conductive Paste）９５が充填される。パッケージ全体はモールドレジン９６によって被覆されている。これにより、各チップが物理的に保護される。

コアチップＣＣ１〜ＣＣ３及びインターフェースチップＩＦに設けられた貫通電極ＴＳＶは、チップサイズの増加を抑える為、加工可能な最小ピッチ又はそれよりもやや広いピッチＰ０で配列されている。ピッチＰ０の値は例えば４０〜５０μｍ程度である。一方、インターポーザＩＰ上に設けられた基板電極９１は、インターポーザＩＰの配線ルールで許容される最小ピッチ又はそれよりもやや広いピッチＰ１（＞Ｐ０）で配列されている。ピッチＰ１の値は例えば７５〜１５０μｍ程度である。特に限定されるものではないが、後述する図７以降の本実施形態においては、Ｐ１＝Ｐ０×２に設計されている。図１においては、コアチップＣＣ１〜ＣＣ３及びインターフェースチップＩＦのそれぞれにＴ１列〜Ｔ８列に配置された８つの貫通電極ＴＳＶを図示し、インターフェースチップＩＦにＴ１列及びＴ８列〜Ｔ１２列に配置された６つの表面バンプＦＢを図示しているが、実際にはより多数の貫通電極ＴＳＶ及び表面バンプＦＢが設けられている。図１に示すように、インターフェースチップＩＦに設けられた表面バンプＦＢは、インターポーザＩＰ上の基板電極９１に接合されている。但し、図１に示すように、インターフェースチップＩＦに設けられた一部の表面バンプＦＢは、インターポーザＩＰ上の基板電極９１に接合されていない。

コアチップＣＣ１〜ＣＣ３に設けられた貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた表面バンプＦＢ及び裏面バンプＢＢと接続されている。本実施形態においては、この種の貫通電極をＴＳＶ１と表記する。図１には、この種の貫通電極ＴＳＶ１がＴ１列〜Ｔ８列に示されている。

図２は、貫通電極ＴＳＶ１の構造を示す断面図である。

図２に示すように、貫通電極ＴＳＶ１はシリコン基板８０、シリコン基板８０の表面に設けられた層間絶縁膜８１、及びシリコン基板８０の裏面に設けられたパッシベーション膜８３を貫通して設けられている。特に限定されるものではないが、貫通電極ＴＳＶ１はＣｕ（銅）からなる。シリコン基板８０の表面は、トランジスタなどのデバイスが形成されるデバイス形成面である。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図２に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。なお、絶縁リング８２は、二重ではなく一重であっても構わない。

シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部は、裏面バンプＢＢで覆われている。裏面バンプＢＢは、コアチップＣＣ１〜ＣＣ３においては上層のコアチップＣＣ０〜ＣＣ２に設けられた表面バンプＦＢと接し、インターフェースチップＩＦにおいてはコアチップＣＣ３に設けられた表面バンプＦＢと接する。特に限定されるものではないが、裏面バンプＢＢは、Ｃｕ（銅）からなる貫通電極ＴＳＶ１の表面を覆うＳｎＡｇ半田からなる。一方、表面バンプＦＢは、各配線層Ｌ１〜Ｌ４に設けられたパッドＭ１〜Ｍ４及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部に接続されている。表面バンプＦＢは、コアチップＣＣ１〜ＣＣ３においては下層のコアチップＣＣ２，ＣＣ３及びインターフェースチップＩＦに設けられた裏面バンプＢＢと接し、インターフェースチップＩＦにおいてはインターポーザＩＰ上の基板電極９１と接する。特に限定されるものではないが、表面バンプＦＢはＣｕ（銅）からなるピラー部８６を有している。ピラー部８６の表面は、Ｎｉ（ニッケル）とＡｕ（金）の積層構造を有している。表面バンプＦＢ及び裏面バンプＢＢの径は約２０μｍ程度である。

かかる構造により、平面視で同じ位置に設けられた表面バンプＦＢと裏面バンプＢＢは、貫通電極ＴＳＶ１を介して短絡された状態となる。表面バンプＦＢのピラー部８６は、パッシベーション膜８４を貫通して設けられている。パッシベーション膜８４の表面は、表面バンプＦＢが形成された領域を除いてポリイミド膜８５で覆われている。尚、図示しない内部回路との接続は、配線層Ｌ１〜Ｌ３に設けられたパッドＭ１〜Ｍ３から引き出される内部配線（図示せず）を介して行われる。

このように、貫通電極ＴＳＶ１は平面視で同じ位置に設けられた表面バンプＦＢ及び裏面バンプＢＢと接続されている。このため、インターフェースチップＩＦから貫通電極ＴＳＶ１を介して供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ３に共通に入力される。また、コアチップＣＣ０〜ＣＣ３から貫通電極ＴＳＶ１を介して供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。

尚、インターフェースチップＩＦにおいても、この種の貫通電極ＴＳＶ１が一部設けられる。図１には、インターフェースチップＩＦに設けられた貫通電極ＴＳＶ１がＴ１列及びＴ８列に示されている。インターフェースチップＩＦに設けられた貫通電極ＴＳＶ１は、主に電源電位ＶＤＤ又はＶＳＳを供給するために用いられる。

一方、インターフェースチップＩＦに設けられた貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた裏面バンプＢＢと接続される一方、平面視で同じ位置に設けられた表面バンプＦＢには接続されていない。本実施形態においては、この種の貫通電極をＴＳＶ２と表記する。図１には、インターフェースチップＩＦに設けられた貫通電極ＴＳＶ２がＴ２列〜Ｔ７列に示されている。

図３は、貫通電極ＴＳＶ２の構造を示す断面図である。

図３に示すように、貫通電極ＴＳＶ２は、同じ平面位置にあるパッドＭ２とパッドＭ３を接続するスルーホール電極ＴＨ２が削除されている点において、図２に示した貫通電極ＴＳＶ１と相違している。このため、同じ平面位置にある表面バンプＦＢと裏面バンプＢＢは短絡されない。インターフェースチップＩＦに設けられた貫通電極ＴＳＶ２は、主に信号の送信又は受信を行うために用いられる。つまり、インターフェースチップＩＦ内の図示しない内部回路から出力される信号はパッドＭ１又はＭ２に供給され、裏面バンプＢＢを介してコアチップＣＣ０〜ＣＣ３に供給される。また、コアチップＣＣ０〜ＣＣ３から出力される信号は、裏面バンプＢＢを介してパッドＭ１又はＭ２に供給され、インターフェースチップＩＦ内の図示しない内部回路に入力される。貫通電極ＴＳＶ２は、コアチップＣＣ３に設けられた表面バンプＦＢに接合するための電極であることから、その配列ピッチはＰ０に設計される。

尚、Ｔ２列〜Ｔ７列に示された貫通電極ＴＳＶ２の表面バンプＦＢは、インターポーザＩＰ上の基板電極９１に接合されていない。このような場合、表面バンプＦＢを設けることは必須でなく、図４に示す貫通電極ＴＳＶ３のように、表面バンプＦＢを削除しても構わない。

図示しないが、上述した貫通電極ＴＳＶ２は、コアチップＣＣ１〜ＣＣ３においても一部使用される。コアチップＣＣ１〜ＣＣ３に設けられた貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ３に設けられた図示しない内部回路に所定の情報を順次転送したり、固有の情報を入力したりするために用いられる。このような情報としては、チップアドレス情報や、不良チップ情報などが挙げられる。

さらに、インターフェースチップＩＦには、同じ平面位置に貫通電極ＴＳＶが設けられていない表面バンプＦＢａも設けられている。図１には、インターフェースチップＩＦに設けられた表面バンプＦＢａがＴ９列〜Ｔ１２列に示されている。

図５は、表面バンプＦＢａの構造を示す断面図である。

図５に示すように、インターフェースチップＩＦに設けられる表面バンプＦＢａは、パッドＭ４，Ｍ３に接続されているが、その下方にはパッドＭ２，Ｍ１、貫通電極ＴＳＶ及び裏面バンプＢＢは設けられていない。パッドＭ４，Ｍ３は、図示しないインターフェースチップＩＦ内のロジック回路などに接続される。表面バンプＦＢａは、インターポーザＩＰ上の基板電極９１に接合するための電極であることから、その配列ピッチはＰ１に設計される。

図１に示す半導体装置１０の作製手順は次の通りである。まず、コアチップＣＣ０をフェースアップ状態でフリップチップボンダーのステージ上に置き、その位置をチップ表面にあるアライメントマークで認識する。次に、フリップチップボンディングツールを用いてコアチップＣＣ１の主面、つまり表面バンプＦＢが形成されている側の表面をピックアップする。ピックアップされたコアチップＣＣ１の位置は、その裏面側にあるアライメントマークで認識する。コアチップＣＣ０，ＣＣ１の位置認識が完了すると、コアチップＣＣ０の表面バンプＦＢとコアチップＣＣ１の裏面バンプＢＢが正確に重なるよう、コアチップＣＣ１をコアチップＣＣ０上にフェースアップ状態で積層する。

次に、コアチップＣＣ１の位置をチップ表面にあるアライメントマークで認識し、フリップチップボンディングツールを用いてコアチップＣＣ２をピックアップする。そして、同様の手順により、コアチップＣＣ２をコアチップＣＣ１上にフェースアップ状態で積層する。以下同様にして、コアチップＣＣ３及びインターフェースチップＩＦをこの順に積層する。

インターフェースチップＩＦの積層が完了した後、チップ間のギャップを埋める為、アンダーフィル９４を側面から注入する。そして、加圧ベークなどを行うことによりアンダーフィル９４をキュアさせる。

次に、インターポーザＩＰの上面ＩＰａに基板電極９１を形成する。基板電極９１としては、例えば金（Ａｕ）からなるスタッドバンプを用いることが好ましい。次に、フリップチップボンダーのステージ上にインターポーザＩＰを載置し、基板電極９１が形成された上面９１ａにＮＣＰ（Non-Conductive Paste）９５を塗布する。この状態で、あらかじめ用意したコアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦからなる積層体を、表面バンプＦＢと基板電極９１が正確に重なるようインターポーザＩＰ上に積層する。そして、ＮＣＰ９５を加熱等によりキュアさせる。その後、モールドレジン９６で全体を被覆し、インターポーザＩＰの裏面ＩＰｂに外部端子（半田ボール）ＳＢを形成すれば、図１に示す半導体装置１０が完成する。

上述した作製工程のうち、コアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦを積層する工程においては、フリップチップボンディングツールの温度を例えば３００℃に設定して作業が行われる。かかる温度は、表面バンプＦＢと裏面バンプＢＢとを接合するために必要な温度であり、温度が低下すると接合強度が低下する。理想的には、ピックアップされた半導体チップが約３００℃に均一に加熱されていることが望ましいが、実際には、チップの周辺部ほど温度が低下する傾向が見られる。これは、熱伝導率の高い貫通電極ＴＳＶの形成密度がチップの周辺部において低くなることが一つの原因である。その結果、フリップチップボンディングツールの加熱によって半導体チップに反りが生じると、チップの周辺部において接合不良が生じやすくなることを意味する。また、貫通電極ＴＳＶの形成密度が低いエリアは、上下の半導体チップの密着力も低くなることから、反りによって容易に剥がれが生じてしまう。

本実施形態による半導体装置１０は、このような接合不良の発生が効果的に防止されている。詳細については後述するが、貫通電極ＴＳＶの形成密度が低いエリアにダミーの貫通電極を配置し、これによって接合強度が高められているからである。以下、コアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦの平面構造についてより詳細に説明する。

図６は、コアチップＣＣ１〜ＣＣ３のレイアウトを示す略平面図である。

図６に示すように、コアチップＣＣ１〜ＣＣ３は８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７を有している。このうち、偶数番目のメモリバンクＢＡＮＫ０，２，４，６はコアチップＣＣ１〜ＣＣ３のＹ方向における一方側の辺Ｌ１１に沿ってＸ方向に配列されており、奇数番目のメモリバンクＢＡＮＫ１，３，５，７はコアチップＣＣ１〜ＣＣ３のＹ方向における他方側の辺Ｌ１２に沿ってＸ方向に配列されている。また、Ｘ方向に隣接するバンク間にはロウアクセスを行うためのロウデコーダＸＤＥＣが配置されており、Ｙ方向に隣接するバンク間にはカラムアクセスを行うためのカラムデコーダＹＤＥＣが配置されている。

また、Ｙ方向におけるチップの中央部には、いわゆる周辺回路ＰＥＣが配置される。周辺回路ＰＥＣに含まれる回路としては、ロジック回路、電源回路、入出力回路などが挙げられる。周辺回路ＰＥＣとカラムデコーダＹＤＥＣとの間の領域Ｓ１には、多数の貫通電極ＴＳＶが配置される。当該領域Ｓ１に配置される貫通電極は、主に電源用の貫通電極ＴＳＶｖと信号用の貫通電極ＴＳＶｓである。電源用の貫通電極ＴＳＶｖとしては、図２に示す構造を持った貫通電極ＴＳＶ１が用いられる。信号用の貫通電極ＴＳＶｓとしては、図２に示す構造を持った貫通電極ＴＳＶ１又は図３に示す構造を持った貫通電極ＴＳＶ２が用いられる。詳細については後述するが、本実施形態においては当該エリアにダミーの貫通電極ＴＳＶｄも設けられる。ダミーの貫通電極ＴＳＶｄは、チップのＸ方向における辺Ｌ１３，Ｌ１４の近傍に配置される。

さらに、チップの辺Ｌ１１，Ｌ１２に沿った領域Ｓ２には、サポート用の貫通電極ＴＳＶｐ及びアライメントマークＦＣＭが設けられている。サポート用の貫通電極ＴＳＶｐは、チップの反りによってチップ間のギャップが狭くなることを防止するために設けられる。サポート用の貫通電極ＴＳＶｐとしては、図２に示す構造を持った貫通電極ＴＳＶ１が用いられる。アライメントマークＦＣＭは、チップの主面側においては最上層の配線層Ｌ４に設けられたパッドＭ４によって構成され、チップの裏面側においては裏面バンプＢＢによって構成される。アライメントマークＦＣＭを構成する裏面バンプＢＢは、図４に示す貫通電極ＴＳＶ３と一体的に形成される。

尚、最上層のコアチップＣＣ０についても基本的に図６に示すコアチップＣＣ１〜ＣＣ３と同じ構成を有しているが、既に説明したように、コアチップＣＣ０には貫通電極ＴＳＶが設けられていない。このため、コアチップＣＣ０には裏面バンプＢＢも設けられない。表面バンプＦＢのレイアウトは図６に示すレイアウトと同一である。

図７は、インターフェースチップＩＦのレイアウトを示す略平面図である。

図７に示すように、インターフェースチップＩＦのＹ方向における中央部には、いわゆる周辺回路ＰＥＩＦが配置される。周辺回路ＰＥＩＦに含まれる回路としては、ロジック回路、電源回路、ＤＬＬ回路などが挙げられる。周辺回路ＰＥＩＦのＹ方向における両側の領域Ｓ３には、周辺回路ＰＥＩＦを挟むように複数の貫通電極ＴＳＶが配置される。当該領域Ｓ３に配置された貫通電極ＴＳＶのレイアウトは、コアチップＣＣ１〜ＣＣ３の領域Ｓ１に配置された貫通電極ＴＳＶのレイアウトと一致している。当該領域Ｓ３に配置される貫通電極ＴＳＶは、主に電源用の貫通電極ＴＳＶｖと信号用の貫通電極ＴＳＶｓである。電源用の貫通電極ＴＳＶｖとしては図２に示す構造を持った貫通電極ＴＳＶ１が用いられ、信号用の貫通電極ＴＳＶｓとしては図３に示す構造を持った貫通電極ＴＳＶ２が用いられる。詳細については後述するが、本実施形態においては当該エリアにダミーの貫通電極ＴＳＶｄも設けられる。ダミーの貫通電極ＴＳＶｄは、チップのＸ方向における辺Ｌ２３，Ｌ２４の近傍に配置される。

領域Ｓ３のＹ方向における外側には入出力回路Ｉ／Ｏが配置され、入出力回路Ｉ／ＯのＹ方向におけるさらに外側の領域Ｓ４には、インターポーザＩＰと接続するための表面バンプＦＢが設けられる。領域Ｓ４に設けられる表面バンプＦＢは、図５に示した構造を有している。領域Ｓ４に設けられる表面バンプＦＢのピッチは、インターポーザＩＰの配線ルールで許容されるピッチＰ１であり、貫通電極ＴＳＶの配列ピッチＰ０よりも大きい。

さらに、インターフェースチップＩＦにはチップの辺Ｌ２１，Ｌ２２に沿ってテスト回路ＢＩＳＴ、アンチヒューズ素子ＡＦ、電源回路ＧＥＮなどが配置される。また、チップの対角領域にはアライメントマークＦＣＭが設けられている。図７に示すように、インターフェースチップＩＦのＹ方向におけるサイズはコアチップＣＣ０〜ＣＣ３のＹ方向におけるサイズよりも小さく、チップの反りは生じにくい。このため、コアチップＣＣ１〜ＣＣ３とは異なり、チップの辺Ｌ２１，Ｌ２２に沿ってサポート用の貫通電極ＴＳＶは設けられていない。

図８は、図７に示す領域Ａに配置された貫通電極ＴＳＶ及び表面バンプＦＢのレイアウト図であり、本発明の第１の実施形態に相当する。また、図９は図８に示すａ−ａ線に沿った断面図であり、図１０は図８に示すｂ−ｂ線に沿った断面図である。

図８に示すように、領域Ｓ３には電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２と、信号用の貫通電極ＴＳＶｓと、ダミーの貫通電極ＴＳＶｄと、電源補助用の貫通電極ＴＳＶｖ１ａ，ＴＳＶｖ２ａが含まれている。図８はインターフェースチップＩＦの主面側から見た平面図であるため、領域Ｓ３において実際に見えるのは表面バンプＦＢであるが、便宜上、貫通電極として説明する。図１８は、電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２及び信号用の貫通電極ＴＳＶｓと内部回路２０との接続関係を示す模式図である。内部回路２０は、電源配線Ｖ１を介して供給される電源電位ＶＤＤと、電源配線Ｖ２を介して供給される電源電位ＶＳＳを電源として動作する回路であり、信号は信号配線Ｓを介して入出力される。図１８に示すように、貫通電極ＴＳＶｖ１，ＴＳＶｖ２はそれぞれ電源配線Ｖ１，Ｖ２に接続され、貫通電極ＴＳＶｓは信号配線Ｓに接続されている。これは上層のコアチップＣＣ３においても同様である。さらに上層のコアチップＣＣ１，ＣＣ２おいても同様である。

図８に戻って平面的なレイアウトについて説明すると、領域Ｓ４に形成された表面バンプＦＢａについては図５に示す構造を有しており、その直下に貫通電極ＴＳＶは設けられていない。領域Ｓ３と領域Ｓ４との間のＹ方向に置ける間隔ＬＦは、フリップチップ積層時に用いるフリップチップボンディングツールのサイズ及び精度によって定められる。これは、フリップチップ積層時においては、フリップチップボンディングツールによって表面バンプＦＢが設けられていないエリアを吸着する必要があるからである。一例として、間隔ＬＦは２００〜５００μｍ程度である。

特に限定されるものではないが、ａ−ａ線に沿って設けられた貫通電極ＴＳＶのＸ座標と、ｂ−ｂ線に沿って設けられた貫通電極ＴＳＶのＸ座標とは、半ピッチだけシフトされている。また、ａ−ａ線とｂ−ｂ線のＹ方向における距離は、ピッチＰ０のα倍に設計されている。一例として、αを√３／２とすれば、正三角形の頂点に貫通電極ＴＳＶがレイアウトされるため、最密充填が可能となる。この場合、ａ−ａ線上の貫通電極ＴＳＶとｂ−ｂ線上の貫通電極ＴＳＶとのピッチもＰ０となる。

電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２は、図２に示した構造を有する貫通電極ＴＳＶ１からなり、断面図である図９に示すように、表面バンプＦＢを介してインターポーザＩＰ上の基板電極９１に接合される。また、裏面バンプＢＢを介して上層のコアチップＣＣ３の対応する表面バンプＦＢに接合される。ここで、貫通電極ＴＳＶｖ１は高位側の電源電位ＶＤＤを供給するための貫通電極であり、周辺回路ＰＥＩＦなどの内部回路に高位側の電源電位ＶＤＤを供給する電源配線に接続される。一方、貫通電極ＴＳＶｖ２は低位側の電源電位ＶＳＳを供給するための貫通電極であり、周辺回路ＰＥＩＦなどの内部回路に低位側の電源電位ＶＳＳを供給する電源配線に接続される。貫通電極ＴＳＶｖ１，ＴＳＶｖ２は表面バンプＦＢを介してインターポーザＩＰ上の基板電極９１に接合されるため、ピッチＰ１で配列されている。

一方、信号用の貫通電極ＴＳＶｓは、図３に示した構造を有する貫通電極ＴＳＶ２からなり、図９及び図１０に示すように、インターポーザＩＰ上の基板電極９１には直接接合されない。一方で、信号用の貫通電極ＴＳＶｓは、裏面バンプＢＢを介して上層のコアチップＣＣ３の対応する表面バンプＦＢに接合される。このように、信号用の貫通電極ＴＳＶｓはチップ間を接続するための貫通電極であることから、ピッチＰ０で配列されている。

また、ダミーの貫通電極ＴＳＶｄは、図３に示した構造を有する貫通電極ＴＳＶ２からなり、図９及び図１０に示すように、インターポーザＩＰ上の基板電極９１には直接接合されない。一方で、ダミーの貫通電極ＴＳＶｄは、裏面バンプＢＢを介して上層のコアチップＣＣ３の対応する表面バンプＦＢに接合される。ダミーの貫通電極ＴＳＶｄは、インターフェースチップＩＦ内のいかなる内部回路にも接続されておらず、フローティング状態とされている。図６に示したように、コアチップＣＣ１〜ＣＣ３においても、インターフェースチップＩＦに設けられたダミーの貫通電極ＴＳＶｄと平面位置が等しい位置にダミーの貫通電極ＴＳＶｄが設けられている。図９及び図１０に示すように、コアチップＣＣ１〜ＣＣ３に設けられたダミーの貫通電極ＴＳＶｄは、図２に示した構造を有する貫通電極ＴＳＶ１からなる。コアチップＣＣ１〜ＣＣ３に設けられたダミーの貫通電極ＴＳＶｄについてもコアチップＣＣ１〜ＣＣ３内のいかなる内部回路にも接続されておらず、フローティング状態とされている。但し、コアチップＣＣ１〜ＣＣ３に設けられたダミーの貫通電極ＴＳＶｄについても、図３に示した構造を有する貫通電極ＴＳＶ２を用いても構わない。

図８に示すように、ａ−ａ線上には電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２を挟むようにダミーの貫通電極ＴＳＶｄが３個設けられている。本発明においては、ａ−ａ線上に配置された貫通電極ＴＳＶのうち、座標Ｘ１〜Ｘ５に配置された貫通電極ＴＳＶをそれぞれ第１〜第５の貫通電極と呼ぶことがある。また、上層のコアチップＣＣ３に設けられた貫通電極ＴＳＶのうち、座標Ｘ１〜Ｘ４に配置された貫通電極ＴＳＶと平面視で重なる位置に配置された貫通電極ＴＳＶをそれぞれ第１０〜第１３の貫通電極と呼ぶことがある。

また、電源補助用の貫通電極ＴＳＶｖ１ａ，ＴＳＶｖ２ａは、図３に示した構造を有する貫通電極ＴＳＶ２からなるが、断面図である図１０に示すように、当該表面バンプＦＢを介してインターポーザＩＰ上の基板電極９１と接合されない。しかしながら、インターフェースチップＩＦの内部でそれぞれ電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２と接続されている。電源補助用の貫通電極ＴＳＶｖ１ａ，ＴＳＶｖ２ａを設けることは必須でないが、これを設けることにより、インターフェースチップＩＦ内における電源幹線を太くすることができるため電源配線を低抵抗化することが可能となるとともに、チップ間における電源配線のバイパスルートとして機能することから、信頼性を高めることも可能となる。

図８に示すように、ｂ−ｂ線上には電源補助用の貫通電極ＴＳＶｖ１ａ，ＴＳＶｖ２ａがそれぞれ１つ設けられており、そのピッチはＰ１である。電源補助用の貫通電極ＴＳＶｖ１ａ，ＴＳＶｖ２ａは、それぞれａ−ａ線上に設けられた電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２と隣接して配置されている。また、ｂ−ｂ線上には電源補助用の貫通電極ＴＳＶｖ１ａ，ＴＳＶｖ２ａを挟むようにダミーの貫通電極ＴＳＶｄが３個設けられている。本発明においては、ｂ−ｂ線上に配置された貫通電極ＴＳＶのうち、座標Ｘ６〜Ｘ９に配置された貫通電極ＴＳＶをそれぞれ第６〜第９の貫通電極と呼ぶことがある。

このように、ａ−ａ線上に設けられた電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２は、インターポーザＩＰ上の基板電極９１に接合されるためその配列ピッチはＰ１であるが、これらを挟むようにダミーの貫通電極ＴＳＶｄが設けられているため、ａ−ａ線上における貫通電極ＴＳＶの配列ピッチは、辺Ｌ２３の近傍においてもＰ０となる。また、ｂ−ｂ線上においては、電源補助用の貫通電極ＴＳＶｖ１ａ，ＴＳＶｖ２ａと、これらを挟むようにダミーの貫通電極ＴＳＶｄが設けられているため、ｂ−ｂ線上における貫通電極ＴＳＶの配列ピッチも、辺Ｌ２３の近傍においてＰ０となる。

かかる構成により、辺Ｌ２３の近傍における貫通電極ＴＳＶの形成密度が高められることから、フリップチップ積層時における熱伝導性が高められる。これは、貫通電極ＴＳＶが金属（例えば銅）からなり、半導体チップを構成するシリコンよりも熱伝導率が高いからである。さらに、チップの周辺部においては、チップの反りの影響によって上下のチップ間における接続が不良となることがあるが、本実施形態ではチップの周辺部において貫通電極ＴＳＶの形成密度が高められていることから、チップ間における接合強度が高められる。このため、チップに多少の反りが発生した場合であっても、チップ間における接合部に剥がれが生じる可能性が低くなる。

チップ周辺部において生じる接続不良はチップの辺に近いほど生じやすくなるが、本実施形態では、チップの辺に最も近いダミーの貫通電極ＴＳＶｄがフローティング状態とされていることから、仮にこのダミーの貫通電極ＴＳＶｄが接続不良となったとしても、内部回路に与える影響はない。さらに、ダミーの貫通電極ＴＳＶｄが意図しない他の電極等と接触した場合であっても、内部回路に何らの影響も及ぼさない。

以上、図７に示す領域Ａに着目して説明したが、辺Ｌ２３又はＬ２４の近傍に位置する領域Ａ'についても同様の構造を有している。さらに、上記の説明ではインターフェースチップＩＦに着目して説明したが、領域Ａ及びＡ'と平面視で重なる位置に設けられた貫通電極ＴＳＶのレイアウトは、コアチップＣＣ１〜ＣＣ３においても同じである。したがって、フリップチップ積層時における熱伝導性の向上や、チップの反りに対する接合強度の向上は、インターフェースチップＩＦとコアチップＣＣ３間のみならず、コアチップＣＣ０〜ＣＣ３間においても同様に得られる。これにより、製品の信頼性を高めることが可能となる。しかも、ダミーの貫通電極ＴＳＶｄや電源補助用の貫通電極ＴＳＶｖ１ａ，ＴＳＶｖ２ａは、本来であれば貫通電極ＴＳＶが設けられない空き領域に配置されていることから、チップサイズが増大することもない。

次に、本発明の第２の実施形態について説明する。

図１１は、図８に示したレイアウトにおいて、インターポーザＩＰ上の基板電極９１にずれが生じている場合に起こりうる問題点を説明するための図である。

インターポーザＩＰ上の基板電極９１は、位置精度が貫通電極ＴＳＶの位置精度よりも高くないため、貫通電極ＴＳＶに対してずれが生じることがある。図１１においては、貫通電極ＴＳＶｖ１に接合されるべき基板電極９１ｖ１と貫通電極ＴＳＶｖ２に接合されるべき基板電極９１ｖ２との距離が設計値よりも近くなっている状態を示している。基板電極９１にこのようなずれが生じている場合において積層を行うと、図１１に示すように、これら２つの基板電極９１ｖ１，９１ｖ２が同じダミーの貫通電極ＴＳＶｄに接触する危険性がある。貫通電極ＴＳＶｖ１には電源電位ＶＤＤが供給される一方、貫通電極ＴＳＶｖ２には電源電位ＶＳＳが供給されることから、ダミーの貫通電極ＴＳＶｄを介してこれらが接触すると電源のショートが発生し、不良品となる。このような現象は、基板電極９１ｖ１，９１ｖ２の間隔がダミーの貫通電極ＴＳＶｄの径よりも狭い場合に生じうる。

図１２は、図７に示す領域Ａに配置された貫通電極ＴＳＶ及び表面バンプＦＢのレイアウト図であり、本発明の第２の実施形態に相当する。図１２に示すように、第２の実施形態においては、電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２間に位置する座標Ｘ５のダミーの貫通電極ＴＳＶｄが削除されている。その他の構成は図８に示したレイアウトと同一である。かかる構成により、インターポーザＩＰ上の基板電極９１にずれが生じている場合であっても、電源のショートが生じることがない。

次に、本発明の第３の実施形態について説明する。

図１３は、図７に示す領域Ａに配置された貫通電極ＴＳＶ及び表面バンプＦＢのレイアウト図であり、本発明の第３の実施形態に相当する。また、図１４は図１３に示すｃ−ｃ線に沿った断面図であり、図１５は図１３に示すｄ−ｄ線に沿った断面図である。

図１３に示すように、第３の実施形態においては、電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２間に位置する座標Ｘ５のダミーの貫通電極ＴＳＶｄだけでなく、電源補助用の貫通電極ＴＳＶｖ１ａ，ＴＳＶｖ２ａ間に位置する座標Ｘ０のダミーの貫通電極ＴＳＶｄについても削除されている。その他の構成は図８に示したレイアウトと同一である。また、断面図である図１４及び図１５に示すように、コアチップＣＣ１〜ＣＣ３においても座標Ｘ５及びＸ０に配置された貫通電極ＴＳＶが削除されている。本発明においては、図１４に示す表面バンプＦＢ１〜裏面バンプＢＢ８をそれぞれ「第１のバンプ」〜「第８のバンプ」と呼ぶことがある。

図１１を用いて説明した電源のショートは、基本的に基板電極９１ｖ１，９１ｖ２の間隔がダミーの貫通電極ＴＳＶｄの径よりも狭い場合に生じるが、当該間隔がダミーの貫通電極ＴＳＶｄの径よりも広い場合であっても生じうる。これは、図１１に示したように、基板電極９１ｖ１の中心から左側にずれた位置に貫通電極ＴＳＶｖ１が押し当てられ、基板電極９１ｖ２の中心から右側にずれた位置に貫通電極ＴＳＶｖ２が押し当てられると、基板電極９１ｖ１，９１ｖ２が変形し、これら基板電極９１ｖ１，９１ｖ２間の距離が狭くなることが考えられる。この場合、条件によっては、図１２に示す電源補助用の貫通電極ＴＳＶｖ２ａ及びこれに隣接するダミーの貫通電極ＴＳＶｄを介して、貫通電極ＴＳＶｖ１，ＴＳＶｖ２がショートする可能性がある。しかしながら、本実施形態ではこのような可能性も排除されるため、製品の信頼性をより高めることが可能となる。

次に、本発明の第４の実施形態について説明する。

図１６は、図７に示す領域Ａに配置された貫通電極ＴＳＶ及び表面バンプＦＢのレイアウト図であり、本発明の第４の実施形態に相当する。

図１６に示すように、本実施形態では、電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２の間隔をあらかじめピッチＰ１よりも広く設計している。具体的には、第１〜第３の実施形態では電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２の間隔がピッチＰ１であったのに対し、本実施形態では当該間隔がＰ１＋Ｐ０に拡大されている。これにより、電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２間に２つのダミーの貫通電極ＴＳＶｄを配置することができるため、基板電極９１のずれや変形が生じた場合であっても電源のショートが生じることはない。しかも、一部のダミーの貫通電極ＴＳＶｄを削除する必要がないことから、貫通電極ＴＳＶの形成密度を第１の実施形態と同レベルに高めることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記の各実施形態では、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ３を積層したタイプの半導体装置について説明したが、本発明がこれに限定されるものではない。したがって、積層する半導体チップの種類や枚数については特に限定されるものではない。また、本発明の技術思想は複数の半導体チップを積層した状態においてのみ具現化されるのではなく、積層する前の半導体チップ単独であっても具現化される。積層する前の半導体チップであっても、その後の積層工程において上述した効果を発揮するからである。したがって、本発明の権利範囲が積層後の半導体装置に限定されるものではない。

また、上記の各実施形態では、電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２に隣接してダミーの貫通電極ＴＳＶｄを設けているが、信号用の貫通電極ＴＳＶｓに隣接してダミーの貫通電極ＴＳＶｄを設けても構わない。

さらに、上記の各実施形態では、電源用の貫通電極ＴＳＶｖ１，ＴＳＶｖ２に隣接して電源補助用の貫通電極ＴＳＶｖ１ａ，ＴＳＶｖ２ａを設けているが、本発明において電源補助用の貫通電極を設けることは必須でない。例えば、第１〜第４の実施形態における電源補助用の貫通電極ＴＳＶｖ１ａ，ＴＳＶｖ２ａの代わりに、ダミーの貫通電極ＴＳＶｄを設けても構わない。

さらに、上記の各実施形態では、ａ−ａ線〜ｄ−ｄ線に配列された貫通電極ＴＳＶのうち、チップの辺に最も近い貫通電極ＴＳＶをダミーの貫通電極ＴＳＶｄとしているが、ダミーの貫通電極ＴＳＶｄの代わりに電源補助用の貫通電極ＴＳＶｖ１ａ，ＴＳＶｖ２ａを配置しても構わない。尚、上記の各実施形態において示すａ−ａ線〜ｄ−ｄ線は、完全な直線である必要はなく、図１７に示すｅ−ｅ線やｆ−ｆ線のような曲線であっても構わない。

１０ 半導体装置
２０ 内部回路
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３ パッシベーション膜
８４ パッシベーション膜
８５ ポリイミド膜
８６ ピラー部
９０ａ，９０ｂ レジスト
９１ 基板電極
９２ スルーホール電極
９３ 再配線層
９４ アンダーフィル
９６ モールドレジン
ＢＢ 裏面バンプ
ＣＣ０〜ＣＣ３ コアチップ
ＦＢ，ＦＢａ 表面バンプ
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＩＰａ インターポーザの上面
ＩＰｂ インターポーザの裏面
Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４ 半導体チップの辺
ＳＢ 外部端子
ＴＳＶ，ＴＳＶ１〜ＴＳＶ３ 貫通電極
ＴＳＶｄ ダミーの貫通電極
ＴＳＶｐ サポート用の貫通電極
ＴＳＶｓ 信号用の貫通電極
ＴＳＶｖ１，ＴＳＶｖ２ 電源用の貫通電極
ＴＳＶｖ１ａ，ＴＳＶｖ２ａ 電源補助用の貫通電極
Ｖ１，Ｖ２ 電源配線

Claims (19)

1. 内部回路が形成された第１の半導体チップと、
   前記第１の半導体チップを貫通して設けられた複数の貫通電極と、を備え、
   前記複数の貫通電極は、第１の線に沿って配列された第１乃至第４の貫通電極を含み、
   前記第１及び第２の貫通電極は、前記内部回路に接続されておらずフローティング状態であり、
   前記第３の貫通電極は、前記内部回路に第１の電源電位を供給する第１の電源配線に接続されており、
   前記第４の貫通電極は、前記内部回路に第２の電源電位を供給する第２の電源配線に接続されており、
   前記第３及び第４の貫通電極は、前記第１の貫通電極と前記第２の貫通電極との間に配列されていることを特徴とする半導体装置。
2. 前記第１の貫通電極は、前記第１の線に沿って配列された複数の貫通電極のうち前記第１の半導体チップの第１の辺に最も近い貫通電極であることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の貫通電極と前記第３の貫通電極は隣接して配置されており、
   前記第２の貫通電極と前記第４の貫通電極は隣接して配置されており、
   前記第３の貫通電極と前記第４の貫通電極との間隔は、前記第１の貫通電極と前記第３の貫通電極との間隔、並びに、前記第２の貫通電極と前記第４の貫通電極との間隔よりも広いことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記複数の貫通電極は、前記第１の線に沿って配列された第５の貫通電極をさらに含み、
   前記第５の貫通電極は、前記内部回路に接続されておらずフローティング状態であり、前記第３の貫通電極と前記第４の貫通電極との間に配列されていることを特徴とする請求項３に記載の半導体装置。
5. 前記第３の貫通電極と前記第４の貫通電極との間には貫通電極が配置されておらず、これにより前記第３の貫通電極と前記第４の貫通電極は互いに隣接していることを特徴とする請求項３に記載の半導体装置。
6. 前記複数の貫通電極は、前記第１の線と平行な第２の線に沿って配列された第６及び第７の貫通電極をさらに含み、
   前記第６の貫通電極は前記第１の電源配線に接続されており、
   前記第７の貫通電極は前記第２の電源配線に接続されており、
   前記第３の貫通電極と前記第６の貫通電極は隣接して配置されており、
   前記第４の貫通電極と前記第７の貫通電極は隣接して配置されている、ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記複数の貫通電極は、前記第２の線に沿って配列された第８及び第９の貫通電極をさらに含み、
   前記第６及び第７の貫通電極は、前記第８の貫通電極と前記第９の貫通電極との間に配列されており、
   前記第８の貫通電極は、前記第２の線に沿って配列された複数の貫通電極のうち前記第１の半導体チップの第１の辺に最も近い貫通電極であることを特徴とする請求項６に記載の半導体装置。
8. 前記第６の貫通電極と前記第７の貫通電極との間には貫通電極が配置されておらず、これにより前記第６の貫通電極と前記第７の貫通電極は互いに隣接していることを特徴とする請求項６又は７に記載の半導体装置。
9. 前記第１の半導体チップに積層され、内部回路が形成された第２の半導体チップと、
   前記第２の半導体チップを貫通して設けられた複数の貫通電極と、をさらに備え、
   前記第２の半導体チップを貫通して設けられた複数の貫通電極は、積層方向から見て前記第１乃至第４の貫通電極と重なる平面位置に配列された第１０乃至第１３の貫通電極を含み、
   前記第１０及び第１１の貫通電極は、前記第２の半導体チップの内部回路に接続されておらずフローティング状態であり、
   前記第１２の貫通電極は、前記第２の半導体チップの内部回路に前記第１の電源電位を供給する第３の電源配線に接続されており、
   前記第１３の貫通電極は、前記第２の半導体チップの内部回路に前記第２の電源電位を供給する第４の電源配線に接続されており、
   前記第１２及び第１３の貫通電極は、それぞれ前記第３及び第４の貫通電極に接続されていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
10. 前記第１０及び第１１の貫通電極は、それぞれ前記第１及び第２の貫通電極に接続されていないことを特徴とする請求項９に記載の半導体装置。
11. 内部回路が形成された第１の半導体チップと、
    前記第１の半導体チップを貫通して設けられた複数の貫通電極と、を備え、
    前記複数の貫通電極は、第１の線に沿って配列された第１の貫通電極群を含み、
    前記第１の貫通電極群は、前記第１の半導体チップの第１の辺に最も近い第１の貫通電極を含み、
    前記第１の貫通電極は、前記内部回路に接続されておらずフローティング状態であることを特徴とする半導体装置。
12. 前記複数の貫通電極は、前記第１の線と平行な第２の線に沿って配列された第２の貫通電極群を含み、
    前記第２の貫通電極群は、前記第１の半導体チップの前記第１の辺に最も近い第８の貫通電極を含み、
    前記第８の貫通電極は、前記内部回路に接続されておらずフローティング状態であり、
    前記第１の貫通電極と前記第８の貫通電極のピッチは、前記第１及び第２の貫通電極群の配列ピッチと等しいことを特徴とする請求項１１に記載の半導体装置。
13. 前記第１の貫通電極群は、前記第１の貫通電極に隣接して設けられた第３の貫通電極と、前記内部回路に信号を供給し或いは前記内部回路から供給される信号を受ける複数の信号用の貫通電極とをさらに含み、
    前記第１の貫通電極と前記第３の貫通電極のピッチは、前記複数の信号用の貫通電極の配列ピッチと等しいことを特徴とする請求項１１又は１２に記載の半導体装置。
14. 前記第３の貫通電極は、前記内部回路に電源電位を供給する電源配線に接続されていることを特徴とする請求項１３に記載の半導体装置。
15. 複数の基板電極が設けられた第１の表面を有するインターポーザと、
    前記インターポーザの前記第１の表面上に搭載された第１の半導体チップと、
    前記第１の半導体チップに積層された第２の半導体チップと、
    前記第１及び第２の半導体チップを貫通して設けられた複数の貫通電極と、を備え、
    前記第１の半導体チップに設けられた複数の貫通電極は、第１の線に沿って配列された第１の貫通電極群を含み、
    前記第１の貫通電極群は、前記第１の半導体チップの第１の辺に最も近い第１の貫通電極と、前記第１の貫通電極よりも前記第１の辺から遠い第３の貫通電極とを含み、
    前記第２の半導体チップに設けられた複数の貫通電極は、積層方向から見て前記第１及び第３の貫通電極と重なる位置に設けられた第１０及び第１２の貫通電極を含み、
    前記第１の半導体チップは、前記インターポーザの前記第１の表面と対向する第２の表面と、前記第２の表面の裏側に位置する第３の表面と、前記第２の表面に設けられそれぞれ前記第１及び第３の貫通電極と重なる平面位置に設けられた第１及び第２のバンプ電極と、前記第３の表面に設けられ前記第１及び第３の貫通電極と重なる平面位置に設けられた第３及び第４のバンプ電極とを有し、
    前記第２の半導体チップは、前記第１の半導体チップの前記第３の表面と対向する第４の表面と、前記第４の表面の裏側に位置する第５の表面と、前記第４の表面に設けられそれぞれ前記第１０及び第１２の貫通電極と重なる平面位置に設けられた第５及び第６のバンプ電極と、前記第５の表面に設けられ前記第１０及び第１２の貫通電極と重なる平面位置に設けられた第７及び第８のバンプ電極とを有し、
    前記第３のバンプ電極と前記第５のバンプ電極は互いに接合されており、
    前記第４のバンプ電極と前記第６のバンプ電極は互いに接合されており、
    前記インターポーザの前記第１の表面上には、前記積層方向から見て前記第２のバンプ電極と重なる位置に前記第２のバンプ電極に接合された基板電極が設けられている一方、前記積層方向から見て前記第１のバンプ電極と重なる位置には基板電極が設けられていないことを特徴とする半導体装置。
16. 前記第２のバンプ電極と前記第４のバンプ電極は、前記第３の貫通電極を介して接続されており、
    前記第６のバンプ電極と前記第８のバンプ電極は、前記第１２の貫通電極を介して接続されており、
    前記第１のバンプ電極と前記第３のバンプ電極は、前記第１の貫通電極を介して接続されていない、ことを特徴とする請求項１５に記載の半導体装置。
17. 前記第５のバンプ電極と前記第７のバンプ電極は、前記第１０の貫通電極を介して接続されていることを特徴とする請求項１５又は１６に記載の半導体装置。
18. 前記第１及び第１０の貫通電極はいずれもフローティング状態であることを特徴とする請求項１５乃至１７のいずれか一項に記載の半導体装置。
19. 前記第１及び第３のバンプ電極の少なくとも一方は前記第３の貫通電極に接続されており、
    前記第５及び第７のバンプ電極の少なくとも一方は前記第１０の貫通電極に接続されている、ことを特徴とする請求項１５乃至１７のいずれか一項に記載の半導体装置。

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