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TWI884703B - 高電子遷移率電晶體及其製造方法 - Google Patents

高電子遷移率電晶體及其製造方法 Download PDF

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TWI884703B
TWI884703B TW113104958A TW113104958A TWI884703B TW I884703 B TWI884703 B TW I884703B TW 113104958 A TW113104958 A TW 113104958A TW 113104958 A TW113104958 A TW 113104958A TW I884703 B TWI884703 B TW I884703B
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semiconductor layer
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high electron
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何偉誌
林伯融
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英屬開曼群島商海珀電子股份有限公司
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Abstract

一種高電子遷移率電晶體及其製造方法，高電子遷移率電晶體包括磊晶層、源極、汲極、閘極結構及閘極金屬。源極、閘極結構與汲極位於磊晶層上，且閘極結構位於源極與汲極之間。閘極結構包括第一摻雜半導體層、電流抑制層與第二摻雜半導體層。第一摻雜半導體層位於磊晶層上，電流抑制層位於第一摻雜半導體層上，第二摻雜半導體層位於電流抑制層上，閘極金屬位於第二摻雜半導體層上，其中第一摻雜半導體層具有第一寬度(W1)，第二摻雜半導體層具有第二寬度(W2)，電流抑制層具有第三寬度(W3)， W1 W2 W3

Description

高電子遷移率電晶體及其製造方法
本發明關於一種高電子遷移率電晶體(High Electron Mobility Transistor，HEMT)，特別關於一種使用電流抑制層控制閘極結構蝕刻深度並改善閘極漏電流之高電子遷移率電晶體及其製造方法。
目前已有如美國專利公告號第US7663161號已揭露將p-型摻雜氮化鎵(GaN)層之增強型(Enhancement-mode，E-mode)高電子遷移率電晶體(HEMT)之閘極結構蝕刻呈階梯狀來達成抑制閘極漏電流(Gate Leakage)的效果的技術。然因閘極階梯狀蝕刻方向須具有水平方向(x方向、y方向)、深度方向(z方向)，而US7663161僅揭示水平方向(x方向、y方向)蝕刻對準技術，並未揭示準確控制閘極深度方向(z方向)的技術。因為在實際操作上，對閘極結構的進行蝕刻時，若要使得閘極結構形成階梯狀，必須計算出對不同階梯的蝕刻時間才有可能控制每一層階梯的深度(Z方向)，但受限於實際的製程設備，目前僅能透過時間估算來控制閘極蝕刻深度，使得閘極結構中每個階梯的深度(Z方向)無法精準控制，且蝕刻出來的階梯形狀往往不盡理想，進而讓抑制閘極漏電流的效果打了很大的折扣，因此有改進之必要。
本發明之主要目的係在提供一種使用電流抑制層控制閘極蝕刻深度並改善閘極漏電流之高電子遷移率電晶體。
本發明之另一主要目的係在提供一種使用電流抑制層控制閘極蝕刻深度以並改善閘極漏電流之高電子遷移率電晶體之製造方法。
為達成上述之目的，本發明之高電子遷移率電晶體包括磊晶層、源極、汲極、閘極結構及閘極金屬。源極、閘極結構與汲極位於磊晶層上，且閘極結構位於源極與汲極之間。閘極結構包括第一摻雜半導體層、電流抑制層與第二摻雜半導體層。第一摻雜半導體層位於磊晶層上，電流抑制層位於第一摻雜半導體層上，第二摻雜半導體層位於電流抑制層上。閘極金屬位於第二摻雜半導體層上。第一摻雜半導體層具有第一寬度(W1)，第二摻雜半導體層具有第二寬度(W2)，電流抑制層具有第三寬度(W3)，其中W1>W2，W3=W2。
本發明另提供前段所述之高電子遷移率電晶體之製造方法，其係包括下列步驟：於磊晶層上沉積第一摻雜半導體磊晶層；於第一摻雜半導體磊晶層上沉積電流抑制層；於電流抑制層上沉積第二摻雜半導體磊晶層；於第二摻雜半導體磊晶層上定義閘極金屬；於閘極金屬的相對兩側放置兩第一間隔物；蝕刻未被閘極金屬及兩第一間隔物遮蔽之第二摻雜半導體磊晶層以形成第二摻雜半導體層；於第二摻雜半導體層的相對兩側放置兩第二間隔物；以及蝕刻未被第二摻雜半導體層及兩第二間隔物遮蔽之第一摻雜半導體磊晶層，藉以於磊晶層上形成包括第一摻雜半導體層、電流抑制層及第二摻雜半導體層之階 梯狀閘極結構，其中第一摻雜半導體層具有第一寬度(W1)，第二摻雜半導體層具有第二寬度(W2)，電流抑制層具有第三寬度(W3)，其中W1>W2，W3=W2。
本發明另提供前段所述之高電子遷移率電晶體之製造方法之另一實施例，其係包括下列步驟：於磊晶層上沉積第一摻雜半導體磊晶層；於第一摻雜半導體磊晶層上沉積電流抑制層；於電流抑制層上沉積第二摻雜半導體磊晶層；藉由遮罩於第二摻雜半導體磊晶層定義第二摻雜半導體層之寬度；蝕刻第二摻雜半導體磊晶層以形成第二摻雜半導體層；於第二摻雜半導體層兩側放置兩間隔物；以及蝕刻未被第二摻雜半導體層及兩間隔物遮蔽之第一摻雜半導體磊晶層，藉以於磊晶層上形成包括第一摻雜半導體層、電流抑制層及第二摻雜半導體層之閘極結構，其中第一摻雜半導體層具有第一寬度(W1)，第二摻雜半導體層具有第二寬度(W2)，電流抑制層具有第三寬度(W3)，其中W1>W2，W3=W2。
藉由本發明之高電子遷移率電晶體之閘極結構中之第一摻雜半導體層與第二摻雜半導體層之間設置電流抑制層(current suppression layer)，可以有效改善從閘極金屬垂直方向往第二摻雜半導體層、電流抑制層、第一摻雜半導體層方向流過之閘極漏電流。同時，電流抑制層亦可作為蝕刻阻檔層，藉此控制閘極結構之第一摻雜半導體層及第二摻雜半導體層的蝕刻深度(Z方向)讓閘極漏電流(Ig)路徑變長，進而降低閘極漏電流，解決了，先前技術所述階梯狀閘極結構蝕刻深度不易控制，造成閘極結構形狀不理想進而讓抑制閘極漏電流效果打折扣的問題。
1、1a、1b、1c:高電子遷移率電晶體
10:磊晶層
11:基板
12:通道層
13:阻障層
20:源極
40、40a、40b、40c、40d:閘極結構
30:汲極
411:第二短軸側邊
41、41a:第二摻雜半導體
412:第一平台
43、43a、43b:第一摻雜半導體
431:第一短軸側邊
432:第二平台
50、50a:閘極金屬
91:第一摻雜半導體磊晶層
92、92a、92b、92c:電流抑制層
93:第二摻雜半導體磊晶層
61、61a:第一間隔物
62、62a:第二間隔物
H1、H1’:第一階高度
H2:第二階高度
H3:閘極高度
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
W5:第五寬度
80:遮罩
圖1A係本發明之高電子遷移率電晶體之第一實施例之示意圖。
圖1B係本發明之高電子遷移率電晶體之第二實施例之示意圖。
圖1C係本發明之高電子遷移率電晶體之第三實施例之示意圖。
圖1D係本發明之高電子遷移率電晶體之第四實施例之示意圖。
圖2係本發明高電子遷移率電晶體之製造方法之第一實施例之步驟流程圖。
圖3A至圖3E係使用本發明之製造方法之第一實施例之流程示意圖。
圖4係本發明高電子遷移率電晶體之製造方法之第二實施例之步驟流程圖。
圖5A至圖5E係使用本發明之製造方法之第二實施例之流程示意圖。
圖6係本發明之閘極結構之第一實施例與閘極金屬之第二實施例結合之示意圖。
圖7本發明之閘極結構之第五實施例與閘極金屬之第二實施例結合之示意圖。
為能更瞭解本發明之技術內容，特舉較佳具體實施例說明如下。以下請參考圖1A與圖1B關於本發明之高電子遷移率電晶體之第一實施例及第二實施例之示意圖。
如圖1A所示，在第一實施例中，本發明之高電子遷移率電晶體1包括磊晶層10、源極20、汲極30、閘極結構40及閘極金屬50，其中源極20、汲極30及閘極結構40位於磊晶層10上。閘極結構40位於磊晶層10上且位於源極20與汲極30之間。閘極結構40包括第一摻雜半導體層43、電流抑制層(current suppression layer)92及第二摻雜半導體層41，其中閘極金屬50設置於第二摻雜半導體層41之上，第二摻雜半導體層41設置於電流抑制層92之上，第一摻 雜半導體層43設置於磊晶層10上。亦即，電流抑制層92位於第一摻雜半導體層43與第二摻雜半導體層41之間，第一摻雜半導體層43位於第二摻雜半導體層41下方。此外，第一摻雜半導體層43具有第一寬度(W1)，第二摻雜半導體層41具有第二寬度(W2)，電流抑制層92具有第三寬度(W3)，其中W1>W2，W3=W2。
藉由電流抑制層92的設置，可有效改善從閘極金屬50垂直方向往第二摻雜半導體層41、電流抑制層92、第一摻雜半導體層43方向流過之閘極漏電流(Ig)，同時也可讓第二摻雜半導體層41的蝕刻深度可準確地停留在電流抑制層92。在本實施例中，高電子遷移率電晶體1是增強型(Enhancement-mode；E-mode)高電子遷移率電晶體，且磊晶層10包括基板11、通道層12與阻障層13，基板11可由矽(silicon)、藍寶石(sapphire)、碳化矽(SiC)、鑽石、或其他複合材料如：SOI基板(Silicon On Insulator)或QST基板製成。通道層12為氮化鎵(GaN)。阻障層13可由氮化鋁鎵結構(AlyGa1-yN)製成。閘極結構40是p-型氮化鎵(GaN)結構，p型摻雜材質例如是鎂。第二摻雜半導體層41的材料可以是p-型氮化鎵(GaN)，電流抑制層92的材料可以是氮化鋁鎵(AlGaN)、氮化鎵異質結構(AlXGa1-XN，其中0.4≦X≦1)、或摻雜p型/n型或無摻雜(i型)原子，在本發明中較佳實施中是摻雜p型，且電流抑制層92的厚度範圍為0.5nm至5nm。第一摻雜半導體層43可以是p-型氮化鎵(GaN)，閘極金屬層50可以是氮化鈦(TiN)且位於第二摻雜半導體層41上。
在本實施例中，閘極結構40為兩層階梯，其中第一摻雜半導體層43跟第二摻雜半導體層41實質上呈矩形，且閘極結構40的相對兩側皆為階梯狀，同時，如圖1A所示，電流抑制層92位於第二摻雜半導體層41下方，外露於第二摻雜半導體層41之第一摻雜半導體層43幾乎沒有殘留的電流抑制層92。在 本實施例中，閘極金屬50具有第四寬度(W4)，其中第二摻雜半導體層41之第二寬度(W2)大於第四寬度(W4)，在其他實施例中，亦可設計第二寬度(W2)等於第四寬度(W4)。
如圖1A所示，在第一實施例中，第一摻雜半導體層43具有第一階高度(H1)，第二摻雜半導體層41具有第二階高度(H2)，其中H2>H1。在此須注意的是，第二階高度H2為第二摻雜半導體層41到電流抑制層92上表面的距離，第一階高度H1為電流抑制層92下表面到第一摻雜半導體層43的距離，H2>H1。本發明之第二階高度(H2)的範圍為65nm至80nm，此外，因本發明之電流抑制層92亦能控制蝕刻深度，故本發明之第一摻雜半導體層的厚度(H1)可小於10nm，但本發明不以此實施例為限，第一階高度(H1)的範圍為5nm至20nm。根據本發明之具體實施例，第二階高度(H2)與第一階高度(H1)的厚度比例為13：4。
如圖1B所示，第二實施例之閘極結構40a與第一實施例之閘極結構40相同，皆為兩層階梯，被電流抑制層92覆蓋之第二實施例之閘極結構40a之第一摻雜半導體層43具有第五寬度(W5)，其中W1>W5，被電流抑制層92覆蓋之第二實施例之閘極結構40a之第一摻雜半導體層43之高度為第一階高度H1，未被電流抑制層92覆蓋之第一摻雜半導體層43之高度為第一階高度H1’，其中H1>H1’。此外，如圖1A與圖1B所示，閘極結構40a具有閘極高度(H3)，其中H3
Figure 113104958-A0305-12-0006-1
120nm，此閘極高度(H3)包括第二階高度(H2)、電流抑制層的厚度、及第一階高度(H1)。
以下請參考繼續參考圖1A與圖1B，並一起參考圖1C關於本發明之高電子遷移率電晶體之閘極結構之第三實施例之示意圖。
如圖1C所示，第三實施例之閘極結構40b與前兩實施例同為兩層階梯，但第三實施例之階梯狀閘極結構40b僅為單側階梯狀，具體來說，第二摻雜半導體層41之第二短軸側邊411與第一摻雜半導體層43之第一短軸側邊431沿垂直方向對齊。在此須注意的是，如圖1A至圖1C，第一實施例至第三實施例之閘極結構40、40a、40b之第二摻雜半導體層41、第一摻雜半導體層43、43a皆呈矩形，也就是說，整體看來，閘極結構40、40a、40b之每個階梯呈現標準階梯，亦即梯面與梯壁垂直。此外，電流抑制層92、92a、92b位於第一摻雜半導體層43與第二摻雜半導體層41之間可以提高閘極結構40、40a、40b的製程餘裕度，比如依照設計需求調整第二摻雜半導體層41的第二階高度H2或第一摻雜半導體層43的第一階高度H1。並於蝕刻時，使用電流抑制層92、92a、92b準確控制第二摻雜半導體層41與第一摻雜半導體層43、43a的垂直方向(Z方向)的蝕刻深度，藉此提供超薄(第一階高度H1小於10nm)的第一摻雜半導體層43，形成如圖1A所示，蝕刻閘極結構40時，控制第一階高度H1<第二階高度H2，或如圖1C所示，蝕刻閘極結構40b時，控制第二階高度H2=第一階高度H1，解決了先前技術所述閘極結構蝕刻深度難以控制的問題。
以下請參考繼續參考圖1C，並一起參考圖1D關於本發明之高電子遷移率電晶體之閘極結構之第四實施例之示意圖。
如圖1D所示，第四實施例中，第二摻雜半導體層41a與第一摻雜半導體層43b皆呈上寬下窄的梯形，且第一摻雜半導體層43b包括第一平台432，第二摻雜半導體層41a包括第二平台412，其中第二平台412的寬度小於或等於第一平台432的寬度。
以下請一併參考圖2、圖3A至圖3E關於本發明高電子遷移率電晶體之製造方法之第一實施例之步驟流程圖、及使用本發明之製造方法之第一實施例製造第一實施例之高電子遷移率電晶體之流程示意圖。如圖2所示，本發明之高電子遷移率電晶體之製造方法包括步驟S1至步驟S8。
步驟S1：於磊晶層上沉積第一摻雜半導體磊晶層。
如圖3A所示，於磊晶層10上沉積第一摻雜半導體磊晶層91，其中，磊晶層10上的第一摻雜半導體磊晶層91為p-型氮化鎵(GaN)，p型摻雜材質例如是鎂。同時，根據本明之一實施例，磊晶層10包括基板、通道層與阻障層，基板可由矽(silicon)、藍寶石(sapphire)、碳化矽(SiC)、鑽石、或其他複合材料如：SOI基板(Silicon On Insulator)或QST基板製成。通道層為氮化鎵(GaN)。阻障層是由氮化鋁鎵(AlyGa1-yN)製成。
步驟S2：於第一摻雜半導體磊晶層上沉積電流抑制層。
如圖3A所示，本實施例沉積於第一摻雜半導體磊晶層91上之電流抑制層92的材料是氮化鋁鎵(AlGaN)、氮化鎵異質結構(AlXGa1-XN)，其中0.4≦X≦1、或摻雜p型/n型或無摻雜(i型)原子，在本發明中較佳實施中是摻雜p型，且電流抑制層92的厚度範圍為0.5nm至5nm。
步驟S3：於電流抑制層上沉積第二摻雜半導體磊晶層。
如圖3A所示，與第一摻雜半導體磊晶層91相同，第二摻雜半導體層磊晶93也可以是p-型氮化鎵(GaN)，且沉積在電流抑制層92上方。
步驟S4：於第二摻雜半導體磊晶層上定義閘極金屬。
如圖3A所示，在本實施例中，閘極金屬50為氮化鈦(TiN)，並沉積於第二摻雜半導體磊晶層93上方。
步驟S5：於閘極金屬的相對兩側放置兩第一間隔物。
如圖3A與圖3B所示，在本實施例中，將兩第一間隔物(spacer)61、61a置於第二摻雜半導體磊晶層93上且位於閘極金屬50的相對兩側，藉此定義蝕刻後第二摻雜半導體層41的寬度，並利用電流抑制層92定義蝕刻後第二摻雜半導體層41之高度，其中第二摻雜半導體層41具有第二階高度(H2)，且第二階高度(H2)的範圍為65nm至80nm。
步驟S6：蝕刻未被閘極金屬及兩第一間隔物遮蔽之第二摻雜半導體磊晶層以形成第二摻雜半導體層。
如圖3A與圖3B所示，本發明實施例利用閘極金屬50與兩第一間隔物61、61a作為光罩來對第二摻雜半導體磊晶層93進行乾式蝕刻，以完成自我對準(self-align)製程，意即針對未被閘極金屬50與兩第一間隔物61、61a遮蔽之第二摻雜半導體磊晶層93進行乾式蝕刻，以形成第二摻雜半導體層41。在此須注意的是，如先前圖1A、圖1B與圖1C所示，本發明之第一摻雜半導體磊晶層91上方沒有殘留的電流抑制層92。
步驟S7：於第二摻雜半導體層的相對兩側放置兩第二間隔物。
如圖3C所示，將兩第二間隔物62、62a置於第一摻雜半導體磊晶層91上且位於第二摻雜半導體層41的相對兩側，以便利用第二摻雜半導體層41、兩第二間隔物62、62a作為光罩來對第一摻雜半導體磊晶層91進行乾式蝕刻。
步驟S8：蝕刻未被第二摻雜半導體層及兩第二間隔物遮蔽之第一摻雜半導體磊晶層，藉以於磊晶層上形成包括第一摻雜半導體層、電流抑制層及第二摻雜半導體層之閘極結構。
如圖3D所示，針對未被兩第二間隔物62、62a與第二摻雜半導體層41遮蔽之第一摻雜半導體磊晶層91進行乾式蝕刻，以完成自我對準(self-align)製程，而形成第一摻雜半導體層43。隨後，如圖3E所示，移除兩第一間隔物61、61a與兩第二間隔物62、62a，即可形成本發明之第一實施例之閘極結構40，閘極結構40包括第一摻雜半導體層43、電流抑制層92及第二摻雜半導體層41，其中第一摻雜半導體層43具有第一寬度(W1)，第二摻雜半導體層41具有第二寬度(W2)，電流抑制層92具有第三寬度(W3)，其中W1>W2，W3=W2，並且根據本發明之具體實例，第一摻雜半導體層43與第二摻雜半導體層41可呈矩形、或頂面窄、底面寬的梯形。
以下請一併參考圖4、圖5A至圖5E關於本發明高電子遷移率電晶體之製造方法之第二實施例之步驟流程圖、及使用本發明之製造方法之第二實施例製造本發明高電子遷移率電晶體之第一實施例之流程示意圖。如圖2所示，本發明之高電子遷移率電晶體之第二實施例之製造方法包括步驟S1至步驟S3、步驟S4a至步驟S7a，其中第二實施例之步驟S1至步驟S3第一實施例完全相同，且第二實施例之步驟S5a至步驟S7a第一實施例之步驟S6至步驟S8完全相同，故該些步驟將不再贅述，請參閱第一實施例相關段落。
如圖5A所示，第二實施例之製造方法與第一實施例之製造方法最大差異在於，第二實施例則是在蝕刻第二摻雜半導體磊晶層93時使用遮罩80定義第二摻雜半導體層41的寬度，並利用電流抑制層92定義第二摻雜半導體層41的高度。當第二摻雜半導體磊晶層93被蝕刻形成第二摻雜半導體層41後，如圖5B至圖5E所示，第二實施例之製造方法使用與第一實施例之步驟S6至步驟S8完全相同的乾式蝕刻、自我對準製程而完成如圖5E所示，本發明之第一實施例之 閘極結構40，其係包括第一摻雜半導體層43、電流抑制層92及第二摻雜半導體層41。
以下請繼續參考圖5E，並一起參考圖6與圖7關於本發明之閘極結構之第一實施例與閘極金屬之第二實施例結合之示意圖、及閘極結構之第五實施例與閘極金屬之第二實施例結合之示意圖。
如圖6所示，因第二實施例之製造方法未預先沉積閘極金屬，故於第二實施例之製造方法製程結束後，閘極結構40可再與閘極金屬50a結合。此外，本發明使用遮罩之製造方法可以使用遮罩，不使用間隔物而製成如圖7所示之閘極結構40d後，可再與閘極金屬50a結合。
藉由本發明之高電子遷移率電晶體1、1a、1b、1c於閘極結構40、40a、40b、40c、40d中設置電流抑制層92、92a、92b、92c可以有效改善從閘極金屬垂直方向往第二摻雜半導體層41、41a、電流抑制層92、第一摻雜半導體層43、43a、43b方向流過之閘極漏電流。同時，可於控制階梯狀閘極結構40、40a、40b、40c、40d之第二摻雜半導體層41、41a及第一摻雜半導體層43、43a、43b的蝕刻深度(Z方向)讓閘極漏電流(Ig)路徑變長，進而降低高電子遷移率電晶體1、1a、1b、1c的閘極漏電流，解決了，先前技術所述閘極結構蝕刻深度不易控制，造成閘極結構形狀不理想進而讓抑制閘極漏電流效果不理想的問題。
應注意的是，上述諸多實施例僅係為了便於說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
1:高電子遷移率電晶體
10:磊晶層
11:基板
12:通道層
13:阻障層
20:源極
30:汲極
40:閘極結構
43:第一摻雜半導體層
W1:第一寬度
41:第二摻雜半導體層
W2:第二寬度
50:閘極金屬
92:電流抑制層
H1:第一階高度
H2:第二階高度
W3:第三寬度
W4:第四寬度

Claims (19)

  1. 一種高電子遷移率電晶體，包括： 一磊晶層； 一源極，位於該磊晶層上； 一汲極，位於該磊晶層上； 一閘極結構，位於該磊晶層且位於該源極與該汲極之間，該閘極結構包括一第一摻雜半導體層、一電流抑制層(current suppression layer)及一第二摻雜半導體層，其中該第一摻雜半導體層位於該磊晶層上，該電流抑制層位於該第一摻雜半導體層上，該第二摻雜半導體層位於該電流抑制層上，且該第一摻雜半導體層具有一第一階高度(H1)，該第二摻雜半導體層具有一第二階高度(H2)，其中H H1；以及 一閘極金屬，位於該第二摻雜半導體層上，其中該第一摻雜半導體層具有一第一寬度(W1)，該第二摻雜半導體層具有一第二寬度(W2)，該電流抑制層具有一第三寬度(W3)，其中W1 W2 W3 W2 。
  2. 如請求項1所述之高電子遷移率電晶體，其中該閘極金屬具有一第四寬度(W4)，其中W2 W4。
  3. 如請求項1所述之高電子遷移率電晶體，其中被該電流抑制層覆蓋之該第一摻雜半導體層之該第一階高度(H1)大於未被該電流抑制層覆蓋之該第一摻雜半導體層之該第一階高度(H1’)。
  4. 如請求項1所述之高電子遷移率電晶體，其中第一摻雜半導體層包括一第一平台，該第二摻雜半導體層包括一第二平台，該第二平台的寬度小於或等於該第一平台的寬度。
  5. 如請求項1所述之高電子遷移率電晶體，其中該第一摻雜半導體層呈梯形。
  6. 如請求項1所述之高電子遷移率電晶體，其中該第二階高度(H2)的範圍為65 nm 至80 nm。
  7. 如請求項1所述之高電子遷移率電晶體，其中該第一階高度(H1)的範圍為5 nm 至20 nm。
  8. 如請求項1所述之高電子遷移率電晶體，其中該第二階高度(H2)與該第一階高度(H1)的厚度比例為13:4。
  9. 如請求項1所述之高電子遷移率電晶體，該閘極結構具有一閘極高度(h3)，其中h3 120 nm。
  10. 如請求項1所述之高電子遷移率電晶體，其中該第一摻雜半導體層與該第二摻雜半導體層呈梯形。
  11. 如請求項1所述之高電子遷移率電晶體，其中該第一摻雜半導體層的厚度(H2)小於10 nm。
  12. 如請求項1所述之高電子遷移率電晶體，該電流抑制層的厚度範圍為0.5 nm至 5 nm。
  13. 如請求項1所述之高電子遷移率電晶體，該電流抑制層為氮化鎵異質結構(Al XGa 1-XN)，其中0.4≦X≦1。
  14. 如請求項1所述之高電子遷移率電晶體，該電流抑制層為摻雜p型/ n型或無摻雜(i型)原子。
  15. 一種高電子遷移率電晶體之製造方法，包括下列步驟： 於一磊晶層上沉積一第一摻雜半導體磊晶層； 於該第一摻雜半導體磊晶層上沉積一電流抑制層； 於該電流抑制層上沉積一第二摻雜半導體磊晶層； 於該第二摻雜半導體層磊晶上定義一閘極金屬； 於該閘極金屬的相對兩側放置兩第一間隔物； 蝕刻未被該閘極金屬及該兩第一間隔物遮蔽之該第二摻雜半導體磊晶層以形成一第二摻雜半導體層； 於該第二摻雜半導體層的相對兩側放置兩第二間隔物；以及 蝕刻未被該第二摻雜半導體層及該兩第二間隔物遮蔽之該第一摻雜半導體磊晶層形成一第一摻雜半導體層，藉以於該磊晶層上形成包括該第一摻雜半導體層、該電流抑制層及該第二摻雜半導體層之一閘極結構，其中該第一摻雜半導體層具有一第一寬度(W1)，該第二摻雜半導體層具有一第二寬度(W2)，該電流抑制層具有一第三寬度(W3)，其中W1 W2 W3 W2，其中該第一摻雜半導體層具有一第一階高度(H1)，該第二摻雜半導體層具有一第二階高度(H2)，其中H H1。
  16. 一種高電子遷移率電晶體之製造方法，包括下列步驟： 於一磊晶層上沉積一第一摻雜半導體磊晶層； 於該第一摻雜半導體磊晶層上沉積一電流抑制層； 於該電流抑制層上沉積一第二摻雜半導體磊晶層； 藉由一遮罩於該第二摻雜半導體磊晶層定義一第二摻雜半導體層之寬度； 蝕刻該第二摻雜半導體磊晶層以形成該第二摻雜半導體層； 於該第二摻雜半導體層兩側放置兩間隔物；以及 蝕刻未被該第二摻雜半導體層及該兩間隔物遮蔽之該第一摻雜半導體磊晶層形成一第一摻雜半導體層，以於該磊晶層上形成包括該第一摻雜半導體層、該電流抑制層及該第二摻雜半導體層之一閘極結構，其中該第一摻雜半導體層具有一第一寬度(W1)，該第二摻雜半導體層具有一第二寬度(W2)，該電流抑制層具有一第三寬度(W3)，其中W1 W2 W3 W2，其中該第一摻雜半導體層具有一第一階高度(H1)，該第二摻雜半導體層具有一第二階高度(H2)，其中H H1。
  17. 如請求項16或請求項17所述之製造方法，其中該閘極結構具有一閘極厚度(h3)，其中h3 120 nm。
  18. 如請求項16或請求項17所述之製造方法，其中該電流抑制層為氮化鎵異質結構(Al XGa 1-XN)，其中0.4≦X≦1。
  19. 如請求項16或請求項17所述之製造方法，該電流抑制層的厚度範圍為0.5 nm至 5 nm。
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