[go: up one dir, main page]

TWI649873B - 三族氮化物半導體結構 - Google Patents

三族氮化物半導體結構 Download PDF

Info

Publication number
TWI649873B
TWI649873B TW106125145A TW106125145A TWI649873B TW I649873 B TWI649873 B TW I649873B TW 106125145 A TW106125145 A TW 106125145A TW 106125145 A TW106125145 A TW 106125145A TW I649873 B TWI649873 B TW I649873B
Authority
TW
Taiwan
Prior art keywords
gallium nitride
layer
region
gate
semiconductor structure
Prior art date
Application number
TW106125145A
Other languages
English (en)
Other versions
TW201911570A (zh
Inventor
鄒權煒
葉伯淳
李亨元
Original Assignee
財團法人工業技術研究院
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 財團法人工業技術研究院 filed Critical 財團法人工業技術研究院
Priority to TW106125145A priority Critical patent/TWI649873B/zh
Priority to US15/722,967 priority patent/US10014375B1/en
Application granted granted Critical
Publication of TWI649873B publication Critical patent/TWI649873B/zh
Publication of TW201911570A publication Critical patent/TW201911570A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

一種三族氮化物半導體結構，包括：一基板；一緩衝層，位於基板之上；一第一氮化鎵層，位於緩衝層之上，第一氮化鎵層包括p型導電態之氮化鎵；一第二氮化鎵層，位於第一氮化鎵層上，第二氮化鎵層包括至少一第一區域和一第二區域；一通道層，位於第二氮化鎵層之上；一阻障層，位於通道層之上；和一閘極，位於阻障層之上。其中，第二氮化鎵層之第一區域係對應閘極且包括第一摻雜濃度之n型導電態之氮化鎵，第二氮化鎵層之第二區域係對應於閘極以外且包括第二摻雜濃度之n型導電態之氮化鎵，其中第一摻雜濃度小於第二摻雜濃度。

Description

三族氮化物半導體結構
本發明是有關於一種三族氮化物半導體結構，且特別是有關於一種應用於常關操作之三族氮化物半導體結構。
隨著科技的進步，對於高功率電子元件的需求與日俱增，傳統矽基(Si-based)與砷化鎵(GaAs)元件由於其能隙較小已不符合高功率元件應用需求，必須使用寬能隙半導體材料，例如碳化矽(SiC)或三族氮化物如氮化鎵(GaN)等，以達到較高之通道電子遷移率與載子濃度，而更適合高功率電子的需求應用，例如高電子遷移率電晶體(High Electron Mobility Transistor,HEMT)。
三族氮化物半導體結構(如三族氮化物HEMT)中，由於其強烈的極化(polarization)和壓電效應(piezoelectric effects)，會產生具有高載子密度之二維電子氣(two-dimensional electron gas，2DEG)。二維電子氣是指，電子氣可以自由在二維方向移動而在第三維方向上受到限制的現象，其可以顯著提高電晶體的載子/電子遷移速度。然而二維電子氣的存在也使得常關操作(normally-off operation)變得困難。而傳統 上解決此問題的方式例如是透過電漿蝕刻製程使閘極下陷(gate recessed)或是在閘極下方加上一層p-GaN，但是電漿蝕刻製程很容易對結構層的表面造成損傷，使元件的電子特性大受影響。再者，於閘極下方額外增加一層p-GaN會增加二維電子氣與閘極的距離，此會導致元件的跨導(transconductance)(gm)下降。
本發明係有關於一種三族氮化物半導體結構。根據實施例提出之結構，可使常關操作時對應閘極處的二維電子氣消失，使製得結構具有良好電子特性，而其相應製法亦不會對結構中的相關元件和層造成損傷。
根據一實施例，係提出一種三族氮化物半導體結構，包括：一基板；一緩衝層，位於基板之上；一第一氮化鎵層，位於緩衝層之上，第一氮化鎵層包括p型導電態之氮化鎵(p-GaN)；一第二氮化鎵層，位於第一氮化鎵層上，第二氮化鎵層包括至少一第一區域和一第二區域；一通道層，位於第二氮化鎵層之上；一阻障層，位於通道層之上；和一閘極，位於阻障層之上。其中，第二氮化鎵層之第一區域係對應閘極且包括第一摻雜濃度之n型導電態之氮化鎵，第二氮化鎵層之第二區域係對應於閘極以外且包括第二摻雜濃度之n型導電態之氮化鎵，其中第一摻雜濃度小於第二摻雜濃度。
根據另一實施例，係提出一種三族氮化物半導體結構，包括一基板；一緩衝層，位於基板之上；一第一氮化鎵層， 位於緩衝層之上，第一氮化鎵層包括p型導電態之氮化鎵(p-GaN)；一第二氮化鎵層，位於第一氮化鎵層上，第二氮化鎵層包括至少一第一區域和一第二區域；一通道層，位於第二氮化鎵層之上；一阻障層，位於通道層之上；和一閘極，位於阻障層之上。其中，第二氮化鎵層之第一區域係對應閘極且包括p型導電態之氮化鎵，第二氮化鎵層之第二區域係對應於閘極以外且包括重摻雜濃度(ex：>1×1016/cm3)之n型導電態之氮化鎵。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
10‧‧‧基板
11‧‧‧成核層
12‧‧‧緩衝層
13‧‧‧第一氮化鎵層
14‧‧‧第二氮化鎵層
14A、14A-2、14A-3、14A-4‧‧‧第一區域
14B‧‧‧第二區域
141、143‧‧‧區段
15‧‧‧通道層
16‧‧‧間隔層
17‧‧‧阻障層
GE、GE’‧‧‧閘極
S‧‧‧源極
D‧‧‧汲極
18‧‧‧覆蓋層
19‧‧‧保護層
2DEG‧‧‧二維電子氣
A-A、B-B‧‧‧線段
L1‧‧‧特徵長度
LG‧‧‧閘極長度
LGS‧‧‧閘極到源極S的長度
LSD‧‧‧源極到汲極的長度
第1A至1E圖繪示本發明第一實施例之一種三維堆疊半導體結構之製造方法。
第2A、2B圖為分別對應第1E圖中線段A-A和線段B-B之能帶圖。
第3圖繪示本發明第二實施例之一種三維堆疊半導體結構之示意圖。
第4圖繪示本發明第三實施例之一種三維堆疊半導體結構之示意圖。
第5圖繪示本發明第四實施例之一種三維堆疊半導體結構之示意圖。
第6圖繪示本發明第五實施例之一種三維堆疊半導體結構之示意圖。
第7圖繪示本發明第一應用例之一種三維堆疊半導體結構之示意圖。
第8圖繪示本發明第二應用例之一種三維堆疊半導體結構之示意圖。
在此揭露內容之實施例中，係提出三族氮化物半導體結構。根據實施例，於半導體結構中，例如是位於通道層下方，係具有第一和第二氮化鎵層。第一氮化鎵層包括p型導電態之氮化鎵(p-GaN)。位於第一氮化鎵層上之第二氮化鎵層係具有兩種不同摻雜濃度，且第二氮化鎵層在對應閘極的區域(如以下實施例所指之第一區域)例如是包括輕摻雜之n型導電態之氮化鎵、或是p型導電態之氮化鎵層。第二氮化鎵層對應於閘極以外的區域(如以下實施例所指之第二區域)例如是包括重摻雜濃度之n型導電態之氮化鎵。根據實施例所提出之三族氮化物半導體結構，可使對應閘極處的二維電子氣(two-dimensional electron gas，2DEG)消失，因此適用於常關操作半導體結構。根據實施例，其相應之製造方法不會對結構中的相關元件和層造成損傷。
此揭露內容之實施例其應用廣泛，可應用在多種不同態樣之常關操作(normally-off)之高功率電子元件；例如，實施 例可應用在高壓元件(high-voltage device)或射頻(Radio frequency，RF)元件等應用，本揭露並不特別限制應用形態。以下係提出相關實施例，配合圖示以詳細說明本揭露所提出之三族氮化物半導體結構。然而本揭露並不僅限於實施例中之敘述，如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非用以限制本揭露欲保護之範圍。
以下係參照所附圖式詳細敘述本發明之實施例。需注意的是，本揭露並非顯示出所有可能的實施例，相關領域者可在不脫離本揭露之精神和範圍內對實施例之結構和製程加以變化與修飾，以符合實際應用所需。因此，未於本揭露提出的其他實施態樣也可能可以應用。圖式中相同的標號係用以標示相同或類似之部分。再者，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。
再者，說明書與請求項中所使用的序數例如”第一”、”第二”、”第三”等之用詞，是為了修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。
<第一實施例>
第1A至1E圖繪示本發明第一實施例之一種三維 堆疊半導體結構之製造方法。如第1A圖所示，提供一基板10，並在基板10上方形成緩衝層(buffer layer)12；於一實施例中，更在基板10與緩衝層12之間形成一成核層(nucleation layer)11。實施例中，基板10可以是一導電或一半絕緣基板例如包括氮化鎵、矽(Si)或碳化矽(SiC)，或是藍寶石基板。成核層11可包括半導體材料例如氮化鋁(AlN)、氮化鋁鎵(AlxGa1-xN)。緩衝層12的材料例如是漸進式氮化鋁鎵結構(Graded AlxGa1-xN)。
接著，如第1B圖所示，於緩衝層12上方形成一第一氮化鎵層13以及一第二氮化鎵層14。根據實施例，第一氮化鎵層13係包括p型導電態之氮化鎵(p-GaN)。而此實施例之第二氮化鎵層14例如是n型導電態之氮化鎵(n-GaN)。其中，第二氮化鎵層14可以是一非故意摻雜的氮化鎵(unintentionally doped GaN，亦即自然形成n型導電態的氮化鎵)層。另外，於一實施例中，第二氮化鎵層14之n型摻雜濃度例如是(但不限制是)等於或小於第一氮化鎵層13之p型摻雜濃度。
在沈積第二氮化鎵層14後，可對第二氮化鎵層14的部分區域進行高濃度的n型離子摻雜，其摻雜區域依之後形成的閘極位置而定。如第1C圖所示，摻雜步驟後的第二氮化鎵層14係包括第一區域14A，其對應閘極且包括第一摻雜濃度之n型導電態之氮化鎵；以及第二區域14B，其對應於閘極以外且包括第二摻雜濃度之n+型導電態之氮化鎵，其中第一摻雜濃度小於第二摻雜濃度。實際製作時，可僅對第二區域14B進行高濃度摻雜 而形成n+氮化鎵，而使第一區域14A維持原有的n氮化鎵。一實施例中，第一區域14A之n型導電態氮化鎵的第一摻雜濃度例如是小於等於1×1016/cm3，第二區域14B之n+型導電態氮化鎵的第二摻雜濃度例如是大於1×1016/cm3小於1×1021/cm3，或小於1×1020/cm3。
之後，如第1D圖所示，在第二氮化鎵層14上依序形成一通道層(channel layer)15、一間隔層(spacer layer)16和一阻障層(barrier layer)17。形成方法包括金屬有機化學氣相沈積(Metal-Organic Chemical Vapor Deposition，MOCVD)、分子束磊晶(Molecular Beam Epitaxy，MBE)蒸鍍、氫化物氣相磊晶法(Hydride Vapor Phase Epitaxy，HVPE)、液相磊晶法(Liquid Phase Epitoxy，LPE)及其他可應用之化學氣相沈積方法。其中間隔層16可以是選擇性地設置。一實施例中，通道層15可以是一非故意摻雜的三族氮化物(unintentionally doped III-nitride layer)例如氮化鎵(GaN)、氮化鎵銦(InxGa1-xN，x大於0小於等於1)。間隔層16的材料例如是氮化鋁(AlN)或氮化鋁鎵。阻障層17的材料例如是氮化鋁鎵(AlxGa1-xN，x大於0小於等於1)、氮化鎵銦(InyGa1-yN，y大於0小於等於1)或是包括其中之一或兩者的堆疊層。在其他實施例中，三維堆疊半導體結構更包含一覆蓋層(cap layer)位於阻障層17之上，覆蓋層的材料例如是氮化鎵。上述通道層15、間隔層16、阻障層17、和覆蓋層的材料僅為舉例之用，可依實際應用條件所需而做適當選擇， 本揭露對此並不特別限制。
接著，如第1E圖所示，更於阻障層17之上形成閘極GE、源極S和汲極D，且閘極GE位於源極S與汲極D之間，其中閘極GE對應第二氮化鎵層之第一區域14A(較低摻雜濃度)，源極S和汲極D對應第二氮化鎵層之第二區域14B(較高摻雜濃度)。其中，源極S/汲極D與阻障層17的接面係形成歐姆接觸，閘極GE與阻障層17係形成蕭特基接觸。一實施例中，源極S與汲極D的材料例如為鈦/鋁/氮化鈦的堆疊層，閘極GE的材料例如為鎳/鋁的堆疊層。再者，在閘極GE與源極S/汲極D之間更包括一保護層(passivation layer)19，以完成本發明之製造第一實施例之半導體結構。保護層19之材料例如是氧化矽、氮化矽、氧化鋁、氮化鋁或其他適合之材料。
第2A、2B圖為分別對應第1E圖中線段A-A和線段B-B之能帶圖。第1E圖中線段A-A是對應半導體結構中之閘極位置和第一區域14A(ex：n-GaN)，線段B-B是對應閘極外的位置和第二區域14B(ex：n+-GaN)。如第2A圖所示曲線，其於AlGaN/GaN介面(位置0)係呈現EC(導電能帶，conduction band)大於EF(費米能階，Fermi level)，表示二維電子氣(2DEG，如第1E圖中靠近通道層15和間隔層16之界面所繪示之虛線)已在對應閘極的區段消失。而如第2B圖所示曲線，在位置0則呈現EC小於EF的情況，表示二維電子氣可以在對應閘極以外的區段例如源極/汲極之區段產生。因此應用本揭露於一常關操作半導體 結構時，可大幅降低位於閘極下方之電子濃度，但二維電子氣在對應閘-源極/閘-汲極之區段可順利產生而形成電子通道。因此，根據實施例提出的結構和製法，不但所製得之半導體結構具有良好的電子特性，其相應製法亦無須使用傳統電漿蝕刻，因此可完全避免對結構中的相關元件和層造成損傷。
<第二實施例>
第3圖繪示本發明第二實施例之一種三維堆疊半導體結構之示意圖。以下多組實施例中，其相關圖式與第1E圖中相同或相似的標號係用以標示相同或類似之部分；而相同的層與結構之細節，亦請參照上述第一實施例之說明，在此不再重複贅述。
第二實施例中，第一氮化鎵層13例如同樣包括p型導電態之氮化鎵(p-GaN)，而上方的第二氮化鎵層其對應閘極的第一區域14A-2則包括如低摻雜濃度之n-型導電態氮化鎵，對應於閘極以外的第二區域14B則包括高摻雜濃度之n+型導電態氮化鎵。於一實施例中，第一區域14A-2之n-型導電態氮化鎵的摻雜濃度(i.e.第一摻雜濃度)例如是小於等於1×1015/cm3，例如是1×1014/cm3；第二區域14B之n+型導電態氮化鎵的摻雜濃度(i.e.第二摻雜濃度)例如是大於1×1016/cm3小於1×1021/cm3，或小於1×1020/cm3。
<第三實施例>
第4圖繪示本發明第三實施例之一種三維堆疊半導體結構之示意圖。第三實施例中，第一氮化鎵層13例如同樣包 括p型導電態之氮化鎵(p-GaN)，而上方的第二氮化鎵層除了對應於閘極以外的第二區域14B包括高摻雜濃度(i.e.第二摻雜濃度)之n+型導電態氮化鎵，其對應閘極的第一區域14A-3係包括至少兩種不同的摻雜濃度且皆小於第二摻雜濃度(n+)。
例如第4圖所示，第一區域14A-3中係包括區段141和區段143，其中鄰接第二區域14B的區段143例如是包括n型導電態之氮化鎵(n-GaN)，而位於第一區域14A-3中間且相對遠離於第二區域14B的區段141例如是包括一輕摻雜n型導電態之氮化鎵(n--GaN)。一實施例中，區段141(n--GaN)的摻雜濃度例如是等於小於1×1015/cm3。於另一實施例中，區段141的摻雜濃度例如1×1014/cm3。
除了如第4圖所繪示之區段141和143，實際應用時亦可能以漸變之摻雜濃度對第一區域14A-3進行摻雜。因此於其他一實施例中，第一區域14A-3可能包括一梯度摻雜濃度，且梯度摻雜濃度小於第二區域14B的第二摻雜濃度，其中該梯度摻雜濃度係自鄰接第二區域14B處朝向第一區域14A-3之中心處而由高至低做濃度減少之變化。
<第四實施例>
第5圖繪示本發明第四實施例之一種三維堆疊半導體結構之示意圖。第四實施例中，第一氮化鎵層13例如同樣包括p型導電態之氮化鎵(p-GaN)，而上方的第二氮化鎵層也是包括低摻雜濃度的第一區域14A和高摻雜濃度的第二區域14B。與 其他實施例的區別在於，第四實施例中可於阻障層17上方更形成一覆蓋層(cap layer)18並覆蓋阻障層17。之後再於覆蓋層18上形成如第1E圖所示之閘極GE、源極S/汲極D和保護層19。
<第五實施例>
第6圖繪示本發明第五實施例之一種三維堆疊半導體結構之示意圖。第五實施例中，第一氮化鎵層13例如同樣包括p型導電態之氮化鎵(p-GaN)，而上方的第二氮化鎵層除了對應於閘極以外的第二區域14B包括高摻雜濃度(i.e.第二摻雜濃度)之n+型導電態氮化鎵，其對應閘極的第一區域14A-4係包括p型導電態之氮化鎵。不同於上述實施例在第一區域都是包括n型導電態之氮化鎵(n濃度和/或n-濃度)，第五實施例是在第一區域14A-4中選用p型導電態之氮化鎵，其p型導電態氮化鎵之摻雜濃度仍然低於兩側的n+型導電態氮化鎵的高摻雜濃度。
第五實施例之結構可提高臨界電壓(threshold voltage，Vth)，亦即增加通道要導通時必須在閘極施加的電壓值。
在實際製作第五實施例之結構時，第一氮化鎵層13和第二氮化鎵層14可以是分別製作，之後再對第二氮化鎵層14進行摻雜以形成第一區域14A-4和第二區域14B。也可以沈積足夠厚度之一p型導電態之氮化鎵後，再於對應第二區域14B處進行n+型導電態的摻雜。都屬可應用之製造方法。
另外，關於第二氮化鎵層之對應於閘極的第一區域 14A(14A-2/14A-3/14A-4)，其特徵長度(平行於閘極長度，以下標示為L1)與閘極長度(gate length，以下標示為LG)的尺寸，可視實際應用之元件態樣而稍加變化修飾，以符合應用元件之特性需求，本揭露對此並不多做限制。以下係舉出其中兩種應用例做說明。當然其他未列舉之應用例亦可應用。於以下應用例中，其圖式與第1E圖中相同或類似之部分係標示相同或相似的標號，且各層結構細節請參照上述說明，在此不再贅述。
<第一應用例>
第7圖繪示本發明第一應用例之一種三維堆疊半導體結構之示意圖。
第一應用例中，一實施例之半導體結構例如是做為一高壓元件之應用。如第7圖所示，閘極GE具有一閘極長度LG，第二氮化鎵層之第一區域14A(例如n-GaN)係具有一特徵長度L1，平行於閘極長度LG，一應用例中，特徵長度L1小於或等於閘極長度LG。
於一實施例中，閘極長度LG例如是(但不限制是)0.5μm至2μm，閘極GE到源極S的長度LGS例如是(但不限制是)1μm至4μm，源極S到汲極D的長度LSD例如是(但不限制是)5μm至25μm。
另外，於一實施例中，成核層11的厚度例如是約0.1μm至0.3μm；緩衝層12(ex：GaN)的厚度例如是約1μm至1.3μm；第一氮化鎵層13(ex：p-GaN)之厚度例如是至少大於 20nm；第二氮化鎵層如第二區域(ex：n+-GaN)之厚度例如是約1nm到9nm；通道層15(ex：GaN)之厚度例如是約1nm到9nm；間隔層16(ex：AlN)之厚度例如是約0.5nm到5nm；阻障層17(ex：AlGaN)之厚度例如是約1nm到50nm；保護層19之厚度例如是約10nm到0.5μm。但上述數值僅作舉例之用，本揭露並不以此為限。
<第二應用例>
第8圖繪示本發明第二應用例之一種三維堆疊半導體結構之示意圖。
第二應用例中，一實施例之半導體結構例如是做為一射頻(Radio frequency；RF)元件之應用。如第8圖所示，閘極GE’具有一閘極長度LG，第二氮化鎵層之第一區域14A(例如n-GaN)係具有一特徵長度L1，平行於閘極長度LG，一應用例中，特徵長度L1等於或大於閘極長度LG。
於一實施例中，閘極長度LG例如是(但不限制是)0.05μm至0.2μm，閘極GE’到源極S的長度LGS例如是(但不限制是)0.4μm至1μm，源極S到汲極D的長度LSD例如是(但不限制是)1μm至5μm。
根據上述實施例所提出之三族氮化物半導體結構，其第一氮化鎵層包括p型導電態之氮化鎵(p-GaN)，而位於第一氮化鎵層上之第二氮化鎵層係具有兩種不同摻雜濃度，特別是在對應閘極的第一區域其氮化鎵之摻雜濃度(例如是實施例提出之n 或n-或p)係小於對應於閘極以外的第二區域其氮化鎵之摻雜濃度(例如是實施例提出之n+)，如此可使製得之半導體結構於常關操作時，對應閘極處的二維電子氣消失，因此施加0V於閘極時沒有產生漏電流，但通道處的二維電子氣仍然存在而具有高電子遷移率。因此，所製得之半導體結構具有良好的電子特性。再者，根據實施例所提出之半導體結構，其相應之製造方法無須使用傳統電漿蝕刻，因此可完全避免對結構中的相關元件和層造成損傷。
如上述圖示之結構和步驟，是用以敘述本揭露之部分實施例或應用例，本揭露並不限制於上述結構和步驟之範圍與應用態樣。其他不同結構態樣之實施例，例如不同內部組件的已知構件都可應用，其示例之結構和步驟可根據實際應用之需求而調整。因此圖示之結構僅為舉例說明之用，而非限制之用。通常知識者當知，應用本揭露之相關結構和步驟過程，都可能以依實際應用樣態所需而可能有相應的調整和變化。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (17)

  1. 一種三族氮化物半導體結構，包括：一基板；一緩衝層，位於該基板之上；一第一氮化鎵層，位於該緩衝層之上，該第一氮化鎵層包括p型導電態之氮化鎵(p-GaN)；一第二氮化鎵層，位於該第一氮化鎵層上，該第二氮化鎵層包括至少一第一區域和一第二區域；一通道層，位於該第二氮化鎵層之上；一阻障層，位於該通道層之上；和一閘極，位於該阻障層之上，其中，該第二氮化鎵層之該第一區域係對應該閘極且包括第一摻雜濃度之n型導電態之氮化鎵，該第二氮化鎵層之該第二區域係對應於該閘極以外且包括第二摻雜濃度之n型導電態之氮化鎵，其中該第一摻雜濃度小於該第二摻雜濃度；其中，該第二氮化鎵層之該第一區域的該第一摻雜濃度係等於或小於該第一氮化鎵層之p型摻雜濃度。
  2. 如申請專利範圍第1項所述之三族氮化物半導體結構，其中該第一摻雜濃度係小於等於1×1016/cm3，該第二摻雜濃度係大於1×1016/cm3小於1×1021/cm3。
  3. 如申請專利範圍第1項所述之三族氮化物半導體結構，其中對應該閘極的該第二氮化鎵層之該第一區域，係包括至少兩種不同的摻雜濃度，且皆小於該第二摻雜濃度。
  4. 如申請專利範圍第1項所述之三族氮化物半導體結構，其中對應該閘極的該第二氮化鎵層之該第一區域，係包括一梯度摻雜濃度，且該梯度摻雜濃度小於該第二摻雜濃度，該梯度摻雜濃度係自鄰接該第二區域處朝向該第一區域之中心而由高至低變化。
  5. 如申請專利範圍第1項所述之三族氮化物半導體結構，其中對應該閘極的該第二氮化鎵層之該第一區域，係包括：一n型導電態之氮化鎵(n-GaN)，鄰接該第二區域；和一輕摻雜n型導電態之氮化鎵(n--GaN)，位於該第一區域中且相對遠離於該第二區域。
  6. 如申請專利範圍第1項所述之三族氮化物半導體結構，其中該閘極具有一閘極長度，該第二氮化鎵層之該第一區域具有一特徵長度平行於該閘極長度，該特徵長度小於或等於該閘極長度。
  7. 如申請專利範圍第6項所述之三族氮化物半導體結構，其中該閘極長度係為0.5μm至2μm之間。
  8. 如申請專利範圍第1項所述之三族氮化物半導體結構，其中該閘極具有一閘極長度，該第二氮化鎵層之該第一區域具有一特徵長度平行於該閘極長度，該特徵長度等於或大於該閘極長度。
  9. 如申請專利範圍第8項所述之三族氮化物半導體結構，其中該閘極長度係為0.05μm至0.2μm之間。
  10. 如申請專利範圍第1項所述之三族氮化物半導體結構，其中該第一氮化鎵層之厚度範圍至少大於20nm，該第二氮化鎵層之厚度範圍為1nm到9nm。
  11. 如申請專利範圍第1項所述之三族氮化物半導體結構，更包括一源極和一汲極，位於該阻障層之上，且該閘極位於該源極與該汲極之間，其中該源極與該汲極係對應該第二氮化鎵層之該第二區域。
  12. 如申請專利範圍第1項所述之三族氮化物半導體結構，更包括一成核層(nucleation layer)，位於該基板與該緩衝層之間。
  13. 如申請專利範圍第1項所述之三族氮化物半導體結構，更包括一間隔層(spacer layer)，位於該通道層與該阻障層之間。
  14. 如申請專利範圍第1項所述之三族氮化物半導體結構，更包括一覆蓋層(cap layer)，位於該阻障層上並覆蓋該阻障層。
  15. 一種三族氮化物半導體結構，包括：一基板；一緩衝層，位於該基板之上；一第一氮化鎵層，位於該緩衝層之上，該第一氮化鎵層包括p型導電態之氮化鎵(p-GaN)；一第二氮化鎵層，位於該第一氮化鎵上，該第二氮化鎵層包括至少一第一區域和一第二區域；一通道層，位於該第二氮化鎵層之上；一阻障層，位於該通道層之上；和一閘極，位於該阻障層之上， 其中，該第二氮化鎵層之該第一區域係對應該閘極且包括p型導電態之氮化鎵，該第二氮化鎵層之該第二區域係對應於該閘極以外且包括重摻雜濃度之n型導電態之氮化鎵。
  16. 如申請專利範圍第15項所述之三族氮化物半導體結構，其中該第二氮化鎵層之該第一區域的p型導電態之氮化鎵的摻雜濃度係相等於該第一氮化鎵層之p型導電態之氮化鎵的摻雜濃度。
  17. 如申請專利範圍第15項所述之三族氮化物半導體結構，其中該第二氮化鎵層之該第二區域係具有1016/cm3至1021/cm3之摻雜濃度的該n型導電態之氮化鎵。
TW106125145A 2017-07-26 2017-07-26 三族氮化物半導體結構 TWI649873B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW106125145A TWI649873B (zh) 2017-07-26 2017-07-26 三族氮化物半導體結構
US15/722,967 US10014375B1 (en) 2017-07-26 2017-10-02 III-nitride based semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106125145A TWI649873B (zh) 2017-07-26 2017-07-26 三族氮化物半導體結構

Publications (2)

Publication Number Publication Date
TWI649873B true TWI649873B (zh) 2019-02-01
TW201911570A TW201911570A (zh) 2019-03-16

Family

ID=62683579

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106125145A TWI649873B (zh) 2017-07-26 2017-07-26 三族氮化物半導體結構

Country Status (2)

Country Link
US (1) US10014375B1 (zh)
TW (1) TWI649873B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115911082A (zh) * 2021-08-03 2023-04-04 世界先进积体电路股份有限公司 半导体结构

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114759080B (zh) * 2022-06-13 2022-09-09 深圳市时代速信科技有限公司 一种半导体器件及其制备方法
TWI838935B (zh) * 2022-08-18 2024-04-11 環球晶圓股份有限公司 發光元件結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200414313A (en) * 2003-01-17 2004-08-01 Sanken Electric Co Ltd Semiconductor device and the manufacturing method thereof
TW201330260A (zh) * 2011-12-19 2013-07-16 英特爾公司 用於整合有電力管理與射頻電路之單晶片系統架構的三族氮化物電晶體
TW201344804A (zh) * 2012-02-03 2013-11-01 全斯法姆公司 適於具有異質基板的三族氮化物元件的緩衝層結構
TW201611279A (zh) * 2012-09-28 2016-03-16 英特爾股份有限公司 用於矽基板三族氮化物電晶體的磊晶緩衝層
TW201633538A (zh) * 2015-03-09 2016-09-16 Toshiba Kk 半導體裝置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1187229A4 (en) * 2000-02-21 2009-06-03 Sanken Electric Co Ltd LIGHT-EMITTING SEMICONDUCTOR AND ITS MANUFACTURE
US7612390B2 (en) 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
EP1938385B1 (en) 2005-09-07 2014-12-03 Cree, Inc. Transistors with fluorine treatment
US20100084687A1 (en) 2008-10-03 2010-04-08 The Hong Kong University Of Science And Technology Aluminum gallium nitride/gallium nitride high electron mobility transistors
JP2011029247A (ja) 2009-07-22 2011-02-10 Panasonic Corp 窒化物半導体装置及びその製造方法
JP5706102B2 (ja) * 2010-05-07 2015-04-22 ローム株式会社 窒化物半導体素子
US8895993B2 (en) 2011-01-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low gate-leakage structure and method for gallium nitride enhancement mode transistor
US9373688B2 (en) 2011-05-04 2016-06-21 Infineon Technologies Austria Ag Normally-off high electron mobility transistors
KR101882997B1 (ko) 2011-09-30 2018-07-30 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
CN104011867B (zh) 2011-12-23 2016-12-07 英特尔公司 用于栅极凹进晶体管的iii-n材料结构
JP5957994B2 (ja) 2012-03-16 2016-07-27 富士通株式会社 半導体装置の製造方法
US9391189B2 (en) 2012-09-16 2016-07-12 Sensor Electronic Technology, Inc. Lateral/vertical semiconductor device
WO2015009576A1 (en) 2013-07-15 2015-01-22 Hrl Laboratories, Llc Hemt device and method
CN104409496B (zh) 2014-11-24 2017-04-05 电子科技大学 一种具有局部背势垒的氮化镓基功率异质结场效应晶体管
US9536984B2 (en) 2015-04-10 2017-01-03 Cambridge Electronics, Inc. Semiconductor structure with a spacer layer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200414313A (en) * 2003-01-17 2004-08-01 Sanken Electric Co Ltd Semiconductor device and the manufacturing method thereof
TW201330260A (zh) * 2011-12-19 2013-07-16 英特爾公司 用於整合有電力管理與射頻電路之單晶片系統架構的三族氮化物電晶體
TW201344804A (zh) * 2012-02-03 2013-11-01 全斯法姆公司 適於具有異質基板的三族氮化物元件的緩衝層結構
TW201611279A (zh) * 2012-09-28 2016-03-16 英特爾股份有限公司 用於矽基板三族氮化物電晶體的磊晶緩衝層
TW201633538A (zh) * 2015-03-09 2016-09-16 Toshiba Kk 半導體裝置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115911082A (zh) * 2021-08-03 2023-04-04 世界先进积体电路股份有限公司 半导体结构

Also Published As

Publication number Publication date
TW201911570A (zh) 2019-03-16
US10014375B1 (en) 2018-07-03

Similar Documents

Publication Publication Date Title
US9343542B2 (en) Method for fabricating enhancement mode transistor
US9214539B2 (en) Gallium nitride transistor with a hybrid aluminum oxide layer as a gate dielectric
US9660063B2 (en) Semiconductor structure having sets of III-V compound layers and method of forming the same
CN107946358A (zh) 一种与Si‑CMOS工艺兼容的AlGaN/GaN异质结HEMT器件及其制作方法
US20160133738A1 (en) High electron mobility transistor and manufacturing method thereof
US10998435B2 (en) Enhancement-mode device and method for manufacturing the same
WO2017080126A1 (zh) 基于氟化石墨烯钝化的AlGaN/GaN HEMT器件及制作方法
TW201810654A (zh) 半導體結構、hemt結構及其形成方法
CN111584628B (zh) 增强型GaN HEMT器件及其制备方法
CN104201199B (zh) 增强型半导体器件和半导体集成电路装置
TWI649873B (zh) 三族氮化物半導體結構
US10373833B2 (en) Semiconductor device and method for manufacturing the same
CN112053954B (zh) 高电子迁移率晶体管及其制造方法
JP4474292B2 (ja) 半導体装置
KR101668445B1 (ko) 반도체 소자 및 그의 제조방법
US8969882B1 (en) Transistor having an ohmic contact by screen layer and method of making the same
TWM508782U (zh) 半導體裝置
CN106206709A (zh) 半导体装置
US11935947B2 (en) Enhancement mode high electron mobility transistor
CN109742144B (zh) 一种槽栅增强型mishemt器件及其制作方法
JP7308593B2 (ja) 窒化物半導体装置
CN110875381B (zh) 一种半导体器件及其制造方法
WO2024060110A1 (en) Nitride-based semiconductor device and method for manufacturing thereof
JP2015204425A (ja) 電界効果トランジスタおよびその製造方法
WO2024036486A1 (en) Nitride-based semiconductor device and method for manufacturing the same