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TW201304073A - 記憶體裝置及其製造方法 - Google Patents

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TW201304073A
TW201304073A TW101107470A TW101107470A TW201304073A TW 201304073 A TW201304073 A TW 201304073A TW 101107470 A TW101107470 A TW 101107470A TW 101107470 A TW101107470 A TW 101107470A TW 201304073 A TW201304073 A TW 201304073A
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Daisuke Matsubayashi
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Semiconductor Energy Lab
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Abstract

一種在面積上儘可能小並具有極長資料保持週期的記憶體裝置。將具有極低漏電流的電晶體使用為記憶體裝置中之記憶體元件的胞元電晶體。此外，為降低記憶體胞元的面積，將該電晶體形成為使得其源極及汲極在位元線及字線彼此相交的區域中堆疊在垂直方向上。另外，將電容器堆疊在該電晶體之上。

Description

記憶體裝置及其製造方法
本發明相關於使用半導體性質的記憶體裝置及製造該記憶體裝置的方法。
廣泛使用之記憶體裝置的典型範例係動態隨機存取記憶體(DRAM)，其係由一電容器及一電晶體組成(也稱為胞元電晶體)。
已習知地使用平面電晶體形成DRAM。最近，因為電路的小型化，採用使用在其中將閘極三維地配置以防止由於短通道效應導致的漏電流之凹通道陣列電晶體(RCAT)的方法(非專利文件1)。
[參考文件]
非專利文件1：K.Kim，「用於低於50nm之DRAM及NAND快閃記憶體製造的技術」，Technical Digest of International Electron Devices Meeting，pp.333-336，2005。
在習知DRAM中，當讀出資料時，電容器中的電荷消失，因此，每次讀出資料時，需要另一寫入操作。再者，即使電晶體未受選擇，包括在儲存元件中的電晶體具有漏電流且電荷流入或流出電容器，使得資料保持週期甚短。 因此，在預定間隔需要另一寫入操作(更新操作)。
此外，隨著記憶體裝置的更高積體度，需要縮減記憶體元件的面積。然而，除了藉由縮減電路線寬外，更行增加積體度對上述平面電晶體及RCAT、其變化係困難的。使用此種習知技術之記憶體元件的面積係8F2或以上(F：最小特徵尺寸)或6F2或以上。因此期待實現更小面積，例如，4F2的技術。
本發明有鑑於上述技術背景而產生。因此本發明之一實施例的目的係提供在面積上儘可能地小並具有極長資料保持週期的記憶體裝置。
為實現上述目標，本發明聚焦在將具有極低漏電流的電晶體使用為記憶體裝置中之記憶體元件的胞元電晶體。此外，為降低記憶體胞元的面積，將該電晶體形成為使得其源極及汲極在位元線及字線彼此相交的區域中堆疊在垂直方向上。另外，將電容器堆疊在該電晶體之上。
亦即，本發明的一實施例係將胞元電晶體及電容器堆疊在基材上方的記憶體裝置。胞元電晶體包括在位元線上方的半導體層，以及與該半導體層之側表面接觸的閘極絕緣層。以閘極絕緣層位於半導體層的部分側表面及字線之間的方式，以字線覆蓋該半導體層的至少部分側表面。電容器包括與該半導體層之頂表面接觸的電容器電極、在電容器電極上方的絕緣層、以及在絕緣層上方的電容器佈線。胞元電晶體中的半導體層係使用具有比矽更寬之能帶隙的半導體材料形成。
以上述方式，將胞元電晶體形成在位元線及字線彼此相交的區域中，並將電容器形成為與胞元電晶體重疊；因此，記憶體元件佔據的基材面積可極小。另外，在胞元電晶體中，將其能帶隙比矽之能帶隙更寬的半導體材料使用為將通道形成於其中的半導體層，因此胞元電晶體的截止狀態電流減少且資料保持週期可極長。
根據本發明的另一實施例，上述記憶體裝置中的半導體層係使用具有大於或等於2.5eV且少於或等於4eV之能帶隙的材料形成。
根據本發明的另一實施例，上述記憶體裝置中的半導體層係使用氧化物半導體形成。
特別係當將具有在上述範圍中之能帶隙的半導體使用為將胞元電晶體中之通道形成於其中的半導體層時，胞元電晶體的截止狀態電流可極低。
根據本發明的另一實施例，記憶體裝置另外包括組態成驅動胞元電晶體並位於位元線下方的驅動器電路。
藉由如上述地將驅動器電路設置在位元線下方，可減少由記憶體元件佔據的面積。驅動器電路使用單晶半導體形成為佳。
本發明的一實施例係包括下列步驟之製造記憶體裝置的方法：將位元線形成在絕緣表面上；藉由使用具有較矽為寬之能帶隙的半導體材料，將半導體層形成在位元線上方；形成覆蓋該位元線及該半導體層的閘極絕緣層；以該閘極絕緣層位於該半導體層的部分側表面及該字線之間的 方式，形成覆蓋該半導體層之至少部分側表面的字線；將該閘極絕緣層的一部分移除，以曝露該半導體層的頂表面；形成與該半導體層之該頂表面接觸的電容器電極；且形成待堆疊在該電容器電極上方的絕緣層及電容器佈線。
根據上述製造方法，可能製造在面積上非常小並具有極長資料保持週期的記憶體元件。
在此說明書等中，可能將位元線視為係連接至感測放大器等的佈線或其電位係藉由感測放大器等放大的佈線。可能將字線視為係連接至胞元電晶體之閘極的佈線。
本發明可提供在面積上儘可能地小且具有極長資料保持週期的半導體記憶體裝置。
將參考該等隨附圖式詳細地描述實施例。須注意本發明未受限於以下描述，且熟悉本發明之人士將輕易地理解可無須脫離本發明之精神及範圍而產生各種變化及修改。因此，不應將本發明解釋為受限於下列實施例的描述。須注意在下文描述之本發明的結構中，相同部位或具有相似功能之部位在不同圖式中係以相同的參考數字代表，且不重覆此種部位的描述。
須注意在描述於此說明書中的各圖式中，在部分情形中為了清楚而將各組件的尺寸、層厚度、或區域誇大。因此，比例不必受限於描繪於圖式中的比例。
在此說明書中，胞元電晶體的源極係指在位元線側上 的電極或區域，且胞元電晶體的汲極係指在電容器側上的電極或區域。
(實施例1)
在此實施例中，將參考圖1A及1B及圖6描述係本發明之一實施例的半導體記憶體裝置之結構的範例。
圖1A係記憶體裝置100的示意頂視圖。圖1B係沿著圖1A之線A-A'的示意橫剖面圖。須注意為了清楚，電容器線119未明顯地描繪於圖1A中。
記憶體裝置100包括配置成彼此平行的複數條位元線103及垂直於位元線103的複數條字線105。將胞元電晶體150及電容器160堆疊在位元線103與字線105彼此重疊的區域中。
將胞元電晶體150形成在覆蓋基材101之表面的基底絕緣層113上方。在胞元電晶體150中，將半導體層109及電容器電極107堆疊在位元線103上方。以閘極絕緣層111位於其間的方式以字線105覆蓋半導體層109的側表面。胞元電晶體150因此係在其中覆蓋半導體層109的側表面之字線105的功能如同閘極、與半導體層109的底表面接觸之位元線103的功能如同源極、且與半導體層109之頂表面接觸的電容器電極107之功能如同汲極的垂直電晶體。
圖6係沿著線B-B'的示意橫剖面圖，該線係沿著圖1A的位元線103切割。如圖6描繪的，以閘極絕緣層111 位於其間之方式不中斷地形成字線105，以覆蓋半導體層109的側表面，使得可將相同電位施用至連接至一字線105且配置在一行中的複數個胞元電晶體150。藉由絕緣層將相鄰字線105彼此絕緣。
將電容器160堆疊在胞元電晶體150之上，且係由電容器電極107、電容器線119、以及插於電容器電極107及電容器線119之間的絕緣層117組成。
為寫入資料，以下列方式將電荷保持在電容器160中：將胞元電晶體150開啟、且對應於位元線103及電容器線119之間的電位差之電流經由形成在半導體層109中的通道流至電容器電極107。然後，將胞元電晶體150關閉，從而可保持寫入資料。
當待讀出資料時，將胞元電晶體150開啟，使得對應於保持在電容器160中的電荷之電流經由形成在半導體層109中的通道流至位元線103。因此，藉由連接至位元線103的讀出電路，諸如，感測放大器，偵測位元線103之電位在此時的改變；因此，可偵測該資料。
胞元電晶體150及電容器160在字線105方向上的寬度可與位元線103的寬度實質相同。胞元電晶體150及電容器160在位元線103方向上的寬度可與字線105的寬度實質相同。因此，由胞元電晶體150及電容器160佔據的基材101之表面的面積可極小。
可藉由改變半導體層109的厚度控制胞元電晶體150的通道長度。因此，即使當位元線103、及字線105等的 寬度因為小型化而極小時，胞元電晶體150可具有給定通道長度，使得短通道效應可減少。
在可將短通道效應減少的情形中，雖然取決於閘極絕緣層111的厚度，胞元電晶體150之通道長度為半導體層109的對角或直徑之長度的，例如，10倍或以上為佳，20倍或以上更佳。
須注意圖1A及1B及圖6顯示的半導體層109為稜形形狀；或者，半導體層109可能係圓柱形狀的。例如，當半導體層109為稜形形狀時，接近半導體層109的側表面形成之通道的有效寬度可甚大，使得胞元電晶體150的導通狀態電流可增加。相反地，當半導體層109為圓柱形狀時，其側表面沒有凸起且因此將閘極電場均勻地施加至該側表面；因此，胞元電晶體150可具有高可靠度。為更行增加導通狀態電流，半導體層109之底表面的形狀可能係，例如，包含大於180℃之至少一內角的多邊形(凹多邊形)，諸如，星形多邊形。
雖然圖1A及1B及圖6描繪字線105以閘極絕緣層111位於其間的方式覆蓋半導體層109之側表面，必需將字線105設置成覆蓋半導體層109的至少部分側表面。例如，當僅將字線105設置在半導體層109之沿著字線105的側表面之一者上時，可增加在位元線103方向上的積體度。另一方面，當字線105如圖1A及1B及圖6所描繪地覆蓋半導體層109的側表面時，胞元電晶體150的有效通道寬度可甚大，結果可增加導通狀態電流。
此處，將具有極低截止狀態電流的電晶體使用為胞元電晶體150使電容器160可能將電荷保持長時間。因此，在記憶體裝置100中，間隔規律的資料重寫操作(更新操作)係不必要的或更新操作的頻率可極低；因此，記憶體裝置100的功能可實質如同非揮發性記憶體裝置。
具有極低截止狀態電流之電晶體的範例係在其中將具有較矽更寬之能帶隙的半導體使用為形成通道之半導體層的電晶體。具有較矽更寬之能帶隙的半導體之範例係化合物半導體，諸如，氧化物半導體及氮化物半導體。
具體地說，矽的能帶隙(1.1eV)未高至足以提供非常高的截止電阻。必需使用具有範圍從2.5eV至4eV之能帶隙的寬能帶隙半導體，從3eV至3.8eV為佳。例如，可能使用氧化物半導體，諸如，氧化銦或氧化鋅、氮化物半導體，諸如，氮化鎵、或硫醚半導體，諸如，硫醚鋅等。
例如，可將在其中將氧化物半導體層使用為形成通道之半導體層109的電晶體使用為胞元電晶體150。
因為胞元電晶體150係具有極低截止狀態電流的電晶體，可減少用於保持電荷之電容器160的尺寸。另外，隨著電容器160之尺寸的減少，可減少用於資料寫入及讀取所需的時間，使得記憶體裝置100可用高速操作。
如上文描述的，例示於此實施例中的記憶體裝置100係包括由胞元電晶體150及電容器160組成且在基材101的表面佔據非常小面積之記憶體元件的記憶體裝置。此外，將具有極低截止狀態電流之電晶體使用為胞元電晶體 150使記憶體裝置100具有極長資料保持週期變得可能。
此實施例可視情況與揭示於此說明書中之任何其他實施例組合。
(實施例2)
在此實施例中，將參考圖2A至2C及圖3A及3B描述製造例示於實施例1中之記憶體裝置100的方法。
在此實施例中，除少數例外，僅描述大綱。細節可參考製造半導體積體電路的已知技術。
首先，將基底絕緣層113形成在基材101上方。
雖然在可使用為基材101的材料上並無特別限制，該材料至少必需具有高至足以承受稍後實施之熱處理的耐熱性。例如，基材101可係藉由熔化處理或浮式法處理形成的玻璃基材、石英基材、半導體基材、或陶瓷基材等。在使用玻璃基材且待於稍後實施之熱處理的溫度甚高的情形中，使用其應變點為730℃或更高的玻璃基材為佳。
基底絕緣層113具有禁止雜質從基材101擴散的功能。例如，可能藉由沈積法，諸如，CVD或濺鍍，形成氧化物絕緣膜或氮化物絕緣膜等。當將半導體基材使用為基材101時，基底絕緣層113可能藉由基材之表面的熱氧化形成。若無需要，不必形成基底絕緣層113。
然後，將位元線103形成在基底絕緣層113上方。位元線103係以導電膜係藉由沈積法，諸如，濺鍍或CVD形成並藉由已知的光微影法處理之此種方式形成。
用於導電膜之材料的的範例係選自鋁、鉻、銅、鉭、鈦、鉬、及鎢等的元素；將任何此等元素包含為成份的合金；以及組合地包含任何此等元素的合金。該導電膜可能具有單層結構或二或多層的堆疊結構。具體地說，可能將耐火金屬膜，諸如，鉻、鉭、鈦、鉬、或鎢，堆疊在鋁、或銅等之金屬膜的底及頂側之一者或二者上。另外，可能使用選自錳、鎂、鋯、鈹、釹、及鈧之一或多種材料。
然後，將半導體膜129形成為覆蓋基底絕緣層113及位元線103。此處，鑒於位元線103上方之半導體膜129的厚度在稍後的平坦化步驟中受縮減，將半導體膜129預先形成為使得其厚度可大於胞元電晶體的通道長度為佳。在此實施例中，藉由濺鍍，具體地說，藉由使用In-Ga-Zn-基質氧化物半導體靶材的濺鍍形成作為半導體膜129的氧化物半導體膜。
須注意用於氧化物半導體膜的材料並未受限於上文。氧化物半導體至少包含銦(In)或鋅(Zn)為佳。特別係氧化物半導體包含In及Zn為佳。
作為用於降低包含氧化物半導體的電晶體之電性特徵中的變化之穩定劑，包含選自鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)、以及鑭系元素之一或多者為佳。
鑭係元素有鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、以及鎦(Lu)。
包含一種金屬之氧化物半導體的範例係氧化銦、氧化錫、以及氧化鋅。
包含二種金屬之氧化物半導體的範例係In-Zn-基質氧化物、Sn-Zn-基質氧化物、Al-Zn-基質氧化物、Zn-Mg-基質氧化物、Sn-Mg-基質氧化物、In-Mg-基質氧化物、以及In-Ga-基質氧化物。
包含三種金屬之氧化物半導體的範例係In-Ga-Zn-基質氧化物(也稱為IGZO)、In-Sn-Zn-基質氧化物、Sn-Ga-Zn-基質氧化物、In-Al-Zn-基質氧化物、In-Hf-Zn-基質氧化物、In-La-Zn-基質氧化物、In-Ce-Zn-基質氧化物、In-Pr-Zn-基質氧化物、In-Nd-Zn-基質氧化物、In-Sm-Zn-基質氧化物、In-Eu-Zn-基質氧化物、In-Gd-Zn-基質氧化物、In-Tb-Zn-基質氧化物、In-Dy-Zn-基質氧化物、In-Ho-Zn-基質氧化物、In-Er-Zn-基質氧化物、In-Tm-Zn-基質氧化物、In-Yb-Zn-基質氧化物、In-Lu-Zn-基質氧化物、Al-Ga-Zn-基質氧化物、以及Sn-Al-Zn-基質氧化物。
包含四種金屬之氧化物半導體的範例係In-Sn-Ga-Zn-基質氧化物、In-Hf-Ga-Zn-基質氧化物、In-Al-Ga-Zn-基質氧化物、In-Sn-Al-Zn-基質氧化物、In-Sn-Hf-Zn-基質氧化物、以及In-Hf-Al-Zn-基質氧化物。
此處須注意，例如，In-Ga-Zn-基質氧化物係指將In、Ga、以及Zn包含為其主成份的氧化物，且在In、Ga、以及Zn的比率上無特別限制。該In-Ga-Zn-基質氧化物可能包含In、Ga、以及Zn以外的金屬元素。
或者，氧化物半導體膜可使用藉由將SiO2加至任何上述金屬氧化物而得到的氧化物半導體形成。
或者，氧化物半導體膜可使用以化學方程式InMO3(ZnO)m(m>0)表示的氧化物半導體形成。此處，M代表選自Ga、Al、Mn、以及Co之一或多種金屬元素。
例如，可能使用具有In：Ga：Zn=1：1：1或In：Ga：Zn=2：2：1之原子比率的In-Ga-Zn-基質氧化物，或具有接近上述原子比率之原子比率的氧化物。
或者，可能使用具有In：Sn：Zn=1：1：1、In：Sn：Zn=2：1：3、或In：Sn：Zn=2：1：5之原子比率的In-Sn-Zn-基質氧化物，或具有接近上述原子比率之原子比率的氧化物。
對上文給定之材料並無限制，可依據所需之半導體特徵(例如，遷移率、臨界電壓、及變異)使用具有適當組成的材料。為得到所需的半導體特徵，將載體密度、雜質濃度、缺陷密度、金屬元素對氧的原子比率、原子間距、及密度等設定成適當值為佳。
例如，在使用In-Sn-Zn-基質氧化物的情形中，可相對輕易地得到高遷移率。然而，即條使用In-Ga-Zn-基質氧化物，遷移率可藉由減少大量缺陷密度而增加。
須注意敘述「具有In：Ga：Zn=a：b：c(a+b+c=1)之原子比率的氧化物組成與具有In：Ga：Zn=A：B：C(A+B+C=1)之原子比率的氧化物組成接近」係指a、b、以及c滿足下列關係：(a-A)2+(b-B)2+(c-C)2≦r2，其中r係 ，例如，0.05。其他氧化物也是如此。
氧化物半導體可能係單晶或非單晶之任一者。
非單晶氧化物半導體可能係非晶或多晶之任一者。另外，氧化物半導體可能具有在非晶部中包括晶體部的結構。因為非晶結構具有許多缺陷，非非晶結構較佳。
非晶狀態的氧化物半導體可相對容易地具有平坦表面。因此，當使用非晶狀態的氧化物半導體形成電晶體時，可減少介面散射，並可相對容易地得到相對高的遷移率。
在具有結晶度的氧化物半導體中，可更行降低該體積中的缺陷。當改善表面平坦性時，可得到比非晶狀態中的氧化物半導體之遷移率更高的遷移率。為改善表面平坦性，將氧化物半導體形成在平坦表面上為佳。具體地說，可能將氧化物半導體形成在具有1nm或以下之平均表面粗糙度(Ra)的表面上，0.3nm或以下為佳，0.1nm或以下更佳。
須注意Ra係藉由將由JIS B 0601界定之中心線平均粗糙度擴展至三維以可應用至平面而得到。再者，可將Ra表示為參考表面對特定表面之偏差的絕對值的平均值並由方程式1界定。
須注意在方程式1中，S0代表量測表面(由座標(x1, y1)、(x1,y2)、(x2,y1)、以及(x2,y2))表示之四點界定的矩形區域)的面積，且Z0代表量測表面的平均高度。另外，Ra可使用原子力顯微鏡(AFM)量測。
此處，例如，以防止雜質混入濺鍍靶材及用於沈積之氣體的此種方式，將氧化物半導體膜形成為包含儘可能少之雜質為佳，諸如鹼金屬，氫原子、氫分子、水、羥基、或氫化合物。此外，當在沈積期間將沈積設備充份地真空化並在加熱基材的同時沈積氧化物半導體膜時，可降低包括在已沈積之氧化物半導體膜中的雜質濃度。在沈積氧化物半導體之後，可能實施熱處理以消除氧化物半導體膜中的濕氣或氫。該熱處理可在氧化物半導體膜沈積之後的任何時間實施。
其次，將絕緣膜143形成在半導體膜129上方。待將絕緣膜143使用為用於蝕刻半導體膜129以形成半導體層109的硬遮罩；因此，將具有對半導體膜129之高蝕刻選擇性及具有大至足以承受蝕刻的厚度之材料使用為絕緣膜143。
之後，將光阻141形成在絕緣膜143上並與其接觸且與稍後成為半導體層109之區域重疊。圖2A描繪此階段的示意橫剖面圖。
然後，藉由在未以光阻141覆蓋的區域中蝕刻絕緣膜143，形成硬遮罩145。光阻141可能在硬遮罩145形成之後移除。之後，在未以硬遮罩145覆蓋之區域中的半導體膜129受各向異性蝕刻，因此得到半導體層109。此處， 選擇幾乎不蝕刻硬遮罩145、位元線103、以及基底絕緣層113的蝕刻條件。
針對蝕刻半導體膜129實施在不蝕刻硬遮罩145之條件下的各向異性蝕刻為佳，且形成的半導體層109具有實質柱狀(包括圓柱形狀及多邊稜形形狀)為佳。例如，若半導體層109具有圓錐形或角錐形形狀，已形成之胞元電晶體150的有效通道寬度在逐漸接近汲極時(電容器電極)漸少；因此，導通狀態電流減少。
此處，在光阻141未在硬遮罩145形成之後移除的情形中，在形成半導體層109之後將光阻141移除。
其次，將絕緣膜147形成為覆蓋基底絕緣層113、位元線103、半導體層109、以及硬遮罩145的曝露部。因為將部分的絕緣膜147稍後作為閘極絕緣層111使用，將絕緣膜147形成為使得與半導體層109之側表面接觸的部分具有均勻厚度。絕緣膜147可藉由沈積法，諸如CVD或濺鍍，形成。使含氫原子之雜質，諸如，水、氫、及氫化合物，在絕緣膜147以及在絕緣膜147及半導體層109間之介面的量充份地小為佳。
例如，絕緣膜147可係單層或包含氧化矽、氧化氮化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、加入氮的矽酸鉿(HfSixOyNz(x>0、y>0、z>0))、或加入氮的鋁化鉿(加入氮的HfAlxOyNz(x>0、y>0、z>0))之層的堆疊。
圖2B描繪此階段的示意橫剖面圖。
然後，形成字線105。首先，將厚導電膜沈積成填充未形成半導體層109的區域。該導電膜可藉由沈積法，諸如，濺鍍或CVD，使用與形成位元線103之導電膜的材料相似之材料形成。之後，將導電膜的表面平坦化。此處，當曝露絕緣膜147或硬遮罩145時，停止平坦化步驟。
藉由已知的光微影法選擇性地蝕刻導電膜，因此形成與位元線103垂直之字線105的型樣。
然後，將厚絕緣膜形成為填充字線105之間的空間(未描繪)，並於之後，將絕緣膜的表面平坦化。當半導體層109曝露時，將平坦化步驟停止。因此，在該平坦化步驟中，將半導體層109上方的硬遮罩145及部分的絕緣膜147移除。
經由上述步驟，形成字線105及閘極絕緣層111。圖2C描繪此階段的示意橫剖面圖。
其次，將絕緣層115形成為覆蓋字線105之表面及閘極絕緣層111的頂表面。絕緣層115係以係藉由沈積法，諸如，CVD或濺鍍，形成絕緣膜，然後選擇性地蝕刻以曝露半導體層109的此種方式形成。
之後，形成與半導體層109之頂表面接觸的電容器電極107。電容器電極107可用藉由沈積法，諸如，CVD或濺鍍，形成覆蓋絕緣層115及半導體層109之導電膜，然後選擇性地蝕刻之此種方式形成。圖3A描繪此階段的示意橫剖面圖。形成電容器電極107的導電膜可使用與形成位元線103之導電膜的材料相似之材料形成。
其次，形成絕緣層117及電容器線119，使得電容器160形成在半導體層109上方(見圖3B)。
首先，藉由沈積法，諸如，CVD，形成絕緣層117，並形成與絕緣層117接觸的電容器線119。形成電容器線119的導電膜可使用與形成位元線103之導電膜的材料相似之材料形成。此處，電容器160的電容可隨著絕緣層117的厚度越小並隨著用於絕緣層117之材料的介電常數越高而增加。須注意可能將電容器160形成為具有相對小的電容，因為在此實施例中製造之胞元電晶體150的截止狀態電流極低。
隨著胞元電晶體150的截止狀態電流更低，亦即，隨著胞元電晶體150的截止電阻更高，電容器160的電容可更小。例如，當胞元電晶體150的截止電阻為使用矽之一般DRAM的100倍高時，即使電容器160的電容減少至百分之一，該記憶體裝置可用相同頻率的更新操作運作。另一方面，當電容器160的電容與習知DRAM相同時，可將更新操作的頻率減少至百分之一；因此，可急劇地減少該裝置的功率消耗。
胞元電晶體150的截止電阻與在形成通道之半導體層109中的熱激發載體的濃度成反比。因為即使在沒有由施體或受體導致之載體的狀態中(亦即，即使在本質半導體的情形中)，矽的能帶隙為1.1eV，熱激發載體在室溫(300K)下的濃度約為1×1011cm-3。
另一方面，在其能帶隙為3.2eV之半導體的情形中， 熱激發載體的濃度約為1×10-7cm-3。當電子遷移率相同時，電阻與載體濃度成反比；因此，其能帶隙為3.2eV之半導體的電阻比矽之電阻高18個數量級。
包含此種寬能帶隙半導體的胞元電晶體150可具有極低的截止狀態電流，使得保持在電容器160中的電荷可保持極長時間。因此，可減少電容器160的電容，此外，可消除更新操作或顯著地降低頻率。
經由上述步驟，可能製造包括許多記憶體元件的記憶體裝置100，該等記憶體元件在基材表面上佔據非常小的面積。再者，經由上述步驟製造的記憶體裝置100可具有極長的資料保持週期；因此，在記憶體裝置100中，不需要資料更新操作或資料更新操作的頻率非常低。
此實施例可視情況與揭示於此說明書中之任何其他實施例組合。
(實施例3)
此實施例描述具有非晶部及晶體在c-軸方向上對準之晶體部的CAAC-OS(c-軸對準晶體氧化物半導體)。
CAAC-OS係新的氧化物半導體。
當從a-b平面、頂表面、或介面方向上觀看時，CAAC-OS具有c-軸對準及三角形或六角形原子配置。
在CAAC-OS中，在c-軸方向上，以疊層方式配置金屬原子，或以層疊方式配置金屬原子及氧原子。
另外，在CAAC-OS中，a-軸或b-軸的方向在a-b平 面上改變(圍繞c-軸的旋轉結構)。
CAAC-OS在廣義上係非單晶的。
當從垂直於a-b平面的方向上觀看時，CAAC-OS具有三角形、六角形、正三角形、或正六角形的原子配置。
此外，CAAC-OS係具有當從垂直於c-軸方向的方向上觀看時，金屬原子係以層疊方式配置或金屬原子及氧原子係以層疊方式配置之相位的氧化物。
CAAC-OS不係單晶，但並不意謂著CAAC僅由非晶成份組成。
雖然CAAC-OS包括結晶部(晶體部)，在部分情形中，一晶體部及另一晶體部之間的邊界並不清楚。
可能以氮取代係CAAC-OS的構成物之氧的一部分。
包括在CAAC-OS中之晶體部的c-軸可能在一方向上對準(例如，與形成CAAC-OS之基材的表面或與CAAC-OS之表面垂直的方向)。
包括在CAAC-OS中的晶體部之a-b平面的法線可能在一方向上對準(例如，與形成CAAC-OS之基材的表面或與CAAC-OS之表面垂直的方向)。
依據其組成等，CAAC-OS可係導體、半導體、或絕緣體。取決於其組成等，CAAC-OS傳輸或不傳輸可見光。
例如，當使用電子顯微鏡從垂直於膜表面或基材表面的方向上觀看時，形成為膜形的CAAC-OS具有三角形或六角形的原子配置。
另外，當以電子顯微鏡觀察該膜的橫剖面時，金屬原子係以疊層方式配置或金屬原子及氧原子(或氮原子)係以疊層方式配置。
將參考圖7A至7E、圖8A至8C、以及圖9A至9C描述CAAC-OS之晶體結構的範例。
在圖7A至7E、圖8A至8C以及圖9A至9C中，垂直方向對應於c-軸方向且垂直於c-軸方向的平面對應於a-b平面。
在此實施例中，「上半部」及「下半部」係指在a-b平面上方的上半部及在a-b平面下方的下半部(相關於a-b平面的上半部及下半部)。
圖7A描繪一個六配位In原子及鄰近該In原子的六個四配位氧(在下文中稱為四配位O)原子的結構A。
在此說明書中，將僅顯示鄰近於一金屬原子之氧原子的結構稱為小基團。
結構A實際上係八面體結構，但為了簡化而描繪為平面結構。
三個四配位O原子存在於結構A的上半部及下半部各半部中。結構A中的小基團的電荷為0。
圖7B描繪包括一個五配位Ga原子、鄰近Ga原子的三個三配位氧(在下文中稱為三配位O)原子、以及鄰近Ga原子的二個四配位O原子的結構B。
所有該等三個三配位O原子存在於a-b平面上。一個四配位O原子存在於結構B的上半部及下半部各半部中。
In原子也可具有結構B，因為In原子可具有五個配位基。結構B中的小基團的電荷為0。
圖7C描繪包括一個四配位Zn原子及鄰近Zn原子之四個四配位O原子的結構C。
在結構C中，一個四配位O原子存在於上半部中，且三個四配位O原子存在於下半部中。結構C中的小基團的電荷為0。
圖7D描繪包括一個六配位Sn原子及鄰近Sn原子之六個四配位O原子的結構D。
在結構D中，三個四配位O原子存在於上半部及下半部各半部中。
結構D中的小基團的電荷為+1。
圖7E描包括二Zn原子的結構E。
在結構E中，一個四配位O原子存在於上半部及下半部各半部中。結構E中的小基團的電荷為-1。
在此實施例中，複數個小基團形成中基團，且複數個中基團形成大基團(也稱為單位胞元)。
於下文描述小基團之間的鍵結規則。
在圖7A中相關於六配位In原子在上半部的三個O原子各者在朝下方向上具有三個鄰近In原子，且在下半部的三個O原子各者在朝上方向上具有三個鄰近In原子。
在圖7B中相關於五配位Ga原子在上半部的一個O原子在朝下方向上具有一鄰近Ga原子，且在下半部的一個O原子在朝上方向上具有一鄰近Ga原子。
在圖7C中相關於四配位Zn原子在上半部的一個O原子在朝下方向上具有一鄰近Zn原子，且在下半部的三個O原子各者在朝上方向上具有三個鄰近Zn原子。
以此方式，在金屬原子上方的四配位O原子的數量等於鄰近且低於該等四配位O原子之金屬原子的數量；相似地，在金屬原子下方的四配位O原子的數量等於鄰近且高於該等四配位O原子之金屬原子的數量。
因為四配位O原子的配位數量為4，鄰近且低於O原子之金屬原子的數量及鄰近且高於O原子之金屬原子的數量之和為4。
因此，當高於金屬原子之四配位O原子的數量及低於另一金屬原子之四配位O原子的數量之和為4時，包括該等金屬原子的二種小基團可彼此鍵結。
原因描述如下。例如，在經由在下半部的三個四配位O原子鍵結六配位金屬(In或Sn)原子的情形中，將其鍵結至五配位金屬(Ga或In)原子或四配位金屬(Zn)原子。
經由在c-軸方向上的四配位O原子將其配位數為4、5、或6的金屬原子鍵結至另一金屬原子。
此外，中基團也可藉由組合複數個小基團使得疊層結構之總電荷為0的不同方式形成。
圖8A描繪包括在In-Sn-Zn-O-基質材料之疊層結構中的中基團A的模型。
圖8B描繪包括三個中基團的大基團B。
圖8C描繪從c-軸方向觀察之顯示於圖8B中的疊層結構的原子配置。
在中基團A中，為了簡化而將三配位O原子省略，並僅將四配位O原子的數量顯示在圓中。
例如，以圓圈起的3表示相關於Sn原子存在於上半部及下半部各半部中的三個四配位O原子。
相似地，在中基團A中，以圓圈起的1表示相關於In原子存在於上半部及下半部各半部中的一個四配位O原子。
此外，在中基團A中，顯示鄰近於在下半部中的一個四配位O原子及在上半部中之三個四配位O原子的Zn原子，以及鄰近於在上半部中的一個四配位O原子及在下半部中之三個四配位O原子的Zn原子。
在包括在In-Sn-Zn-O-基質材料之疊層結構中的中基團A中，以從頂部開始的次序，將鄰近於在上半部及在下半部各半部中之三個四配位O原子的Sn原子鍵結至鄰近於在上半部及在下半部各半部中之一個四配位O原子的In原子。
將In鍵結至鄰近於在上半部中之三個四配位O原子的Zn原子。
經由相關於Zn原子在下半部中的一個四配位O原子，將Zn原子鍵結至鄰近於在上半部及下半部各半部中之三個四配位O原子的In原子。
將In原子鍵結至包括二Zn原子並鄰近於在上半部中 之一個四配位O原子的小基團。
經由相關於小基團在下半部中的一個四配位O原子，將小基團鍵結至鄰近於在上半部及下半部各半部中之三個四配位O原子的Sn原子。
鍵結複數個此種中基團以形成大基團。
此處，可將用於三配位O原子之一鍵的電荷及用於四配位O原子之一鍵的電荷分別假設為-0.667及-0.5。
例如，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、以及(五配位或六配位)Sn原子的電荷分別為+3、+2、以及+4。因此，包括Sn原子之小基團的電荷為+1。
因此，需要藉由其將+1之電荷抵消的-1電荷，以形成包括Sn原子的疊層結構。
可將如結構E中之包括二Zn原子的小基團提供為具有-1之電荷的結構。
例如，使用包括二Zn原子的一小基團，可抵消包括Sn原子之一小基團的電荷，使得疊層結構的總電荷可為0。
具體地說，藉由重覆大基團B，可得到In-Sn-Zn-O-基質晶體(In2SnZn3O8)。
可藉由組成方程式In2SnZn2O7(ZnO)m(m係0或自然數)表示In-Sn-Zn-O-基質晶體的疊層結構。
變數m甚大為佳，因為變數m越大，In-Sn-Zn-O-基質晶體的結晶度越高。
使用In-Sn-Zn-O-基質材料以外之氧化物半導體的情形也係如此。
例如，圖9A描繪包括在In-Ga-Zn-O-基質材料之疊層結構中的中基團L的模型。
在包括在In-Ga-Zn-O-基質材料之疊層結構中的中基團L中，以從頂部開始的次序，將鄰近於在上半部及在下半部各半部中之三個四配位O原子的In原子鍵結至鄰近於在上半部中之一個四配位O原子的Zn原子。
經由相關於Zn原子在下半部中的三個四配位O原子，將Zn原子鍵結至鄰近於在上半部及下半部各半部中之一個四配位O原子的Ga原子。
經由相關於Ga原子在下半部中的一個四配位O原子，將Ga原子鍵結至鄰近於在上半部及下半部各半部中之三個四配位O原子的In原子。
鍵結複數個此種中基團以形成大基團。
圖9B描繪包括三個中基團的大基團M。
圖9C描繪從c-軸方向觀察之顯示於圖9B中的疊層結構的原子配置。
此處，因為(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、以及(五配位)Ga原子的電荷分別為+3、+2、以及+3，包括任何In原子、Zn原子、以及Ga原子之小基團的電荷為0。
結果，具有此等小基團的組合之中基團的總電荷始終為0。
為形成In-Ga-Zn-O-基質材料的疊層結構，大基團可不僅使用中基團L，也使用在其中In原子、Ga原子、以及Zn原子的配置與中基團L之配置不同的中基團形成。
此實施例可視情況與揭示於此說明書中之任何其他實施例組合。
(實施例4)
因為各種原因，絕緣閘極電晶體的實際量測的場效遷移率低於其固有遷移率，其不僅在使用氧化物半導體的情形中發生。
遷移率降低的原因之一係在半導體內側的缺陷或在半導體及絕緣膜間之介面的缺陷。使用Levinson模型，理論上可基於無缺陷存在於半導體內側的假設計算場效遷移率。
假設電位障壁(諸如，晶界)存在於半導體中，可藉由方程式2表示以μ代表之半導體的已量測場效遷移率，其中該半導體的固有遷移率為μ0。
在該方程式中，E代表電位障壁的高度、k代表波茲曼常數、且T代表絕對溫度。
另外，在將電位障壁歸因於缺陷的假設下，電位障壁的高度可藉由根據Levinson模型的方程式3表示。
在方程式中，e代表基本電荷、N代表通道中之每單位面積的平均缺陷密度、ε代表半導體的介電係數、n代表通道中之每單位面積的載體數、Cox代表每單位面積的電容、Vg代表閘極電壓、且t代表通道的厚度。
在半導體層的厚度少於或等於30nm的情形中，可將通道厚度視為與半導體層的厚度相同。
藉由方程式4表示線性區域中的汲極電流Id。
在方程式中，L代表通道長度且W代表通道寬度，且在此範例中，L及W各者均為10μm。
此外，Vd代表汲極電壓。
將方程式4的二側除以Vg，然後將二側取對數，產生方程式5。
方程式5的右側係Vg的函數。
從方程式5發現可從以ln(Id/Vg)作為縱座標並以1/Vg作為橫座標取得之線的斜率得到平均缺陷密度N。
亦即，平均缺陷密度可從電晶體的Id-Vg特徵估算。
其中之銦(In)、錫(Sn)、以及鋅(Zn)的比率為 1：1：1之氧化物半導體的平均缺陷密度N約為1×1012/cm2。
在以此方式等得到之缺陷密度的基礎上，可計算出μ0為120cm2/Vs。
包括缺陷之In-Sn-Zn氧化物的量測遷移率約為35cm2/Vs。
然而，假設沒有缺陷存在於氧化物半導體內側及氧化物半導體與絕緣膜之間的介面，將氧化物半導體的遷移率μ0估算為120cm2/Vs。
須注意即使當沒有缺陷存在於半導體內側時，在通道及閘極絕緣層間之介面的散射影響電晶體的運輸性質。換言之，藉由方程式6表示在與通道及閘極絕緣層之間的介面距離x之位置的遷移率μ1。
在方程式中，D代表閘極方向上的電場，且B及G係常數。B及G的值可從實際量測結果得到；根據上述量測結果，B係4.75×107cm/s且G係10nm(表面散射的影響所到達的深度)。
當D增加時(亦即，當閘極電壓增加時)，方程式6的第二項增加且因此遷移率μ1減少。
圖10顯示其通道形成在沒有缺陷在半導體內側之理想氧化物半導體中的電晶體之遷移率μ的計算結果E。
將由Svnopsys,Inc.製造的裝置模擬軟體Sentaurus Device用於該計算。
針對該計算，將氧化物半導體的能帶隙、電子親和力、相對介電係數、以及厚度分別設定為2.8eV、4.7eV、15、以及15nm。
該等值係根據藉由濺鍍形成的氧化物半導體之薄膜的量測得到。
另外，將電晶體之閘極、源極、以及汲極的工作函數分別設定為5.5eV、4.6eV、以及4.6eV。
將閘極絕緣層的厚度設定為100nm，並將其之相對介電係數設定為4.1。通道長度及通道寬度均為10μm，並將汲極電壓Vd設定為0.1V。
如計算結果E所示，遷移率在略多於1V的閘極電壓時具有多於100cm2/Vs的尖峰，並在閘極電壓變得更高時減少，因為介面散射的影響增加。
為減少介面散射，在原子層級上使半導體層的表面平坦為佳(原子層平坦度)。
計算使用具有此種遷移率的氧化物半導體製造之小型電晶體的特徵。
用於計算的電晶體包括在其中將通道形成區域設置在一對n-型半導體區域之間的氧化物半導體膜。
針對該計算，將該對n-型半導體區域的電阻設定為2×10-3Ωcm。
針對該計算，將通道長度設定為33nm並將通道寬度設定為40nm。
另外，將側壁設置在閘極電極的側面上。
計算係在與該側壁重疊之半導體區域的部分係移位區域的條件下實施。
將由Synopsys,Inc.製造的裝置模擬軟體Sentaurus Device用於該計算。
圖11A至11C顯示電晶體之汲極電流(Id，以實線表示)與遷移率(μ，以虛線表示)的閘極電壓(Vg：在閘極及源極之間的電位差)相依性。
汲極電流Id係在汲極電壓(汲極及源極之間的電位差)為+1V的假設下計算，且遷移率μ係在汲極電壓為+0.1V的假設下計算。
圖11A顯示閘極絕緣層的厚度為15nm時的計算結果。
圖11B顯示閘極絕緣層的厚度為10nm時的計算結果。
圖11C顯示閘極絕緣層的厚度為5nm時的計算結果。
當閘極絕緣層越薄時，截止狀態的汲極電流Id(截止狀態電流)特別顯著地減少。
相反地，在遷移率μ的尖峰值及導通狀態中的汲極電流Id(導通狀態電路)中並無異常改變。
圖12A至12C顯示移位長度(側壁長度)Loff為5nm的電晶體之汲極電流Id(以實線表示)及遷移率μ(以虛線表示)的閘極電壓Vg相依性。
汲極電流Id係在汲極電壓為+1V的假設下計算，且遷移率μ係在汲極電壓為+0.1V的假設下計算。
圖12A顯示閘極絕緣層的厚度為15nm時的計算結果。
圖12B顯示閘極絕緣層的厚度為10nm時的計算結果。
圖12C顯示閘極絕緣層的厚度為5nm時的計算結果。
圖13A至13C顯示移位長度(側壁長度)Loff為15nm的電晶體之汲極電流Id(以實線表示)及遷移率μ(以虛線表示)的閘極電壓相依性。
汲極電流Id係在汲極電壓為+1V的假設下計算，且遷移率μ係在汲極電壓為+0.1V的假設下計算。
圖13A顯示閘極絕緣層的厚度為15nm時的計算結果。
圖13B顯示閘極絕緣層的厚度為10nm時的計算結果。
圖13C顯示閘極絕緣層的厚度為5nm時的計算結果。
在任何該等結構中，當閘極絕緣層較薄時，截止狀態電流顯著地減少，然而在遷移率μ的尖峰值及導通狀態電流中並無異常改變。
遷移率μ的尖峰值在圖11A至11C中約為80cm2/Vs、在圖12A至12C中約為60cm2/Vs、且在圖13A至13C中 約為40cm2/Vs；因此，當移位長度Loff增加時，遷移率μ的尖峰減少。
截止狀態電流也是如此。
當移位長度Loff增加時，導通狀態電流也減少；然而，導通狀態電流的減少遠緩於截止狀態電流的減少。
另外，任何該等圖式均顯示在閘極電壓約為1V時，汲極電流超過記憶體元件等所需的10μA。
此實施例可視情況與揭示於此說明書中之任何其他實施例組合。
(實施例5)
藉由在加熱基材時沈積氧化物半導體或藉由在氧化物半導體膜沈積之後的熱處理，包括包含In、Sn、以及Zn之氧化物半導體的電晶體可具有有利特徵。
氧化物半導體包含各者為5原子百分比或以上的In、Sn、以及Zn為佳。
在沈積包含In、Sn、以及Zn的氧化物半導體膜之後藉由刻意地加熱基材，可增加電晶體的場效遷移率。
再者，n-通道電晶體的臨界電壓可在正方向上偏移。
n-通道電晶體之臨界電壓的正偏移使用於保持n-通道電晶體截止之電壓的絕對值減少，使得可減少電力消耗。
另外，藉由臨界電壓的正偏移，n-通道電晶體可變成常態截止電晶體，使得臨界電壓為0V或以上。
將於下文描述使用包含In、Sn、以及Zn之氧化物半 導體的電晶體之特徵。
(樣本A至C的共同條件)
在下列條件下，在基材上方將氧化物半導體膜形成為具有15nm的厚度：使用具有In：Sn：Zn=1：1：1之組成比率的靶材；氣體流動率為Ar/O2=6/9sccm；沈積壓力為0.4帕；且沈積功率為100W。
其次，將氧化物半導體膜蝕刻為島形。
然後，在氧化物半導體膜上方將鎢層沈積形成為具有50nm的厚度並受蝕刻，使得源極電極及汲極電極形成。
其次，藉由使用矽烷氣體(SiH4)及一氧化二氮(N2O)的電漿強化CVD將氮氧化矽膜(SiON)形成為具有100nm之厚度的閘極絕緣層。
然後，以下列方式形成閘極電極：將氮化鉭層形成為15nm的厚度；將鎢層形成為135nm的厚度；並蝕刻該等層。
另外，藉由電漿強化CVD將氮氧化矽膜(SiON)形成至300nm的厚度並將聚醯亞胺膜形成至1.5μm的厚度，從而形成層間絕緣層。
其次，以下列方式形成用於量測的焊墊：將接點孔形成在層間絕緣層中；將第一鈦膜形成至50nm的厚度；將鋁膜形成至100nm的厚度；將第二鈦膜形成至50nm的厚度；並蝕刻該等膜。
以此方式，製造具有電晶體的半導體裝置。
(樣本A)
在樣本A中，在沈積氧化物半導體膜的期間未對基材實施加熱。
此外，在樣本A中，未在沈積氧化物半導體膜之後及蝕刻氧化物半導體膜之前實施熱處理。
(樣本B)
在樣本B中，使用加熱至200℃的基材沈積氧化物半導體膜。
另外，在樣本B中，未在沈積氧化物半導體膜之後及蝕刻氧化物半導體膜之前實施熱處理。
在加熱基材時沈積氧化物半導體膜，以將在氧化物半導體膜中作為施體使用的氫移除。
(樣本C)
在樣本C中，使用加熱至200℃的基材沈積氧化物半導體膜。
另外，在樣本C中，在沈積氧化物半導體膜之後且在蝕刻氧化物半導體膜之前，在氮大氣中以650℃實施一小時的熱處理，然後在氧大氣中以650℃實施一小時的熱處理。
在氮大氣中以650℃實施一小時的熱處理以將在氧化物半導體膜中作為施體使用的氫移除。
藉由移除氫的熱處理也將在氧化物半導體膜中作為施體使用的氧移除，在氧化物半導體膜中導致作為載體使用的氧空洞。
因此，在氧大氣中以650℃實施一小時的熱處理以減少氧空泂。
(樣本A至C之電晶體的特徵)
圖14A顯示樣本A的初始特徵。
圖14B顯示樣本B的初始特徵。
圖14C顯示樣本C的初始特徵。
樣本A之電晶體的場效遷移率為18.8cm2/Vs。
樣本B之電晶體的場效遷移率為32.2cm2/Vs。
樣本C之電晶體的場效遷移率為34.5cm2/Vs。
根據使用穿透式電子顯微鏡(TEM)觀察藉由與樣本A至C之沈積方法相似的方法形成之氧化物半導體膜的橫剖面，在藉由與其基材在沈積期間受加熱的樣本B及樣本C之沈積方式相似的沈積方式形成的樣本中觀察到結晶體。
另外，意外地，其基材在沈積期間受加熱的樣本具有非晶部及具有c-軸晶體定向的晶體部。
在習知多晶中，晶體部中的晶體並未對準且在不同方向上係點。此意謂著其基材在沈積期間受加熱的樣本具有新奇結構。
圖14A至14C的比較使理解於沈積期間或之後在基材 上實施的熱處理可將作為施體的氫元素移除，因此n-通道電晶體的臨界電壓在正方向上移位。
亦即，相較於未於沈積期間加熱基材之樣本A的臨界電壓，於沈積期間加熱基材之樣本B的臨界電壓在正方向上移位。
此外，從在沈積期間加熱基材之樣本B及樣本C的比較發現，具有在沈積之後的熱處理之樣本C的臨界電壓在正方向上比不具有在沈積之後的熱處理之樣本B的臨界電壓移位更多。
當熱處理的溫度越高，越容易將輕元素移除，諸如，氫；因此，當熱處理的溫度越高時，越可能移除氫。
因此，藉由在沈積期間或沈積之後將更行增加熱處理的溫度，臨界電壓可能可更往正方向上移位。
(樣本B及樣本C之閘極BT壓力測試的結果)
在樣本B(不具有在沈積後的熱處理)及樣本C(具有在沈積後的熱處理)上實施閘極BT壓力測試。
首先，以25℃的基材溫度及10V的Vds量測各電晶體的Vgs-Ids特徵，以量測加熱及施加高正電壓之前的電晶體特徵。
其次，將基材溫度設定為150℃並將Vds設定為0.1V。
之後，將20V的Vgs施加至閘極絕緣層並保持1小時。
然後，將Vgs設定為0V。
其次，以25℃的基材溫度及10V的Vds量測各電晶體的Vgs-Ids特徵，以量測加熱及施加高正電壓之後的電晶體特徵。
如上文描述之在加熱及施加高正電壓之前及之後的電晶體之特徵的比較稱為正BT測試。
另一方面，首先，以25℃的基材溫度及10V的Vds量測各電晶體的Vgs-Ids特徵，以量測加熱及施加高負電壓之前的電晶體特徵。
然後，將基材溫度設定為150℃並將Vds設定為0.1V。
其次，將-20V的Vgs施加至閘極絕緣層並保持1小時。
其次，將Vgs設定為0V。
然後，以25℃的基材溫度及10V的Vds量測各電晶體的Vgs-Ids特徵，以量測加熱及施加高負電壓之後的電晶體特徵。
如上文描述之在加熱及施加高負電壓之前及之後的電晶體之特徵的比較稱為負BT測試。
圖15A顯示樣本B之正BT測試的結果。圖15B顯示樣本B之負BT測試的結果。
圖16A顯示樣本C之正BT測試的結果。圖16B顯示樣本C之負BT測試的結果。
雖然正BT測試及負BT測試係用於判定電晶體之退 化度的測試，從圖15A及圖16A發現臨界電壓可藉由至少實施正BT測試而在正方向上移位。
特別係圖15A揭露出正BT測試使電晶體成為常態截止電晶體。
因此發現除了電晶體之製程中的熱處理外，實施正BT測試使提昇臨界電壓在正方向上的移位變得可能，且因此可製造常態截止電晶體。
圖17顯示樣本A之電晶體的截止狀態電流與在量測時之基材溫度(絕對溫度)的倒數之間的關係。
在圖17中，水平軸代表藉由將量測時之基材溫度的倒數乘以1000所得到的值(1000/T)。
圖17中的電流量係通道寬度中的每微米電流量。
在125℃之基材溫度的截止狀態電流少於或等於1×10-19A(1000/T約為2.51)。
在85℃之基材溫度的截止狀態電流少於或等於1×10-20A(1000/T約為2.79)。
換言之，發現相較於包含矽半導體的電晶體，包含氧化物半導體之電晶體的截止狀態電流極低。
當溫度減少時，截止狀態電流減少；明顯地在常溫下的截止狀態電流仍較低。
此實施例可視情況與揭示於此說明書中之任何其他實施例組合。
(實施例6)
在此實施例中，將參考圖4及圖5描述在其中將記憶體元件堆疊在形成半導體電路之基材上方的記憶體裝置之範例。
圖4係記憶體裝置200的示意橫剖面圖。在記憶體裝置200中，使用用於形成半導體積體電路之已知技術將用於驅動記憶體元件，諸如，感測放大器及解碼器，之電路(驅動器電路203)形成在單晶半導體基材201的表面上方。將胞元電晶體層205形成在驅動器電路203上方，並將電容器層207形成在胞元電晶體層205上方。
可依據實施例2形成描繪於圖4中的胞元電晶體及電容器。
經由接點插頭將胞元電晶體的位元線電性連接至位於其下方的驅動器電路203。因此，經由共同位元線將從驅動器電路203輸出的電位訊號輸入至各胞元電晶體。
雖然未描繪，以相似方式經由接點插頭等將胞元電晶體層205中的字線電性連接至驅動器電路203。因此，可依據從驅動器電路203輸出的電位控制胞元電晶體的導通/截止狀態。
在具有此種結構的記憶體裝置200中，胞元電晶體係由位於胞元電晶體下方的驅動器電路203控制，因此可實施寫入及讀取操作。
以上述方式將積體胞元電晶體層205及電容器層207堆疊在單晶半導體基材201上方，因此可提供在基材表面上佔據非常小面積之更高積體度的記憶體裝置200。
此處，可另外將胞元電晶體層及電容器層堆疊在形成在胞元電晶體層205及電容器層207上方的絕緣層上方。
圖5描繪作為堆疊胞元電晶體層之結構的範例之記憶體裝置220的示意橫剖面圖。
在記憶體裝置220中，將胞元電晶體層205a、電容器層207a、胞元電晶體層205b、以及電容器層207b以此次序堆疊在形成在單晶半導體基材201之表面上方的驅動器電路203上方。
圖5描繪包括經由接點插頭將係自基材算起的第二層之胞元電晶體層205b中的位元線電性連接至驅動器電路203之區域的示意橫剖面圖。
將絕緣層設置在電容器層207a及胞元電晶體層205b之間。為減少產生在電容器層中的電容器佈線及位元線之間以及該電容器佈線及字線之間的寄生電容，可能將絕緣層形成為具有足夠大的厚度或使用具有低介電常數的絕緣材料形成。
須注意此實施例例示堆疊二層由胞元電晶體及電容器組成之記憶體元件的結構；然而，對此並無限制，可使用三或多層的堆疊。此外，此處顯示將第二層中的胞元電晶體堆疊在第一層中的胞元電晶體之正上方的結構；或者，第二層中的胞元電晶體可能在平行於基材表面的方向上移位。
如上文所述，在具有在其中記憶體元件係以絕緣層位於其間的方式堆疊之多層結構的記憶體裝置220中，由記 憶體胞元佔據之基材表面的面積減少；因此，可提供高度積體的記憶體裝置220。
此實施例可視情況與揭示於此說明書中之任何其他實施例組合。
本申請案基於分別於2011年3月10日及2011年5月19日向日本特許廳申請的日本專利申請案編號第2011-052448號及第2011-112648號，該專利之教示全文以提及之方式併入本文中。
100、200、220‧‧‧記憶體裝置
101‧‧‧基材
103‧‧‧位元線
105‧‧‧字線
107‧‧‧電容器電極
109‧‧‧半導體層
111‧‧‧閘極絕緣層
113‧‧‧基底絕緣層
115、117‧‧‧絕緣層
119‧‧‧電容器線
129‧‧‧半導體膜
141‧‧‧光阻
143、147‧‧‧絕緣膜
145‧‧‧硬遮罩
150‧‧‧胞元電晶體
160‧‧‧電容器
201‧‧‧單晶半導體基材
203‧‧‧驅動器電路
205、205a、205b‧‧‧胞元電晶體層
207、207a、207b‧‧‧電容器層
Id‧‧‧汲極電流
Vg‧‧‧閘極電壓
在該等隨附圖式中：圖1A及1B描繪根據本發明之一實施例的記憶體裝置；圖2A至2C描繪根據本發明的一實施例之製造記憶體裝置的方法；圖3A及3B描繪根據本發明的一實施例之製造記憶體裝置的方法；圖4描繪根據本發明之一實施例的記憶體裝置；圖5描繪根據本發明之一實施例的記憶體裝置；圖6描繪根據本發明之一實施例的記憶體裝置；圖7A至7E係氧化物半導體的範例；圖8A至8C係氧化物半導體的範例；圖9A至9C係氧化物半導體的範例；圖10描繪閘極電壓與場效遷移率之間的關係； 圖11A至11C各者描繪閘極電壓與汲極電流之間的關係；圖12A至12C各者描繪閘極電壓與汲極電流之間的關係；圖13A至13C各者描繪閘極電壓與汲極電流之間的關係；圖14A至14C各者描繪電晶體的特徵；圖15A及15B各者描繪電晶體的特徵；圖16A及16B各者描繪電晶體的特徵；且圖17描繪電晶體之截止狀態電流的溫度相依性。
101‧‧‧基材
103‧‧‧位元線
105‧‧‧字線
107‧‧‧電容器電極
109‧‧‧半導體層
111‧‧‧閘極絕緣層
113‧‧‧基底絕緣層
115、117‧‧‧絕緣層
119‧‧‧電容器線
150‧‧‧胞元電晶體
160‧‧‧電容器

Claims (24)

  1. 一種記憶體裝置，包含：絕緣表面；電晶體，在該絕緣表面上方，該電晶體包含位元線、半導體層、閘極絕緣層、以及字線，該閘極絕緣層夾於該半導體層之側面及該字線之間；以及電容器，覆蓋該電晶體，該電容器包含夾於電容器電極及電容器線之間的絕緣層，該電容器電極與該半導體層電性接觸，其中該位元線、該半導體層、該電容器電極、該絕緣層、以及該電容器線係以此次序堆疊，且其中該半導體層包含具有比矽更寬之能帶隙的半導體材料。
  2. 一種半導體裝置，包含：絕緣表面；第一導電層，形成在該絕緣表面上方；半導體層，形成在該第一導電層上方並與其電性接觸；第二導電層，形成在該半導體層上方並與其電性接觸；絕緣層，形成在該第二導電層上方；第三導電層，形成在該絕緣層上方並覆蓋該第二導電層及該半導體層；第四導電層，面對該半導體層的側面；以及 閘極絕緣層，夾於該第四導電層及該半導體層之間，其中該半導體層包含具有比矽更寬之能帶隙的半導體材料。
  3. 如申請專利範圍第2項的半導體裝置，其中該第一導電層、該第二導電層、以及該第四導電層分別形成包括作為通道形成層的該半導體層之電晶體的源極、汲極、以及閘極；且其中該第二導電層及該第三導電層形成電容器的二相對電極。
  4. 如申請專利範圍第1項的記憶體裝置，其中該半導體層包含具有大於或等於2.5eV且少於或等於4eV之能帶隙的材料。
  5. 如申請專利範圍第2項的半導體裝置，其中該半導體層包含具有大於或等於2.5eV且少於或等於4eV之能帶隙的材料。
  6. 如申請專利範圍第1項的記憶體裝置，其中該半導體層已藉由沈積薄膜半導體材料而形成。
  7. 如申請專利範圍第2項的半導體裝置，其中該半導體層已藉由沈積薄膜半導體材料而形成。
  8. 如申請專利範圍第1項的記憶體裝置，其中該半導體層包含氧化物半導體。
  9. 如申請專利範圍第2項的半導體裝置，其中該半導體層包含氧化物半導體。
  10. 如申請專利範圍第1項的記憶體裝置， 其中該半導體層包含c-軸對準晶體氧化物半導體。
  11. 如申請專利範圍第2項的半導體裝置，其中該半導體層包含c-軸對準晶體氧化物半導體。
  12. 如申請專利範圍第1項之記憶體裝置，另外包含形成在半導體基材上方的驅動器電路，其中將該電晶體及該電容器形成在該驅動器電路上方並功能性地連接至該驅動器電路。
  13. 如申請專利範圍第2項之半導體裝置，另外包含形成在半導體基材上方的驅動器電路，其中將該第一導電層及該第二導電層形成在該驅動器電路上方並功能性地連接至該驅動器電路。
  14. 如申請專利範圍第1項之記憶體裝置，另外包含形成在半導體基材上方的驅動器電路，其中經由接點插頭將該驅動器電路電性連接至該位元線，且其中將該電晶體及該電容器形成在該驅動器電路上方。
  15. 如申請專利範圍第2項之半導體裝置，另外包含形成在半導體基材上方的驅動器電路，其中經由接點插頭將該驅動器電路電性連接至該第一導電層，且其中將該第一導電層及該第二導電層形成在該驅動器電路上方。
  16. 如申請專利範圍第1項的記憶體裝置， 其中該半導體層為稜形形狀或圓柱形狀的，且其中該字線面對該半導體層之所有側面或全體側面。
  17. 如申請專利範圍第2項的半導體裝置，其中該半導體層為稜形形狀或圓柱形狀的，且其中該第四導電層面對該半導體層之所有側面或全體側面。
  18. 如申請專利範圍第1項的記憶體裝置，其中將該電晶體及該電容器包括在記憶體胞元中，且其中，在該記憶體胞元中，隔離該電容器的最低部與該電容器之最高部的距離小於該記憶體胞元的寬度。
  19. 如申請專利範圍第2項的半導體裝置，其中該第二導電層及該第三導電層至少部分地包括在記憶體胞元中，且其中，在該記憶體胞元中，隔離該第二導電層之最低底表面與該第三導電層的最高頂表面之距離小於該記憶體胞元的寬度。
  20. 如申請專利範圍第2項的半導體裝置，其中該半導體裝置係記憶體裝置。
  21. 一種製造半導體裝置的方法，包括下列步驟：將位元線形成在絕緣表面上方；將半導體層形成在該位元線上方，該半導體層係稜形形狀或圓柱形狀的，並包含具有較矽為寬之能帶隙的半導體材料；形成覆蓋該位元線及該半導體層的閘極絕緣層； 以該閘極絕緣層夾於其間的方式，形成覆蓋該半導體層之至少部分側面的字線；將該閘極絕緣層的一部分移除，以曝露該半導體層的頂表面；形成與該半導體層之該頂表面接觸的電容器電極；且將絕緣層及電容器線以該次序堆疊在該電容器電極上方。
  22. 根據申請專利範圍第21項之用於製造半導體裝置的方法，其中該半導體層係氧化物半導體層。
  23. 根據申請專利範圍第21項之用於製造半導體裝置的方法，其中該半導體層係c-軸對準晶體氧化物半導體。
  24. 如申請專利範圍第21項之用於製造半導體裝置的方法，該半導體層的形成包括下列步驟：將氧化物半導體膜沈積在已加熱基材上；蝕刻該半導體層以形成該半導體層，且在該蝕刻步驟之前執行熱處理。
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