TWI570891B

TWI570891B - 半導體裝置

Info

Publication number: TWI570891B
Application number: TW101116218A
Authority: TW
Inventors: 松林大介
Original assignee: 半導體能源研究所股份有限公司
Priority date: 2011-05-17
Filing date: 2012-05-07
Publication date: 2017-02-11
Also published as: US9859268B2; JP6285509B2; JP2019220698A; JP2023162325A; JP7579934B2; KR20190080838A; JP2016192250A; JP6570694B2; US20120292614A1; JP6987949B2; JP2017073194A; JP2022027814A; KR102079492B1; JP2018142719A; JP2021015995A; JP7340584B2; JP2012256411A; TW201250990A; JP6068829B2; JP6333419B2

Description

半導體裝置

本發明之技術領域有關包含內容可定址記憶體的半導體裝置。

內容可定址記憶體(CAM)係一種記憶體，其可決定匹配於所謂資料字之一組資料的資料是否被儲存於該記憶體之中。

例如，CAM決定諸如〝10110〞之資料字的匹配是否具有。

做為CAM，可給定二元CAM(BCAM)、三元CAM(TCAM)、或其類似物。

在BCAM中，〝低(0)〞或〝高(1)〞之二值的任一者係儲存於每一個記憶體胞格中。

在TCAM中，〝低(0)〞、〝高(1)〞、或〝X(隨意)〞之三值的任一者係儲存於記憶體電路之每一個記憶體胞格中。

注意的是，〝X(隨意)〞係在讀取操作中將匹配任一輸入的值。

做為CAM之實例，可給定專利文獻1之中所揭示之包含電容器的CAM。

[參考文件] [專利文獻]

[專利文獻1]日本公開專利申請案第2003-272386號

CAM具有許多元件於一記憶體胞格中；因此，一記憶體胞格的面積易於變大。

鑑於上述，本發明之實施例的目的在於減少一記憶體胞格的面積。

電荷可使用讀取電晶體中的通道電容(閘極電極與通道形成區之間的電容)而予以保持。

換言之，該讀取電晶體亦用作電荷儲存電晶體。

電荷供應電晶體之源極及汲極的其中一者係電性連接至該讀取及電荷儲存電晶體的閘極。

在此，使用於該讀取及電荷儲存電晶體中的半導體較佳地係包含矽之半導體，用以增加讀取速度。用於讀取速度之進一步的增加，包含矽之該半導體較佳地具有晶性。

在其中電荷供應電晶體之漏電量大的情況中，必須增加讀取及電荷儲存電晶體中之通道電容，且因而，需增加該讀取及電荷儲存電晶體之通道形成區的面積。

由於此理由的緣故，使用氧化物半導體於電荷供應控制部之中係較佳的。

該氧化物半導體具有比矽更寬的能隙。

使用於電晶體中之半導體的能隙愈寬，則流過該電晶體的截止狀態電流會愈小。

因此，在至少使用氧化物半導體於通道形成區中之電晶體的源極與汲極間之漏電量(截止狀態電流)係比使用包含矽之半導體的電晶體之漏電量更有效地小。

在使用氧化物半導體做為使用於電荷供應電晶體中之半導體的情況中，可減少讀取及電荷儲存電晶體之通道形成區的面積。

注意的是，在其中電荷供應電晶體之漏電量大的情況中，更新操作係必要的。

然而，在使用具有有效小量之漏電流的電晶體，例如，使用氧化物半導體之電晶體的情況中，可減少再新操作的數目。

較小數目之再新操作可致能更小的功率消耗。

因此，在電荷供應電晶體中之氧化物半導體的使用導致減少再新操作的數目及降低功率消耗之二次功效。

本發明之實施例可提供半導體裝置，其包含第一電晶體、第二電晶體、第三電晶體、第四電晶體、第一佈線、第二佈線、第三佈線、及第四佈線。第一佈線係電性連接至第一電晶體之源極及汲極的其中一者和第三電晶體之源極及汲極的其中一者。第二佈線係電性連接至第二電晶體之源極及汲極的其中一者和第四電晶體之源極及汲極的其中一者。第三佈線係電性連接至第一電晶體的閘極和第二電晶體的閘極。第四佈線係電性連接至第三電晶體之源極及汲極的另一者和第四電晶體之源極及汲極的另一者。第三電晶體的閘極係電性連接至第一電晶體之源極及汲極的另一者。第四電晶體的閘極係電性連接至第二電晶體之源極及汲極的另一者。第一電晶體及第二電晶體的半導體層係氧化物半導體層。第三電晶體及第四電晶體的半導體層係包含矽之半導體層。

進一步地，可提供其中第三電晶體的半導體層及第四電晶體的半導體層共享相同的層之半導體裝置。

本發明之另一實施例可提供半導體裝置，包含第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第一佈線、第二佈線、第三佈線、第四佈線、及第五佈線。第一佈線係電性連接至第一電晶體之源極及汲極的其中一者和第三電晶體之源極及汲極的其中一者。第二佈線係電性連接至第二電晶體之源極及汲極的其中一者和第四電晶體之源極及汲極的其中一者。第三佈線係電性連接至第一電晶體的閘極和第二電晶體的閘極。第四佈線係電性連接至第五電晶體之源極及汲極的其中一者。第五佈線係電性連接至第五電晶體的閘極。第三電晶體的閘極係電性連接至第一電晶體之源極及汲極的另一者。第四電晶體的閘極係電性連接至第二電晶體之源極及汲極的另一者。第五電晶體之源極及汲極的另一者係電性連接至第三電晶體之源極及汲極的另一者和第四電晶體之源極及汲極的另一者。第一電晶體及第二電晶體的半導體層係氧化物半導體層。第三電晶體、第四電晶體、及第五電晶體的半導體層係包含矽之半導體層。

進一步地，可提供其中第一電晶體係位於第三電晶體之上；第二電晶體係位於第四電晶體之上；以及第三電晶體之半導體層、第四電晶體之半導體層、及第五電晶體之半導體層共享相同的層之半導體裝置。

可提供其中第一電晶體的半導體層與第三電晶體的半導體層重疊，且其中第二電晶體的半導體層與第四電晶體的半導體層重疊之半導體裝置。

進一步地，可提供其中第一電晶體之半導體層的一部分係透過第一連接電極而電性連接至第三電晶體之半導體層的一部分；第二電晶體之半導體層的一部分係透過第二連接電極而電性連接至第四電晶體之半導體層的一部分；第一電晶體之半導體層的該部分係與第一連接電極接觸；第一電晶體之半導體層的另外部分係與作用為第三電晶體之閘極的閘極電極接觸；第二電晶體之半導體層的該部分係與第二連接電極接觸；第二電晶體之半導體層的另外部分係與作用為第四電晶體之閘極的閘極電極接觸；以及第一連接電極、第二連接電極、第三電晶體的閘極電極、及第四電晶體的閘極電極係形成於相同的步驟中之半導體裝置。

可提供其中第一電晶體、第二電晶體、第三電晶體、及第四電晶體係包含於記憶體胞格中，且其中電荷係使用第三電晶體中的通道電容及第四電晶體中的通道電容而儲存於記憶體胞格中之半導體裝置。

一記憶體胞格的面積可藉由使用讀取電晶體中之通道電容來保持電容，而予以降低。

具有晶性且包含矽的半導體係使用於讀取及電荷儲存電晶體中，以及氧化物半導體係使用於電荷供應電晶體中；因此，可改善讀取速度且可減少一記憶體胞格的面積。

將參照附圖來詳細敘述實施例。

熟習於本項技藝之該等人士將易於理解的是，本發明之模式和細節可以以各式各樣的方式來予以改變，而不會背離本發明之精神。

因此，本發明不應被解讀為受限於下文該等實施例中所敘述者。

在下文將被給定的結構中，相同的部分或具有相似功能的部分係藉由相同的參考符號而表示於不同的圖式中，且其說明將不予以重複。

下文所給定的該等實施例可適當地結合而實施。

(實施例1)

將參照第1圖及第2圖來敘述包含CAM之半導體裝置的實例。

第1圖描繪第2圖中之第i列及第j行(對應於第2圖中之b_ij)中之記憶體胞格的實例。注意的是，在圖式中之i、j、m、及n係自然數，且i係小於m以及j係小於n。

在第1圖之記憶體胞格中，係配置電晶體11、電晶體12、電晶體21、電晶體22、佈線31、佈線32、佈線33、及佈線34。

電晶體11及電晶體12作用為電荷供應電晶體。

注意的是，電晶體11及電晶體12使用氧化物半導體(OS)，其係藉由在該等電晶體的電路符號下面之文字符號〝OS〞而被指示於圖式中。

電晶體21及電晶體22之每一者作用為讀取電晶體及電荷儲存電晶體二者。

雖然電晶體11、電晶體12、電晶體21、及電晶體22係在第1圖中為n通道電晶體，但它們可係p通道電晶體。

注意的是，在使用p通道電晶體的情況中，輸入信號或輸入電壓的極性應視需要地予以反轉。

佈線31及佈線32作用為查尋線。

在圖式中，SL及/SL表示該等查尋線。

此外，SL_x(x係任意數)表示配置於第x行中之記憶體胞格中的查尋線SL。

佈線33作用為字線。

在圖式中，WL表示該字線。

此外，WL_y(y係任意數)表示配置於第y列中之記憶體胞格中的字線WL。

佈線34作用為匹配線。

在圖式中，ML表示該匹配線。

此外，ML_y(y係任意數)表示配置於第y列中之記憶體胞格中的匹配線ML。

佈線31係電性連接至電晶體11之源極及汲極的其中一者和電晶體21之源極及汲極的其中一者。

佈線32係電性連接至電晶體12之源極及汲極的其中一者和電晶體22之源極及汲極的其中一者。

佈線33係電性連接至電晶體11的閘極及電晶體12的閘極。

注意的是，電晶體11的閘極及電晶體12的閘極可電性連接不同的佈線。

然而，用以輸入相同的信號至電晶體11的閘極及電晶體12的閘極，該電晶體11的閘極及該電晶體12的閘極係較佳地電性連接至共同佈線，如第1圖中所描繪地。

佈線34係電性連接至電晶體21之源極及汲極的另一者和電晶體22之源極及汲極的另一者。

佈線31及佈線32係設置共用於配置在行中之記憶體胞格的群組。

佈線33及佈線34係設置共用於配置在列中之記憶體胞格的群組。

電晶體21的閘極係電性連接至電晶體11之源極及汲極的另一者。

電晶體22的閘極係電性連接至電晶體12之源極及汲極的另一者。

在此說明書中，〝電性連接〞意指將被直接連接或將透過並不會影響到電路操作的元件而連接。

並不會影響到電路操作的元件適用的是，在其中輸入係信號的情況中，將輸出該信號而不改變該信號的內容，以及在其中輸入係電壓的情況中，將輸出該電壓而不改變該電壓的極性之元件，且特別適用於電阻器、開關、二極體、及其類似物。做為開關，例如，可給定電晶體。在其中輸入係電壓的情況中，電容器亦包含於並不會影響到電路操作的元件之實例中。

在第2圖中，記憶體胞格(稱為b_xy)係以列及行之陣列而配置。

此外，b_xy(x及y係任意數)表示配置於第x行及第y列中之記憶體胞格。

在第2圖中，係設置預充電對應列(在第2圖中之輸入或輸出〝高(1)〞的電晶體)的元件及調整對應列中之輸出的緩衝器。

輸出G_y係輸入至決定電路。依據該輸出G_y(〝高(1)〞或〝低(0)〞)，決定電路決定匹配是否具有。

在此，將敘述操作(寫入操作、讀取操作)。

將敘述第1圖及第2圖中之第i列及第j行中的記憶體胞格中之操作於下文，做為實例。藉由實行相同的操作於其他的記憶體胞格中，可獲得所有記憶體胞格中之寫入操作及讀取操作。

在寫入操作中，首先，選擇字線WL_i以使電晶體11的閘極及電晶體12的閘極成為在開啟狀態中(使該等電晶體成為在導通狀態中)。

然後，輸入對應於〝高(1)〞或〝低(0)〞之電壓至查尋線SL_j及查尋線/SL_j。

在三元CAM(TCAM)的情況中，查尋線SL_j的輸入S_j及查尋線/SL_j的輸入/S_j之組合具有三個狀態，其係其中S_j係〝高(1)〞及/S_j係〝低(0)〞之第一狀態；其中S_j係〝低(0)〞及/S_j係〝高(1)〞之第二狀態；以及其中S_j係〝低(0)〞及/S_j係〝低(0)〞之第三狀態。

注意的是，〝高(1)〞係電源供應電壓Vdd。

進一步地，〝低(0)〞係低電源供應電壓Vss或接地電位GND。

該低電源供應電壓Vss係低於該電源供應電壓Vdd的電壓。

當參考電位並非接地電位GND時，則與電源供應電壓Vdd成對的電源供應電壓稱為低電源供應電壓Vss。

S_j及/S_j的極性係在第一狀態與第二狀態之間反轉。

在第一狀態中，係輸入〝高(1)〞之S_j；因而，記憶體胞格b_ij係在〝高(1)〞的狀態中。

在第二狀態中，係輸入〝低(0)〞之S_j；因而，記憶體胞格b_ij係在〝低(0)〞的狀態中。

在第三狀態中，係輸入〝低(0)〞之S_j及〝低(0)〞之/S_j；因而，記憶體胞格b_ij係在〝X(隨意)〞的狀態中。

資料b_ij及資料/b_ij係各自儲存於記憶體胞格b_ij中。

注意的是，b_ij係儲存於電晶體21中之通道電容中的資料，以及/b_ij係儲存於電晶體22中之通道電容中的資料。

〝X(隨意)〞係將匹配讀取操作中之任何輸入值的值。

上述操作係以相同的方式而實行於每一個記憶體胞格中；因此，完成對每一個記憶體胞格的寫入。

在寫入操作之後，使電晶體11的閘極及電晶體12的閘極成為在閉合狀態中(使該等電晶體成為在關閉狀態中)。

在讀取狀態中，使電晶體11的閘極及電晶體12的閘極成為在閉合狀態中(使該等電晶體成為在關閉狀態中)。

在讀取操作中，匹配線ML_i係以〝高(1)〞而預充電。

在讀取操作中，查尋線SL_j的輸入S_j及查尋線/SL_j的輸入/S_j具有反轉的極性。

第1表顯示讀取操作中之b_ij、/b_ij、S_j、/S_j、及ML_i間的關係。

如第1表中所示地，在其中寫入操作係實行於第一狀態或第二狀態中且進一步地，輸入S_j匹配記憶體胞格中之b_ij的情況中，匹配線ML_i的電位保持〝高(1)〞。

另一方面，當在其中寫入操作係實行於第一狀態或第二狀態中的情況中，而輸入S_j並不匹配記憶體胞格中之b_ij時，則匹配線ML_i的電位改變為〝低(0)〞。

在其中寫入操作係實行於第三狀態(〝X(隨意)〞)中的情況中，電晶體21的閘極及電晶體22的閘極係在讀取操作中的閉合狀態中(該等電晶體係在關閉狀態中)。因而，並不供應查尋線SL_j的輸入S_j及查尋線/SL_j的輸入/S_j至匹配線ML_i。

因此，在其中寫入操作係實行於第三狀態(〝X(隨意)〞)中的情況中，匹配線ML_i的電位保持〝高(1)〞，而不管輸入S_j是否與記憶體胞格中之b_ij匹配。

在此，決定匹配線ML_i之輸出G_i的決定電路決定其中輸出G_i係〝高(1)〞的情況中，具有匹配；且決定其中輸出G_i係〝低(0)〞的情況中，不具有匹配。

在其中匹配發生於列中的所有記憶體胞格之每一者中的情況中，匹配線ML_i的電位保持〝高(1)〞；因此，決定電路決定的是，具有匹配。也就是說，在其中寫入操作係實行於第一狀態或第二狀態中且進一步地，輸入S_j匹配該列中的所有記憶體胞格中之b_j的情況中，或在其中寫入操作係在該列中的所有記憶體胞格中實行於第三狀態中的情況中，匹配線ML_i之電位保持〝高(1)〞；因此，決定電路決定的是，具有匹配。

當在其中甚至匹配並不發生於列中的該等記憶體胞格中之一記憶體胞格中的情況中之中時，則匹配線ML_i的電位變成〝低(0)〞；因此，決定電路決定的是，不具有匹配。也就是說，在其中寫入操作係實行於第一狀態或第二狀態中且甚至輸入S_j並不匹配於該列中的該等記憶體胞格中之一記憶體胞格中的b_j之情況中，匹配線ML_i的電位會變成〝低(0)〞；因此，決定電路決定的是，不具有匹配。

在上述方式中，CAM以列為基礎而決定資料字之匹配是否具有。當即使在單一列中具有匹配時，則CAM通常決定的是，具有匹配；而當甚至在單一列中不具有匹配時，則就整個而言，該CAM決定的是，不具有匹配。

例如，如第3圖所示地，在其中輸入資料字〝10110〞的情況中，儲存於第一列中的資料字〝10100〞並不匹配該輸入之資料字〝10110〞，而導致不具有匹配於第一列中的決定。

進一步地，在第3圖中，資料字〝10110〞係儲存於第L列中，且匹配該輸入之資料字〝10110〞，而導致具有匹配於第L列中的決定。

進一步地，在第3圖中，資料字〝1011X〞係儲存於第M列中。因為X匹配任何值，所以資料字〝1011X〞匹配該輸入之資料字〝10110〞，而導致具有匹配於第M列中的決定。

進一步地，在第3圖中，資料字〝101XX〞係儲存於第N列中。因為X匹配任何值，所以資料字〝101XX〞匹配該輸入之資料字〝10110〞，而導致具有匹配於第N列中的決定。

因此，在第3圖中，具有其中匹配發生的列；因而，就整個而言，CAM決定的是，具有匹配。

另一方面，在其中不具有其中匹配發生的列之情況中，就整個而言，CAM決定的是，不具有匹配。

此實施例或其一部分之內容可以與任何其他的實施例及實例結合而實施。

(實施例2)

在其中寫入操作係在第1圖、第2圖、第4圖、及第5圖中僅以第一狀態及第二狀態來實行而無〝X(隨意)〞之儲存的情況中，記憶體作用為二元CAM(BCAM)。

也就是說，在第1圖、第2圖、第4圖、及第5圖中所描繪的組態可使用於二元CAM(BCAM)及三元CAM(TCAM)二者。

(實施例3)

在二元CAM(BCAM)及三元CAM(TCAM)中，具有其中需在寫入之後確認每一記憶體胞格中所儲存之資料的情況。

在BCAM的情況中，儲存於所有列中之資料字可透過讀取操作的重複來加以確認；因此，在每一個記憶體胞格中之儲存資料可僅藉由讀取操作而予以確認。

然而，在如第3圖中所描繪的實例中之三元CAM(TCAM)的情況中，可具有其中匹配發生的複數個列。

當具有其中匹配發生的複數個列時，則不容易決定〝X〞是否包含於其中匹配發生之列中的資料之中；因此，在某些情況中，於所有記憶體胞格中之儲存資料的決定無法藉由重複讀取操作而做成。

可製備另外的記憶體，使得寫入之資料可儲存於該記憶體中。

然而，儲存資料於另外的記憶體中之方法並非較佳的方法，因為需製備具有大的面積之另外的記憶體。

鑑於此點，在此實施例中，將參照第4圖及第5圖來敘述其中在每一個記憶體胞格中之儲存資料可在寫入後被確認的組態。

在第4圖中之組態係藉由添加電晶體23於第1圖中之佈34，亦即，匹配線與電晶體21之源極及汲極的另一者和電晶體22之源極及汲極的另一者間的連接點之間所做成的組態。

在第4圖中，電晶體23之源極及汲極的其中一者係電性連接至電晶體21之源極及汲極的另一者和電晶體22之源極及汲極的另一者之間的連接點。

在第4圖中，電晶體23之源極及汲極的另一者係電性連接至佈線34。

在第4圖中，電晶體23的閘極係電性連接至佈線35。

注意的是，在此實施例中之電晶體23係n通道電晶體，但可係p通道電晶體。

在其中電晶體23係p通道電晶體的情況中，輸入信號或輸入電壓可視需要地加以調整。

佈線35作用成為讀取選擇線。

在圖式中，RL表示讀取選擇線。

此外，RL_y(y係任意數)表示配置在第y列中之記憶體胞格中的讀取選擇線。

佈線35係設置共用於以列所配置之記憶體胞格的群組。

第5圖的組態係藉由添加讀取選擇線RL、輸入〝高(1)〞或〝低(0)〞至讀取選擇線RL之元件(例如，電晶體)、及輸入〝低(0)〞至匹配線ML之元件(例如，電晶體)至第2圖之組態所做成的組態。

在此實施例中，電晶體23及讀取選擇線RL的添加允許除了寫入操作及讀取操作之外的確認操作。

將敘述第4圖及第5圖中之操作。

將敘述第4圖及第5圖中之第i列及第j行中的記憶體胞格中之操作於下文，做為實例。藉由實行相同的操作於其他記憶體胞格之中，可獲得所有記憶體胞格中的寫入操作、讀取操作、及確認操作。

寫入操作係與第1圖及第2圖中之寫入操作相似。

在寫入操作中，電晶體23可係在導通狀態或關閉狀態中。

注意的是，為了要在寫入操作期間防止匹配線ML_i的電性情形影響到查尋線SL_j，電晶體23較佳地係在關閉狀態中。

為了要防止匹配線ML的電性情形影響到查尋線SL，亦可將電晶體23添加於實施例1中，其中並不實行確認操作。

讀取操作係與第1圖及第2圖中之讀取操作相似。

在讀取操作中，匹配線ML_i需電性連接至電晶體21之源極及汲極的另一者與電晶體22之源極及汲極的另一者之間的連接部。因而，在讀取操作期間，電晶體23係在導通狀態中。

在確認操作中，查尋線S₁至S_n及查尋線/S₁至/S_n均係以〝低(0)〞而加以預充電。

在讀取第i列中之資料的情況中，在第i列中之匹配線ML_i及讀取選擇線RL_i係設定成〝高(1)〞，且在除了第i列之外的列中之匹配ML₁至ML_i-1及ML_i+1至ML_m以及讀取選擇線RL₁至RL_i-1及RL_i+1至RL_m係設定成〝低(0)〞。

此時，依據儲存於第i個記憶體胞格中之b_ij，輸出S_j變成〝高(1)〞或〝低(0)〞。

也就是說，在其中b_ij係〝高(1)〞的情況中，電晶體21係在導通狀態中；因而，在匹配線ML_i中之電壓〝高(1)〞係輸入至SL_j且藉以使〝高(1)〞之S_j輸出。

另一方面，在其中b_ij係〝低(0)〞的情況中，電晶體21係在關閉狀態中；因而，在匹配線ML_i中之電壓〝高(1)〞並不輸入至SL_j，且因此，S_j保持於〝低(0)〞的預充電狀態中。

此時，依據儲存於第i個記憶體中之/b_ij，輸出/S_j變成〝高(1)〞或〝低(0)〞。

也就是說，在其中/b_ij係〝高(1)〞的情況中，電晶體22係在導通狀態中；因而，在匹配線ML_i中之電壓〝高(1)〞係輸入至/SL_j且藉以使〝高(1)〞之/S_j輸出。

另一方面，在其中/b_ij係〝低(0)〞的情況中，電晶體22係在關閉狀態中；因而，在匹配線ML_i中之電壓〝高(1)〞並不輸入至/SL_j，且因此，/S_j保持於〝低(0) 〞的預充電狀態中。

以上述方式，在確認操作中，資料b_ij可藉由輸出S_j而確認且資料/b_ij可藉由輸出/S_j而確認。也就是說，在每一個記憶體胞格中之儲存資料可藉由確認操作而予以確認。

此實施例或其一部分之內容可以與任何其他的實施例及實列結合而實施。

(實施例4)

在第1圖及第4圖中，電荷係使用通道電容以保持(儲存資料)，而導致一記憶體胞格之面積的減少。

選擇性地，可使用以下之組態：第一電容器的一電極係電性連接至電晶體21的閘極，第一電容器的另一電極係設定為〝低(0)〞，第二電容器的一電極係電性連接至電晶體22的閘極，以及第二電容器的另一電極係設定為〝低(0)〞。

在上述組態中，需設置第一電容器及第二電容器。然而，因為氧化物半導體係使用做為電晶體11及電晶體12中之半導體，所以即使具有小面積的第一電容器及第二電容器，亦可保持電荷。

因此，甚至在其中設置第一電容器及第二電容器的情況中，亦可使第一電容器及第二電容器的面積最小化；因而，可減少一記憶體胞格的面積。

(實施例5)

在第1圖及第4圖中，使用於讀取電荷儲存電晶體(電晶體21、電晶體22)中之半導體較佳地係具有晶性且包含矽之半導體，用以增加讀取速度。

在其中電荷供應電晶體(電晶體11、電晶體12)之漏電量大的情況中，必須增加讀取及電荷儲存電晶體中的通道電容，且因而，需增加讀取及電荷儲存電晶體之通道形成區的面積。

由於此理由之緣故，使用氧化物半導體於電荷供應電晶體(電晶體11、電晶體12)中係較佳的。

氧化物半導體具有比矽更寬的能隙，且在使用氧化物半導體之電晶體的源極與汲極間之漏電量(截止狀態電流)係大大地小於使用矽之電晶體的源極與汲極間之漏電量。

在使用氧化物半導體做為使用於電荷供應電晶體(電晶體11、電晶體12)中之半導體的情況中，可減少讀取及電荷儲存電晶體之通道形成區的面積。

用以增加讀取速度，讀取及電荷儲存電晶體(電晶體21、電晶體22)需快速地改變匹配線ML(佈線34)中之預充電的電位。

因此，讀取及電荷儲存電晶體(電晶體21、電晶體22)的通道寬度係較佳地大。

對照地，電荷供應電晶體(電晶體11、電晶體12)的通道寬度係較佳地小，以供達成小的截止狀態電流之用。

因而，讀取及電荷儲存電晶體(電晶體21、電晶體22)的道道寬度係較佳地大於電荷供應電晶體(電晶體11、電晶體12)的通道寬度。

(實施例6)

在此實施例中，將敘述氧化物半導體。

做為具有晶性且包含矽之半導體，具有矽(Si)、鍺化矽(SiGe)、及其類似物。

包含矽之半導體可係任何物，只要具有諸如單晶性、多晶性、或微晶性之晶性即可；然而，包含矽之半導體較佳地係用以增進遷移率之單晶。

較佳地，氧化物半導體至少包含銦(In)或鋅(Zn)。尤其，氧化物半導體佳地包含In及Zn。

此外，做為用以降低包含氧化物半導體之電晶體的電性特徵中之變化的穩定劑，較佳地，應包含選自鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)、及鑭系元素之一或更多個元素。

做為鑭系元素，具有鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb )、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、及鎦(Lu)。

做為單一成分之金屬氧化物半導體，例如，可使用氧化銦、氧化錫、氧化鋅、或其類似物。

做為二成分之金屬氧化物半導體，例如，可使用In-Zn為主氧化物、Sn-Zn為主氧化物、Al-Zn為主氧化物、Zn-Mg為主氧化物、Sn-Mg為主氧化物、In-Mg為主氧化物、In-Ga為主氧化物、或其類似物。

做為三成分之金屬氧化物半導體，例如，可使用In-Ga-Zn為主氧化物(亦稱為IGZO)、In-Sn-Zn為主氧化物、Sn-Ga-Zn為主氧化物、In-Al-Zn為主氧化物、In-Hf-Zn為主氧化物、In-La-Zn為主氧化物、In-Ce-Zn為主氧化物、In-Pr-Zn為主氧化物、In-Nd-Zn為主氧化物、In-Sm-Zn為主氧化物、In-Eu-Zn為主氧化物、In-Gd-Zn為主氧化物、In-Tb-Zn為主氧化物、In-Dy-Zn為主氧化物、In-Ho-Zn為主氧化物、In-Er-Zn為主氧化物、In-Tm-Zn為主氧化物、In-Yb-Zn為主氧化物、In-Lu-Zn為主氧化物、Al-Ga-Zn為主氧化物、Sn-Al-Zn為主氧化物、或其類似物。

做成四成分之金屬氧化物半導體，例如，可使用In-Sn-Ga-Zn為主氧化物、In-Hf-Ga-Zn為主氧化物、In-Al-Ga-Zn為主氧化物、In-Sn-Al-Zn為主氧化物、In-Sn-Hf-Zn為主氧化物、In-Hf-Al-Zn為主氧化物、或其類似物。

注意的是，在此，例如，In-Ga-Zn為主氧化物意指主要包含In、Ga、及Zn之氧化物，且在In對Ga及Zn的比例上並無限制。該In-Ga-Zn為主氧化物可包含除了In、Ga、及Zn之外的金屬元素。

例如，可使用具有In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)之原子比的In-Ga-Zn為主氧化物、或其中組成約係上述組成之任何氧化物。

選擇性地，可使用具有In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)之原子比的In-Sn-Zn為主氧化物、或其中組成約係上述組成之任何氧化物。

無需受限於上文所給定的材料，可根據所需之半導體特徵(例如，遷移率、臨限電壓、及變化)而使用具有適當組成之材料。為了要獲得所需的半導體特徵，氧化物半導體較佳地具有適當的載子濃度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比例、原子間之距離、密度、及其類似者。

該氧化物半導體可係單晶或非單晶。

在其中氧化物半導體係非單晶的情況中，氧化物半導體可係非晶或多晶的。進一步地，該氧化物半導體可具有包含晶體部於非晶部之中的結構。注意的是，因為非晶結構具有許多缺陷，所以非非晶結構係較佳的。

(實施例7)

將參照第6A至6C、第7A至7C圖、第8A至8C圖、第9A至9C圖、第10A及10B圖、第11A及11B圖、第12圖、第13圖、第14A至14B圖、以及15A至15C圖來敘述包含CAM的半導體裝置之製造方法的實例。

第10A及10B圖、第11A及11B圖、和第12圖、及第13圖係對應至第1圖及第2圖的頂視圖，且各自描繪四個記憶體胞格。

第14A至14C圖及第15A至15C圖係對應至第4圖及第5C圖的頂視圖，且各自描繪一個記憶體胞格。

第6A至6C圖、第7A至7C圖、第8A至8C圖、第9A至9C圖對應至沿著第10A及10B圖、第11A及11B圖、第12圖、第13圖、第14A至14C圖、以及第15A至15C圖中之線A-B所取得的橫剖面視圖。

相同的參考符號係共同地給定至第6A至6C圖、第7A至7C圖、第8A至8C圖、第9A至9C圖、第10A至10B圖、第11A至11B圖、第12圖、第13圖、第14A至14C圖、以及第15A至15C圖中之相同部分或具有相似功能的部分。

首先，製備包含基板101、在基板101上之絕緣層102、及在絕緣層102上之半導體層200的結構體(第6A圖)。

做為第6A圖中之結構體，可使用半導體在絕緣體上(SOI)基板或其類似物。

選擇性地，第6A圖中之結構體可順序形成絕緣層102及半導體層200於基板101之上，而予以形成。

該基底之基板101可係，但未受限於，矽晶圓、玻璃基板、石英基板、或金屬基板(不銹鋼基板或其類似物)。

取代第6A圖中之結構體，可使用矽晶圓於電晶體的形成中。

做為絕緣層102，可使用具有絕緣性質的任何材料。例如，可使用氧化矽膜、氮化矽膜、包含氮之氧化矽膜、包含氧之氮化矽膜、氮化鋁膜、氧化鋁膜、氧化鉿膜、或其類似物，但該絕緣層102並未受限於該等實例。絕緣層102可具有單層之結構或堆疊層之結構。

半導體層200較佳地包含，但未受限於，具有晶性且包含矽之半導體。例如，可使用晶體或非晶氧化物半導體。選擇性地，可使用包含非晶矽之半導體。

做為包含矽之半導體，可給定矽(Si)、鍺化矽(SiGe)、及其類似物。

接著，蝕刻該半導體層200以形成島狀之半導體層210，且將閘極絕緣層300形成於該半導體層210之上( 第6B圖、第10A圖、及第14A圖)。

做為閘極絕緣層300，可使用具有絕緣性質的任何材料。例如，可使用氧化矽膜、氮化矽膜、包含氮之氧化矽膜、包含氧之氮化矽膜、氮化鋁膜、氧化鋁膜、藉由氧化或氮化半導體層210所獲得的膜、氧化鉿膜、或其類似物，但該閘極絕緣層並未受限於該等實例。閘極絕緣層300可具有單層之結構或堆疊層之結構。

在第6B圖中，用於第1圖中之電晶體21的半導體層及用於第1圖中之電晶體22的半導體層共享相同的層(整體地形成)。

如第6B圖中所描繪之共享相同的層之用於第1圖中之電晶體21的半導體層及用於第1圖中之電晶體22的半導體層之形成可在製造第1圖中的記憶體胞格中致能一記憶體胞格之面積的減少。

注意的是，用於電晶體21的半導體層與用於電晶體22的半導體層可彼此互相分開。

在第10A圖中，用於第4圖中之電晶體21的半導體層、用於第4圖中之電晶體22的半導體層、及用於第4圖中之電晶體23的半導體層共享相同的層(整體地形成)。

如第10A圖中所描繪之共享相同的層之用於第4圖中之電晶體21的半導體層，用於第4圖中之電晶體22的半導體層，及用於第4圖中之電晶體23的半導體層之形成可在製造第4圖中的記憶體胞格中致能一記憶體胞格之面積的減少。

注意的是，用於電晶體21的半導體層、用於電晶體22的半導體層、及用於電晶體23的半導體層可彼此互相分開。

接著，將複數個開口設置於閘極絕緣層300中(第6C圖)。

該複數個開口係設置於其中電晶體之源極及汲極將被形成的位置中。

接著，在閘極絕緣層300上之閘極電極及透過該等開口而電性連接至半導體層210的連接電極係同時地形成。進一步地，雜質元素係使用該等閘極電極及該等連接電極做為遮罩而予以添加(第7A圖、第10B圖、第14B圖)。因為閘極電極及連接電極係在相同的步驟中同時地形成，所以閘極電極及連接電極可在相同的層之中。進一步地，因為閘極電極及連接電極係在相同的步驟中同時地形成，所以閘極電極及連接電極可使用相同的起始材料而形成。

做為雜質元素，可使用施體元素(例如，磷、砷)或受受元素(例如，硼)。

為了要降低其中連接電極與半導體層彼此互相接觸的部分之中的電阻，可在連接電極的形成之前選擇性地添加雜質元素至與連接電極接觸之該等部分。

注意的是，電極411、電極412、及電極413對應至閘極電極。

進一步地，電極421、電極422、電極423、及電極424對應至連接電極。

電極411對應至第1圖及第4圖中之電晶體21的閘極電極。

電極412對應至第1圖及第4圖中之電晶體22的閘極電極。

再者，電極413對應至第4圖中之電晶體23的閘極電極。

閘極電極及連接電極可使用具有導電性質之任何材料而形成，例如，其係，但未受限於，鋁、鈦、鉬、鎢、金、銀、銅、被添加給予導電性類型之雜質的矽、各式各樣的合金、氧化物導電層(典型地，氧化銦錫或其類似物)、或其類似物。該等閘極電極及該等連接電極可具有單層之結構或堆疊層之結構。

接著，形成側壁絕緣層且使接受回蝕處理，而形成側壁510於閘極電極的側表面及連接電極的側表面上。然後，雜質元素係使用該等側壁、該等閘極電極、及該等連接電極做為遮罩而予以添加(第7B圖)。

注意的是，閘極絕緣層300的一部分係在該等側壁之形成的同時，被去除(第7B圖)。

側壁絕緣層可使用具有絕緣性質的任何材料而形成，例如，其係，但未受限於，氧化矽膜、氮化矽膜、包含氮之氧化矽膜、包含氧之氮化矽膜、氮化鋁膜、氧化鋁膜、氧化鉿膜、或其類似物。該側壁絕緣層可具有單層之結構或堆疊層之結構。

接著，形成層間絕緣膜600於閘極電極及連接電極之上(第7C圖)。

層間絕緣膜600可使用，但未受限於，氧化矽膜、氮化矽膜、包含氮之氧化矽膜、包含氧之氮化矽膜、聚醯乙胺、丙烯酸樹脂、矽氧烷聚合物、氮化鋁膜、氧化鋁膜、氧化鉿膜、或其類似物，而形成。層間絕緣膜600可具有單層之結構或堆疊層之結構。

接著，閘極電極及連接電極的頂部表面(表面)係藉由執行回蝕處理或研磨(例如，機械研磨、化學機械研磨(CMP))於層間絕緣膜600上，而暴露(第8A)圖)。

層間絕緣膜600係藉以嵌入，以致使閘極電極及連接電極的頂部表面(表面)可無需接觸孔之形成而暴露，此可致能遮罩數目的減少。

暴露出閘極電極及連接電極的頂部表面(表面)的層間絕緣膜600係在嵌入於閘極電極與連接電極之間的狀態中。

因此，暴露出閘極電極及連接電極的頂部表面(表面)的層間絕緣膜600可稱作嵌入式絕緣層。

在其中稍後所形成之氧化物半導體層需具有晶性的情況中，其中形成氧化物半導體層於上之層間絕緣膜600較佳地具有高度平坦的表面。

由於此理由之緣故，較佳地使用CMP做為用以暴露閘極電極及連接電極之頂部表面(表面)的方法。

接著，形成氧化物半導體層711及氧化物半導體層712於層間絕緣膜(嵌入式絕緣層)600、連接電極、及閘極電極之上(第8B圖、第11A圖、第14C圖)。

氧化物半導體層711對應至第1圖及第4圖中之電晶體11中的半導體層。

進一步地，氧化物半導體層712對應至第1圖及第4圖中之電晶體12中的半導體層。

該等氧化物半導體層之每一者的一末端部分係與連接電極接觸，且該等氧化物半導體層之每一者的另一末端部分係與閘極電極接觸。

該等氧化物半導體層係各自定位於與連接電極和閘極電極間之區域重疊的區域中，且亦定位於與下方層之半導體層重疊的區域中。

透過上述之結構，可減少一記憶體胞格的面積。

在此，氫元素用作氧化物半導體層中之載子(施體)。

進一步地，因為氫元素具有還原特徵，所以其亦用作致使氧缺乏之元素。

因為氫元素具有感生載子之二因素，所以包含氫元素之物質係可防止氧化物半導體層免於遭受高度純化以致使該氧化物半導體並未接近於i型氧化物半導體層之物質。

注意的是，例如，包含氫元素之物質的實例包含氫、水分、氫氧化物、氫化物、及其類似物。

若層間絕緣膜600係使用電漿CVD法而形成時，則包含於膜形成氣體中的氫元素會被引入至層間絕緣膜600之內，且會不利地影響到氧化物半導體層。

聚醯乙胺之樹脂膜、丙烯酸樹脂、矽氧烷聚合物、或其類似物包含大量的水分，且因此，會不利地影響到氧化物半導體層。

由於此理由之緣故，與氧化物半導體層711及氧化物半導體層712接觸之層間絕緣膜600較佳地係使用濺鍍法而形成且不包含氫的膜。特別地，層間絕緣膜600較佳地係藉由濺鍍法所形成之氧化矽膜或氧化鋁膜。

接著，形成閘極絕緣層800於氧化物半導體層711及氧化物半導體層712之上，且形成閘極電極(閘極佈線)811於閘極絕緣層800之上(第8C圖、第11B圖、第15A圖)。

閘極絕緣層800可使用具有絕緣性質之任何材而形成，例如，其係，但未受限於，氧化矽膜、氮化矽膜、包含氮之氧化矽膜、包含氧之氮化矽膜、氮化鋁膜、氧化鋁膜、氧化鉿膜、或其類似物。閘極絕緣層800可具有單層之結構或堆疊層之結構。

閘極電極811可使用具有導電性質之任何材料而形成，例如，其係，但未受限於鋁、鈦、鉬、鎢、金、銀、銅、被添加給予導電性類型之雜質的矽、各式各樣的合金、氧化物導電層(典型地，氧化銦錫或其類似物)、或其類似物。該閘極電極(閘極佈線)可具有單層之結構或堆疊層之結構。

閘極電極811對應至第1圖及第4圖中之電晶體11的閘極電極、電晶體12的閘極電極、及佈線(字線WL)33。

接著，形成側壁絕緣層且使接受回蝕處理，而形成側壁910於閘極電極的側表面(第9A圖)。

注意的是，閘極絕緣層800的一部分係在該等側壁之形成的同時，被去除(第9A圖)。

接著，同時地形成電極1011及電極1021於氧化物半導體層711上。電極1012及電極1022於氧化物半導體層712上、以及佈線1023於電極423及層間絕緣層600上(第9B圖、第12圖、第15B圖)。

在形成第4圖中之記憶體胞格的情況中，在電極413及層間絕緣層600上之佈線1024以及在電極424及層間絕緣層600上之佈線1025係同時形成，如第15B圖中所描繪地。

在第9B圖中之電極及佈線可使用具有導電性質之任何材料而形成，例如，其係，但未受限於，鋁、鈦、鉬、鎢、金、銀、銅、被添加給予導電性類型之雜質的矽、各式各樣的合金、氧化物導電層(典型地，氧化銦錫或其類似物)、或其類似物。該等電極及該等佈線可具有單層之結構或堆疊層之結構。

電極1011及電極1021的其中一者對應至第1圖及第4圖中之電晶體11的源極電極、以及電極1011及電極1021的另一者對應至第1圖及第4圖中之電晶體11的汲極電極。

電極1012及電極1022的其中一者對應至第1圖及第4圖中之電晶體12的源極電極、以及電極1012及電極1022的另一者對應至第1圖及第4圖中之電晶體12的汲極電極。

佈線1023對應至第1圖中之佈線(匹配線ML)34。

佈線1023用作輔助佈線，以供電性連接至第4圖中之電晶體23以及第4圖中之電晶體21及電晶體22的佈線之用。該輔助佈線可予以省略；惟，因為其可致能電荷對匹配線ML的快速供應，所以較佳地形該輔助佈線。

佈線1024對應至第4圖中之佈線(讀取選擇線RL)35。

佈線1025對應至第4圖中之佈線(匹配線ML)34。

藉由使源極及汲極電極(電極1011、電極1021、電極1012、電極1022、及其類似物)與下方層之閘極電極及下方層之連接電極接觸，如第9B圖中所描繪地，則即使在其中接觸不良產生於氧化物半導體層與下方層之閘極電極或下方層之連接電極之間的情況中，氧化物半導體層亦可電性連接至下方層之閘極電極或下方層之連接電極。

與氧化物半導體層711中之電極1011重疊的區域，與氧化物半導體層711中之電極1021重疊的區域，與氧化物半導體層712中之電極1012重疊的區域、以及與氧化物半導體層712中之電極1022重疊的區域可視為該等個別之電晶體中的源極區及汲極區。

進一步地，側壁510的存在可致能通道形成區與源極及汲極電極間之高電阻區(與氧化物半導體層中的側壁重疊之區域)的形成；從而，可降低包含該氧化物半導體之電晶體的截止狀態電流。因此，可減少包含該氧化物半導體之電晶體的漏電量。

接著，形成層間絕緣膜1100於閘極電極上，且形成接觸孔於該層間絕緣層1100之中。然後，形成佈線1211及佈線1212於該層間絕緣膜1100之上(第9C圖、第13圖、及第15C圖)。

佈線1211係透過接觸孔而電性連接至電極1021。

佈線1212係透過接觸孔而電性連接至電極1022。

層間絕緣層1100可使用，但未受限於，氧化矽膜、氮化矽膜、包含氮之氧化矽膜、包含氧之氮化矽膜、聚醯乙胺、丙烯酸樹脂、矽氧烷聚合物、氮化鋁膜、氧化鋁膜、氧化鉿膜、或其類似物，而形成。層間絕緣層1100可具有單層之結構或堆疊層之結構。

佈線1211及佈線1212可使用具有導電性質之任何材料而形成，例如，其係，但未受限於，鋁、鈦、鉬、鎢、金、銀、銅、被添加給予導電性類型之雜質的矽、各式各樣的合金、氧化物導電層(典型地，氧化銦鎢或其類似物)、或其類似物。佈線1211及佈線1212可具有單層之結構或堆疊層之結構。

佈線1211對應至第1圖及第4圖中之佈線(查尋線SL)31。

佈線1212對應至第1圖及第4圖中之佈線(查尋線/SL)32。

藉此而形成且定位該等層，則可在第1圖或第4圖中之記憶體胞格的製造中減少一記憶體胞格的面積。

(實施例8)

雖然已在實施例7中敘述頂部閘極電晶體的情況，但亦可使用底部閘極電晶體或鰭式電晶體。

同樣地，可使用具有與實施例7中所述的結構不同之結構的頂部閘極電晶體。

也就是說，可施加任何的電晶體結構。

[實例1]

包括包含In、Sn、及Zn之氧化物半導體的電晶體可藉由在加熱基板的同時，沈積氧化物半導體，或藉由氧化物半導體膜的沈積後之熱處理，而具有有利的特徵。

氧化物半導體較佳地包含各5原子百分比之In、Sn、及Zn。

藉由在包含In、Sn、及Zn之氧化物半導體膜的沈積之後刻意地加熱基板，可增加電晶體的場效應遷移率。

此外，n通道電晶體的臨限電壓可以以正方向而偏移。

該n通道電晶體的臨限電壓之正偏移使得用以保持n通道電晶體關閉使用之電壓的絕對值減低，以致使功率消耗可降低。

進一步地，n通道電晶體可藉由臨限電壓的正偏移而變成常態關閉之狀態，以致使臨限電壓成為0 V或0 V以上。

將敘述使用包含In、Sn、及Zn之氧化物半導體的電晶體之特徵於下文。

(共用於取樣A至C的情形)

氧化物半導體層係在以下情形之下形成於基板上，以具有15奈米的厚度：使用具有In：Sn：Zn=1：1：1之組成比的靶極；氣體流率係Ar/O₂=6/9標準立方公分(sccm)；沈積壓力係0.4帕；以及沈積功率係100瓦。

其次，氧化物半導體層係以島狀形狀而被蝕刻。

然後，將鎢層沈積於氧化物半導體層之上，以具有 50奈米的厚度，以致使源極電極及汲極電極形成。

接著，氮氧化矽膜(SiON)係藉由使用甲矽烷氣體(SiH₄)及一氧化二氮(N₂O)之電漿增強CVD，而形成為具有100奈米之厚度，做為閘極絕緣膜。

然後，閘極電極係以以下方式而形成：形成氮化鉭層為15奈米之厚度；形成鎢層為135奈米的厚度；以及將該等層加以蝕刻。

進一步地，氮氧化矽膜(SiON)係藉由電漿增強CVD而形成為300奈米之厚度，且聚醯乙胺膜係形成為1.5微米之厚度，而藉以使層間絕緣層形成。

接著，用於測量之接墊係以以下方式而形成：形成接觸孔於層間絕緣層中；形成第一鈦膜為50奈米之厚度；形成鋁膜為100奈米之厚度；形成第二鈦膜為50奈米之厚度；以及將該等膜加以蝕刻。

具有電晶體之半導體裝置係以此方式而被製造出。

(取樣A)

在取樣A中，加熱係在氧化物半導體層的沈積期間執行於基板上。

再者，在取樣A中，熱處理並未在氧化物半導體層的沈積之後及在該氧化物半導體層的蝕刻之前被執行。

(取樣B)

在取樣B中，係沈積氧化物半導體層，而基板加熱於 200℃。

進一步地，在取樣B中，熱處理並未在氧化物半導體層的沈積之後及在該氧化物半導體層的蝕刻之前被執行。

該氧化物半導體層係在當加熱基板時之同時被沈積，以便去除用作氧化物半導體層中之施體的氫。

(取樣C)

在取樣C中，係沈積氧化物半導體層，而基板加熱於200℃。

進一步地，於取樣C中，在沈積氧化物半導體層之後且在蝕刻該氧化物半導體層之前，係執行氮氛圍中之熱處理於650℃，1小時，且然後，執行氧氛圍中之熱處理於650℃，1小時。

在氮氛圍中之650℃，1小時的熱處理係為了要去除用作氧化物半導體層中之施體的氫而執行。

氧亦由於用以去除用作氧化物半導體層中之施體的氫之熱處理而被去除，此將造成用作氧化物半導體層中之載子的氧缺乏。

所以，熱處理係在氧氛圍中執行於650℃，1小時，以降低氧缺乏。

(取樣A至C之電晶體的特徵)

第16A圖顯示取樣A之電晶體的初始特徵。

第16B圖顯示取樣B之電晶體的初始特徵。

第16C圖顯示取樣C之電晶體的初始特徵。

取樣A之電晶體的場效應遷移率係18.8 cm²/Vs。

取樣B之電晶體的場效應遷移率係32.2 cm²/Vs。

取樣C之電晶體的場效應遷移率係34.5 cm²/Vs。

依據以透射式電子顯微鏡(TEM)之氧化物半導體層的橫剖面之觀察，其中該等氧化物半導體層係藉由與取樣A至C之沈積方法相似的沈積方法所形成，則晶性係在藉由與其中基板係在沈積期間被加熱之取樣B及取樣C之沈積方法相似的沈積方法所形成的取樣中被觀察到。

進一步地，令人驚奇地，其中基板係在沈積期間被加熱的取樣具有非晶部及具備c軸取向之晶體部。

在習知的多晶中，於晶體部中之晶體並不會被配向且會指向不同的方向。此意指的是，其中基板係在沈積期間被加熱的取樣具有新穎的結構。

第16A至16C圖的比較使瞭解到，在沈積期間或之後所執行於基板上的熱處理可去除用作施體之氫元素，而使n通道電晶體的臨限電壓藉以偏移於正方向中。

也就是說，當與沈積期間未加熱基板之取樣A的臨限電壓相較時，則在沈積期間加熱基板之取樣B的臨限電壓係以正方向而偏移。

此外，自其中基板係在沈積期間被加熱之取樣B與取樣C的比較所發現到的是，具有沈積後之熱處理的取樣C之臨限電壓係比不具有沈積後之熱處理的取樣B更偏移於正方向中。

當熱處理的溫度更高時，則諸如氫之輕元素會更容易被去除；因此，當熱處理的溫度更高時，則更可能將氫去除。

因而，大致地，臨限電壓可藉由進一步增加沈積期間或之後的熱處理之溫度，而更偏移於正方向中。

(取樣B及取樣C之閘極BT應力測試的結果)

閘極BT應力測試係執行於取樣B(不具有沈積後之熱處理)及取樣C(具有沈積後之熱處理)之上。

首先，每一個電晶體的V_gs-I_ds特徵係測量於25℃之基板溫度及10 V的V_ds，以測量加熱及高的正電壓之施加前的該電晶體特徵。

接著，將基板溫度設定為150℃且將V_ds設定為0.1 V。

之後，將20 V的V_gs施加至閘極絕緣膜，且保持1小時。

然後，將V_gs設定為0 V。

接著，將電晶體的V_gs-I_ds特徵測量於25℃之基板溫度及10 V的V_ds，以測量加熱及高的正電壓之施加後的該電晶體特徵。

如上述之加熱及高的正電壓之施加前後的該電晶體特徵之比較係稱作正BT測試。

另一方面，首先，每一個電晶體的V_gs-I_ds特徵係測量於25℃之基板溫度及10 V的V_ds，以測量加熱及高的負電壓之施加前的該電晶體特徵。

然後，將基板溫度設定為150℃且將V_ds設定為0.1 V。

其次，將-20 V的V_gs施加至閘極絕緣膜，且保持1小時。

接著，將V_gs設定為0 V。

然後，將電晶體的V_gs-I_ds特徵測量於25℃之基板溫度及10 V的I_ds，以測量加熱及高的負電壓之施加後的該電晶體特徵。

如上述之加熱及高的負電壓之施加前後的該電晶體特徵之比較係稱作負BT測試。

第17A圖顯示取樣B之正BT測試的結果。第17B圖顯示取樣B之負BT測試的結果。

第18A圖顯示取樣C之正BT測試的結果。第18B圖顯示取樣C之負BT測試的結果。

雖然該正BT測試及該負BT測試係用以決定電晶體之劣化程度的測試，但可藉由至少執行正BT測試而從第17A圖及第18A圖發現到臨限電壓可以以正方向偏移。

尤其，第17A圖顯示出正BT測試使電晶體成為常態關閉的電晶體。

因此，執行除了電晶體製造處理中之熱處理外的正BT測試可增進臨限電壓在正方向中之偏移；且因而，可製造出常態關閉的電晶體。

第19圖顯示取樣A之電晶體的截止狀態電流與測試時之基板溫度(絕對溫度)的倒數之間的關係。

在第19圖中，水平軸表示藉由將測試時之基板溫度的倒數乘以1000所獲得的值(1000/T)。

在第19圖中之截止狀態電流量表示每微米之通道寬度的截止狀態電流量。

截止狀態電流係在125℃之基板溫度時(1000/T係大約2.51)小於或等於1×10^-19A。

截止狀態電流係在85℃之基板溫度時(1000/T係大約2.79)小於或等於1×10^-20A。

換言之，可發現到當與包含矽半導體之電晶體相較時，包含氧化物半導體之電晶體的截止狀態電流係極低。

截止狀態電流係在當溫度減低時減少；因此，顯然地，在普通溫度時之截止狀態電流仍會更低。

此申請案係根據2011年5月17日在日本專利局所申請之日本專利申請案序號2011-110391，該申請案的全部內容係結合於本文以供參考。

11，12，21，22，23‧‧‧電晶體

31，32，33，34，35‧‧‧佈線

101‧‧‧基板

102‧‧‧絕緣層

200‧‧‧半導體層

210‧‧‧島狀之半導體層

300，800‧‧‧閘極絕緣層

411，412，413，421，422，423，424‧‧‧電極

510，910‧‧‧側壁

600，1100‧‧‧層間絕緣膜

711，712‧‧‧氧化物半導體層

811‧‧‧閘極電極

1011，1021，1012，1022‧‧‧電極

1023，1024，1025，1211，1212‧‧‧佈線

在附圖中：第1圖描繪半導體裝置的實例；第2圖描繪半導體裝置的實例；第3圖描繪半導體裝置的實例；第4圖描繪半導體裝置的實例；第5圖描繪半導體裝置的實例；第6A至6C圖描繪半導體裝置之製造方法的實例；第7A至7C圖描繪半導體裝置之製造方法的實例；第8A至8C圖描繪半導體裝置之製造方法的實例；第9A至9C圖描繪半導體裝置之製造方法的實例；第10A及10B圖描繪半導體裝置之製造方法的實例；第11A及11B圖描繪半導體裝置之製造方法的實例；第12圖描繪半導體裝置之製造方法的實例；第13圖描繪半導體裝置之製造方法的實例；第14A至14C圖描繪半導體裝置之製造方法的實例；第15A至15C圖描繪半導體裝置之製造方法的實例；第16A至16C圖顯示實例1中之取樣的初始特徵；第17A及17B圖顯示實例1中之取樣的BT測試結果；第18A及18B圖顯示實例1中之取樣的BT測試結果；以及第19圖顯示測量時之截止狀態電流與基板溫度間的關係。

11，12，21，22‧‧‧電晶體

31，32，33，34‧‧‧佈線

Claims

一種半導體裝置，包含：第一電晶體，其包含第一氧化物半導體層，該第一氧化物半導體層包含第一通道形成區；第二電晶體，其包含第二氧化物半導體層，該第二氧化物半導體層包括第二通道形成區；第三電晶體，包括第三通道形成區，該第三通道形成區包含矽；第四電晶體，包括第四通道形成區，該第四通道形成區包含矽；第一佈線，係電性連接至該第一電晶體之源極及汲極的其中一者和該第三電晶體之源極及汲極的其中一者；第二佈線，係電性連接至該第二電晶體之源極及汲極的其中一者和該第四電晶體之源極及汲極的其中一者；第三佈線，係電性連接至該第一電晶體的閘極和該第二電晶體的閘極；以及第四佈線，係電性連接至該第三電晶體之該源極及汲極的另一者和該第四電晶體之該源極及汲極的另一者，其中該第三電晶體的閘極係電性連接至該第一電晶體之該源極及汲極的另一者，其中該第四電晶體的閘極係電性連接至該第二電晶體之該源極及汲極的另一者，其中該第一電晶體之該源極及汲極的該其中一者係透過第一連接電極電性連接至該第三電晶體之該源極及汲極的該其中一者，且其中作用為該第三電晶體之該閘極的閘極電極的材料與該第一連接電極的材料相同，其中該第三電晶體之該閘極電極的側表面與側壁絕緣層接觸，其中該第一連接電極的側表面與側壁絕緣層接觸，其中該第一氧化物半導體層與該第三電晶體之該閘極電極重疊，且其中該第一氧化物半導體層的底表面與作用為該第一電晶體之該源極及汲極的該另一者皆與該第三電晶體之該閘極電極的頂表面接觸。
一種半導體裝置，包含：第一電晶體，其包含第一氧化物半導體層，該第一氧化物半導體層包含第一通道形成區；第二電晶體，其包含第二氧化物半導體層，該第二氧化物半導體層包括第二通道形成區；第三電晶體，包括第三通道形成區，該第三通道形成區包含矽；第四電晶體，包括第四通道形成區，該第四通道形成區包含矽；第一佈線，係電性連接至該第一電晶體之源極及汲極的其中一者和該第三電晶體之源極及汲極的其中一者；第二佈線，係電性連接至該第二電晶體之源極及汲極的其中一者和該第四電晶體之源極及汲極的其中一者；第三佈線，係電性連接至該第一電晶體的閘極和該第二電晶體的閘極；以及第四佈線，係電性連接至該第三電晶體之該源極及汲極的另一者和該第四電晶體之該源極及汲極的另一者，其中該第三電晶體的閘極係電性連接至該第一電晶體之該源極及汲極的另一者，其中該第四電晶體的閘極係電性連接至該第二電晶體之該源極及汲極的另一者，其中該第一電晶體之該源極及汲極的該其中一者係透過第一連接電極電性連接至該第三電晶體之該源極及汲極的該其中一者，且其中作用為該第三電晶體之該閘極的閘極電極的材料與該第一連接電極的材料相同，其中該第三電晶體之該閘極電極的側表面與側壁絕緣層接觸，其中該第一連接電極的側表面與側壁絕緣層接觸，其中該第一氧化物半導體層與該第三電晶體之該閘極電極重疊，且其中該第一氧化物半導體層的底表面與該第三電晶體之該閘極電極的頂表面接觸。
如申請專利範圍第1或2項之半導體裝置，其中該第一氧化物半導體層包含In、Sn、及Zn，且其中該第二氧化物半導體層包含In、Sn、及Zn。
如申請專利範圍第1或2項之半導體裝置，其中該第三通道形成區及該第四通道形成區共享相同的層。
如申請專利範圍第1或2項之半導體裝置，其中該第一電晶體係位於該第三電晶體之上，其中該第二電晶體係位於該第四電晶體之上，其中該第一氧化物半導體層與該第三電晶體的半導體層重疊，且其中該第二氧化物半導體層與該第四電晶體的半導體層重疊。
如申請專利範圍第5項之半導體裝置，其中該第一氧化物半導體層的一部分係透過第一連接電極而電性連接至該第三電晶體之該半導體層的一部分，且其中該第二氧化物半導體層的一部分係透過第二連接電極而電性連接至該第四電晶體之該半導體層的一部分。
如申請專利範圍第6項之半導體裝置，其中該第一氧化物半導體層的該部分係與該第一連接電極接觸，其中該第一氧化物半導體層的另外部分係與該第三電晶體之該閘極電極接觸，其中該第二氧化物半導體層的該部分係與該第二連接電極接觸，且其中該第二氧化物半導體層的另外部分係與作用為該第四電晶體之該閘極的閘極電極接觸。
如申請專利範圍第7項之半導體裝置，其中該第一連接電極、該第二連接電極、該第三電晶體的該閘極電極、及該第四電晶體的該閘極電極包含相同的材料。
如申請專利範圍第7項之半導體裝置，其中該第一連接電極、該第二連接電極、該第三電晶體的該閘極電極、及該第四電晶體的該閘極電極係形成於相同的步驟中。
如申請專利範圍第1或2項之半導體裝置，其中該第一電晶體、該第二電晶體、該第三電晶體、及該第四電晶體係包含於記憶體胞格中，且其中該記憶體胞格係組構以使用該第三電晶體中之通道電容及該第四電晶體中之通道電容，而保持電荷。
如申請專利範圍第1或2項之半導體裝置，其中該第一電晶體、該第二電晶體、該第三電晶體、及該第四電晶體係包含於複數個記憶體胞格的每一者之中，且其中該複數個記憶體胞格係包含於內容可定址記憶體之中。
如申請專利範圍第1或2項之半導體裝置，其中該第三電晶體之該閘極電極係單層。
如申請專利範圍第1或2項之半導體裝置，更包含：第五電晶體，包括第五通道形成區，該第五通道形成區包含矽；第五佈線，係直接地連接至該第五電晶體的閘極，其中，該第五電晶體之源極及汲極的其中一者係電性連接至該第三電晶體之該源極及汲極的其中一者以及該第四電晶體之該源極及汲極的該其中一者。
如申請專利範圍第13項之半導體裝置，更包含第一記憶體胞格及第二記憶體胞格，該第一記憶體胞格及該第二記憶體胞格之各者包含該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體及該第五電晶體，其中該第一記憶體胞格和該第二記憶體胞格之各者係組構以使用該第三電晶體中之通道電容及該第四電晶體中之通道電容，而保持電荷。
如申請專利範圍第13項之半導體裝置，其中該第一記憶體胞格和該第二記憶體胞格之各者係包含於內容可定址記憶體之中。
如申請專利範圍第13項之半導體裝置，其中該第三通道形成區、該第四通道形成區、及該第五通道形成區共享相同的層。