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JP2009059735A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルアレイ領域の端部領域の縦型トランジスタを所定の回路の一部として利用してチップ面積を削減可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、メモリセルアレイ領域１０には、下部電極がビット線ＬＢＬに接続される複数の縦型トランジスタが所定のピッチで規則的に配置され、その縦型トランジスタからなる複数のメモリセルを構成するとともに、メモリセルアレイ領域１０に隣接して周辺回路領域１１が配置され、周辺回路領域１１とメモリセルアレイ領域１０に跨って配置されるＭＯＳトランジスタＱ１〜Ｑ６からなるセンスアンプ回路が構成される。メモリセルアレイ領域１０の端部領域に配置されるＭＯＳトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６は、メモリセルと同じ縦型トランジスタが用いられている。
【選択図】図３

Description

本発明は、複数のワード線と複数のビット線の交点に形成された複数のメモリセルにデータを書き換え可能に記憶保持する半導体記憶装置に関し、特に、各メモリセルにおいて形成された縦型トランジスタの下方にビット線が配置される埋め込みビット線構造を採用した半導体記憶装置に関するものである。
ＳＲＡＭやＤＲＡＭ等の半導体記憶装置のチップ面積の削減を図るには、メモリセルアレイ自体の面積を削減することに加えて、メモリセルアレイに隣接して配置される周辺回路の専有面積を削減することが重要である。そのため、半導体記憶装置のセンスアンプ等の周辺回路を削減するための種々のレイアウト方法が提案されている（特許文献１〜４参照）。また、このようなレイアウト方法に関連し、メモリセルアレイ内に規則的に配置されたトランジスタを、本来のメモリセルとは異なる目的の他の回路の構成要素として用いる方法も提案されている。
特許文献１には、ＣＯＢ(Capacitor Over Bit Line)構造のメモリセルを有する大容量ＤＲＡＭにおいて、メモリセルアレイと周辺回路の間の段差緩衝領域を設けることなく接続信頼性を高める技術が開示されている。特許文献１の技術によれば、周辺回路に含まれるＭＯＳトランジスタを、メモリセルの選択トランジスタと同一のレイアウトと構造で形成する手法が採用されている。特許文献２には、ＳＲＡＭの複数のメモリセルアレイの間に小センスアンプを配置する場合、ダミーメモリセルを設けることなく面積削減が可能な半導体記憶装置が開示されている。特許文献２の技術によれば、メモリセルのトランジスタ配置をそのまま利用して小センスアンプを構成することができる。特許文献３には、ＤＲＡＭのメモリセルのキャパシタを電源配線の平滑容量として利用し、他の平滑容量確保のための面積を削減可能な半導体装置が開示されている。特許文献３の技術によれば、メモリセルアレイの一部の領域にあるメモリセルを並列に接続し、選択トランジスタを常時オンに制御することで平滑容量を実現している。特許文献４には、メモリセルアレイにダミーセルを設け、それを読み出し動作に用いる技術が開示されている。特許文献４の技術によれば、通常セルと同じ構造のキャパシタによりダミーセルを形成し、制御用の書き込みＭＯＳトランジスタを追加するだけで通常セルのレイアウトを利用可能となっている。
特開平７−１２２６５４号公報 特開２００１−１４８６１号公報 特開２００３−３３２５３２号公報 特開２００５−５１０４４号公報
ＤＲＡＭのメモリセルを微細化するには、選択トランジスタとして縦型トランジスタの構造を採用したメモリセルを形成することが望ましい。一般に、このようなメモリセルでは、キャパシタを縦型トランジスタの上方に形成するとともに、ビット線を縦型トランジスタの下方に配置する埋め込みビット線構造が採用される。また、ＤＲＡＭの周辺回路では、特にメモリセルアレイに隣接配置されるセンスアンプの占める面積が支配的である。しかしながら、ＤＲＡＭにおいて、縦型トランジスタの構造を採用したメモリセルアレイと、センスアンプ回路等を含む周辺回路を前提とした場合、上記従来の技術はいずれも適用困難である。
まず、特許文献１に開示された技術は、プレーナ型のＭＯＳトランジスタを用いたメモリセルに適用する場合を前提とするので、縦型トランジスタの構造には適用できない。また、特許文献２に開示された技術は、ＳＲＡＭのメモリセルアレイに対してのみ適用可能であるため、ＤＲＡＭのメモリセルアレイに対しては適用できない。また、特許文献３に開示された技術は、センスアンプを構成するトランジスタには適用できない。また、特許文献４に開示された技術は、ダミーセルに対してのみ適用可能であり、センスアンプを構成するトランジスタには適用できない。以上のように、上記の従来技術によれば、ＤＲＡＭのメモリセルに縦型トランジスタを用い、それをセンスアンプに含まれるトランジスタに対して適用し、チップ面積を削減する目的を達成できないという問題がある。
そこで、本発明はこれらの問題を解決するためになされたものであり、メモリセルの選択トランジスタとして縦型トランジスタの構造を採用してメモリセルアレイを構成し、縦型トランジスタの一部を周辺回路の構成要素として利用することでチップ面積を削減可能な半導体記憶装置を実現することを目的とする。
上記課題を解決するために、本発明の半導体記憶装置は、複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルを有する半導体記憶装置であって、下部電極が前記ビット線に接続される複数の縦型トランジスタが所定のピッチで規則的な配置で形成され、少なくとも前記縦型トランジスタからなる前記複数のメモリセルを含むメモリセルアレイ領域と、前記メモリセルアレイ領域に対しビット線延伸方向に隣接配置される周辺回路領域と、前記周辺回路領域と前記メモリセルアレイ領域に跨って構成される所定の回路とを備え、前記メモリセルアレイ領域のうち前記ワード線が設けられない端部領域に、上部電極が前記所定の回路に接続される前記縦型トランジスタが含まれることを特徴としている。
本発明の半導体記憶装置によれば、メモリセルアレイ領域のうち、ワード線とビット線の交点には縦型トランジスタからなる複数のメモリセルが配置される一方、ワード線が設けられない端部領域の同様の縦型トランジスタは、周辺回路領域とメモリセルアレイ領域に跨る所定の回路に接続される。所定の回路を周辺回路領域のみに形成する場合は、トランジスタのサイズが大きくなり、かつ不規則な配置となるので、面積の増加が避けられないのに対し、本発明では所定の回路の一部を、メモリセルアレイと同様にサイズが小さく高密度に配置可能な縦型トランジスタを利用して構成することができる。よって、所定の回路の専有面積を確実に削減して、チップ面積の小さい半導体記憶装置を実現することができる。
本発明において、前記端部領域に、上部電極が前記周辺回路領域内部のトランジスタに接続される前記縦型トランジスタを含めて構成してもよい。また、本発明において、前記端部領域に、上部電極が前記周辺回路領域内部に延伸される配線に接続される前記縦型トランジスタを含めて構成してもよい。
本発明において、前記メモリセルである前記縦型トランジスタは、上部電極が電荷量に応じて情報を保持可能なキャパシタの蓄積電極に接続され、ゲート電極が前記ワード線に接続されるように構成してもよい。また、本発明において、前記メモリセルである前記縦型トランジスタは、上部電極が抵抗状態に応じて情報を保持可能な可変抵抗素子の一端に接続され、ゲート電極が前記ワード線に接続されるように構成してもよい。
本発明において、前記所定の回路は、前記メモリセルから前記ビット線を介して読み出された信号を増幅するセンスアンプ回路を含めて構成してもよい。
本発明において、前記ビット線を階層構造に対応するローカルビット線とし、前記センスアンプ回路を、前記ローカルビット線を介して読み出された信号を増幅するローカルセンスアンプ回路とし、前記複数のワード線と交差する複数のグローバルビット線と、前記ローカルセンスアンプ回路から前記グローバルビット線を経由して伝送される信号を増幅するグローバルセンスアンプ回路をさらに備えた構成としてもよい。
一方、本発明において、前記ビット線を、階層構造に対応するローカルビット線とし、前記複数のワード線と交差する複数のグローバルビット線と、前記メモリセルから前記ローカルビット線及び前記グローバルビット線を経由して伝送される信号を増幅するセンスアンプ回路をさらに備えた構成とし、前記所定の回路は、前記ローカルビット線と前記グローバルビット線を選択的に接続する接続回路を含めて構成してもよい。
本発明において、前記所定の回路は、前記ビット線を所定の電位にプリチャージするプリチャージ回路を含めて構成してもよい。
本発明において、前記端部領域に、前記所定の回路に含まれない前記縦型トランジスタをダミートランジスタとして配置してもよい。
本発明によれば、縦型トランジスタを含む埋め込みビット線構造のメモリセルによりメモリセルアレイを構成する場合、メモリセルアレイのうち周辺回路に近接する端部領域に含まれる縦型トランジスタを周辺回路の構成要素として利用することができる。周辺回路領域のみにセンスアンプ等の周辺回路を構成する場合と比べ、小さいサイズの縦型トランジスタをメモリセルと同様のピッチで高密度に配置でき、全体的にチップ面積を削減することができる。
また、上記の縦型トランジスタは下部電極にビット線が接続される構造であり、例えば、周辺回路のトランジスタとビット線を接続するためのコンタクトを設ける必要がなくなるので、その分だけ製造工程を簡単にして製造コストの低減に有効である。
さらに、メモリセルアレイ領域のうち、周辺回路領域に近接する端部領域の縦型トランジスタを周辺回路の構成要素として利用するので、通常はリソグラフィー精度向上の目的で端部領域に設けられるダミートランジスタを廃止ないし削減でき、チップ面積を削減することができる。
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、データを記憶するメモリセルアレイとその周辺回路に関し、その階層構造と回路構成が異なる２つの実施形態をそれぞれ説明する。
［第１実施形態］
本発明の第１実施形態について説明する。第１実施形態は、半導体記憶装置としてのＤＲＡＭに対し本発明を適用したものであり、メモリセルの選択トランジスタとして縦型ＭＯＳトランジスタを採用したメモリセルアレイが構成される。第１実施形態のメモリセルアレイの構成について図１を参照して説明する。図１（Ａ）に示すように、第１実施形態のメモリセルアレイは、メモリセルアレイ領域１０に複数のワード線ＷＬとそれに交差する複数のローカルビット線ＬＢＬが配置され、その交点に形成された多数のメモリセルＭＣ（白丸で表記）から構成される。例えば、メモリセルアレイ領域１０に、Ｍ本のローカルビット線ＬＢＬとＮ本のワード線ＷＬが配置されている場合は、全部でＭ×Ｎ個のメモリセルＭＣが配置され、Ｍ×Ｎビットの記憶容量を有するメモリセルアレイを構成することができる。なお、メモリセルアレイ領域１０において、ワード線ＷＬが配置されない端部領域にも縦型トランジスタが配置されるが、詳細は後述する。
メモリセルアレイ内の各々のメモリセルＭＣは、図１（Ｂ）に示すように、１Ｔ１Ｃ型メモリセル（１つのトランジスタと１つのキャパシタから構成）となっている。メモリセルＭＣの選択トランジスタＱ０は、シリコンピラーを用いて形成された縦型ＭＯＳトランジスタであり、その上方（紙面下側）にキャパシタＣ０が配置されている。選択トランジスタＱ０は、シリコンピラー下端の下部ソース・ドレイン電極Ｅ１が下方（紙面上側）のローカルビット線ＬＢＬに接続され、シリコンピラー上端の上部ソース・ドレイン電極Ｅ２がキャパシタＣ０の蓄積電極に接続され、ゲート電極がワード線ＷＬに接続されている。また、キャパシタＣ０の対向電極は共通電極Ｅ３に接続されている。
次に、第１実施形態のＤＲＡＭの全体構成について図２を参照して説明する。図２において、ＤＲＡＭのチップ内領域は、メモリセルアレイ領域１０と周辺回路領域１１に区分され、それぞれビット線延伸方向に隣接して交互に配置されている。各々のメモリセルアレイ領域１０には、図１のメモリセルアレイが構成される。また、各々の周辺回路領域１１には、メモリセルアレイに付随する複数のローカルセンスアンプ（ＬＳＡ）２０、２１が配置されるとともに、ローカルセンスアンプ２０、２１が部分的にメモリセルアレイ領域１０の端部領域に跨って配置される。
図２の中央に配置された共有型のローカルセンスアンプ２０は、両側のメモリセルアレイに共有され、両側のメモリセルアレイ内の２本のローカルビット線ＬＢＬが選択的に接続される。また、図２の両端に配置されたローカルセンスアンプ２１は、隣接する１つのメモリセルアレイにのみ従属し、対応する１本のローカルビット線ＬＢＬが接続される。それぞれのローカルセンスアンプ２０、２１は、ローカルビット線ＬＢＬを経由して伝送されるメモリセルＭＣの信号を読み出し増幅する。なお、メモリセルアレイ内に配置されるローカルビット線ＬＢＬは、左側のローカルセンスアンプ２０又は２１と右側のローカルセンスアンプ２０又は２１に交互に接続される。
一方、図２の構成の両端に配置された複数のグローバルセンスアンプ（ＧＳＡ）２２には、メモリセルアレイの上述のローカルビット線ＬＢＬと並行して２つのメモリセルアレイに跨って配置されるグローバルビット線ＧＢＬが接続されている。それぞれのグローバルセンスアンプ２２は、ローカルセンスアンプ２０、２１により増幅された信号を、グローバルビット線ＧＢＬを経由して読み出し増幅・保持する。グローバルセンスアンプ２２としては、図示しない一般的な増幅回路が構成され、図示しない入出力線を経由して外部との間でデータを入出力する。なお、複数のグローバルビット線ＧＢＬは、左側又は右側のグローバルセンスアンプ２２に交互に接続される。
このように、第１実施形態は、上述のような階層構造を有するメモリセルアレイが構成されている。図２の例では、２本のローカルビット線ＬＢＬを選択的に１本のグローバルビット線ＧＢＬと接続できるので、ローカルビット線ＬＢＬのメモリセル数を削減することができる。なお、図２では、２つのメモリセルアレイ領域１０と３つの周辺回路領域１１に区分された例を示したが、これに限られず、より多くのメモリセルアレイ領域１０及び周辺回路領域１１に区分してもよい。例えば、Ｌ個のメモリセルアレイ領域１０に区分する場合は、各メモリセルアレイ領域１０に挟まれたＬ−１個の周辺回路領域１１と、両端の２つの周辺回路領域１１が配置される。この場合、Ｌ本のローカルビット線ＬＢＬを選択的に１本のグローバルビット線ＧＢＬと接続でき、Ｌを大きくすることによりローカルビット線ＬＢＬのメモリセル数を一層削減することができる。
次に、図２のメモリアレイ領域１０及び周辺回路領域１１における具体的な回路構成と動作について図３を参照して説明する。図３では、図２において隣接する２本のグローバルビット線ＧＢＬ及び対応する２本のローカルビット線ＬＢＬを含む範囲の単位回路に着目し、その回路構成を示している。各メモリセルアレイ内にＭ本のローカルビット線ＬＢＬが配置される場合、１つのローカルセンスアンプ２０と両端の２つのローカルセンスアンプ２１をそれぞれ含むＭ／２個の単位回路が繰り返し配置されるが、図３では両端の２つの単位回路の回路構成のみを示している。なお、図３において、右端の周辺回路領域１１及び両端の各グローバルセンスアンプ２２は図示を省略している。
図３において、中央のローカルセンスアンプ２０（図２）は、周辺回路領域１１に設けられたＭＯＳトランジスタＱ１、Ｑ２と、左側に隣接するメモリセルアレイ領域１０の端部領域に設けられたＭＯＳトランジスタＱ３、Ｑ４と、右側に隣接するメモリセルアレイ領域１０の端部領域に設けられたＭＯＳトランジスタＱ５、Ｑ６により構成される。なお、ＭＯＳトランジスタＱ１〜Ｑ６はいずれもＮチャネル型のＭＯＳトランジスタである。
ＭＯＳトランジスタＱ１は、グローバルビット線ＧＢＬとグランドの間に接続され、ゲートがＭＯＳトランジスタＱ３又はＱ５を介してローカルビット線ＬＢＬに接続される。ＭＯＳトランジスタＱ２は、ＭＯＳトランジスタＱ１のゲート（ローカルビット線ＬＢＬ）とグランドの間に接続され、ゲートにプリチャージ信号ＰＣ１が印加される。ローカルセンスアンプ２０の増幅動作時は、ローカルビット線ＬＢＬに読み出された任意のメモリセルＭＣの信号がＭＯＳトランジスタＱ１で増幅され、その反転信号がグローバルビット線ＧＢＬに出力される。また、ローカルセンスアンプ２０のプリチャージ動作時は、ハイに制御されるプリチャージ信号ＰＣ１を受けて、ＭＯＳトランジスタＱ２を介してローカルビット線ＬＢＬがグランドレベルにプリチャージされる。
左側のメモリセルアレイ領域１０のＭＯＳトランジスタＱ３は、各々のローカルビット線ＬＢＬに直列に挿入され、ゲートに制御信号ＲＴ０Ｒが印加される。また、右側のメモリセルアレイ領域１０のＭＯＳトランジスタＱ５は、各々のローカルビット線ＬＢＬに直列に挿入され、ゲートに制御信号ＲＴ１Ｌが印加される。ローカルセンスアンプ２０の読み出し対象のメモリセルＭＣが、左側メモリセルアレイ領域１０に属するときは制御信号ＲＴ０Ｒがハイ、制御信号ＲＴ１Ｌがローに制御される。一方、ローカルセンスアンプ２０の読み出し対象のメモリセルＭＣが、右側メモリセルアレイ領域１０に属するときは制御信号ＲＴ０Ｒがロー、制御信号ＲＴ１Ｌがハイに制御される。このように、両側の２本のローカルビット線ＬＢＬのうちの一方を、選択的にＭＯＳトランジスタＱ１に接続することができる。
左側のメモリセルアレイ領域１０のＭＯＳトランジスタＱ４は、グローバルビット線ＧＢＬとローカルビット線ＬＢＬの間に接続され、ゲートに制御信号ＷＴ０Ｒが印加される。また、右側のメモリセルアレイ領域１０のＭＯＳトランジスタＱ６は、グローバルビット線ＧＢＬとローカルビット線ＬＢＬの間に接続され、ゲートに制御信号ＷＴ１Ｌが印加される。制御信号ＷＴ０Ｒがハイに制御されると、グローバルビット線ＧＢＬから左側のメモリセルアレイ領域１０のローカルビット線ＬＢＬを経由して、所定のメモリセルＭＣにデータが書き込まれる。一方、制御信号ＷＴ１Ｌがハイに制御されると、グローバルビット線ＧＢＬから右側のメモリセルアレイ領域１０のローカルビット線ＬＢＬを経由して、所定のメモリセルＭＣにデータが書き込まれる。
メモリセルアレイ領域１０には、中央領域に図１と同様のメモリセルＭＣが配置されるとともに、端部領域にローカルセンスアンプ２０のＭＯＳトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６が配置される。第１実施形態では、これらのＭＯＳトランジスタＱ３〜Ｑ６がメモリセルＭＣの選択トランジスタＱ０と同一の配置及び同一の形状の縦型ＭＯＳトランジスタで形成される。これに対し、周辺回路領域１１内のＭＯＳトランジスタＱ１、Ｑ２は駆動能力が要求されるので、選択トランジスタＱ０より大きなサイズで形成される。
また、メモリセルアレイ領域１０の端部領域において、ＭＯＳトランジスタＱ３〜Ｑ６が形成されない位置には、ダミートランジスタ（黒丸で表記）ＤＴが配置されている。これらのダミートランジスタＤＴは、選択トランジスタＱ０と同様の縦型トランジスタで形成されるが、実際の動作には用いられない。図３に示すように、メモリセルＭＣの配置にあわせて、ＭＯＳトランジスタＱ３〜Ｑ６とダミートランジスタＤＴを規則的に配置することにより、リソグラフィー精度の向上の効果がある。
一方、図３の左側のローカルセンスアンプ２１（図２）は、周辺回路領域１１に設けられたＭＯＳトランジスタＱ１、Ｑ２と、隣接するメモリセルアレイ領域１０の端部領域に設けられたＭＯＳトランジスタＱ５、Ｑ６により構成される。また、図示されない右側のローカルセンスアンプ２１は、周辺回路領域１１に設けられたＭＯＳトランジスタＱ１、Ｑ２と、隣接するメモリセルアレイ領域１０の端部領域に設けられたＭＯＳトランジスタＱ３、Ｑ４により構成される。このように、両側のローカルセンスアンプ２１については、中央のローカルセンスアンプ２０のうち一対のＭＯＳトランジスタＱ３、Ｑ４又は一対のＭＯＳトランジスタＱ５、Ｑ６のいずれかのみが付随する。
次に、第１実施形態のＤＲＡＭのレイアウトについて図４〜図１１を参照して説明する。以下では、１つの周辺回路領域１１とその両側の２つのメモリセルアレイ領域１０の一部の範囲内で、プロセス工程順に下層側からレイアウトパターンを示すものとする。
図４は、縦型の選択トランジスタＱ０の下方において、ｎ型不純物を用いて形成される下部ｎ＋拡散層のレイアウトパターンを示している。両側のメモリセルアレイ領域１０では、ストライプ状の下部ｎ＋拡散層が複数のローカルビット線ＬＢＬのパターンを構成する。また、中央の周辺回路領域１１では、矩形状の下部ｎ＋拡散層が接地電位ＶＳＳのパターンを構成する。この接地電位ＶＳＳは、図３のＭＯＳトランジスタＱ１、Ｑ２のソースに接続される。なお、図４では、簡単のため８本のローカルビット線ＬＢＬのみを示し、以下の図５〜１１でも同様とする。
図５は、図４の下部ｎ＋拡散層の上部に多数のシリコンピラーを形成した状態のレイアウトパターンを示している。両側のメモリセルアレイ領域１０では、複数のシリコンピラーがローカルビット線ＬＢＬに沿って所定のピッチで規則的に形成される。これらのシリコンピラーは、図３のメモリセルＭＣ、ＭＯＳトランジスタＱ３〜Ｑ６、ダミートランジスタＤＴに対応して配置される。一方、中央の周辺回路領域１１では、図３のＭＯＳトランジスタＱ１、Ｑ２に対応して、より大きなサイズのシリコンピラーが形成される。
図６は、図５の各々のシリコンピラーの周囲にポリシリコンを形成した状態のレイアウトパターンを示している。これらのポリシリコンは縦型ＭＯＳトランジスタのゲート電極ＧＥとなる。図６に示されるように、両側のメモリセルアレイ領域１０では、ポリシリコンがワード線ＷＬの延伸方向に沿って連続的に形成され配線を形成している。中央の周辺回路領域１１に近い列から、制御信号ＲＴ０Ｒ又はＲＴ１Ｌの配線、制御信号ＷＴ０Ｒ又はＷＴ１Ｌの配線、ワード線ＷＬ３１、ＷＬ３０、ＷＬ２９又はＷＬ０、ＷＬ１、ＷＬ２の順で配置されている。一方、中央の周辺回路領域１１では、ＭＯＳトランジスタＱ１の周囲及びＭＯＳトランジスタＱ２の周囲に形成されたポリシリコンがそれぞれのゲート電極ＧＥとなるトランジスタＱ２のゲート電極ＧＥはプリチャージ信号ＰＣ１の配線を形成する。
図７は、縦型ＭＯＳトランジスタの上部にそれぞれコンタクトを形成した状態のレイアウトパターンを示している。両側のメモリセルアレイ領域１０では、選択トランジスタＱ０及びＭＯＳトランジスタＱ３〜Ｑ６の上部ソース・ドレイン電極Ｅ２（図１（Ｂ））の位置にコンタクトが形成され、それぞれコンタクト電極ＣＥとなる。なお、ダミートランジスタＤＴの位置にコンタクトは形成されない。一方、中央の周辺回路領域１１では、ＭＯＳトランジスタＱ１、Ｑ２のソース・ドレイン電極及びＭＯＳトランジスタＱ１のゲート電極ＧＥの位置にコンタクトが形成され、それぞれコンタクト電極ＣＥとなる。
図８は、図７の状態から上部に第１配線層を形成した状態のレイアウトパターンを示している。第１配線層には、ＭＯＳトランジスタＱ１、Ｑ２の各コンタクト電極ＣＥとＭＯＳトランジスタＱ３、Ｑ５の各コンタクト電極ＣＥにそれぞれの上部に接触する配線Ｌ１が形成される。この配線Ｌ１は、図３のＭＯＳトランジスタＱ１のゲートに接続されるローカルビット線ＬＢＬの部分に相当する。
図９は、メモリセルアレイ領域１０の各メモリセルＭＣの上方に誘電体膜を挟んでキャパシタＣ０の共通電極Ｅ３（図１（Ｂ））を形成した状態のレイアウトパターンを示している。なお、メモリセルアレイ領域１０のうちメモリセルＭＣが配置されない端部領域には共通電極Ｅ３が形成されない。
図１０は、コンタクト電極ＣＥの上部にさらにビアを形成した状態のレイアウトパターンを示している。両側のメモリセルアレイ領域１０のＭＯＳトランジスタＱ４、Ｑ６の位置と、中央の周辺回路領域１１のＭＯＳトランジスタＱ１の位置にそれぞれビアが形成され、そこにプラグ電極ＰＥが埋め込まれる。よって、ＭＯＳトランジスタＱ４、Ｑ６のソースとＱ１のドレインがコンタクト電極ＣＥを介してプラグ電極ＰＥに接続される。
図１１は、図１０のビアの上部に第２配線層を形成した状態のレイアウトパターンを示している。第２配線層には、メモリセルアレイ領域１０と周辺回路領域１１に跨って並列配置される複数のグローバルビット線ＧＢＬがストライプ状に形成され、各々のプラグ電極ＰＥの上部にグローバルビット線ＧＢＬが接触する配置となっている。メモリセルアレイ領域１０には、３２本のワード線ＷＬ０〜ＷＬ３１が配置され、それに交差するローカルビット線ＬＢＬとの全ての交点にメモリセルが形成されている。
以上のように、図４〜図１１に示されるレイアウトを採用することにより、ローカルセンスアンプ２０のうち、ＭＯＳトランジスタＱ１、Ｑ２のみを周辺回路領域１１に配置しつつ、他のＭＯＳトランジスタＱ３〜Ｑ６をメモリセルアレイ領域１０の端部領域に配置することが可能となる。第１実施形態によれば、ＭＯＳトランジスタＱ３〜Ｑ６のサイズは、周辺回路領域１１に配置する場合に比べ、メモリセルＭＣと同様のサイズで済むため、十分に小さくなる。よって、全体のチップ面積を削減することができる。また、ＭＯＳトランジスタＱ３〜Ｑ６を周辺回路領域１１のＭＯＳトランジスタＱ１、Ｑ２に接続する場合、コンタクト（図７）及び配線Ｌ１（図８）を形成すればよいので、複雑な工程は不要であり製造コストを削減することができる。
ここで、第１実施形態の変形例について図１２を参照して説明する。上述の説明では、半導体記憶装置としてのＤＲＡＭに対し本発明を適用する場合を説明したが、本変形例では不揮発性半導体記憶装置としてのＰＲＡＭ（Phase-Change Random Access Memory）に対し本発明を適用する。図１２（Ａ）に示すように、本変形に係るメモリセルアレイは、図１（Ａ）と同様に構成される。一方、メモリセルアレイ内のワード線ＷＬとローカルビット線ＬＢＬの交点に形成されるＰＲＡＭ用のメモリセルＭＣの回路構成を図１２（Ｂ）に示している。
図１２（Ｂ）において、本変形例のメモリセルＭＣは、１Ｔ１Ｒ型のメモリセル（１つのトランジスタと１つの抵抗素子から構成）となっている。メモリセルＭＣの選択トランジスタＱ０は、図１と同様、縦型ＭＯＳトランジスタであり、その上方に可変抵抗素子Ｒ０が配置されている。選択トランジスタＱ０は、下部ソース・ドレイン電極Ｅ１が下方のローカルビット線ＬＢＬに接続され、上部ソース・ドレイン電極Ｅ２が可変抵抗素子Ｒ０の一端の電極に接続され、ゲート電極がワード線ＷＬに接続されている。また、可変抵抗素子Ｒ０の他端の電極は共通電極Ｅ３に接続されている。この可変抵抗素子Ｒ０を加熱することにより抵抗状態を２通り変化させ、各メモリセルＭＣに情報を書き換え可能に記憶保持することができる。
上記の変形例を採用する場合であっても、図２〜図１１に基づく構成は概ね共通している。なお、図９においては、共通電極Ｅ３の下部に可変抵抗素子Ｒ０として機能する相変化層が形成される。
［第２実施形態］
次に、本発明の第２実施形態について説明する。第２実施形態は、半導体記憶装置としてのＤＲＡＭに対し本発明を適用し、かつメモリセルの選択トランジスタとして縦型ＭＯＳトランジスタを採用した点では第１実施形態と同様であるが、メモリセルアレイの階層構造が第１実施形態とは異なっている。なお、図１のメモリセルアレイの構成については、第２実施形態も同様であるので説明を省略する。
第２実施形態のＤＲＡＭの全体構成について図１３を参照して説明する。図１３においては、図２の場合と同様、ＤＲＡＭのチップ内領域がメモリセルアレイ領域３０と周辺回路領域３１に区分されている。各々のメモリセルアレイ領域３０には、図１のメモリセルアレイが構成される。一方、メモリセルアレイ領域３０及び周辺回路領域３１には、図２に示すローカルセンスアンプ２０、２１は配置されていない。図１２では、図２のグローバルセンスアンプ２２と同じ位置に、グローバルビット線ＧＢＬが接続された複数のセンスアンプ（ＳＡ）４０が配置されている。また、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬの配置は図２と同様であるが、両者を選択的に接続するための接続回路４１が、周辺回路領域３１を挟んでメモリセルアレイ領域３０の端部領域に配置されている。このように、第２実施形態ではセンスアンプを階層化することなく、ローカルビット線ＬＢＬ、接続回路４１、グローバルビット線ＧＢＬを経由してセンスアンプ４０による増幅が行われる。
次に、図１３のメモリアレイ領域３０及び周辺回路領域３１における具体的な回路構成と動作について図１４を参照して説明する。図１４では、図３と同様の範囲内の単位回路に対応する回路構成を示している。中央の接続回路４１は、左側のメモリセルアレイ領域３０の端部領域に設けられたＭＯＳトランジスタＱ３、Ｑ４と、右側のメモリセルアレイ領域３０の端部領域に設けられたＭＯＳトランジスタＱ５、Ｑ６から構成される。これらのＭＯＳトランジスタＱ３〜Ｑ６の接続は、図３に示すＭＯＳトランジスタＱ３〜Ｑ６と同様であり、メモリセルＭＣの選択トランジスタＱ０と同一の配置及び同一の形状で縦型ＭＯＳトランジスタが形成される。メモリセルアレイ領域３０におけるダミートランジスタＤＴについても図３と同様である。
一方、図１４では、図３とは異なり、左側のＭＯＳトランジスタＱ３と右側のＭＯＳトランジスタＱ５が周辺回路領域３１において直結され、両者の接続ノードがグランドに接続されている。プリチャージ動作時は、プリチャージ信号ＰＣ０、ＰＣ１をハイに制御し、ＭＯＳトランジスタＱ３、Ｑ５を介してローカルビット線ＬＢＬがグランドレベルにプリチャージされる。また、ＭＯＳトランジスタＱ３又はＱ５がオフの状態で、選択信号ＴＲ０又はＴＲ１をハイに制御することにより、ＭＯＳトランジスタＱ４又はＱ６を介していずれかのローカルビット線ＬＢＬが選択的にグローバルビット線ＧＢＬに接続される。
図１４において、左側の接続回路４１（図１３）は、ＭＯＳトランジスタＱ５、Ｑ６により構成され、右側の接続回路４１は、ＭＯＳトランジスタＱ３、Ｑ４により構成される。このように、両側の接続回路４１については、隣接する一方のメモリセルアレイ領域３０との間を接続する一対のＭＯＳトランジスタＱ５、Ｑ６（又はＱ３、Ｑ４）のみが付随する。
次に、第２実施形態のＤＲＡＭのレイアウトについて図１５〜図２２を参照して説明する。以下では、第１実施形態の図４〜図１１に対応する範囲内で、プロセス工程順に下層側からレイアウトパターンを示すものとする。
図１５は、縦型の選択トランジスタＱ０の下方において、ｎ型不純物を用いて形成される下部ｎ＋拡散層のレイアウトパターンを示している。両側のメモリセルアレイ領域３０は、図４と同様のパターンで複数のローカルビット線ＬＢＬが構成される。一方、中央の周辺回路領域３１には、ＭＯＳトランジスタを設ける必要がないため、下部ｎ＋拡散層が形成されない。
図１６は、図１５の下部ｎ＋拡散層の上部に多数のシリコンピラーを形成した状態のレイアウトパターンを示している。両側のメモリセルアレイ領域３０では、複数のシリコンピラーが図５と同様のパターンで形成される。これらのシリコンピラーは、図１４のメモリセルＭＣ、ＭＯＳトランジスタＱ３〜Ｑ６、ダミートランジスタＤＴに対応して配置される。一方、中央の周辺回路領域３１には、シリコンピラーが形成されない。
図１７は、図１６の各々のシリコンピラーの周囲にポリシリコンを形成した状態のレイアウトパターンを示している。これらのポリシリコンは、図６と同様のパターンで形成され、縦型ＭＯＳトランジスタのゲート電極ＧＥとなる。また、中央の周辺回路領域３１に近い列から、プリチャージ信号ＰＣ０、ＰＣ１配線、選択信号ＴＲ０、ＴＲ１の配線、ワード線ＷＬ３１、ＷＬ３０、ＷＬ２９又はＷＬ０、ＷＬ１、ＷＬ２の順で配置されている。一方、中央の周辺回路領域３１には、ポリシリコンが形成されない。
図１８は、縦型ＭＯＳトランジスタの上部にそれぞれコンタクトを形成した状態のレイアウトパターンを示している。両側のメモリセルアレイ領域３０では、図７と同様の位置にコンタクトが形成され、それぞれコンタクト電極ＣＥとなる。一方、中央の周辺回路領域３１には、コンタクトが形成されない。
図１９は、図１８の状態から上部に第１配線層を形成した状態のレイアウトパターンを示している。第１配線層には、中央の周辺回路領域３１の全体に配置される接地電位ＶＳＳの配線が形成され、この配線が分岐して、両側のメモリセルアレイ領域３０のＭＯＳトランジスタＱ３、Ｑ５のコンタクト電極ＣＥの上部に接続されている。
図２０は、メモリセルアレイ領域３０の各メモリセルＭＣの上方に、図９と同様の配置でキャパシタＣ０の共通電極Ｅ３を形成した状態のレイアウトパターンを示している。
図２１は、コンタクト電極ＣＥの上部にさらにビアを形成した状態のレイアウトパターンを示している。この場合、図１０とは異なり、両側のメモリセルアレイ領域３０のＭＯＳトランジスタＱ４、Ｑ６の位置にのみビアが形成され、中央の周辺回路領域３１にはビアが形成されない。それぞれのビアにはプラグ電極ＰＥが埋め込まれ、ＭＯＳトランジスタＱ４、Ｑ６のソースがコンタクト電極ＣＥを介してプラグ電極ＰＥに接続される。
図２２は、図２１のビアの上部に第２配線層を形成した状態のレイアウトパターンを示している。第２配線層には、図１１と同様のパターンで複数のグローバルビット線ＧＢＬが形成され、各々のプラグ電極ＰＥの上部に接続されている。
以上のように、図１５〜図２２に示されるレイアウトを採用することにより、接続回路４１のＭＯＳトランジスタＱ３〜Ｑ６をメモリセルアレイ領域３０の端部領域に配置し、周辺回路領域３１には接地電位ＶＳＳの配線のみを配置することができる。第２実施形態によれば、第１実施形態の場合と同様、ＭＯＳトランジスタＱ３〜Ｑ６のサイズを小さくし、全体のチップ面積の削減と製造コストの削減が可能となる。この場合、センスアンプ回路が階層化されていないため、第１実施形態よりも一層チップ面積を削減することができる。
なお、第２実施形態の場合も、第１実施形態の図１２に示す変形例を採用することができる。よって、不揮発性半導体記憶装置としてのＰＲＡＭに対しても、上述の効果を得ることができる。
以上、本実施形態に基づき本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、周辺回路領域１１（３１）及びメモリセルアレイ領域１０（３０）に跨って構成されるのは、ローカルセンスアンプ２０、２１あるいは接続回路４１に限られず、ＭＯＳトランジスタを用いて構成可能な所定の回路に対して広く本発明を適用することができる。
第１実施形態のメモリセルアレイの構成を示す図である。 第１実施形態のＤＲＡＭの全体構成を示す図である。 図２のメモリアレイ領域及び周辺回路領域の具体的な回路構成を示す図である。 第１実施形態のＤＲＡＭのレイアウトのうち、下部ｎ＋拡散層のレイアウトパターンを示す図である。 第１実施形態のＤＲＡＭのレイアウトのうち、下部ｎ＋拡散層の上部に多数のシリコンピラーを形成した状態のレイアウトパターンを示す図である。 第１実施形態のＤＲＡＭのレイアウトのうち、シリコンピラーの周囲にポリシリコンを形成した状態のレイアウトパターンを示す図である。 第１実施形態のＤＲＡＭのレイアウトのうち、縦型ＭＯＳトランジスタの上部にそれぞれコンタクトを形成した状態のレイアウトパターンを示す図である。 第１実施形態のＤＲＡＭのレイアウトのうち、図７の状態から上部に第１配線層を形成した状態のレイアウトパターンを示す図である。 第１実施形態のＤＲＡＭのレイアウトのうち、メモリセルＭＣの上方に誘電体膜を挟んでキャパシタＣ０の共通電極Ｅ３を形成した状態のレイアウトパターンを示す図である。 第１実施形態のＤＲＡＭのレイアウトのうち、コンタクト電極ＣＥの上部にさらにビアを形成した状態のレイアウトパターンを示す図である。 第１実施形態のＤＲＡＭのレイアウトのうち、図１０のビアの上部に第２配線層を形成した状態のレイアウトパターンを示す図である。 第１実施形態の変形例として、不揮発性半導体記憶装置としてのＰＲＡＭに対し本発明を適用する場合を説明する図である。 第２実施形態のＤＲＡＭの全体構成を示す図である。 図１３のメモリアレイ領域及び周辺回路領域の具体的な回路構成を示す図である。 第２実施形態のＤＲＡＭのレイアウトのうち、下部ｎ＋拡散層のレイアウトパターンを示す図である。 第２実施形態のＤＲＡＭのレイアウトのうち、下部ｎ＋拡散層の上部に多数のシリコンピラーを形成した状態のレイアウトパターンを示す図である。 第２実施形態のＤＲＡＭのレイアウトのうち、シリコンピラーの周囲にポリシリコンを形成した状態のレイアウトパターンを示す図である。 第２実施形態のＤＲＡＭのレイアウトのうち、縦型ＭＯＳトランジスタの上部にそれぞれコンタクトを形成した状態のレイアウトパターンを示す図である。 第２実施形態のＤＲＡＭのレイアウトのうち、図１８の状態から上部に第１配線層を形成した状態のレイアウトパターンを示す図である。 第２実施形態のＤＲＡＭのレイアウトのうち、メモリセルＭＣの上方に誘電体膜を挟んでキャパシタＣ０の共通電極Ｅ３を形成した状態のレイアウトパターンを示す図である。 第２実施形態のＤＲＡＭのレイアウトのうち、コンタクト電極ＣＥの上部にさらにビアを形成した状態のレイアウトパターンを示す図である。 第２実施形態のＤＲＡＭのレイアウトのうち、図２１のビアの上部に第２配線層を形成した状態のレイアウトパターンを示す図である。
符号の説明
１０、３０…メモリセルアレイ領域
１１、３１…周辺回路領域
２０、２１…ローカルセンスアンプ
２２…グローバルセンスアンプ
４０…センスアンプ
４１…接続回路
ＧＢＬ…グローバルビット線
ＬＢＬ…ローカルビット線
ＷＬ…ワード線
ＭＣ…メモリセル
Ｑ０…選択トランジスタ
Ｃ０…キャパシタ
Ｅ１…下部ソース・ドレイン電極
Ｅ２…上部ソース・ドレイン電極
Ｅ３…共通電極
Ｑ１〜Ｑ６…ＭＯＳトランジスタ
ＧＥ…ゲート電極
ＣＥ…コンタクト電極
ＰＥ…プラグ電極
ＰＣ…プリチャージ信号
ＲＴ、ＷＴ、ＴＲ…制御信号
ＴＲ…選択信号

Claims (10)

  1. 複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルを有する半導体記憶装置であって、
    下部電極が前記ビット線に接続される複数の縦型トランジスタが所定のピッチで規則的な配置で形成され、少なくとも前記縦型トランジスタからなる前記複数のメモリセルを含むメモリセルアレイ領域と、
    前記メモリセルアレイ領域に対しビット線延伸方向に隣接配置される周辺回路領域と、
    前記周辺回路領域と前記メモリセルアレイ領域に跨って構成される所定の回路と、
    を備え、
    前記メモリセルアレイ領域のうち前記ワード線が設けられない端部領域に、上部電極が前記所定の回路に接続される前記縦型トランジスタが含まれることを特徴とする半導体記憶装置。
  2. 前記端部領域には、上部電極が前記周辺回路領域内部のトランジスタに接続される前記縦型トランジスタが含まれることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記端部領域には、上部電極が前記周辺回路領域内部に延伸される配線に接続される前記縦型トランジスタが含まれることを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記メモリセルである前記縦型トランジスタは、上部電極が電荷量に応じて情報を保持可能なキャパシタの蓄積電極に接続され、ゲート電極が前記ワード線に接続されることを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記メモリセルである前記縦型トランジスタは、上部電極が抵抗状態に応じて情報を保持可能な可変抵抗素子の一端に接続され、ゲート電極が前記ワード線に接続されることを特徴とする請求項１に記載の半導体記憶装置。
  6. 前記所定の回路は、前記メモリセルから前記ビット線を介して読み出された信号を増幅するセンスアンプ回路を含むことを特徴とする請求項１に記載の半導体記憶装置。
  7. 前記ビット線は、階層構造に対応するローカルビット線であり、前記センスアンプ回路は、前記ローカルビット線を介して読み出された信号を増幅するローカルセンスアンプ回路であり、
    前記複数のワード線と交差する複数のグローバルビット線と、前記ローカルセンスアンプ回路から前記グローバルビット線を経由して伝送される信号を増幅するグローバルセンスアンプ回路をさらに備えることを特徴とする請求項６に記載の半導体記憶装置。
  8. 前記ビット線は、階層構造に対応するローカルビット線であり、
    前記複数のワード線と交差する複数のグローバルビット線と、前記メモリセルから前記ローカルビット線及び前記グローバルビット線を経由して伝送される信号を増幅するセンスアンプ回路をさらに備え、
    前記所定の回路は、前記ローカルビット線と前記グローバルビット線を選択的に接続する接続回路を含むことを特徴とする請求項７に記載の半導体記憶装置。
  9. 前記所定の回路は、前記ビット線を所定の電位にプリチャージするプリチャージ回路を含むことを特徴とする請求項１に記載の半導体記憶装置。
  10. 前記端部領域には、前記所定の回路に含まれない前記縦型トランジスタがダミートランジスタとして配置されていることを特徴とする請求項１に記載の半導体記憶装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011034614A (ja) * 2009-07-30 2011-02-17 Elpida Memory Inc 半導体装置及びこれを備えるシステム
JP2011034615A (ja) * 2009-07-30 2011-02-17 Elpida Memory Inc 半導体装置及びこれを備えるシステム
JP2011154754A (ja) * 2010-01-27 2011-08-11 Elpida Memory Inc 半導体記憶装置
JP2013531887A (ja) * 2010-06-07 2013-08-08 マイクロン テクノロジー， インク． メモリアレイ。
JP2013187223A (ja) * 2012-03-06 2013-09-19 Elpida Memory Inc 半導体装置
US8872258B2 (en) 2012-01-26 2014-10-28 Ps4 Luxco S.A.R.L. Semiconductor memory device
KR101741069B1 (ko) * 2010-06-11 2017-05-30 삼성전자 주식회사 비휘발성 메모리 장치
JP2017168622A (ja) * 2016-03-16 2017-09-21 東芝メモリ株式会社 半導体記憶装置

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8034655B2 (en) 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
JP5580981B2 (ja) * 2008-11-21 2014-08-27 ラピスセミコンダクタ株式会社 半導体素子及び半導体装置
US7929329B2 (en) 2009-01-14 2011-04-19 Micron Technology, Inc. Memory bank signal coupling buffer and method
WO2011028343A2 (en) 2009-09-01 2011-03-10 Rambus Inc. Semiconductor memory device with hierarchical bitlines
TW201142869A (en) 2010-02-09 2011-12-01 Samsung Electronics Co Ltd Memory device from which dummy edge memory block is removed
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
WO2012121265A1 (en) 2011-03-10 2012-09-13 Semiconductor Energy Laboratory Co., Ltd. Memory device and method for manufacturing the same
US8686486B2 (en) 2011-03-31 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Memory device
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
KR101949225B1 (ko) 2012-04-16 2019-04-26 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치
US9349638B2 (en) 2013-08-30 2016-05-24 Kabushiki Kaisha Toshiba Memory device
WO2015170220A1 (en) * 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
CN106796918A (zh) * 2014-10-10 2017-05-31 株式会社半导体能源研究所 半导体装置、电路板及电子设备
US10163884B1 (en) * 2017-08-02 2018-12-25 Qualcomm Incorporated Cell architecture with intrinsic decoupling capacitor
JP2020047736A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 半導体装置
TW202431270A (zh) * 2019-03-29 2024-08-01 日商半導體能源研究所股份有限公司 半導體裝置
US10916548B1 (en) * 2019-07-25 2021-02-09 Micron Technology, Inc. Memory arrays with vertical access transistors
KR102774755B1 (ko) 2020-08-20 2025-03-04 에스케이하이닉스 주식회사 복수의 단위 캐패시터들을 가진 디커플링 소자를 포함하는 저장 장치
US12033721B2 (en) 2021-06-25 2024-07-09 Advanced Micro Devices, Inc. Split read port latch array bit cell
KR20240040251A (ko) 2022-09-21 2024-03-28 삼성전자주식회사 씨오피 구조를 갖는 메모리 코어 회로 및 이를 포함하는 메모리 장치
US12367931B2 (en) 2023-02-13 2025-07-22 SanDisk Technologies, Inc. Stacked column floorplan for NAND

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03285352A (ja) * 1990-03-31 1991-12-16 Toshiba Corp ダイナミック型半導体記憶装置
JPH07122654A (ja) * 1993-08-30 1995-05-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH07161829A (ja) * 1993-12-02 1995-06-23 Toshiba Corp 半導体記憶装置
JPH10125805A (ja) * 1996-10-24 1998-05-15 Nec Ic Microcomput Syst Ltd 半導体記憶回路
JPH10326487A (ja) * 1997-03-27 1998-12-08 Matsushita Electric Ind Co Ltd 半導体メモリ
JP2001014861A (ja) * 1999-06-25 2001-01-19 Fujitsu Ltd 半導体記憶装置
JP2001068635A (ja) * 1999-08-27 2001-03-16 Mitsubishi Electric Corp 半導体装置
JP2001298166A (ja) * 2000-02-28 2001-10-26 Infineon Technologies Ag Ｄｒａｍメモリ用の書き込み／読み出し回路
JP2003229537A (ja) * 2002-02-01 2003-08-15 Hitachi Ltd 半導体記憶装置及びその製造方法
JP2003332532A (ja) * 2002-05-17 2003-11-21 Matsushita Electric Ind Co Ltd 半導体装置
JP2005051044A (ja) * 2003-07-29 2005-02-24 Hitachi Ltd 半導体集積回路装置
US20070075359A1 (en) * 2005-10-05 2007-04-05 Samsung Electronics Co., Ltd. Circuit device including vertical transistors connected to buried bitlines and method of manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0461313B1 (en) * 1990-06-12 1996-09-18 Fujitsu Limited Dynamic random access memory device
JP3503970B2 (ja) 1993-10-22 2004-03-08 ニチコン株式会社 チップ状固体電解コンデンサの製造方法
US5831912A (en) * 1997-09-26 1998-11-03 Siemens Aktiengesellschaft Semiconductor memory having space-efficient layout
JP4212171B2 (ja) * 1999-01-28 2009-01-21 株式会社ルネサステクノロジ メモリ回路／ロジック回路集積システム
US7120046B1 (en) * 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7491995B2 (en) * 2006-04-04 2009-02-17 Micron Technology, Inc. DRAM with nanofin transistors

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03285352A (ja) * 1990-03-31 1991-12-16 Toshiba Corp ダイナミック型半導体記憶装置
JPH07122654A (ja) * 1993-08-30 1995-05-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH07161829A (ja) * 1993-12-02 1995-06-23 Toshiba Corp 半導体記憶装置
JPH10125805A (ja) * 1996-10-24 1998-05-15 Nec Ic Microcomput Syst Ltd 半導体記憶回路
JPH10326487A (ja) * 1997-03-27 1998-12-08 Matsushita Electric Ind Co Ltd 半導体メモリ
JP2001014861A (ja) * 1999-06-25 2001-01-19 Fujitsu Ltd 半導体記憶装置
JP2001068635A (ja) * 1999-08-27 2001-03-16 Mitsubishi Electric Corp 半導体装置
JP2001298166A (ja) * 2000-02-28 2001-10-26 Infineon Technologies Ag Ｄｒａｍメモリ用の書き込み／読み出し回路
JP2003229537A (ja) * 2002-02-01 2003-08-15 Hitachi Ltd 半導体記憶装置及びその製造方法
JP2003332532A (ja) * 2002-05-17 2003-11-21 Matsushita Electric Ind Co Ltd 半導体装置
JP2005051044A (ja) * 2003-07-29 2005-02-24 Hitachi Ltd 半導体集積回路装置
US20070075359A1 (en) * 2005-10-05 2007-04-05 Samsung Electronics Co., Ltd. Circuit device including vertical transistors connected to buried bitlines and method of manufacturing the same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011034614A (ja) * 2009-07-30 2011-02-17 Elpida Memory Inc 半導体装置及びこれを備えるシステム
JP2011034615A (ja) * 2009-07-30 2011-02-17 Elpida Memory Inc 半導体装置及びこれを備えるシステム
US8773884B2 (en) 2009-07-30 2014-07-08 Seiji Narui Semiconductor device having hierarchically structured bit lines and system including the same
JP2011154754A (ja) * 2010-01-27 2011-08-11 Elpida Memory Inc 半導体記憶装置
JP2013531887A (ja) * 2010-06-07 2013-08-08 マイクロン テクノロジー， インク． メモリアレイ。
KR101741069B1 (ko) * 2010-06-11 2017-05-30 삼성전자 주식회사 비휘발성 메모리 장치
US8872258B2 (en) 2012-01-26 2014-10-28 Ps4 Luxco S.A.R.L. Semiconductor memory device
JP2013187223A (ja) * 2012-03-06 2013-09-19 Elpida Memory Inc 半導体装置
JP2017168622A (ja) * 2016-03-16 2017-09-21 東芝メモリ株式会社 半導体記憶装置

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