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TWI762967B - 半導體記憶裝置 - Google Patents

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TWI762967B
TWI762967B TW109123158A TW109123158A TWI762967B TW I762967 B TWI762967 B TW I762967B TW 109123158 A TW109123158 A TW 109123158A TW 109123158 A TW109123158 A TW 109123158A TW I762967 B TWI762967 B TW I762967B
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semiconductor
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conductive layer
memory device
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Inventor
菅野裕士
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

實施型態係提供可以謀求提升消除動作之速度的半導體記憶裝置。 實施型態的半導體記憶裝置具備：疊層體，其具有複數導電層及複數絕緣層，導電層和絕緣層在第1方向交替地被疊層；和柱狀體，其係在上述疊層體內，朝上述第1方向延伸，包含半導體主體，和被設置在上述複數導電層之中的至少一個和上述半導體主體之間的電荷蓄積膜，上述複數導電層之中的第1導電層與上述半導體主體連接，上述半導體主體係依照在上述第1方向接近於與上述第1導電層的連接處的順序，具有n型雜質之濃度高於p型雜質之濃度的第1區域，和p型雜質之濃度高於n型雜質之濃度的第2區域。

Description

半導體記憶裝置
本發明之實施型態係關於半導體記憶裝置。
[相關申請]
本申請享有以日本專利申請第2019-157156號(申請日：2019年8月29日)為基礎申請的優先權。本申請藉由參照該基礎申請包含基礎申請之全部內容。
已知有三次元疊層記憶體單元的NAND型快閃記憶體。
本發明之實施型態係提供可以謀求提升消除動作之速度的半導體記憶裝置。
實施型態之半導體記憶裝置具備疊層體和柱狀體。上述疊層體具有複數導電層及複數絕緣層，導電層和絕緣層在第1方向交替地被疊層。上述柱狀體係在上述疊層體內朝上述第1方向延伸。上述柱狀體包含半導體主體和電荷蓄積膜。上述電荷蓄積膜被設置在上述複數導電層之至少 一個和上述半導體主體之間。上述複數導電層之中的第1導電層與上述半導體主體連接。上述半導體主體具有第1區域和第2區域。上述第1區域在上述第1方向中，比起上述第2區域更接近於上述第1導電層和上述半導體主體的邊界。上述第1區域係n型雜質之濃度高於p型雜質之濃度。上述第2區域係p型雜質之濃度高於n型雜質之濃度。
1:半導體記憶體
10:記憶體單元陣列
30:基板
40:疊層體
41,43,45,48:導電層
41A,41B,41C,41D,41E:半導體層
41Ba,41Da,41Ea:第1層
41Bb,41Db,41Eb:第2層
41Dc:第3層
42,44,49:絕緣層
46:第1疊層體
47:第2疊層體
61:半導體主體
61a:邊界
61A,91A:第1區域
61B,91B:第2區域
61C:第3區域
64:電荷蓄積膜
MP:記憶體柱
PE:電路層
[圖1]為表示第1實施型態所涉及之半導體記憶裝置之電路構成的方塊圖。
[圖2]為第1實施型態所涉及之半導體記憶裝置之記憶體單元陣列的電路圖。
[圖3]為第1實施型態所涉及之半導體記憶裝置之佈局圖。
[圖4]為第1實施型態所涉及之單元陣列區域之附近的俯視圖。
[圖5]為沿著圖4中之A-A’面的剖面圖。
[圖6]為放大第1實施型態所涉及之半導體記憶裝置之記憶體柱之附近的剖面圖。
[圖7]為放大第1實施型態所涉及之半導體記憶裝置之記憶體柱之附近，且沿著導電層予以切斷後的剖面圖。
[圖8]為放大第1實施型態所涉及之半導體記憶裝置之特徵部分的剖面圖。
[圖9]為用以說明第1實施型態所涉及之半導體記憶裝 置之製造方法之一例的剖面圖。
[圖10]為用以說明第1實施型態所涉及之半導體記憶裝置之製造方法之一例的剖面圖。
[圖11]為用以說明第1實施型態所涉及之半導體記憶裝置之製造方法之一例的剖面圖。
[圖12]為用以說明第1實施型態所涉及之半導體記憶裝置之製造方法之一例的剖面圖。
[圖13]為用以說明第1實施型態所涉及之半導體記憶裝置之製造方法之一例的剖面圖。
[圖14]為用以說明第1實施型態所涉及之半導體記憶裝置之製造方法之一例的剖面圖。
[圖15]為用以說明第1實施型態所涉及之半導體記憶裝置之製造方法之一例的剖面圖。
[圖16]為用以說明第1實施型態所涉及之半導體記憶裝置之製造方法之一例的剖面圖。
[圖17]為示意性地表示比較例所涉及之記憶體單元陣列中之半導體主體之能帶構造的圖。
[圖18]為示意性地表示本實施型態所涉及之記憶體單元陣列中之半導體主體之能帶構造的圖。
[圖19]為放大第1變形例所涉及之半導體記憶裝置之特徵部分的剖面圖。
[圖20]為放大第2變形例所涉及之半導體記憶裝置之特徵部分的剖面圖。
[圖21]為放大第3變形例所涉及之半導體記憶裝置之 特徵部分的剖面圖。
以下，參照圖面說明實施型態之半導體記憶裝置。在以下之說明中，對具有相同或類似之機能之構成賦予相同的符號。而且，有省略該些構成之重複說明之情況。圖面為示意性或概念性，各部分之厚度和寬度之關係、部分間之大小的比率等不一定要與實際者相同。本說明書中，「連接」不限定於物理性連接之情況，也包含電性連接之情況。在本說明書中，「在A方向延伸」係指相較於例如後述X方向、Y方向及Z方向之各尺寸之中的最小尺寸，A方向的尺寸較大之意。「A方向」為任意方向。
再者，先針對X方向、Y方向、Z方向予以定義。X方向及Y方向係與後述基板之表面略平行的方向(參照圖1)。X方向係後述的縫隙延伸的方向。Y方向係與X方向交叉(例如略正交)的方向。Z方向係與X方向及Y方向交叉(例如略正交)，從基板30分離的方向。但是，該些表現係為了方便，並非用以規定重力方向。在本實施型態中，Z方向係「第1方向」的一例。
(第1實施型態)
圖1為表示半導體記憶體1之系統構成的方塊圖。半導體記憶體1係非揮發性之半導體記憶裝置，例如NAND型快閃記憶體。半導體記憶體1具備例如記憶體單元陣列10、 行解碼器11、感測放大器12及序列器13。
記憶體單元陣列10包含複數區塊BLK0~BLKn(n為1以上之整數)。區塊BLK係非揮發性之記憶體單元電晶體MT(參照圖2)之集合。在記憶體單元陣列10設置有複數位元線及複數字元線。各記憶體單元電晶體MT被連接於一條位元線和一條字元線。針對記憶體單元陣列10之詳細構成於後述。
行解碼器11係根據從外部之記憶體控制器2接收到的位址資訊ADD，選擇一個區塊BLK。行解碼器11係藉由對複數字元線之各者施加期望的電壓，控制對記憶體單元陣列10的資料之寫入及讀出動作。
感測放大器12係因應從記憶體控制器2接收到的寫入資料DAT，對各位元線施加期望的電壓。感測放大器12係根據位元線之電壓判定被記憶於記憶體單元電晶體MT的資料，將判定的讀出資料DAT發送至記憶體控制器2。
序列器13係根據從記憶體控制器2接收到的指令CMD，控制半導體記憶體1全體的動作。
即使在上述說明的半導體記憶體1及記憶體控制器2藉由該些組合而構成一個半導體裝置亦可。半導體裝置可舉出例如SD(註冊商標)卡般之記憶卡，或SSD(Solid State Drive)等。
接著，針對記憶體單元陣列10之電性構成予以說明。
圖2為表示記憶體單元陣列10之等效電路的圖，抽出一個區塊BLK而予以表示。區塊BLK包含複數Z(例如4個) 之串單元SU0~SU3。
各串單元SU0~SU3係複數NAND串列NS之集合體。各NAND串列NS之一端被連接於位元線BL0~BLm(m為1以上之整數)中之任一者。NAND串列NS之另一端被連接於源極線SL。各NAND串列NS包含複數(例如18個)之記憶體單元電晶體MT0~MT17、第1選擇電晶體S1及第2選擇電晶體S2。
複數記憶體單元電晶體MT0~MT17電性地彼此串聯連接。記憶體單元電晶體MT包含控制閘極及電荷蓄積膜，非揮發性地記憶資料。記憶體單元電晶體MT係因應被施加於控制閘極的電壓，在電荷蓄積膜蓄積電荷。記憶體單元電晶體MT之控制閘極被連接於對應的字元線WL0~WL17中之任一者。記憶體單元電晶體MT係經由字元線WL而與行解碼器11電性連接。
在各NAND串列NS中之第1選擇電晶體S1被連接於複數記憶體單元電晶體MT0~MT17，和任一的位元線BL0~BLm之間。第1選擇電晶體S1之汲極被連接於任一的位元線BL0~BLm。第1選擇電晶體S1之源極被連接於記憶體單元電晶體MT17。各NAND串列NS中之第1選擇電晶體S1之控制閘極被連接於任一的選擇閘極線SGD0~SGD3。第1選擇電晶體S1係經由選擇閘極線SGD而與行解碼器11電性連接。第1選擇電晶體S1係在特定電壓施加於選擇閘極線SGD0~SGD3中之任一者之情況，連接NAND串列NS和位元線BL。
在各NAND串列NS中之第2選擇電晶體S2被連接於複數記憶體單元電晶體MT0~MT17，和源極線SL之間。第2選擇電晶體S2之汲極被連接於記憶體單元電晶體MT0。第2選擇電晶體S2之源極被連接於源極線SL。第2選擇電晶體S2之控制閘極被連接於選擇閘極線SGS。第2選擇電晶體S2係經由選擇閘極線SGS而與行解碼器11電性連接。第2選擇電晶體S2係在特定電壓施加於選擇閘極線SGS之情況，連接NAND串列NS和源極線SL。
接著，針對記憶體單元陣列10之構造予以說明。圖3為第1實施型態所涉及之半導體記憶裝置之記憶體單元陣列之佈局圖。記憶體單元陣列10具有單元陣列區域CA和位元線耦接區域BHU，和字元線耦接區域WHU，和接觸區域CRI，和接觸區域CRE。
單元陣列區域CA為複數，各者的單元陣列區域CA在X方向及Y方向被配列成行列狀。位元線耦接區域BHU被配置在於Y方向鄰接的單元陣列區域CA之間。字元線耦接區域WHU在Y方向延伸，在X方向中被配置在單元陣列區域CA之端部。接觸區域CRE在Y方向延伸，以字元線耦接區域WHU為基準被配置在與單元陣列區域CA相反側。接觸區域CRI係在Y方向延伸，被配置在於X方向鄰接的單元陣列區域CA及位元線耦接區域BHU之間。
在位元線耦接區域BHU上及單元陣列區域CA上於X方向配列複數朝Y方向延伸的位元線BL。並且，在字元線耦接區域WHU上於Y方向配列複數在X方向延伸的字元線 WL。
接著，針對記憶體單元陣列10之特徵部分之平面構造予以說明。圖4為單元陣列區域CA之附近的俯視圖。圖4為放大在Y方向將位元線耦接區域BHU夾在中間的兩個單元陣列區域CA之附近的俯視圖。
在位元線耦接區域BHU和各者的單元陣列區域CA之間，具有縫隙ST1。縫隙ST1係將單元陣列區域CA和位元線耦接區域BHU電性分離。縫隙ST1係在X方向及Z方向擴展。縫隙ST1係將記憶體單元陣列10區分成複數區塊BLK0~BLKn。
在各者的單元陣列區域CA，具有複數記憶體柱MP和縫隙SLT。在本實施型態中，記憶體柱MP為「柱狀體」的一例。記憶體柱MP分散在單元陣列區域CA內。複數記憶體柱MP係以例如交錯配置被配置。縫隙SLT係在X方向及Z方向擴展。縫隙SLT係在Y方向區分單元陣列區域CA內之複數記憶體柱MP。
在字元線耦接區域WHU具有複數接觸插塞CC。各者的接觸插塞CC分別與被配置在接觸插塞CC之上方的複數字元線WL電性連接。
在位元線耦接區域BHU具有複數接觸插塞CP1。複數接觸插塞CP1分散在位元線耦接區域BHU內。各者的接觸插塞CP1分別與複數位元線BL電性連接。各者之位元線BL與任一的記憶體柱MP及接觸插塞CP1電性連接。
在接觸區域CRE具有複數接觸插塞CP2。接觸插塞CP2 與其他層之配線層(省略圖示)電性連接。
接著，針對記憶體單元陣列10之特徵部分之剖面構造予以說明。圖5為沿著圖4中之A-A’面的剖面圖。
圖5所示之記憶體單元陣列10具有基板30和電路層PE和疊層體40和覆蓋絕緣層50和位元線BL和記憶體柱MP和接觸插塞CP1和縫隙ST1、SLT和通孔V1、V2。
基板30為例如矽基板。在基板30之表面區域具有複數元件分離區域30A。元件分離區域30A包含例如矽氧化物。在鄰接的元件分離區域30A之間具有電晶體Tr之源極區域及汲極區域。
電路層PE位於基板30上。電路層PE包含半導體記憶體1之行解碼器11、感測放大器12及序列器13。電路層PE包含例如複數電晶體Tr和複數配線層D0、D1和複數通孔C1、C2。複數電晶體Tr、複數配線層D0、D1及複數通孔C1、C2位於絕緣層E1內。絕緣層E1包含例如矽氧化物。通孔C1連接電晶體Tr之源極區域或汲極區域和配線層D0。通孔C2連接電晶體Tr之閘極區域和配線層D1。各者的配線層D0及配線層D1在X方向及Y方向擴展。配線層D1被連接於接觸插塞CP1。通孔C1、C2及配線層D0、D1包含例如鎢。
疊層體40在Z方向具有複數導電層41、43、45和複數絕緣層42、44。導電層41、43、45和絕緣層42、44交替地被疊層。複數導電層41、43、45分別在X方向及Y方向擴展。複數絕緣層42、44分別在X方向及Y方向擴展。
導電層41係複數導電層之中，位於電路層PE最近。導電層41為第1導電層之一例。導電層41包含半導體層41A、41B、41C。半導體層41A位於電路層PE上。半導體層41B位於半導體層41A上。半導體層41C位於半導體層41B上。半導體層41A、41B、41C之詳細於後述。
導電層43係複數導電層之中，繼導電層41之後，最接近於電路層PE。導電層43係例如金屬或半導體。導電層43所使用的金屬係例如鎢。導電層43所使用之半導體係例如摻雜磷的矽。導電層43係對記憶體柱MP施加電壓，在半導體主體內產生電洞。導電層43係當作第2選擇電晶體S2而發揮功能。
複數導電層45係複數導電層之中扣除導電層41、43者。複數導電層45位於較導電層43更上方。各者的導電層45被夾於絕緣層44。導電層45包含例如導電性金屬。導電性金屬係例如鎢。即使導電層45為例如摻雜雜質的多晶矽亦可。複數導電層45分別經由接觸插塞CC與複數字元線WL之各者連接。複數導電層45分別作為記憶體單元電晶體MT之閘極電極而發揮功能。即使複數導電層45之中，位於下方的導電層45(例如，從下方起算數層的導電層)作為第2選擇電晶體S2而發揮功能亦可。導電層45之數量為任意。
絕緣層42位於導電層41和導電層43之間。複數絕緣層44位於在Z方向相鄰的導電層43、45之間。絕緣層42、44包含例如矽氧化物。絕緣層42、44絕緣相鄰接的導電層 41、43、45之間。絕緣層44之數量係藉由導電層45之數量而決定。
覆蓋絕緣層50位於疊層體40之最上層的絕緣層44上。覆蓋絕緣層50絕緣疊層體40和位元線BL之間。覆蓋絕緣層50具有例如第1層51和第2層52。覆蓋絕緣層50包含例如矽氧化物。
位元線BL在覆蓋絕緣層50上具有複數。再者，位元線BL如圖4所示般，與任一的記憶體柱MP及接觸插塞CP1電性連接。在圖5中，位元線BL係經由通孔V1、V2而與記憶體柱MP連接。通孔V1、V2包含例如鎢。通孔V1位於覆蓋絕緣層50之第1層51內。通孔V2位於覆蓋絕緣層50之第2層52內。
接觸插塞CP1在Z方向延伸。接觸插塞CP1電性連接位元線BL和電路層PE之配線層D1。接觸插塞CP1具有導電部71和絕緣層72、73。絕緣層72覆蓋導電部71之外側面。絕緣層73係在Z方向與導電層41、43重疊的高度位置中，覆蓋絕緣層72之外側面。導電部71包含例如鎢。絕緣層72、73包含例如矽氧化物。
縫隙SLT、ST1在Z方向延伸。縫隙SLT、ST1係從疊層體40之最上面到導電層41。縫隙SLT、ST1之內部為絕緣體。絕緣體包含例如矽氧化物。
記憶體柱MP位於疊層體40內。記憶體柱MP在Z方向延伸。記憶體柱MP係從疊層體40之最上面到導電層41。
圖6係放大第1實施型態所涉及之半導體記憶體1之記 憶體柱MP之附近的剖面圖。圖7係沿著導電層45切斷第1實施型態所涉及之半導體記憶體1之記憶體柱MP之附近的剖面圖。圖6係在YZ面切斷記憶體柱MP的剖面，圖7為在XY面切斷記憶體柱MP的剖面。記憶體柱MP位於被形成在疊層體40的記憶體孔MH內。
記憶體柱MP分別具有芯材60、半導體主體61、記憶體膜62。在記憶體孔MH內，從內側依序具有芯材60、半導體主體61、記憶體膜62。記憶體柱MP從Z方向觀看，例如圓或橢圓。
芯材60係在Z方向延伸，為柱狀。芯材60包含例如矽氧化物。芯材60位於半導體主體61之內側。
半導體主體61在Z方向延伸。半導體主體61為具有底部的筒狀。半導體主體61覆蓋芯材60之外側面。半導體主體61包含例如矽。矽係例如使非晶矽結晶化的多晶矽。半導體主體61係第1選擇電晶體S1、記憶體單元電晶體MT及第2選擇電晶體S2之各者的通道。通道係源極側和汲極側之間的載體的流路。
記憶體膜62在Z方向延伸。記憶體膜62係覆蓋半導體主體61之外側面。記憶體膜62位於記憶體孔MH之內面和半導體主體61之外側面之間。記憶體膜62包含例如隧道絕緣膜63、電荷蓄積膜64及覆蓋絕緣膜65。隧道絕緣膜63、電荷蓄積膜64、覆蓋絕緣膜65依次位於半導體主體61之附近。在與半導體層41B連接的位置缺少記憶體膜62之一部分。在半導體層41B和半導體主體61之間無記憶體膜62。 半導體層41B和半導體主體61不經由記憶體膜62而相接。
隧道絕緣膜63位於電荷蓄積膜64和半導體主體61之間。隧道絕緣膜63包含例如矽氧化物或矽氧化物和矽氮化物。隧道絕緣膜63位於半導體主體61和電荷蓄積膜64之間的電位障壁。
電荷蓄積膜64係位於各者的導電層45及絕緣層44和隧道絕緣膜63之間。電荷蓄積膜64包含例如矽氮化物。電荷蓄積膜64和複數導電層45之各者交叉的部分分別作為電晶體發揮功能。依據電荷蓄積膜64與複數導電層45交叉之部分(電荷蓄積部)內有無電荷，或被蓄積的電荷量，記憶體單元電晶體MT保持資料。電荷蓄積部位於各者的導電層45和半導體主體61之間，以絕緣材料包圍周圍。電荷蓄積部為所謂的浮動閘極構造。
覆蓋絕緣膜65係位於例如各者的絕緣層44和電荷蓄積膜64之間。覆蓋絕緣膜65包含例如矽氧化物。覆蓋絕緣膜65係於加工時保護電荷蓄積膜64免於被蝕刻。即使無覆蓋絕緣膜65亦可，即使在導電層45和電荷蓄積膜64之間殘留一部分，作為區塊絕緣膜使用亦可。
再者，如圖6及圖7所示般，在各者的導電層45和絕緣層44之間，及各者的導電層45和記憶體膜62之間，具有區塊絕緣膜45a、阻障膜45b亦可。區塊絕緣膜45a係抑制反向隧道效應。反向隧道效應係電荷從導電層45返回至記憶體膜62的現象。阻障膜45b係提升導電層45和區塊絕緣膜45a之間的密接性。區塊絕緣膜45a為例如矽氧化膜或金屬 氧化物膜。金屬氧化物之一例為鋁氧化物。阻障膜45b係例如導電層45為鎢之情況，以一例而言，為氮化鈦和鈦之疊層構造膜。
圖8係放大第1實施型態所涉及之半導體記憶體1之特徵部分的剖面圖。半導體主體61包含例如第1區域61A、第2區域61B、第3區域61C。第1區域61A、第2區域61B、第3區域61C，在Z方向依次位於半導體層41B之附近。
第1區域61A位於半導體主體61之下部。第1區域61A係從例如半導體主體61和半導體層41B之邊界61a在Z方向延伸。第1區域61A係在XY方向，被例如導電層41、絕緣層42及導電層43之一部分包圍。第1區域61A和第2區域61B之邊界61b之高度位置在例如Z方向中，為導電層43之高度的範圍內。導電層43之高度的範圍係被夾在導電層43之上面和下面的高度的範圍。
第1區域61A包含n型雜質和p型雜質雙方。在第1區域61A中，n型雜質之濃度高於p型雜質之濃度。在半導體主體61和半導體層41B之邊界61a的n型雜質之濃度，高於在第1區域61A和第2區域61B之邊界61b的n型雜質之濃度。在半導體主體61和半導體層41B之邊界61a的p型雜質之濃度，高於在第1區域61A和第2區域61B之邊界61b的p型雜質之濃度。
第1區域61A為n型半導體。第1區域61A係由例如n+型半導體和n-型半導體構成。例如，在第1區域61A之中，接近於半導體層41B的部分為n+型半導體，遠離的部分為n- 型半導體。n型雜質為例如磷。p型雜質為例如硼。在第1區域61A的n型雜質濃度為例如1×1019cm-3以上。
第2區域61B位於第1區域61A和第3區域61C之間。第2區域61B係在Z方向，位於較第1區域61A更遠離半導體層41B和半導體主體61之邊界61a的位置。第2區域61B之至少一部分係在Z方向位於導電層43之高度的範圍內。第2區域61B係例如在Z方向位於導電層43之高度的範圍內。第2區域61B從例如X方向或Y方向觀看與導電層43重疊。第2區域61B係例如在XY方向被導電層43包圍。
第2區域61B除了n型雜質之外還包含p型雜質。第2區域61B可以區分成接近於第1區域61A之區域和遠離第1區域61A的區域，接近於第1區域61A之區域包含n型雜質和p型雜質雙方，遠離第1區域61A的區域僅包含p型雜質。第2區域61B為p型半導體。第2區域61B中的p型雜質之濃度為例如1×1018cm-3以上1×1019cm-3以下。
第3區域61C係以第2區域61B為基準，位於與第1區域61A相反側。第3區域61C係在Z方向，位於較第2區域61B更遠離半導體層41B和半導體主體61之邊界61a的位置。第3區域61C係例如在XY方向至少一部分被任一的導電層45包圍。
第3區域61C比起第2區域61B，p型雜質及n型雜質之濃度較低。第3區域61C係例如雜質濃度為1×1018cm-3以下。第3區域61C係例如幾乎不含例如n型雜質及p型雜質的本質半導體。
在半導體主體61中，n型雜質之濃度係隨著在Z方向從半導體層41B和半導體主體61之邊界61a遠離而變低。在半導體主體61中，p型雜質之濃度係隨著在Z方向從半導體層41B和半導體主體61之邊界61a遠離而變低。
在半導體主體61的n型雜質之濃度及p型雜質之濃度可以藉由例如二次離子質量分析法(SIMS)測量。
導電層41如上述般包含例如半導體層41A、半導體層41B、半導體層41C。半導體層41A位於電路層PE上。半導體層41A為例如n型的半導體。半導體層41A為例如摻雜雜質的多晶矽。半導體層41B位於半導體層41A上。半導體層41B與記憶體柱MP之半導體主體61相接。半導體層41B為例如摻雜雜質的磊晶膜。半導體層41C位於半導體層41B上。半導體層41C為例如n型或非摻雜的半導體。
半導體層41B包含例如第1層41Ba和第2層41Bb。第1層41Ba在XY面內擴展。第1層41Ba包含n型雜質。第1層41Ba包含例如磷。第1層41Ba為n型半導體。第1層41Ba為第1部分的一例。
第2層41Bb覆蓋第1層41Ba之至少一部分。第2層41Bb包含p型雜質。第2層41Bb包含例如硼。第2層41Bb為例如p型半導體、包含p型雜質的n型半導體。第2層41Bb為第2部分的一例。第2層41Bb之一部分位於第1層41Ba和半導體主體61之間。第2層41Bb之厚度為例如1nm以上10nm以下。
接著，針對第1實施型態所涉及之半導體記憶體1之單 元陣列區域CA之部分的製造方法予以說明。以下的圖9~圖16係用以說明單元陣列區域CA之製造方法之一例的剖面圖。以下之圖9~圖16僅圖示較導電層41更上方的部分。
首先，在基板30內形成元件分離區域30A，在電路層PE內形成電晶體Tr(參照圖1)。電晶體Tr可以藉由眾所周知的方法製作。再者，在電路層PE內，在絕緣層E1內形成與電晶體Tr電性連接的複數配線層D0、D1及複數通孔C1、C2。複數配線層D0、D1及複數通孔C1、C2可以藉由眾所周知的方法製作。
接著，如圖9所示般，在電路層PE上，依序疊層半導體層41A、中間膜81a、犧牲膜81b、中間膜81c、半導體層41C、絕緣層42、導電層43。中間膜81a及中間膜81c包含例如矽氧化物。犧牲膜81b係例如p型的摻雜矽、n型的摻雜矽或非摻雜矽。半導體層41A、半導體層41C、絕緣層42、導電層43與上述者相同。
接著，如圖10所示般，在導電層43上交替地疊層絕緣層44和犧牲膜85。絕緣層44如上述者，包含例如矽氧化物。犧牲膜85包含例如矽氮化物。
接著，如圖11所示般，在疊層體形成記憶體孔MH。記憶體孔MH係從疊層體之上面到半導體層41A之途中。記憶體孔MH係藉由蝕刻而製作。例如，從疊層體之上面非等向蝕刻至半導體層41A。非等向蝕刻係例如反應性離子蝕刻(RIE)。
接著，如圖12所示般，在記憶體孔MH內依序形成記憶體膜62、半導體主體61、芯材60。記憶體孔MH係藉由記憶體膜62、半導體主體61及芯材60被埋入。在記憶體孔MH內形成記憶體柱MP。
接著，如圖13所示般，在疊層體形成縫隙SLT。縫隙SLT係從疊層體之上面延伸至犧牲膜81b之途中。縫隙SLT係藉由非等向蝕刻而形成。在縫隙SLT之內壁形成阻擋膜86。阻擋膜86為例如矽氮化膜。
接著，如圖14所示般，隔著縫隙SLT等向性蝕刻犧牲膜81b。犧牲膜81b係藉由等向性蝕刻而被除去。等向性蝕刻係使用比起矽氧化物及矽氮化物可以更早蝕刻n型之摻雜矽或非摻雜矽的蝕刻液而進行。再者，藉由蝕刻，記憶體膜62之一部分也被除去。記憶體膜62係犧牲膜81b被除去，露出的部分被除去。記憶體膜62之蝕刻係使用比起矽氮化物可以更早蝕刻矽氧化物的蝕刻液。中間膜81a、81c與記憶體膜62同時被除去。在半導體層41A和半導體層41C之間形成空間Sp。
接著，如圖15所示般，經由縫隙SLT，以半導體埋入空間Sp內。首先，在空間Sp內形成第2層41Bb。第2層41Bb係被形成在空間Sp和半導體層41A或半導體層41C之邊界。接著，在第2層41Bb之內側形成第1層41Ba。第1層41Ba及第2層41Bb之材料如上述者。第1層41Ba包含n型雜質，第2層41Bb包含p型雜質。
接著，如圖16所示般，將犧牲膜85置換成導電層45。 首先，隔著縫隙SLT除去阻擋膜86及犧牲膜85。阻擋膜86及犧牲膜85係藉由等向性蝕刻被除去。等向性蝕刻係使用比起矽氧化物及多晶矽，更快蝕刻矽氮化物的蝕刻液。之後，以導電材料埋入犧牲膜85被除去的部分，形成導電層45。最後，以絕緣體埋入縫隙SLT內。
藉由上述工程，製作單元陣列區域CA。所製作的單元陣列區域CA在後工程被加熱。第1層41Ba之n型雜質及第2層41Bb之p型雜質係藉由加熱擴散至半導體主體61。因第2層41Bb比第1層41Ba更接近於半導體主體61，p型雜質之擴散速度較n型雜質之擴散速度更快，故p型雜質比起n型雜質擴散至更遠離半導體層41B的位置。半導體主體61之第1區域61A及第2區域61B係例如藉由加熱所致的n型或p型雜質的熱擴散而被形成。在此所示的製造工程為一例，即使在各工程之間插入其他工程亦可。
若藉由第1實施型態所涉及之半導體記憶體1時，可以謀求提升資料之消除動作的速度。記憶體單元陣列10係藉由被蓄積於電荷蓄積膜64的電荷而記憶資料。當電洞被注入至電荷蓄積膜64時，資料則被消除。電洞係從半導體主體61被供給至電荷蓄積膜64。
消除動作時，半導體主體61係藉由被稱為閘極引發汲極漏電流(GIDL：Gate-Induced Drain Leakage)的現象生成電洞。第1區域61A為n型半導體之情況，相對於導電層41對導電層43施加負電壓時，在從第1區域61A至第3區域61C的半導體主體61產生電場，生成電子和電洞之對。藉 由該電洞被蓄積於半導體主體61，半導體主體61被充電。當半導體主體61藉由電洞被充分充電時，在半導體主體61和電荷蓄積膜64之間產生電場，電洞被注入至電荷蓄積膜64。當電洞被注入至電荷蓄積膜64時，資料則被消除。當GIDL所致的電洞之生成量少時，半導體主體61之充電需要花費時間，資料之消除需要花費時間。第1實施型態所涉及的記憶體單元陣列10容易在半導體主體61內生成電洞。以下，說明其理由。
圖17為示意性地表示比較例所涉及之記憶體單元陣列之導電層43之附近的半導體主體之能帶構造的圖。比較例不具有半導體主體之p型雜質的濃度高於n型雜質之濃度的區域。
圖17所示的半導體主體具有第1區域91A和第2區域91B。在圖17中，第1區域91A為n型半導體，第2區域91B為本質半導體。n型雜質與上述記憶體單元陣列10相同，從半導體層41B和記憶體柱MP之接點擴散。第1區域91A比起第2區域91B更接近於半導體層41B和記憶體柱MP的接點。第1區域91A係接近於半導體層41B和記憶體柱MP之接點的側為n+半導體，遠離的側為n-半導體。
圖17之左邊係熱平衡狀態中的能帶構造，右邊係以第2區域91B之電位為基準而對導電層41施加正電壓，相對於導電層41對導電層43施加負電壓之時的能帶構造。圖17表示價電子帶上端Ev和傳導體下端Ec之附近的能帶構造。當對半導體主體施加電場時，半導體主體之能帶構造變化。 能帶構造例如從圖17之左邊的狀態，即是從熱平衡狀態變化成右邊的狀態，即是消除偏壓施加狀態。在第1區域91A之n+半導體區域中之能階和第2區域91B之導電層43之附近中的能階不同，藉由該些之間之能階不同，頻帶傾斜，形成空乏層。當在空乏層中，藉由能帶間穿隧，價電子帶之電子e在傳導帶遷移時，則在價電子帶生成電洞h。電洞h係沿著空乏層之電場，流至第2區域91B側，充電半導體主體。
圖18為示意性地表示本實施型態所涉及之記憶體單元陣列10之導電層43之附近的半導體主體61之能帶構造的圖。
如圖18所示般，本實施型態所涉及之半導體主體具有第1區域61A和第2區域61B和第3區域61C。如上述般，第1區域61A係n型雜質之濃度高於p型雜質之濃度的區域。在圖18中，第1區域61A係接近於半導體層41B和記憶體柱MP之接點的側為n+半導體，遠離的側為n-半導體。第2區域61B係p型雜質之濃度高於n型雜質之濃度的區域。在圖18中，第2區域61B為p-半導體。第3區域61C係比起第2區域61B，p型雜質及n型雜質之濃度較低的區域。在圖18中，第3區域為本質半導體。
圖18之左邊為在熱平衡狀態中的能帶構造。在圖18中，為了比較，以虛線表示比較例中的價電子帶上端Ev及傳導帶下端Ec。第2區域61B中的能階係由於第2區域61B具有p型雜質，故高於第1區域61A及第3區域61C中的能 階。再者，圖18所示的能階與圖17所示的比較例之能階不同。圖18所示的能階在第2區域61B中，比圖17所示的比較例之能階更高。圖18之左邊所示的價電子帶上端Ev之能階在第2區域61B中，比起圖17之左邊所示的比較例之價電子帶上端Ev之能階，更接近於費米能階。圖18之左邊所示的傳導帶下端Ec之能階在第2區域61B中，比起圖17之左邊所示的比較例之傳導帶下端Ec之能階，位於更遠離費米能階之位置。
圖18之右邊係以第3區域61C之電位為基準而對導電層41施加正電壓，相對於導電層41對導電層43施加負電壓之時的能帶構造，即是消除偏壓施加狀態的能帶構造。
即使在消除偏壓施加狀態中，圖18所示的能階也較圖17所示的比較例之能階更高。其結果，空乏層中的電場比起圖17所示的比較例較大。在空乏層被生成的電洞h沿著電場流至第3區域61C側。當空乏層中的電場大時，電子e-之能帶間穿隧之產生確率增加，可以有效率地對第3區域61C供給電洞h。即是，本實施型態所涉及之記憶體單元陣列10可以在半導體主體61有效率地生成電洞h，資料之消除動作更快。
(第1變形例)
接著，針對實施型態之第1變形例予以說明。
圖19係放大第1實施型態之第1變形例所涉及之記憶體單元陣列之特徵部分的剖面圖。第1變形例所涉及的記憶 體單元陣列係導電層41之構造與圖8所示的構造不同。除了以下說明的構成外，其他與第1實施型態之記憶體單元陣列10相同。
第1變形例所涉及之導電層41包含半導體層41A、41D、41C。半導體層41D包含第1層41Da和第2層41Db和第3層41Dc。第1層41Da與圖8中之第1層41Ba相同。第2層41Db與圖8中之第2層41Db相同。
第3層41Dc之至少一部分位於第1層41Da和第2層41Db之間。第3層41Dc包含碳元素。第3層41Dc係摻雜例如碳的多晶矽。第3層41Dc為第3部分的一例。第3層41Dc之厚度為例如1nm以上10nm以下。
第1變形例所涉及的記憶體單元陣列之製造方法係直至圖14的工程與上述製造方法相同。於以半導體埋入空間Sp之時，依次形成第2層41Db、第3層41Dc、第1層41Da。首先，在空間Sp內形成第2層41Db。第2層41Db係被形成在空間Sp和半導體層41A或半導體層41C之邊界。接著，在第2層41Db之內側形成第3層41Dc。最後，在第3層41Dc之內側形成第1層41Da。
即使藉由如此之構成，亦與第1實施型態相同，可以謀求提升消除動作之速度。再者，第3層Dc係抑制n型雜質從第1層41Da朝半導體主體61擴散。當n型雜質朝半導體主體61的擴散被抑制時，形成第1區域61A的範圍變窄。當在第1區域61A中的n-半導體之區域變窄時，在空乏層中的能帶之傾斜更大，電洞h之生成效率變高。
(第2變形例)
接著，針對實施型態之第2變形例予以說明。
圖20係放大第1實施型態之第2變形例所涉及之記憶體單元陣列之特徵部分的剖面圖。第2變形例所涉及的記憶體單元陣列係導電層41之構造與圖8所示的構造不同。除了以下說明的構成外，其他與第1實施型態之記憶體單元陣列10相同。
第1變形例所涉及之導電層41包含半導體層41A、41E、41C。半導體層41E包含例如第1層41Ea和第2層41Eb。第2層41Eb與圖8中之第2層41Bb相同。
第1層41Ea在XY面內擴展。第1層41Ea包含n型雜質和碳元素。第1層41Ea包含例如磷和碳。第1層41Ea係被摻雜磷和碳的n型半導體。第1層41Ea為第1部分的一例。
第1變形例所涉及的記憶體單元陣列的製造方法與第1實施型態所示之製造方法相同。於形成第1層41Ea之時，將碳和n型雜質一起摻雜至第1層41Ea。
即使藉由如此之構成，亦與第1實施型態相同，可以謀求提升消除動作之速度。再者，被添加於第1層41Ea內的碳元素係抑制n型雜質從第1層41Ea朝半導體主體61擴散。當n型雜質朝半導體主體61的擴散被抑制時，形成第1區域61A的範圍變窄。當在第1區域61A中的n-半導體之區域變窄時，在空乏層中的能帶之傾斜更大，電洞h之生成效率變高。
(第3變形例)
接著，針對實施型態之第3變形例予以說明。
圖21係放大第1實施型態之第3變形例所涉及之記憶體單元陣列之特徵部分的剖面圖。第3變形例所涉及的記憶體單元陣列係導電層43成為第1疊層體46之點與圖8所示的構造不同。除了以下說明的構成外，其他與第1實施型態之記憶體單元陣列10相同。
疊層體40具有第1疊層體46和第2疊層體47。第1疊層體46比起第2疊層體47更接近於導電層41。第1疊層體46具有複數導電層48和複數絕緣層49，交替地具有導電層48和絕緣層49。導電層48包含例如導電性金屬。導電性金屬係例如鎢。即使導電層48為例如摻雜雜質的多晶矽亦可。絕緣層49包含例如矽氧化物。第2疊層體47具有複數導電層45和複數絕緣層44，交替地具有導電層45和絕緣層44。
第1疊層體46和第2疊層體47並無明確的構造狀區別。第1疊層體46係例如結合第1疊層體46和第2疊層體47之疊層體之中，從絕緣層42的邊界起算導電層48為5層的部分。第1疊層體46之複數導電層48係作為第2選擇電晶體S2而發揮功能。第2疊層體47之複數導電層45係做為記憶體單元電晶體MT而發揮功能。圖21之半導體層41C之厚度較例如圖8之半導體層41C之厚度更厚。
第3變形例所涉及之記憶體單元陣列之製造方法係於形成絕緣層42之後，不形成導電層43，交替地疊層絕緣層 44和犧牲膜85之點與第1實施型態所涉及之記憶體單元陣列之製造方法不同。半導體層41C係較第1實施型態所涉及之記憶體單元陣列之半導體層41C更厚。半導體層41C係當作形成縫隙SLT及記憶體孔MH時之阻擋層而發揮功能。記憶體柱MP、縫隙SLT、半導體層41B之形成順序與第1實施型態所涉及之記憶體單元陣列之製造方法相同。
即使藉由如此之構成，亦與第1實施型態相同，可以謀求提升消除動作之速度。
(附記)
以下，針對幾個半導體記憶裝置予以附記。
(1)一種半導體記憶裝置，具備：疊層體，其具有複數導電層及複數絕緣層，導電層和絕緣層在第1方向交替地被疊層；和柱狀體，其係在上述疊層體內於上述第1方向延伸，包含半導體主體，和被設置在上述複數導電層之中的至少一個和上述半導體主體之間的電荷蓄積膜，上述複數導電層之中的第1導電層與上述半導體主體相接，上述半導體主體具有n型雜質之濃度高於p型雜質之濃度的第1區域，和p型雜質之濃度高於n型雜質之濃度的第2區域，上述第1區域在上述第1方向中，比起上述第2區域更接近於上述第1導電層和上述半導體主體之邊界。
(2)如(1)所載的半導體記憶裝置，其中上述第1區域係從上述第1導電層和上述半導體主體之上述邊界朝上述第1方向延伸。
(3)如(1)所載的半導體記憶裝置，其中上述半導體主體進一步具有第3區域，上述第3區域係在上述第1方向中，位於較上述第2區域更遠離上述第1導電層和上述半導體主體之邊界的位置。
上述第3區域不含上述n型雜質及上述p型雜質，或與上述第2區域相比，上述p型雜質及上述n型雜質之濃度較低。
(4)如(1)所載的半導體記憶裝置，其中上述第1導電層和上述半導體主體之上述邊境中的n型雜質之濃度，高於上述第1區域和上述第2區域之邊界中的n型雜質之濃度。
(5)如(1)所載的半導體記憶裝置，其中上述半導體主體之上述n型雜質之濃度係隨著從上述第1導電層和上述半導體主體之邊界朝上述第1方向遠離而變低。
(6)如(1)所載的半導體記憶裝置，其中上述半導體主體之上述p型雜質之濃度係隨著從上述第1導電層和上述半導體主體之邊界朝上述第1方向遠離而變低。
(7)如(1)所載的半導體記憶裝置，其中 上述第1導電層具有第1部分和第2部分，上述第1部分包含n型雜質，上述第2部分包含p型雜質，上述第2部分之至少一部分位於上述第1部分和上述半導體主體之間。
(8)如(6)所載的半導體記憶裝置，其中上述第1導電層進一步具有第3部分，上述第3部分包含碳元素，上述第3部分之至少一部分位於上述第1部分和上述第2部分之間。
(9)如(6)所載的半導體記憶裝置，其中上述第1部分進一步包含碳元素。
(10)如(1)所載的半導體記憶裝置，其中上述疊層體在最接近於上述第1導電層之位置具有第2導電層，上述第2區域之至少一部分係在上述第1方向位於上述第2導電層之高度的範圍內。
(11)如(1)所載的半導體記憶裝置，其中上述疊層體係依照接近上述第1導電層之順序，具有第1疊層體和第2疊層體，上述第2區域之至少一部分係在上述第1方向位於上述第1導電層之高度的範圍內。
(12)如(1)所載的半導體記憶裝置，其中上述第1區域為n型半導體。
(13)如(1)所載的半導體記憶裝置，其中上述第2區域為p型半導體。
(14)如(1)所載的半導體記憶裝置，其中上述n型雜質包含磷。
(15)如(1)所載的半導體記憶裝置，其中上述p型雜質包含硼。
(16)如(1)所載的半導體記憶裝置，其中上述疊層體被設置在邏輯電路上。
雖然說明本發明之幾個實施型態，但是該些實施型態僅為例示，並無限定發明之範圍的意圖。本實施型態可以其他各種型態來實施，可以在不脫離發明之主旨的範圍下，進行各種省略、置換、變更。本實施型態或其變形包含在發明之範圍或主旨時，同樣也包含在申請專利範圍所記載之發明和其均等之範圍內。
41,43:導電層
41A,41B,41C:半導體層
41Ba:第1層
41Bb:第2層
42,44:絕緣層
43,45:導電層
60:芯材
61:半導體主體
61a:邊界
61b:邊界
61A:第1區域
61B:第2區域
61C:第3區域
62:記憶體膜
63:隧道絕緣膜
64:電荷蓄積膜
65:覆蓋絕緣膜
MP:記憶體柱
SLT:縫隙

Claims (10)

  1. 一種半導體記憶裝置，具備：第1導電層；疊層體，其具有被配置在上述第1導電層上，且被疊層在第1方向的複數第2導電層；和柱狀體，其係在上述疊層體內，朝上述第1方向延伸，包含半導體主體，和被設置在上述複數第2導電層和上述半導體主體之間的電荷蓄積膜，上述第1導電層與上述半導體主體相接，上述半導體主體具有n型雜質之濃度高於p型雜質之濃度的第1區域，和被配置在較上述第1區域更上方，p型雜質之濃度高於n型雜質之濃度的第2區域，和與上述第1導電層相接，被配置在較上述第1區域更下方的第3區域，上述第2區域與上述複數第2導電層之中之最下層處於相同的高度。
  2. 如請求項1之半導體記憶裝置，其中上述半導體主體進一步具有在上述第1方向中，被配置在上述第2區域之上方的第4區域，上述第4區域不含上述n型雜質及上述p型雜質，或與上述第2區域相比，上述第4區域所含之上述p型雜質及上述n型雜質之濃度較低。
  3. 如請求項1或2之半導體記憶裝置，其中上述半導體主體之上述n型雜質及上述p型雜質之濃度係隨著從上述第1導電層和上述半導體主體之邊界朝上述 第1方向遠離而變低。
  4. 如請求項1或2之半導體記憶裝置，其中上述第1導電層具有第1部分和第2部分，上述第1部分包含n型雜質，上述第2部分包含p型雜質，上述第2部分之至少一部分位於上述第1部分和上述半導體主體之間。
  5. 如請求項4之半導體記憶裝置，其中上述第1導電層進一步具有第3部分，上述第3部分包含碳元素，上述第3部分之至少一部分位於上述第1部分和上述第2部分之間。
  6. 如請求項4之半導體記憶裝置，其中上述第1部分進一步包含碳元素。
  7. 如請求項1或2之半導體記憶裝置，其中上述疊層體在最接近於上述第1導電層之位置具有第2導電層，上述第2區域之至少一部分係在上述第1方向位於上述第2導電層之高度的範圍內。
  8. 如請求項1或2之半導體記憶裝置，其中上述疊層體係依照接近上述第1導電層之順序，具有第1疊層體和第2疊層體，上述第2區域之至少一部分係在上述第1方向位於上述第1導電層之高度的範圍內。
  9. 如請求項1或2之半導體記憶裝置，其中上述n型雜質包含磷。
  10. 如請求項1或2之半導體記憶裝置，其中上述p型雜質包含硼。
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