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TW201222815A - Multi-gate field-effect transistor with enhanced and adaptable low-frequency noise - Google Patents

Multi-gate field-effect transistor with enhanced and adaptable low-frequency noise Download PDF

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TW201222815A
TW201222815A TW099139960A TW99139960A TW201222815A TW 201222815 A TW201222815 A TW 201222815A TW 099139960 A TW099139960 A TW 099139960A TW 99139960 A TW99139960 A TW 99139960A TW 201222815 A TW201222815 A TW 201222815A
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gate
fet
noise
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Tang-Jung Chiu
Jeng Gong
Hsin Chen
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Nat Univ Tsing Hua
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

201222815 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種場效電晶體(FET) ’特別是有關一種 具增強的、可調適的低頻雜訊之場效電晶體。 【先前技術】 當半導體技術朝向縮小電晶體尺寸，導致電晶體雜訊 大幅增加，因而劣化積體電路的準確性及可靠性，於是有 許多技巧提出以抑制電晶體雜訊。但是相反地，也已經發 現電晶體雜訊在許多應用上是有用的，例如用於資料加密 (data encryption)、生物啟發運算的擾動學習（perturbative learning in bioinspired computations)、推測演算法(stochastic arithmetic)、概率化模型(probabilistic modeling)等，也已經 有使用具增強雜訊功能的電晶體(noisy transistor)的演算法 架構被提出來。以硬體實現這些應用通常需要多通道無關 聯性的雜訊(multichannel uncorrelated noise)。現有的方法 包括使用氮化矽(silicon nitride)介電層以增加界面陷啡 (interface trap)及縮小電晶體的尺寸使其具有單一氧化物陷 阱(single oxide trap)。然而這些方法只是將雜訊增強到可用 的程度，未能控制精確的雜訊準位(n〇ise levd) ^ 圖1的上方顯示典型的FET的水平佈局，其中閘極16 在主動區14上方，源極接觸窗(sourcecontact)ll及沒極接 觸窗13分別在閘極i6的上下兩側，沿著a_a剖面線切開 可知到如圖1下方的剖面圖。在標準的cM〇s邏輯製程 201222815 中’在石夕基板10上形成淺溝槽隔離（shal1〇w Trench Isolation, STI)12定義出主動區㈣ive regi〇n)14，其上方沉 積閘極16’因而可藉閘極電壓vG控制在主動區14表面下 方的通道(channel)18。在閘極16和通道18之間的閘極介 電層20，其與主動區14的界面有許多懸鍵(dangling bond) 形成陷解(trap) ’會捕捉或釋放通道μ中的載子，因而產 生低頻擾動(fluctuation)。在製作fET時會儘量減少此界面 的懸鍵，例如對主動區14的表面施加RCA清洗，藉以降 低此界面引發的低頻雜訊。美國專利公開號2〇〇7/〇296〇25 及2010/0057820在閘極介電層2〇之内增加陷阱絕緣層， 用以提供更多的陷阱以增強低頻雜訊，但是其產生的低頻 雜訊準位不可受外加電壓或外加電流控制。美國專利公開 號2009/0309646藉由改變通道18的材料、源極及汲極的 材料、或是包覆閘極的襯墊(liner)保護層的形狀來增加低頻 雜訊的擾動頻率。但是這些方法產生的低頻雜訊振幅或頻 率依然不可受外加電壓或外加電流所調適。 另一方面，在快閃記憶體中，已經知道STI邊緣效應 (edge effect)引發雜訊。r. v Wang，Y. H. Lee, Y. L. R. Lu，W.
McMahon, S. Hu, and A. Ghetti, "Shallow trench isolation edge effect on random telegraph signal noise and implications for flash memory," IEEE Trans. Electron Devices, vol. 56, no. 9, pp. 2107-2113, Sep. 2009指出，藉由圓潤化STI邊角可 以明顯減少應力(stress)引發的陷阱數量。 到目前為止，要增強FET的低頻雜訊必須增加光罩或 201222815 改雙製程，因此無法適用標準的〇^〇：5邏輯製程，而且也 沒有發現有技藝可為FET調適低頻雜訊的振幅準位。 【發明内容】 本發明的目的之-，在於提出-種具增強的低頻雜訊 之 FET。 本發明的目的之一，在於提出一種具可調適的低頻雜 訊之FET。 。本發明的目的之一，在於提出一種相容於標準CM〇s 邏輯製程之具增強的低頻雜訊之FET。 一種根據本發明的FET，在STI上有額外的閘極以增 強及調適STI-石夕界面(STI-Si interface)引發的低頻雜訊。 藉由改變該STI閘極的電壓，該FET可調適的低頻雜 訊超過萬倍。 【實施方式】 圖2用以說明本發明的原理，其中上方為N型FET的 水平面佈局，下方為此N型FET的剖面圖。在此N型FET 中’ ST：I閘極22在STI 12上，在STI閘極22的右方及左 方的主動區14被施加N型重摻雜(heavily doped)，而成為 此N型FET的汲極及源極，在沒極及源極上分別具有汲極 接觸窗26及源極接觸窗28。當施加正電壓\^至STI閘極 22時’在STI邊緣24感應出反轉電荷(inversi〇n charge)， 通道载子將沿STI邊緣24在汲極及源極之間流動，由於 201222815 STI邊緣24處的STI-矽界面有报多陷阱捕捉或釋放通道戴 子，因此產生較大的雜訊。當正電壓vx增加時，在 邊緣24處感應出的通道載子濃度將增加，因此載子與陷阱 交互作用的機率也將增加，進而增強雜訊準位。 另外’由於STI 12的厚度遠大於一般fet閘極介電層 20，如圖1所示，因此在電壓Vx&Vg相等的情況下，在 STI邊緣24處感應出的通道載子將遠少於一般FET的通道 載子數目。為增加STI邊緣24處的通道載子數目，可以使 用P型井阻絕光罩(P-well-blocked mask)來阻絕N型FET 的P型井工程，因而使矽基板上形成低p型摻雜濃度的本 質井(native well)23以及高P型摻雜濃度的p型井，在STI 邊緣24附近為低p型摻雜濃度的本質井23，所以此1^型 FET的臨界電壓(thresh〇ld v〇hage)將可大幅降低，從而提 尚STI邊緣24的通道載子濃度，以提升載子與STI邊緣 24的陷牌父互作用的機率，進而增強雜訊準位。事實上， 即使STI邊緣24附近不是本質井，只要電壓^^足夠大， 依然可以增強雜訊準位。在此雖僅以N型FET做說明，但 P型FET的原理也相同。 圖3係本發明的第一實施例，在圖i所示的FET結構 中增加額外的閘極22在STI 12上。此FET有兩個問極16 和22’在通道18上方的閘極16是主閘極，如同一般的fet 閘極用來控制通道電流，在STI 12上方的STI閘極22用 來吸引通道裁子沿著STI邊緣24流動以引發雜訊。 閘極22可和閘極16在同一道步驟中製作，因此圖3 201222815 的FET結構相容於標準CM〇s邏輯製程，不需要增加光罩 及改變製程。 圖4係含有圖3所示的FET結構的一個實施例的水平 面佈局，汲極接觸窗26和源極接觸窗28分別在主閘極16 的上下兩側，STI閘極22在主閘極16的旁邊，沿B_B剖 面線可得到圖3的剖面圖。 參照圖3及圖4，已經熟知的，當施加電壓Vg到主閘 極16時，在其下方的通道18感應出反轉電荷，因而可在 沒極接職26與祕賴窗28之間產生電流。在此狀態
下’此FET當作-般的FET使用，其低頻雜訊很小。當施 加電壓vx到STI閘極22時，在STI邊緣24感應出反轉 電荷，通道載子沿著STI邊緣24⑽而產生雜訊。與間極 介電層20不同，STI邊緣24處的石夕界面有很多陷胖， 因此產生較大的雜訊。當電壓Vx增加時，在印邊緣Μ 處感應出的通道載子濃度將增加，因此載子與_交互作 用的機率將增加，雜訊因而也將增強。較佳者，奶問極 22應儘量靠近主閘極16，因此小的電壓％可顯著地感應 出反轉電荷。通道18的寬度及其在STI邊緣㈣的長度 均對雜訊強度有彻爾彡響。若通道18的寬度較窄，可相 對地增加載子被捕捉或釋放的程度而增強雜訊強度。 圖3所示FET的結構特徵暗示其電特性可模型化為兩 個並聯的服，如圖5所示…個受控於主閘極16，另一 個受，於sti閘極22。主閘極16、源極接觸窗28及沒極 接觸窗26形成右方的主電晶體。奶閘極22、源極接觸窗 201222815 d及及極接觸窗26形成左方具有許多陷牌的奶電晶 ， 體。主閘極16控制的電晶體如同一般的FET操作，由於 - &電晶體的通道㈣乎沒有_，所以載子通過時產生的 雜錄小。STI閘極22控制的電晶體有很多陷味捕捉或釋 放载子，因此載子通過時將產生較大的雜訊，但是m 12 的厚度遠大於閘極介電層2〇的厚度，所以STI閘極22所 月b控制的電流將遠小於主閘極16所能控制的電流。如本模 • 型顯示的’主閘極16控制FET的電流，STI閘極μ控制 雜訊大小β '圖6係本發明的第二實施例，從圖3所示的結構分裂 為左右兩邊，其原理與操作都和圖3所描述的一樣。 圖7係含有圖6所示的FET結構的一個實施例的水平 面佈局，汲極接觸窗26和源極接觸窗28分別在主閘極16 的上下兩側，STI閘極22在主閘極16的兩部份之間，沿 C_C剖面線可得到圖6的剖面圖。 _ 圖 8 係八角形雙閘極 FET(〇ctag〇nal Dual_Gate FET， odgfet)的水平佈局及剖面圖，其巾上方的剖面圖係沿 d-d剖面線所得的剖面圖，右方的剖面圖係沿E_E剖面線 所得的剖面圖。在此ODGFET中，主動區14是一個八角 形的環，圍繞八角形的STI閘極22。汲極接觸窗26和源 極接觸窗28分別在STI閘極22的上下兩側，主閘極16 與主動區14重疊的區域定義出多邊形的通道18。在其他 實施例中，亦可使用其他非直線形狀的水平面佈局。 在圖8的ODGFET中，由於通道18是多邊形的，因 201222815 此更增加通道載子與STI邊緣24的陷阱交互作用的機會。 此外’在STi-i夕界面的陷阱密度與STI的幾何形狀有強烈 的關係。在八個135。的STI邊角30有更多的陷阱，因此 通道載子經過這些STI邊角％時更容易被捕捉或釋放，因 而增強雜訊準位。 為了瞭解本發明的效果，以標準〇18μιη CM〇s邏輯 製程製作® 8所示結構的〇DGFET，其有效通道長度及寬 度分別為8μιη及〇.42pm，如此大的長寬比及八角形的幾 何形狀增加通道載子與STI邊緣24的陷陕交互作用的機 率。為了增強STI閘極22控制STI邊緣24的通道載子的 效力’矩形的P型井阻絕光罩用於遮蔽p型井卫程，以形 j本質井23，進而減少通道18與STI邊緣24的p型摻雜 濃度，因而降低臨界電壓。此〇DGFET用來進行各種測試 及量測’以分析其性能表現。》了研究STI的幾何形狀是 否扮演重要的角色，—個對照㈣長方形FET(例如圖7所 不的結構)也―起於相_ CMOS製程中製作。此對照用 的FET具有兩個直的通道在—個直的STI閘極的兩側，其 有效通道長度及寬度冑與〇DGFET相同，*且也使用p型
井阻絕光罩以在STI邊緣24附近形成本質井，以降低STI 邊彖24附近的p型摻雜濃度，進而提冑阳邊緣μ的 子濃度。 圖 9 顯示 0DGFET 在 ν〇=2.8ν，Vb，=Vx=Vg=gnd 時汲極電流的擾動量Md，圖1〇顯示〇dgfet在 VD、2.8V ’ Vx=5V，Vb=Vs=Vg=gnd時汲極電流的擾動量 201222815
Md由圖9及圖1G可以明顯看出，當STI閘極22上的電 - ® vx增加時，没極電流的擾動量δι〇增加，也就是說，改 ， _ STI閘極22上的電壓Vx可以調整雜訊的強度。 為了研九STI幾何形狀的效果，首先比較圖8的 ODGFET及圖7的長方形FET的低頻雜訊。讓ν〇=2斯，
Vg Vs VB-〇V’Vx^〇v變化到5v，使用雜訊分析儀bta 量/則雜δίΐ的頻譜(SID)如圖11所示，下方以倒三角形 • 標示的曲線是對長方形FET的量測結果，其STI閘極 的電壓在0V到5V對於雜訊的大小幾乎沒有影響。圖u 的上方使用上三角形標示的曲線是對ODGFET的量測結 果，其具有相對大的雜訊準位，且STI閘極22的電壓在 0V到5V能夠調變的雜訊準位超過萬倍。此劇烈差異是因 為’ ODGFET的主動區14是環形，故在中間的STI閘極 22施加正電壓Vx將使通道載子沿環形主動區14的内圈 (STI邊緣24)流動，如圖8的水平佈局圖所示，從而增加 Φ 通道載子與STI邊緣24的陷阱交互作用的機會。而且 ODGFET具有多邊形幾何結構，故具有很多邊角，在半導 體的STI製程中，不規則形狀(邊角結構)在界面處天生就 會產生車父多懸鍵，因此在八個STI邊角30處會有更多的陷 阱。又多邊形STI閘極22(不限於八角形佈局）的邊角附近 的電場有邊緣場(fringing field)效應，因此多邊形STI閘極 22的邊角附近的電場強度較強，藉以誘使更多在STI邊角 30附近的通道載子，和STI邊角30附近的陷阱產生交互 作用，進而加大雜訊準位。此外，在STI閘極22下方的 10 201222815 STI 12的底部也能夠·感應出通道載子，與sTI邊緣24 陷阱產生交互作用，故亦能進一步增強雜訊準位。較=的 Vx此沿者STI邊緣24吸引較多的載子，因而導致’: 雜訊。因此八角形的幾何形狀可充分增強雜訊準位，二^ 藉由STI閘極電壓vx可進一步調適雜訊準位。此外' \ vx夠高時，例如20V以上，長方形的FET對於雜气的二 調適性也有顯著的效果。
設定圖 8 中的 VD=2.8V，Vs=VB=0V。當 vxs〇V 而 v 為正電壓時，稱為主致能模式，此模式下測量到的汲極^ 流(ID)主要取決於VG。當VG9〇.5V而Vx為正電壓時，稱 為STI致能模式，此模式下測量到的汲極電流(1〇)主要取決 於Vx。此特性有助於量測及比較不同閘極(模式)引發的雜 訊0 接著比較ODGFET的二個閘極16及22對雜訊的可調 適性。讓VD-2.8V，Vs=VB=0V，在不同VG和Vx下量測 到的雜訊頻譜（SID)對汲極電流的平方Id2做正規化 (normalized)的結果如圖12所示，其顯示在STI致能模式 (VG=-0.5 V)的所有正規化雜訊頻譜(Sid/Id2)都大於主致能 模式(Vx=0V)的所有正規化雜訊頻譜，指出在STI致能模 式的載子遭遇更多的界面陷阱。換言之，該STI閘極22 月匕夠以更具有功率效率(P〇wer_efflcient)的方式調適雜訊準 位’而主閘極16能夠較有效地控制汲極偏壓電流(drain bias current)。此二閘極16及22的差異角色提供電路設計較大 的彈性。 201222815 為J研九不同元件的雜訊準位變異性(variation)是否 - 會遮蔽STI閘極22的雜訊可調適性，對八個彼此相同的 ^ 0DGFET測試鍵(testkey)量測雜訊功率比（Noise P0Wer
Ratio, NPR)’其係圖12的正規化雜訊頻譜對頻率積分所得 到的結果i (SID/ID2)df ’如圖13所示。其中，八個彼此相 同的ODGFET測試鍵是指相同佈局的八個測試鍵散佈於 同一晶圓的八個位置，因為半導體的製程變異(pr〇cess φ vanatlon) ’因此這八個測試鍵的雜訊準位也具變異性。STI 致能模式的NPR遠大於主致能模式的NPR，再次顯示STI 閘極22比主閘極16具有更高的功率效率來調適雜訊準 位更重要的疋’ STI閘極22能夠調適的NPR達數百倍， 而同一片晶圓上的製程變異只會造成NPR的變異不到4 倍。因此，STI閘極22的雜訊可調適性被證明顯著且有用。 此外，該可調適性在Vx^5V時也比較好，因此允許電路設 汁保有低電壓及低功率的節省能源操作模式。
• 处圖12及圖13是研究0DGFET的主致能模式及STI 致月b梹式，也就是圖5中的主電晶體和STI電晶體一開一 關時，其中—個電晶體單獨對NPR的調適能力。而圖14 則是研究當0DGFET的主電晶體與STI電晶體一起打開 夺主閘極16及STI閘極22 —起對NPR的調適能力。圖 — ^同樣是針對圖8的〇DGFET所做的量測結果，由圖Μ - 可看出，同時施加電壓給主閘極16及STI閘極22時，同 老°、凋適NPR。根據圖14可以提供一個雜訊調適的參 考依據’讓電路設計者使用。此元件可適用於需要雙端輸 201222815 〜- 入(Vx及VG)單輸出（iD)的應用中，例如乘法器(muitipHer) ... 及混波器（mixer)。 .上述的測試係以NMOSFET為對象，此技術領域之人 士亦可以PMOSFET測試而得到相同的結論。 【圖式簡單說明】 圖1係典型的FET的剖面圖； 圖2顯示本發明的原理； φ 圖3係本發明的第一實施例； 圖4係含有圖3所示結構的—個實施例的水平面佈局； 圖5係圖3的FET結構的電路模型； 圖6係本發明的第二實施例； 圖7係含有圖6所示結構的一個實施例的水平面佈局； 圖8係ODGFET的水平佈局及剖面圖； 圖9顯示ODGFET在Vx=Vg=GND時汲極電流的擾動 •量 AId ; Φ 圖顯示ODGFET在VX=5V而Vg=GND時沒極電 流的擾動量AId ; 圖11係ODGFET及長方形FET的雜訊調適性的比較； 圖12係ODGFET的主閘極和STI閘極的雜訊調適性 的比較； - 圖13係〇DGFET在主致能和STI致能模式的雜訊功 - 率比的比較；以及 圖14顯示ODGFET在不同電壓vG下，電壓 13 201222815 的關係曲線。 【主要元件符號說明】 10基板 11 源極接觸窗
12 STI 13 汲極接觸窗 14 主動區 16 閘極 18 通道 20閘極介電層 22 STI閘極 23本質井 24 STI邊緣 26没極接觸窗 28源極接觸窗 30 STI邊角

Claims (1)

  1. 201222815 七、申請專利範圍： 1、 一種具增強的、可調適的低頻雜訊之多閘極FET，包括： STI ; 被該STI圍繞的主動區； 第一閘極，於該主動區的上方，定義出通道；以及 第二閘極，於該STI的上方，吸引載子沿著STI邊緣流動 以引發雜訊。 2、 如請求項1之多閘極FET，其中該STI在該通道的長度方向 ® 上具有邊角。 3、 如請求項1之多閘極FET，其中該第一閘極包含兩部份分 別在該第二閘極的兩側。 4、 如請求項1之多閘極FET，其中該主動區具有多邊形的水 平面佈局。 5、 如請求項1之多閘極FET，其中該主動區具有非直線型的 水平面佈局。 15
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