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TW201330211A - 半導體裝置 - Google Patents

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TW201330211A
TW201330211A TW101143440A TW101143440A TW201330211A TW 201330211 A TW201330211 A TW 201330211A TW 101143440 A TW101143440 A TW 101143440A TW 101143440 A TW101143440 A TW 101143440A TW 201330211 A TW201330211 A TW 201330211A
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TW
Taiwan
Prior art keywords
type
conductivity type
capacitor
semiconductor
region
Prior art date
Application number
TW101143440A
Other languages
English (en)
Inventor
Hiroko Tashiro
Takeshi Ishitsuka
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of TW201330211A publication Critical patent/TW201330211A/zh

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    • H10D84/85—Complementary IGFETs, e.g. CMOS

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種半導體裝置包括一半導體電路和一電容器，該電容器包括：一第一導電類型的第一半導體區域、一第一導電類型的第二半導體區域，該第二半導體區域是設置在該第一導電類型的第一半導體區域上而且比該第一導電類型之第一半導體區域具有更高之第一導電類型雜質的濃度、一設置在該第一導電類型之第二半導體區域上之第二導電類型的半導體區域、一設置在該第二導電類型之半導體區域上的介電薄膜、一設置在該介電薄膜上的上電極、一設置在該第二導電類型之半導體區域之上且是電氣連接到該第二導電類型之半導體區域的第一互連線、及一電氣連接至該上電極的第二互連線。

Description

半導體裝置 發明領域
於此中所討論的實施例是有關於一種半導體裝置。
發明背景
在一半導體裝置中，一邏輯電路與一含互補金屬-氧化物半導體(CMOS)電路是各連接到一對電源線俾可供應一DC電力。一去耦合電容器(decoupling capacitor)是並聯地連接到該對電源線。該去耦合電容器也被稱為一旁通電容器(bypass capacitor)而且是為一個抑制被供應到該對電源線之DC電力之電壓波動的電容器。
在過去所使用之去耦合電容器典型地具有一金屬-氧化物-半導體(MOS)結構。例如，一絕緣薄膜是設置在一佈設於一位在一矽基體中之p-型井上之n-型雜質區域以及一上電極是設置在該絕緣薄膜上的一種結構是眾所周知的。在這情況中，是知道一n-型雜質區域也是設置在該上電極的一側來使在該上電極下面之n-型雜質區域與在該上電極之一側之n-型雜質區域之間的雜質濃度相等。
眾所周知的是一多晶矽薄膜是被使用作為一上電極而該多晶矽薄膜是被摻雜有與位在該多晶矽薄膜下面之n-型雜質區域之導電類型相同之導電類型的雜質，藉此形成一具有優異頻率響應特性的電容器。
眾所周知的是一電容器具有一結構，該結構是藉由準備一具有一具有均稱雜質濃度之p-型矽層是設置在一絕緣薄膜上之一種結構的絕緣體上覆矽(SOI)基體、把一p-型雜質植入至該p-型矽層的較上部份來提升該濃度、以及依序形成一絕緣薄膜與一上電極在該p-型矽層上來被形成。
下面是為參考文件。
[文件1]日本早期公開專利公告第2007-157892號
[文件2]日本早期公開專利公告第2003-347419號
發明概要
根據本發明之一特徵，一種半導體裝置包括一半導體電路和一電容器，該電容器包括：一第一導電類型的第一半導體區域、一第一導電類型的第二半導體區域，該第二半導體區域是設置在該第一導電類型的第一半導體區域上而且具有比該第一導電類型之第一半導體區域更高之第一導電類型雜質的濃度、一設置在該第一導電類型之第二半導體區域上之第二導電類型的半導體區域、一設置在該第二導電類型之半導體區域上的介電薄膜、一設置在該介電薄膜上的上電極、一設置在該第二導電類型之半導體區域之上且是電氣連接到該第二導電類型之半導體區域的第一互連線、及一電氣連接至該上電極的第二互連線。
本發明之目的和優點將會藉由在該等申請專利範圍中特別指出的元件與組合來實現與達成。
要了解的是，前面的大致說明與後面的詳細說明是為範例與解說而並非是本發明的限制。
圖式簡單說明
圖1A和1B是為描繪一第一實施例之半導體裝置之生產過程的橫截面圖；圖2是為一實施例之半導體裝置的等效電路圖；圖3是為一描繪在不同頻率下在施加至該第一實施例之半導體裝置中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖4是為一描繪在一第一比較實施例之半導體裝置中之電容器的橫截面圖；圖5是為一描繪在不同頻率下在施加至該第一比較實施例之半導體裝置中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖6是為一描繪在一第二比較實施例之半導體裝置中之電容器的橫截面圖；圖7是為一描繪在不同頻率下在施加至該第二比較實施例之半導體裝置中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖8是為一描繪在10 GHz之運作頻率下在施加至該第一實施例與該第二比較實施例之半導體裝置中之每一者中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖9是為一描繪在1 MHz之運作頻率下在施加至該第一實施例與該第二比較實施例之半導體裝置中之每一者中 之電容器之電壓與該電容器之電容之間之關係的特性圖；圖10A和10B是為描繪一第二實施例之半導體裝置之生產過程的橫截面圖；圖11是為一描繪在不同頻率下在施加至該第二實施例之半導體裝置中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖12是為一描繪在一第三比較實施例之半導體裝置中之電容器的橫截面圖；圖13是為一描繪在不同頻率下在施加至該第三比較實施例之半導體裝置中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖14是為一描繪在一第四比較實施例之半導體裝置中之電容器的橫截面圖；圖15是為一描繪在不同頻率下在施加至該第四比較實施例之半導體裝置中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖16是為一描繪在10 GHz之運作頻率下在施加至該第一實施例與該第四比較實施例之半導體裝置中之每一者中之電容器之電壓與該電容器之電容之間之關係的特性圖；及圖17是為一描繪在1 MHz之運作頻率下在施加至該第二實施例與該第四比較實施例之半導體裝置中之每一者中之電容器之電壓與該電容器之電容之間之關係的特性圖。
較佳實施例之詳細說明
該等實施例將會配合該等附圖在下面作說明。在該等圖式中，相同的元件是利用相同的標號標示。
第一實施例
圖1A和1B是為描繪一第一實施例之半導體裝置以及一用於製造該半導體裝置之製程的橫截面圖。形成在圖1A中所示之結構的運作將會在下面作描述。
在圖1A中，具有大約1.52 μm之厚度的p-型矽層2是形成在一p-型矽基體1上。該p-型矽基體1包含一p-型雜質，像是硼般，而且具有大約1.3 x 1015 cm-3的雜質濃度和大約10 Ωcm的電阻。在該p-型矽層2內之p-型雜質，像是硼般，的濃度是比在該p-型矽基體1內之p-型雜質的濃度高而且是，例如，大約1 x 1016 cm-3。
該p-型矽層2是為一在該p-型矽基體1上之具有實質上均稱雜質濃度分佈的外延生長p-型半導體區域。或者，該p-型矽層2可以是一藉由像是硼般之p-型雜質至該p-型矽基體1之離子植入來形成的p-型半導體區域。
一氧化矽薄膜(圖中未示)與一氮化矽薄膜(圖中未示)是相繼地形成在該p-型矽層2上。這些薄膜是由攝影法(photographic method)和蝕刻技術(etching technique)加工來在元件隔離區域上形成開孔並且是被使用作為一硬光罩(圖中未示)。透過該硬光罩的開孔，元件隔離溝渠2u是形成在該p-型矽層2中。作為絕緣薄膜的氧化矽薄膜是藉化學蒸氣沉積(CVD)法來形成在該等元件隔離溝渠2u內俾可以該 等氧化矽薄膜填充該等元件隔離溝渠2u。該氧化矽薄膜之一在該硬光罩上的部份是藉化學機械研磨來移除。然後該硬光罩被移除。留在該等元件隔離溝渠2u內的氧化矽薄膜是被使用作為淺溝渠隔離(STI)區域10。該等STI區域10中之每一者是為用於元件隔離的一種絕緣層。取代STI區域10，用於元件隔離的絕緣層是可以藉著區域性矽氧化(LOCOS)來形成。
像是硼(B)般的p-型雜質是被離子植入至該p-型矽層2之一由該等STI區域10中之一對應之一者包圍的電容器形成區域I內。這導致一具有自該p-型矽層2之表面起大約0.52 μm之深度以及具有比該p-型矽層2更高之p-型雜質濃度之p-型雜質擴散區域3的形成。例如，該p-型雜質擴散區域3具有5 x 1018 cm-3至5 x 1019 cm-3的p-型雜質濃度，其是比p-型矽層2的濃度高了兩個量級。注意的是，當該p-型雜質被離子-植入時，一個除了該電容器形成區域I之外的區域是以，例如，一光阻(圖中未示)覆蓋。
一像是磷(P)般的n-型雜質是被離子-植入至該p-型雜質擴散區域3的一部份內。這導致一具有自該p-型雜質擴散區域3之表面起大約20 nm之接面深度以及具有，例如，1 x 1019 cm-3的至5 x 1020 cm-3之雜質濃度之n-型雜質擴散區域4的形成。該n-型雜質擴散區域4是形成俾可是比在下面所述的上電極7a大。注意的是，當該n-型雜質被離子-植入時，除了一要被形成至該n-型雜質擴散區域4內之區域之外的區域是以，例如，一光阻(圖中未示)覆蓋。
一作用為一介電薄膜5之具有2 nm之厚度的氧化矽薄膜是形成在該n-型雜質擴散區域4的表面上。該介電薄膜5是藉，例如，該p-型矽層2、該p-型雜質擴散區域3、與該n-型雜質擴散區域4之表面的熱氧化來形成。
在該介電薄膜5的形成之前，於該等在一互補金屬-氧化物半導體(CMOS)形成區域II內之由該等STI區域10中之一對應之一者分開之n-與p-型MOS電晶體形成次區域III與IV中，一n-型雜質是被離子-植入至該p-型MOS電晶體形成次區域IV內來形成一N井11。該N井11具有，例如，大約2 x 1016 cm-3的n-型雜質濃度。注意的是，當該n-型雜質被離子-植入時，除了該p-型MOS電晶體形成次區域IV之外的區域是由一光阻(圖中未示)覆蓋。該p-型矽層2的n-型MOS電晶體形成次區域III是被使用作為一P井12。一p-型雜質會被離子-渲入至該p-型矽層2的n-型MOS電晶體形成次區域III來提升該P井12的p-型雜質濃度。在該P井12與該p-型矽層2之間之p-型雜質濃度上的差異會是在一個量級之內。
閘極絕緣薄膜6是形成在該p-型矽層2之CMOS形成區域II的表面上。該等閘極絕緣薄膜6是藉，例如，該p-型矽層2之表面的熱氧化來形成。要形成各具有與介電薄膜5相同厚度的閘極絕緣薄膜6，該介電薄膜5與該等閘極絕緣薄膜6是被同時形成。
要形成具有不同厚度的閘極絕緣薄膜6和介電薄膜5，例如，氧化矽薄膜是首先響應於閘極絕緣薄膜6與介 電薄膜5中之較薄者的厚度來藉熱氧化來形成在該電容器形成區域I與該CMOS形成區域II內。然後，熱氧化是進一步被執行來增加在其他區域內之該等氧化矽薄膜的厚度而一個包括該閘極絕緣薄膜6與該介電薄膜5中之較薄者的區域是由一光阻覆蓋。
形成在圖1B中所示之結構的操作將會在下面作描述。
一多晶矽薄膜是藉CVD法來形成在該介電薄膜5與該閘極絕緣薄膜6上。最終的多晶矽薄膜是藉光刻法與蝕刻技術來圖案化。這導致在該p-型矽層2之電容器形成區域I內之由圖案化多晶矽薄膜形成之上電極7a、在該n-型MOS電晶體形成區域III內之由該圖案化多晶矽薄膜形成之第一閘極電極7b、及在該p-型MOS電晶體形成區域IV內之由圖案化多晶矽薄膜形成之第二閘極電極7c的形成。
在該電容器形成區域I內的該上電極7a、位在該上電極7a下面的該介電薄膜5和該n-型雜質擴散區域4形成一電容器Q。該n-型雜質擴散區域4作用如該電容器Q的下電極。該n-型雜質擴散區域4之一延伸到該上電極7a之一側的部份是作為一接觸區域4a。該電容器Q是被使用作為，例如，一去耦電容器(decoupling capacitor)。接著，MOS電晶體的延伸區域8a,8b,9a,和9b是藉下面所述的方法來形成在該p-型矽層2內。
一光阻圖案(圖中未示)是形成在該p-型矽層2上，藉此覆蓋該p-型MOS電晶體形成次區域IV與該電容器 形成區域I並且露出該n-型MOS電晶體形成次區域III。一n-型雜質，像是磷般，是被離子-植入至該P井12來形成該等n-型延伸區域8a和8b於該第一閘極電極7b的對應側。在這情況中，該等n-型延伸區域8a和8b中之每一者具有，例如，大約5 x 1018 cm-3的n-型雜質濃度。然後，該光阻圖案(圖中未示)被移除。
一光阻圖案(圖中未示)是形成在該p-型矽層2上俾可覆蓋該n-型MOS電晶體形成次區域III和該電容器形成區域I並且露出該p-型MOS電晶體形成次區域IV。一p-型雜質，像是硼般，是被離子-植入至該N井11內俾可形成該等p-型延伸區域9a和9b於該第二閘極電極7c的對應側。該等p-型延伸區域9a和9b中之每一者具有，例如，大約5 x 1018 cm-3的p-型雜質濃度。然後，該光阻圖案(圖中未示)被移除。
一作為絕緣薄膜的氧化矽薄膜是藉CVD法來形成在該p-型矽層2、該第一和第二閘極電極7b和7c、以及該上電極7a上並且是被回蝕刻。氧化矽薄膜之留在該第一與第二閘極電極7b和7c以及該上電極7a中之每一者之側壁上的部份是被使用作為絕緣側壁13a,13,和13c。
一光阻圖案(圖中未示)是形成在該p-型矽層2上俾可覆蓋該p-型MOS電晶體形成次區域IV並露出在該電容器形成區域I與該n-型MOS電晶體形成次區域III內的上電極7a。一n-型雜質是被離子-植入至該具有該第一閘極電極7b的P井12及其之週圍側壁13b內，其是作用如一光罩，俾可形成該等n-型源極與汲極區域8s和8d。該等n-型源極與汲 極區域8s和8d中之每一者具有，例如，大約1 x 1020 cm-3的n-型雜質濃度。
在這情況中，該n-型雜質也是被離子-植入至該等作為第一閘極電極7b與上電極7a的多晶矽薄膜內。該等多晶矽薄膜中之每一者具有大約1 x 1020 cm-3的n-型雜質濃度。該上電極7a的n-型雜質濃度是比位在該上電極7a下面之n-型雜質擴散區域4的n-型雜質濃度高。在這裡，一n-型雜質可以被離子-植入至該n-型雜質擴散區域4的接觸區域4a內來提升雜質濃度。
該第一閘極電極7b、該等閘極絕緣薄膜6中之一對應之一者、該等n-型源極與汲極區域8s和8d、該P井12、等等形成一n-型MOS電晶體Tn。然後在該p-型矽層2上的光阻圖案(圖中未示)被移除。
一光阻圖案(圖中未示)是形成在該p-型矽層2上俾可覆蓋該n-型MOS電晶體形成次區域III和該電容器形成區域I並且露出該p-型MOS電晶體形成次區域IV。一p-型雜質是被離子-植入至具有該第二閘極電極7c的N井11及其之週圍側壁13c內，其是作為一光罩，俾可在該N井11內形成該等p-型源極與汲極區域9s和9d。該等p-型源極與汲極區域9s和9d中之每一者具有，例如，大約1 x 1020 cm-3的p-型雜質濃度。在這情況中，該p-型雜質也是被離子-植入至作為第二閘極電極7c的多晶矽薄膜內，以致於該多晶矽薄膜具有大約1 x 1020 cm-3的p-型雜質濃度。
該第二閘極電極7c、該等閘極絕緣薄膜6中之一 對應之一者、該等p-型源極與汲極區域9s和9d、該N井11、等等形成一p-型MOS電晶體Tp。然後在該p-型矽層2上的光阻圖案(圖中未示)被移除。
一被佈設來覆蓋該p-型MOS電晶體Tp、該n-型MOS電晶體Tn、與該電容器Q的中間層絕緣薄膜14是形成在該p-型矽層2上。然後該中間層絕緣薄膜14的上表面是以CMP來研磨與平坦化。該中間層絕緣薄膜14是以光刻法與蝕刻技術來圖案化。這導致接觸孔14a至14h在該第一與第二閘極電極7b和7c、該n-型源極與汲極區域8s和8d、該p-型源極與汲極區域9s和9d、該介電薄膜5、與該n-型雜質擴散區域4的接觸區域4a上的形成。導電插塞15a至15h是形成在該等接觸孔14a至14h內。一導電薄膜是形成在該中間層絕緣薄膜14上。該導電薄膜被圖案化來形成互連線16a至16e,16g,和16h。
如在第2圖之等效電路圖中所示該等經由導電插塞15a至15h來電氣地連接至該p-型MOS電晶體Tp、該n-型MOS電晶體Tn、與該電容器Q的互連線16a至16e,16g,和16h是連接到一對電源線17和18。該p-型MOS電晶體Tp與該n-型MOS電晶體Tn是經由該等導電插塞15c至15h利用該等互連線16c至16e,16g,和16h來彼此連接俾可形成在一邏輯電路19中的一CMOS 19a。
例如，一正電壓Vdd是施加到該正第二電源線18。一電壓Vcc，像是地電壓般，是施加到該第一電源線17。該第一電源線17是經由互連線16a與導電插塞15a來連接到 該n-型雜質擴散區域4的接觸區域4a。該第二電源線18是經由該互連線16b與該導電插塞15b來連接到該上電極7a。該p-型矽層2是被設定俾可具有與該n-型雜質擴散區域4相同的電位。
至於具有前述結構的電容器Q，該上電極7a之相對於該n-型雜質擴散區域4的電位差是被設定成Vg。施加到該CMOS 19a之輸入埠IN之訊號的頻率是被設定成1 MHz、1 GHz、10 GHz、與100 GHz。對照該電位差Vg之在該電容器Q之電容上的改變是被研究。圖3描繪該等結果。注意的是，圖3描繪由Sentaurus Device，其是為一裝置模擬器，所分析的結果。圖3說明當Vg是為1 V時該電容器Q在10 GHz具有12 fF/μm的電容。
兩個在結構上各與該第一實施例不同的比較實施例將會在下面作說明。
一第一比較實施例的電容器Q1具有一個在圖4中所示的結構以及一n-型MOS結構。
如同該第一實施例的電容器Q一樣，在圖4中所示的電容器Q1包括在該p-型矽基體1上的p-型矽層2。該具有從p-型矽層2之表面起大約0.52 μm之深度的p-型雜質擴散區域3是設置在該p-型矽層2中。該上電極7a是經由該具有2 nm之厚度的介電薄膜5來設置在該p-型雜質擴散區域3上。作為一接觸區域且具有從該p-型雜質擴散區域3之表面起大約20 nm之接面深度的一n-型雜質擴散區域41是設置在該p-型雜質擴散區域3中並且是位在該上電極7a的一側。
該p-型雜質擴散區域3具有大約5 x 1019 cm-3的雜質濃度。該p-型矽基體1、該p-型矽層2、該上電極7a、與其他元件的雜質濃度是與該第一實施例的那些相同。
具有在圖4中所示之結構的電容器Q1是連接到在圖2中所示的第一和第二電源線17和18。該上電極7a之相對於該n-型雜質擴散區域41的電位差是設定成Vg。在施加至該CMOS 19a之輸入埠之訊號之不同頻率下對照該電位差Vg之在該電容器Q1之電容上的改變是被研究。圖5描繪該等結果。注意的是，圖5描繪由Sentaurus Device，其是為一裝置模擬器，所分析的結果。圖5說明當Vg是為1 V時該電容器Q1在10 GHz的運作頻率下具有6.5 fF/μm的電容。因此，在10 GHz時該第一實施例之電容器Q的電容是為該第一比較實施例之電容器Q1之電容的1.9倍。
一第二比較實施例的電容器Q2具有如在圖6中所示的結構。除了未設置有p-型雜質擴散區域3之外，該電容器Q2具有與如在圖中所示之第一實施例之電容器Q相同的結構。在圖6中，與在圖1中之那些相同的標號標示在圖1中之相同的元件。在圖6中的這些元件是被調整成具有與在該第一實施例中相同的雜質濃度。
具有在圖6中所示之結構的電容器Q2是連接到在圖2中所示的第一和第二電源線17和18。該上電極7a之相對於該n-型雜質擴散區域4的電位差是設定成Vg。在圖2中所示之邏輯電路19之不同運作頻率下對照該電位差Vg之在該電容器Q2之電容上的改變是被研究。注意的是，圖7描繪由 Sentaurus Device，其是為一裝置模擬器，所分析的結果。圖7說明該電容器Q2在10 GHz時具有7.8 fF/μm的電容。因此，在10 GHz時該第一實施例之電容器Q的電容是為在圖6中所示之電容器Q2之電容的1.5倍，如在圖8中所示。
就該第二比較實施例的電容器Q2與該第一實施例的電容器Q中之每一者而言，當一施加至該邏輯電路19之訊號的頻率是為1 MHz時，在該上電極7a之電壓與每一電容器之電容之間的關係是被模擬。圖9描繪該等結果。圖9說明該等電容器Q與Q2具有實質上相同的特性。
在該第一實施例之電容器Q與該第二比較實施例之電容器Q2之間之結構上的差異是該具有比該p-型矽層2較高之p-型雜質濃度的p-型雜質擴散區域3是否存在。如在圖8中所示之因結構差異而起的差異似乎像是因後面原因而起。
即，在一能帶結構中，於具有一高雜質濃度之p-型雜質擴散區域3與該n-型雜質擴散區域4之間之邊界的內建電位是比在該p-型矽層2與該n-型雜質擴散區域4之間之邊界的內建電位高。隨著施加至一電源電壓(Vdd-Vcc)之運作頻率組件的頻率增加，在該n-型雜質擴散區域4中之作為多數載體(majority carriers)的電子好像發生延伸。因此，隨著在該等連接至該n-型雜質擴散區域4之p-型雜質半導體區域(2和3)內的p-型雜質濃度增加，在該n-型雜質擴散區域4內的電子是較不可能在該等p-型雜質區域內擴散。據此，在該第一實施例的電容器Q中，該n-型雜質擴散區域4在高 頻率會具有高電子密度。因此，該電容器Q具有比第二比較實施例之電容器Q2更高的電容，藉此抑制在高頻帶中的電壓波動。
請參閱圖3、5、和7至9，當該上電極7a之相對於該n-型雜質擴散區域4的電壓Vg是負時，該電容器的電容是降低。這樣子的原因相信是一個正電位至該n-型雜質擴散區域4的施加減少該等多數載體、增加作為少數載體的電洞、並且延伸一空泛區域(depletion region)，藉此導致電子在該n-型雜質擴散區域4內的弱限制。
第二實施例
圖10A和10B是為描繪一第二實施例之半導體裝置以及一用於製造該半導體裝置之製程的橫截面圖。在圖10A和10B中，與在圖1中之那些相同的標號表示與在圖1中之那些相同的元件。形成在圖10A中所示之結構的操作將會在下面作說明。
在圖10A中，一具有大約1.52 μm之深度的n-型矽層22是形成在一p-型矽基體21上。該p-型矽基體21含有像是硼般的p-型雜質，而且具有大約1.3 x 1015 cm-3的雜質濃度以及大約10 Ωcm的電阻率。在該n-型矽層22中之像是磷般之n-型雜質的濃度被調整成，例如，大約1 x 1016 cm-3。
該n-型矽層22是為一外延生長在該p-型矽基體21上的n-型雜質半導體區域。或者，該n-型矽層22可以是為一藉由像是磷般之n-型雜質至該p-型矽基體1內之植入來形成的n-型雜質半導體區域。
如同該第一實施例一樣，例如，該等作為元件隔離用之絕緣層的STI區域10是形成在該n-型矽層22中。然後，一像是磷般的n-型雜質是被離子-植入至該n-型矽層22的電容器形成區域I內。這導致一具有從n-型矽層22之表面起大約0.52 μm之深度以及具有比該n-型矽層22高之雜質濃度之n-型雜質擴散區域23的形成。例如，該n-型雜質擴散區域23具有5 x 1018 cm-3至5 x 1019 cm-3的雜質濃度，其是比該n-型矽層22的雜質濃度高了兩個量級。注意的是，當該n-型雜質被離子-植入時，除了該電容器形成區域I之外的區域是以，例如，一光阻(圖中未示)覆蓋。
一像是硼般的p-型雜質是被離子-植入至該n-型雜質擴散區域23的一部份內。這導致一具有從該n-型雜質擴散區域23之表面起大約20 nm之接面深度且具有，例如，1 x 1019 cm-3的至5 x 1020 cm-3的之雜質濃度之p-型雜質擴散區域24的形成。該p-型雜質擴散區域24是形成俾可是比該上電極7a大。注意的是，當該p-型雜質被離子-植入時，除了一要形成至該p-型雜質擴散區域24內之區域之外的區域是以，例如，一光阻(圖中未示)覆蓋。
一具有2 nm之厚度之作為該介電薄膜5的氧化矽薄膜是形成在該p-型雜質擴散區域24的表面上。該介電薄敗是藉由，例如，該n-型矽層22、該n-型雜質擴散區域23、與該p-型雜質擴散區域24之表面的熱氧化來形成。
在該介電薄膜5的形成之前，於該CMOS形成區域II內之該等由該等STI區域10中之一對應之一者所分隔的 n-與p-型MOS電晶體形成次區域III與IV中，一p-型雜質是被離子-植入至在該n-型MOS電晶體形成次區域III中的n-型矽層22內來形成該P井12。該P井12具有，例如，大約2 x 1016 cm-3的p-型雜質濃度。注意的是，當該p-型雜質被離子-植入時，除了該n-型MOS電晶體形成次區域III之外的區域是以一光阻(圖中未示)覆蓋。
該n-型矽層22的p-型MOS電晶體形成次區域IV是被使用作為該N井11。在這情況中，一n-型雜質可以被離子-植入至該n-型矽層22的p-型MOS電晶體形成次區域IV內來提升該N井11的n-型雜質濃度。在該N井11與該n-型矽層22之間之n-型雜質濃度上的差異可以是在一個量級之內。
該閘極絕緣薄膜6是形成在該n-型矽層22之CMOS形成區域II的表面上。該閘極絕緣薄膜6是藉著，例如，該n-型矽層22之表面的熱氧化來形成。該閘極絕緣薄膜6與該介電薄膜5的厚度是以與在第一實施例中的相同的方式來被調整。
形成在圖10B中所示之結構的操作將會在下面作說明。
各由多晶矽薄膜構成的該上電極7a和該等第一與第二閘極電極7b與7c是以與在該第一實施例中的相同的方式來形成在該介電薄膜5與該閘極絕緣薄膜6上。
藉此，該上電極7a、在該上電極7a下面的介電薄膜5、以及該p-型雜質擴散區域24在該電容器形成區域I內形成一電容器Q0。該p-型雜質擴散區域24作用如該電容器Q0 的下電極。該p-型雜質擴散區域24之一延伸至該上電極7a之一側的部份是作為一接觸區域24a。該電容器Q0是被使用作為，例如，一去耦合電容器。
以與在第一實施例中的相同的方式，一n-型MOS電晶體的n-型延伸區域8a和8b是形成在該P井12中，而一p-型MOS電晶體的p-型延伸區域9a和9b是形成在該N井11中。該等n-型延伸區域8a和8b中之每一者具有，例如，大約5 x 1018 cm-3的n-型雜質濃度。該等p-型延伸區域9a和9b中之每一者具有，例如，大約5 x 1018 cm-3的p-型雜質濃度。
該等絕緣側壁13a,13b,和13c是以與在第一實施例中的相同的方式形成在該第一和第二閘極電極7b和7c與該上電極7a的側壁上。以與在第一實施例中的相同的方式，該n-型MOS電晶體的n-型源極和汲極區域8s和8d是形成在該P井12中，而該p-型MOS電晶體的p-型源極與汲極區域9s和9d是形成在該N井11中。該等n-型源極與汲極區域8s和8d中之每一者具有，例如，大約1 x 1020 cm-3的n-型雜質濃度。該等p-型源極與汲極區域9s和9d中之每一者具有，例如，大約1 x 1020 cm-3的p-型雜質濃度。
在這情況中，該p-型雜質也被離子-植入至該等作為該第二閘極電極7c與該上電極7a的多晶矽薄膜內，以致於該等多晶矽薄膜中之每一者具有，例如，大約1 x 1020 cm-3的p-型雜質濃度。該上電極7a具有比該位在該上電極7a下面之p-型雜質擴散區域24高的p-型雜質濃度。當該等p-型源極與汲極區域9s和9d被形成時，一p-型雜質會被離子- 植入至該p-型雜質擴散區域24的接觸區域24a內來提升該雜質濃度。該作為該第一閘極電極7b的多晶矽薄膜具有，例如，大約1 x 1020 cm-3的的n-型雜質濃度。
該第一閘極電極7b、該等閘極絕緣薄膜6、該等n-型源極與汲極區域8s和8d、該P井12等等形成該n-型MOS電晶體Tn。該第二閘極電極7c、該等閘極絕緣薄膜6、該等p-型源極與汲極區域9s和9d、該N井11等等形成該p-型MOS電晶體Tp。
被佈設來覆蓋該p-型MOS電晶體Tp、該n-型MOS電晶體Tn、與該電容器Q0的該中間層絕緣薄膜14是以與在第一實施例中的相同的方式來形成。該等接觸孔14a至14h被形成。該等導電插塞15a至15h是形成在該等接觸孔14a至14h內。該等互連線16a至16e,16g,和16h是形成在該中間層絕緣薄膜14上。
該等經由該等導電插塞15a至15h來電氣連接到該p-型MOS電晶體Tp、該n-型MOS電晶體Tn、與該電容器Q0的互連線16a至16e,16g,和16h是如在圖2的等效電路圖中所示連接到該對電源線17和18。該p-型MOS電晶體Tp和該n-型MOS電晶體Tn是經由該等導電插塞15c至15h利用該等互連線16c至16e,16g,和16h來彼此連接來形成在該邏輯電路19中的CMOS 19a。
一電壓Vdd是施加到該第二電源線18。一電壓Vcc是施加到該第一電源線17。該第二電源線18是經由該互連線16a和該導電插塞15a來連接到該p-型雜質擴散區域24 的接觸區域24a。該第一電源線17是經由該互連線16b與該導電插塞15b來連接到該上電極7a。該n-型矽層22是設定俾可具有與該p-型雜質擴散區域24相同的電位。
就具有前述之結構的Q0而言，該上電極7a之相對於該p-型雜質擴散區域24的電位差是設定成Vg。施加到該CMOS 19a之輸入埠之訊號的頻率是設定成1 MHz、1 GHz、10 GHz、和100 GHz。對照該電位差Vg之在該電容器Q0之電容上的改變被研究。圖11描繪該等結果。注意的是，圖11描繪由Sentaurus Device，其是為一裝置模擬器，所分析的結果。圖11說明當Vg是-1 V時，該電容器Q0在10 GHz時具有14 fF/μm的電容。
在結構上各與該第二實施例不同的兩個比較實施例將會在下面作說明。
一第三比較實施例的電容器Q11具有一在圖12中所示的結構以及一p-型MOS結構。
如同第二實施例的電容器Q0一樣，在圖12中所示的電容器Q11包括在該p-型矽基體21上的n-型矽層22。具有從該n-型矽層22之表面起大約0.52 μm之深度的n-型雜質擴散區域23是設置在該n-型矽層22中。該上電極7a是經由該具有2 nm之厚度的介電薄膜5來設置在該n-型雜質擴散區域23上。一作為一接觸區域且具有從n-型雜質擴散區域23之表面起大約20 nm之接面深度的p-型雜質擴散區域42是設置在該n-型雜質擴散區域23中並且是位於該上電極7a的一側。
該n-型矽層22具有大約5 x 1018 cm-3的雜質濃度。該p-型雜質擴散區域42具有大約5 x 1019 cm-3的雜質濃度。該p-型矽基體21、該n-型矽層22、該上電極7a、和其他元件的雜質濃度是與該第二實施例的那些相同。
該上電極7a之相對於該具有在圖12中所示之結構之電容器Q11之p-型雜質擴散區域42的電位差是設定成Vg。在施加至該CMOS 19a之輸入埠IN之訊號之不同頻率下對照該電位差Vg之在該電容器Q11之電容上的改變是被研究。圖13描繪該等結果。注意的是，圖13描繪由Sentaurus Device，其是為一裝置模擬器，所分析的結果。圖13說明當電位差Vg是-1 V時，該第三比較實施例的電容器Q11在10 GHz的運作頻率時具有10 fF/μm的電容。因此，在10 GHz時該第二實施例之電容器Q0的電容器是為該電容器Q11的電容的1.4倍。
一第四比較實施例的電容器Q12具有一如在圖14中所示的結構。除了該n-型雜質擴散區域23未被設置之外，該電容器Q12具有與在圖10中所示之第二實施例之電容器Q0相同的結構。在圖14中，與在圖10中之那些相同的標號標示在圖10中相同的元件。在圖10中的這些元件是被調整成具有與在第二實施例中的相同的雜質濃度。
具有在圖14中所示之結構之電容器Q12之相對於該p-型雜質擴散區域24的電位差是設定成Vg。在施加到在圖2中所示之CMOS 19a之輸入埠IN之訊號的不同運作頻率時對照該電位差Vg之在電容器Q12之電容上的改變是被研 究。圖15描繪該等結果。注意的是，圖15描繪由Sentaurus Device，其是為一裝置模擬器，所分析的結果。圖15說明該電容器Q12在10 GHz時具有6.2 fF/μm的電容。因此，如在第16圖中所示，該第二實施例之電容器Q0的電容是為在圖14中所示之電容器Q12的電容的2.3倍。
就該第四比較實施例的電容器Q12與該第二實施例的電容器Q0中之每一者而言，當施加到該邏輯電路19之訊號的頻率是為1 MHz時，在該上電極7a之電壓與每一電容器之電容之間的關係是被模擬。圖17描繪該等結果。圖17說明該等電容器Q0與Q12具有實質上相同的特性。
在該第二實施例之電容器Q0與該第四比較實施例之電容器Q12之間之結構上的差異是該具有一比該n-型矽層22高之n-型雜質濃度的n-型雜質擴散區域23是否存在。如在圖16中所示之因結構差異而起的差異看來是因為後面的原因。
即，在一能帶結構中，在該具有一高雜質濃度之n-型雜質擴散區域23與該p-型雜質擴散區域24之間之邊界的內建電位是比在該n-型矽層22與該p-型雜質擴散區域24之間之邊界的內建電位高。在該p-型雜質擴散區域24中作為多數載體的電洞似乎是隨著施加到一電源電壓(Vdd-Vcc)之運作頻率組件的頻率增加而擴散。因此，在該p-型雜質擴散區域24內的電洞是較不可能隨著在該等連接至該p-型雜質擴散區域24之n-型雜質擴散區域(22和23)中的n-型雜質濃度增加而擴散。據此，在該第二實施例的電容器Q0中， 該p-型雜質擴散區域24在一高頻率下會具有一高電洞密度。因此，該電容器Q0具有一個比該第四比較實施例之電容器Q12高的電容，藉此抑制在一高頻率帶中的電壓波動。
請參閱圖11、13、和15所示，當該上電極7a之電壓Vg相對於該p-型雜質擴散區域24是正時，該電容器的電容被降低。這樣的原因相信是一個負電位至該p-型雜質擴散區域24的施加減少該等多數載體、增加作為少數載體的電子、並且延伸一空乏區域，藉此導致在該n-型雜質擴散區域24中之電洞的弱限制。
在前述的實施例中，該矽基體1是被使用作為一半導體基體。或者，一SOI基體可以被使用。該矽基體1可以是一n-或p-型基體。該n-型雜質是為一第一導電類型雜質與一第二導電類型雜質中之一者或另一者。該p-型雜質是為該另一種雜質。
於此中所述的所有例子和條件語言是傾向於為了幫助讀者了解本發明及由發明人所提供之促進工藝之概念的教育用途，並不是把本發明限制為該等特定例子和條件，且在說明書中之該等例子的組織也不是涉及本發明之優劣的展示。雖然本發明的實施例業已詳細地作描述，應要了解的是，在沒有離開本發明的精神與範疇之下，對於本發明之實施例之各式各樣的改變、替換、與變化是能夠完成。
1‧‧‧p-型矽基體
2‧‧‧p-型矽層
2u‧‧‧元件隔離溝渠
3‧‧‧p-型雜質擴散區域
4‧‧‧n-型雜質擴散區域
4a‧‧‧接觸區域
5‧‧‧介電薄膜
6‧‧‧閘極絕緣薄膜
7a‧‧‧上電極
7b‧‧‧第一閘極電極
7c‧‧‧第二閘極電極
8a‧‧‧延伸區域
8b‧‧‧延伸區域
8d‧‧‧汲極區域
8s‧‧‧源極區域
9a‧‧‧延伸區域
9b‧‧‧延伸區域
9d‧‧‧汲極區域
9s‧‧‧源極區域
10‧‧‧淺溝渠隔離區域
11‧‧‧N井
12‧‧‧P井
13a‧‧‧絕緣側壁
13b‧‧‧絕緣側壁
13c‧‧‧絕緣側壁
14‧‧‧中間層絕緣薄膜
14a至14h‧‧‧接觸孔
15a至15h‧‧‧導電插塞
16a至16e‧‧‧互連線
16g‧‧‧互連線
16h‧‧‧互連線
17‧‧‧電源線
18‧‧‧電源線
19‧‧‧邏輯電路
19a‧‧‧CMOS
21‧‧‧p-型矽基體
22‧‧‧n-型矽層
23‧‧‧n-型雜質擴散區域
24‧‧‧p-型雜質擴散區域
24a‧‧‧接觸區域
41‧‧‧n-型雜質擴散區域
42‧‧‧p-型雜質擴散區域
I‧‧‧電容器形成區域
II‧‧‧互補CMOS形成區域
III‧‧‧n-型MOS電晶體形成次區域
IV‧‧‧p-型MOS電晶體形成次區域
IN‧‧‧輸入埠
Q‧‧‧電容器
Q0‧‧‧電容器
Q1‧‧‧電容器
Q11‧‧‧電容器
Q12‧‧‧電容器
Q2‧‧‧電容器
Tn‧‧‧n-型MOS電晶體
Tp‧‧‧p-型MOS電晶體
Vcc‧‧‧電壓
Vdd‧‧‧電壓
Vg‧‧‧電位差
圖1A和1B是為描繪一第一實施例之半導體裝置之生 產過程的橫截面圖；圖2是為一實施例之半導體裝置的等效電路圖；圖3是為一描繪在不同頻率下在施加至該第一實施例之半導體裝置中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖4是為一描繪在一第一比較實施例之半導體裝置中之電容器的橫截面圖；圖5是為一描繪在不同頻率下在施加至該第一比較實施例之半導體裝置中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖6是為一描繪在一第二比較實施例之半導體裝置中之電容器的橫截面圖；圖7是為一描繪在不同頻率下在施加至該第二比較實施例之半導體裝置中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖8是為一描繪在10 GHz之運作頻率下在施加至該第一實施例與該第二比較實施例之半導體裝置中之每一者中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖9是為一描繪在1 MHz之運作頻率下在施加至該第一實施例與該第二比較實施例之半導體裝置中之每一者中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖10A和10B是為描繪一第二實施例之半導體裝置之生產過程的橫截面圖；圖11是為一描繪在不同頻率下在施加至該第二實施例 之半導體裝置中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖12是為一描繪在一第三比較實施例之半導體裝置中之電容器的橫截面圖；圖13是為一描繪在不同頻率下在施加至該第三比較實施例之半導體裝置中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖14是為一描繪在一第四比較實施例之半導體裝置中之電容器的橫截面圖；圖15是為一描繪在不同頻率下在施加至該第四比較實施例之半導體裝置中之電容器之電壓與該電容器之電容之間之關係的特性圖；圖16是為一描繪在10 GHz之運作頻率下在施加至該第一實施例與該第四比較實施例之半導體裝置中之每一者中之電容器之電壓與該電容器之電容之間之關係的特性圖；及圖17是為一描繪在1 MHz之運作頻率下在施加至該第二實施例與該第四比較實施例之半導體裝置中之每一者中之電容器之電壓與該電容器之電容之間之關係的特性圖。
1‧‧‧p-型矽基體
2‧‧‧p-型矽層
2u‧‧‧元件隔離溝渠
3‧‧‧p-型雜質擴散區域
4‧‧‧n-型雜質擴散區域
4a‧‧‧接觸區域
5‧‧‧介電薄膜
6‧‧‧閘極絕緣薄膜
7a‧‧‧上電極
7b‧‧‧第一閘極電極
7c‧‧‧第二閘極電極
8a‧‧‧延伸區域
8b‧‧‧延伸區域
8d‧‧‧汲極區域
8s‧‧‧源極區域
9a‧‧‧延伸區域
9b‧‧‧延伸區域
9d‧‧‧汲極區域
9s‧‧‧源極區域
10‧‧‧淺溝渠隔離區域
11‧‧‧N井
12‧‧‧P井
13a‧‧‧絕緣側壁
13b‧‧‧絕緣側壁
13c‧‧‧絕緣側壁
14‧‧‧中間層絕緣薄膜
14a至14h‧‧‧接觸孔
15a至15h‧‧‧導電插塞
16a至16e‧‧‧互連線
16g至16h‧‧‧互連線
Tn‧‧‧n-型MOS電晶體
Tp‧‧‧p-型MOS電晶體

Claims (8)

  1. 一種半導體裝置，包含：一半導體電路；及一電容器，包括：一第一導電類型的一第一半導體區域，該第一導電類型的一第二半導體區域，該第二半導體區域是設置在該第一導電類型的該第一半導體區域上並且比該第一導電類型之該第一半導體區域具有一個更高之第一導電類型雜質的濃度，一設置在該第一導電類型之該第二半導體區域上之一第二導電類型的半導體區域，一設置在該第二導電類型之該半導體區域上的介電薄膜，一設置在該介電薄膜上的上電極，一設置在該第二導電類型之該半導體區域之上並且是電氣連接至該第二導電類型之該半導體區域的第一互連線，及一電氣連接至該上電極的第二互連線。
  2. 如申請專利範圍第1項之半導體裝置，其中該上電極是由該第二導電類型的一半導體薄膜所形成，該上電極比該第二導電類型的該半導體區域具有一較高之第二導電類型雜質的濃度。
  3. 如申請專利範圍第1項之半導體裝置，其中該半導體電路包括 一互補金屬氧化物半導體(CMOS)，在其中，該第一導電類型的一金屬氧化物半導體(MOS)電晶體與該第二導電類型的一MOS電晶體是彼此連接，該第一導電類型之該MOS電晶體之源極與汲極區域中之一者是連接到該第一互連線與該第二互連線中之一者或另一者，及該第二導電類型之該MOS電晶體之源極與汲極區域中之一者是連接到另一互連線之一者。
  4. 如申請專利範圍第1項之半導體裝置，其中，該第二導電類型的該MOS電晶體是設置在該第一導電類型的一井中，其中，該第一導電類型的該井與該第一導電類型的該第一半導體區域具有相同之該第一導電類型的雜質濃度，或者在該第一導電類型的該井與該第一導電類型的該第一半導體區域間之該第一導電類型的雜質濃度上的差異是在一量級之內。
  5. 如申請專利範圍第1項之半導體裝置，其中該第一導電類型的該第一半導體區域是為一個在該第一導電類型或該第二導電類型之一半導體基體上外延地生長的層。
  6. 如申請專利範圍第1項之半導體裝置，其中該第二導電類型的該半導體區域是為一n-型半導體區域， 該上電極是為一n-型半導體圖案，及一個比一施加到該第一互連線之電壓較高的電壓是透過該第二互連線來施加到該上電極。
  7. 如申請專利範圍第1項之半導體裝置，其中該第二導電類型的該半導體區域是為一p-型半導體區域，該上電極是為一p-型半導體圖案，及一個比一施加到該第二互連線之電壓較高的電壓是透過該第一互連線來施加到該第二導電類型的該半導體區域。
  8. 如申請專利範圍第1項之半導體裝置，其中該第一導電類型的該第二半導體區域具有5 x 1018 cm-3至5 x 1019 cm-3之該第一導電類型雜質的濃度，及該第二導電類型的該半導體區域具有1 x 1019 cm-3至5 x 1020 cm-3之該第二導電類型雜質的濃度。
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