JP2009111020A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】素子特性に優れた微細な半導体装置を提供する。
【解決手段】半導体基板と、半導体基板に形成されたトレンチ内の絶縁体からなる素子分離領域と、このトレンチ内の絶縁体に囲まれた半導体領域およびその上に形成された単結晶シリコン層を含む活性領域と、この単結晶シリコン層上に形成されたゲート絶縁膜と、前記活性領域を跨ぐようにゲート絶縁膜上に設けられたゲート電極と、このゲート電極の両側の、前記活性領域に設けられた拡散層と、を有する半導体装置。
【選択図】図３Ｊ

Description

本発明は、半導体装置およびその製造方法に関し、特に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を有する半導体装置およびその製造方法に関する。

半導体集積回路に搭載されるＭＯＳトランジスタは、素子分離領域によって電気的に分離され、互いに分離されたＭＯＳトランジスタは独立に制御を行うことができる。

素子分離領域には、これまで選択酸化法を利用して形成するＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造が用いられてきた。しかし、素子の微細化を進めることが困難な問題があり、現在ではＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造が主な素子分離構造として使用されている。

以下、ＳＴＩ構造の形成方法について、図１Ａおよび図２Ａ〜図２Ｉを用いて説明する。

図１Ａは、ＭＯＳトランジスタの平面図を示している。また、図２Ａ〜図２Ｉは、図１ＡのＹ−Ｙ’線に沿った断面における一連の工程断面図を示している。

図１Ａを参照すると、シリコン基板（以下「Ｓｉ基板」）上に、楕円形状の活性領域１ａがその長手方向を斜めに配置され、素子分離領域１３で囲まれている。活性領域１ａ上には二つのトランジスタに対応する２本のゲート電極１０が、その活性領域を跨ぐように配置されている。ゲート電極が配置されない活性領域にはソース／ドレイン拡散層が形成される。二つのゲート電極１０で挟まれた活性領域部分は二つのトランジスタに共通の拡散層として用いられる。活性領域１ａの周囲には凹部８が形成されている。

次に、図２Ａ〜図２Ｉを参照して、従来のＭＯＳトランジスタ製造方法の一例について説明する。

まず、図２Ａに示すように、Ｓｉ基板１上に、通常の熱酸化により、シリコン酸化膜からなるパッド膜２を形成した後、シリコン窒化膜からなるマスク膜３を形成する。

次に、図２Ｂに示すように、通常のリソグラフィー法と異方性のドライエッチング法により、このシリコン窒化膜の、後に形成される素子分離領域に対応する領域を含む部分を除去し、続いてシリコン酸化膜４を全面に形成する。

次に、図２Ｃに示すように、通常の異方性ドライエッチングにより、シリコン酸化膜４をエッチバックし、サイドウォール５を形成する。続いて、マスク膜３およびサイドウォール５をマスクに用いて、露出したＳｉ基板１をエッチングし、トレンチ６を形成する。

次に、前記サイドウォール５をＨＦ系の薬液を用いたウェットエッチングにより除去した後、図２Ｄに示すように、通常のプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜７を堆積させトレンチ６を埋める。

次に、図２Ｅに示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、シリコン酸化膜７を研磨・除去し、続いて、ＨＦ系の薬液を用いたウェットエッチング法により、シリコン酸化膜７をエッチングして所定の高さに調整する。

次に、図２Ｆに示すように、マスク膜３およびパッド膜２をウェットエッチング法により除去する。結果、トレンチ６内のシリコン酸化膜７により素子分離領域１３が形成される。この時、図２Ｆおよび図１Ａに示すように、素子分離領域１３と活性領域１ａとの境界部に凹部８が形成される。

続いて、イオン注入法により、活性領域１ａにチャネルドーパントの注入を行なう。凹部８の下は、凹部外の通常の活性領域よりもドーパントが深く注入される。

次に、図２Ｇに示すように、通常の熱酸化法によりゲート絶縁膜１５を形成し、続いて低圧ＣＶＤ法により、ゲート電極となる多結晶シリコン膜９を堆積させる。

次に、図２Ｈに示すように、通常のリソグラフィー法と異方性ドライエッチング法により、多結晶シリコン膜９をパターニングしてゲート電極１０を形成する。この時、凹部８内に多結晶シリコン膜９のエッチング残渣１１が発生する。

次に、図２Ｉに示すように、イオン注入法によりソース拡散層１６、ドレイン拡散層１７を形成する。この結果、活性領域に、ゲート絶縁膜１５、ゲート電極１０、ソース拡散層１６、ドレイン拡散層１７からなるトランジスタが形成される。

上記従来技術によれば、活性領域上にシリコン酸化膜（パッド膜２）とシリコン窒化膜（マスク膜３）からなるマスクを形成し、ドライエッチング法によりトレンチ６を形成し、その後、シリコン酸化膜７を全面に堆積させ、ＣＭＰ法による研磨とウェットエッチングを行うことで、トレンチ６内のシリコン酸化膜７を目的の高さにしている。その後、マスク（パッド膜２、マスク膜３）を除去する必要があるが、その除去を等方性のウェットエッチングにより行うため、素子分離領域１３の活性領域との境界部に凹部８が発生する。その境界部の活性領域端の肩部分は、ゲート絶縁膜への電界集中を抑制するために丸く形成され、これにより凹部８の発生が顕著となる。

凹部８の発生により、チャネルドーパント注入時に生じるドーパント注入深さが局所的にばらついたり、ゲート形成用の多結晶シリコン膜９のエッチング時に凹部８内へエッチング残渣１１が発生したりする。これらは、半導体集積回路の高集積化に伴い顕在化してきた。

ドーパントの注入深さがばらつくと、トランジスタの電流−電圧特性が不良となったり、ＭＯＳトランジスタの設計幅が縮小されてしまい、ＭＯＳトランジスタの微細化が困難になる。

エッチング残渣が発生すると、図１Ｂに示すように隣接するゲート電極間が短絡してしまう。図１Ｂは、図１ＡのＸ−Ｘ’線に沿った断面を示している。多結晶シリコン膜のエッチング残渣が発生することにより短絡部１４が形成され、隣接するゲート電極１０が短絡している状態が示されている。このようなゲート電極の短絡により、隣接トランジスタ間の独立動作ができなくなる。

微細化に伴って配線幅が縮小されることにより、ドライエッチングにおけるパターン粗密差によるエッチングレートの相違が大きくなり、これに応じて凹部内へのエッチング残渣が発生しやすくなってきた。パターン疎密差によるエッチングレートの相違とは、パターンが疎な領域ではエッチングレートが速く、パターンが密集している領域ではエッチングレートが遅くなることを意味している。過剰なエッチングを抑制するために、エッチングレートの速い領域を対象にして条件を設定すると、エッチングレートの遅い領域ではエッチング残りが発生しやすくなる。

特開２００６−２２２３２９号公報（特許文献１）には、ＳＴＩ構造の素子分離領域と活性領域との境界におけるシリコン表面のエッジに凹部（ディボット）が発生する問題があることが記載され、この問題を解決するために、ソース拡散層及びドレイン拡散層の少なくとも一方の拡散層のエッジを覆うようにゲート電極を形成することが記載されている。

特開２００２−１９０５１４号公報（特許文献２）には、同様に、素子分離領域と活性領域との境界に凹部が形成される問題が記載され、この問題を解決するために、その境界部にＬＯＣＯＳ酸化膜を形成することが記載されている。

特開平１１−３５４７８４号公報（特許文献３）には、ソース／ドレイン拡散層を形成する領域上にシリコン層が形成された積み上げ拡散層構造およびＳＴＩ構造を有する電界効果トランジスタにおいて、このシリコン層と素子分離領域との境界領域に凹部が形成される問題が記載され、この問題を解決するために、この凹部を半導体材料で充填することが記載されている。
特開２００６−２２２３２９号公報 特開２００２−１９０５１４号公報 特開平１１−３５４７８４号公報

本発明の目的は、素子特性に優れた微細な半導体装置を提供することにある。

本発明の一態様によれば、
半導体基板と、
前記半導体基板に形成されたトレンチ内の絶縁体からなる素子分離領域と、
前記トレンチ内の絶縁体に囲まれた半導体領域および該半導体領域上に形成された単結晶シリコン層を含む活性領域と、
前記単結晶シリコン層上に形成されたゲート絶縁膜と、
前記活性領域を跨ぐように、前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の両側の、前記活性領域に設けられた拡散層と、を有する半導体装置が提供される。

本発明の他の態様によれば、前記トレンチ内の絶縁体と前記半導体領域との境界に沿って凹みを有し、この凹みが埋め込まれるように前記単結晶シリコン層が設けられている、上記の半導体装置が提供される。

本発明の他の態様によれば、前記活性領域は、前記単結晶シリコン層を含む上層側部分が、その下層側部分に対して、該活性領域の周囲にわたって基板平面方向に張り出している、上記のいずれかの半導体装置が提供される。

本発明の他の態様によれば、
半導体基板と、
前記半導体基板に形成されたトレンチ内の絶縁体からなる素子分離領域と、
前記素子分離領域に囲まれた活性領域と、
前記活性領域上に設けられたゲート絶縁膜と、
前記活性領域を跨ぐように、前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の両側の、前記活性領域に設けられた拡散層と、を有する半導体装置であって、
前記活性領域は、その上面側部分が、その下方側部分に対して、該活性領域の周囲にわたって基板平面方向に張り出している、半導体装置が提供される。

本発明の他の態様によれば、前記活性領域の一つに対して複数のゲート電極が跨ぐように設けられている、上記のいずれかの半導体装置が提供される。

本発明の他の態様によれば、
半導体基板上に第１の酸化膜を形成する工程と、
第１の酸化膜上にマスクを形成する工程と、
前記マスクを用いたエッチングを行って前記半導体基板にトレンチを形成し、このトレンチに囲まれた半導体領域を形成する工程と、
前記トレンチを埋め込むように全面に第２の酸化膜を形成する工程と、
前記トレンチが埋め込まれたままで前記マスクが露出するように第２の酸化膜の一部を除去する工程と、
前記マスクを除去する工程と、
ウェットエッチングを行って、第１の酸化膜を除去し、前記トレンチ内の第２の酸化膜に囲まれた前記半導体領域を露出させる工程と、
前記半導体領域の露出面上に単結晶シリコン層を形成し、この単結晶シリコン層および前記半導体領域を含む活性領域を形成する工程と、
前記単結晶シリコン層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に導電層を形成し、この導電層をパターニングして前記活性領域を跨ぐゲート電極を形成する工程と、
前記活性領域に不純物を導入して、前記ゲート電極の両側に拡散層を形成する工程と、を有する半導体装置の製造方法が提供される。

本発明の他の態様によれば、前記のウェットエッチングを行う工程において、前記トレンチ内の第２の酸化膜と前記半導体領域との境界に沿って凹みが形成され、前記単結晶シリコン層は、この凹みが埋め込まれるように形成される、上記の半導体装置の製造方法が提供される。

本発明の他の態様によれば、前記単結晶シリコン層はエピタキシャル成長法により形成される、上記のいずれかの半導体装置の製造方法が提供される。

本発明の他の態様によれば、前記単結晶シリコン層を形成した後に、前記活性領域にチャネル不純物を導入する、上記のいずれかの半導体装置の製造方法が提供される。

本発明によれば、素子特性に優れた微細な半導体装置を提供することができる。

本発明によれば、ＳＴＩ構造の素子分離領域（絶縁体）と活性領域（半導体）との境界に発生する凹部が、単結晶シリコン（以下「単結晶Ｓｉ」）で埋め込まれるように、単結晶Ｓｉ層を設けることができる。これにより、凹部に起因する前述の問題が発生しないため、素子特性に優れた微細なトランジスタ構造を提供することができる。

この単結晶Ｓｉ層は、エピタキシャル成長法によって、トレンチ内の絶縁体に囲まれた半導体部分（以下「活性領域部分」）の露出表面上に成長させることができる。すなわち、半導体基板の活性領域部分において、トレンチ内の絶縁体に覆われていない部分全体を覆うように設けることができる。

また、本発明における活性領域（半導体基板の活性領域部分と単結晶Ｓｉ層を含む領域）は、その上層側部分が、その下層側部分に対して、当該活性領域の周囲にわたって基板平面方向に張り出している。これにより、後述の図３Ｋに示すように、ゲート−コンタクトマージンＭ１に対して、フィールド−コンタクトマージンＭ２を大きくすることができるため、コンタクトの接触面積を拡大でき、コンタクト抵抗の低減を図ることができる。

以下、本発明によるＭＯＳトランジスタの製造方法の一例を図３Ａ〜図３Ｋを用いて説明する。

まず、図３Ａに示すように、Ｓｉ基板（シリコン基板）１上に、通常の熱酸化法により、シリコン酸化膜からなるパッド膜２を厚み５〜２０ｎｍに形成した後、通常の低圧熱ＣＶＤ法によりシリコン窒化膜からなるマスク膜３を厚み５０〜２００ｎｍに形成する。

次に、図３Ｂに示すように、通常のリソグラフィー法と異方性のドライエッチング法により、シリコン窒化膜からなるマスク膜３をパターニングし、このシリコン窒化膜の、後に形成される素子分離領域に対応する領域を含む部分を除去する。続いてシリコン酸化膜４を、通常の低圧熱ＣＶＤ法により、厚み５〜２０ｎｍに形成する。

次に、図３Ｃに示すように、通常の異方性ドライエッチングにより、シリコン酸化膜４をエッチバックし、サイドウォール５を形成する。この時、シリコン酸化膜からなるパッド膜２もエッチングされ、Ｓｉ基板１の表面が露出する。続いて、マスク膜３およびサイドウォール５をマスクに用いて、露出したＳｉ基板１をドライエッチングし、深さ２５０ｎｍ程度のトレンチ６を形成する。サイドウォール５の形成からトレンチ６の形成までは同一エッチング装置内で連続的に行なうことが望ましい。ここで、熱酸化等の方法により、トレンチ内壁に保護酸化膜を形成してもよい。

次に、前記サイドウォール５をＨＦ系の薬液を用いたウェットエッチングにより除去した後、図３Ｄに示すように、通常のプラズマＣＶＤ法により、シリコン酸化膜からなるＳＴＩ膜７を厚み３００〜６００ｎｍに堆積させ、トレンチ６を完全に埋める。

次に、図３Ｅに示すように、ＣＭＰ法により、シリコン酸化膜からなるＳＴＩ膜７を研磨・除去し、シリコン窒化膜からなるマスク膜３の表面が露出した時点で停止する。続いて、フッ酸（ＨＦ）含有薬液を用いたウェットエッチング法により、ＳＴＩ膜７をエッチングする。このエッチングでは、ＳＴＩ膜７の表面の位置が、トレンチの外のＳｉ基板１の表面よりも３０ｎｍ程度高い位置となるようにエッチング条件を調整する。

次に、図３Ｆに示すように、シリコン窒化膜からなるマスク膜３を１７０℃程度の加熱リン酸（Ｈ₃ＰＯ₄）を用いてエッチング除去する。その後、シリコン酸化膜からなるパッド膜２をＨＦ含有薬液を用いてエッチング除去する。結果、トレンチ６内のＳＴＩ膜（シリコン酸化膜）７からなる素子分離領域１３が形成される。この時、素子分離領域１３と活性領域１ａとの境界に沿ってＳＴＩ膜側に凹部８が形成される。すなわち、Ｓｉ基板１の活性領域１ａを構成する部分（ＳＴＩ膜７に囲まれた活性領域部分）は、その上面と、凹部８内の側面において露出する。

次に、図３Ｇに示すように、Ｓｉ基板１の活性領域部分の露出表面に形成された自然酸化膜を除去するためにウェットエッチングを施した後、選択エピタキシャル成長法を用いて、Ｓｉ基板の活性領域部分の露出表面に単結晶Ｓｉ層１２を成長させる。その厚さは５〜２０ｎｍに設定することができる。単結晶Ｓｉ層１２の成長により、Ｓｉ基板の活性領域部分の露出表面全体を覆う単結晶Ｓｉ層が形成され、凹部８内はその単結晶Ｓｉで充填される。

選択エピタキシャル成長は、原料ガスとしてジクロロシラン（ＳｉＨ₂Ｃｌ₂）と塩化水素（ＨＣｌ）を用いることができ、水素（Ｈ₂）の雰囲気下で行うことができる。選択エピタキシャル成長時の雰囲気の圧力は、常圧でも減圧でも成長可能である。また、選択エピタキシャル成長時の温度は７５０〜８３０℃の範囲に設定でき、例えば７８０℃に設定することができる。

続いて、イオン注入法により、活性領域１ａにチャネルドーパントを注入する。ＮチャネルＭＯＳトランジスタの場合はＰ型ドーパントのＢ（ボロン）を、ＰチャネルＭＯＳトランジスタの場合はＮ型ドーパントのＰ（リン）を１Ｅ１２〜１Ｅ１３（ａｔｏｍｓ／ｃｍ²）程度注入する。凹部８内は単結晶Ｓｉで充填されているため、ドーパントは、凹部８の下においても凹部のない領域と同様の深さに注入され（注入深さのばらつきが低減され）、ＭＯＳトランジスタの凹部８に起因する特性不良が改善される。

次に、図３Ｈに示すように、通常の熱酸化法により、シリコン酸化膜からなるゲート絶縁膜１５を厚み２〜１０ｎｍに形成し、続いて低圧熱ＣＶＤ法により、多結晶シリコン膜９を厚み５０〜１００ｎｍに堆積させる。なお、本図及び以降の図においては、単結晶Ｓｉ層１２は、Ｓｉ基板１と同じ単結晶Ｓｉから形成されているため、Ｓｉ基板１と一体に描いている。Ｎ型ゲート電極とする場合には、原料ガスにモノシラン（ＳｉＨ₄）とホスフィン（ＰＨ₃）を用い、膜中にリンを不純物として含有させることができる。また。Ｐ型ゲート電極とする場合には、原料ガスにジシラン（Ｓｉ₂Ｈ₆）とジボラン（Ｂ₂Ｈ₆）を用い、膜中にボロンを不純物として含有させることができる。いずれの場合も膜中不純物濃度は、例えば１Ｅ２０〜１Ｅ２１（ａｔｏｍｓ／ｃｍ³）となるように原料ガスの流量を設定することができる。多結晶シリコン膜９は、成膜段階では非晶質状態で形成し、成膜終了後に熱処理を施して多結晶状態とすることが望ましい。多結晶シリコン膜９への不純物の導入は、成膜終了後にイオン注入法を用いて行うことも可能である。

次に、図３Ｉに示すように、通常のリソグラフィー法と異方性ドライエッチング法により、多結晶シリコン膜９をパターニングしてゲート電極１０を形成する。凹部８内は単結晶Ｓｉで充填されているため、凹部８内での多結晶シリコン膜のエッチング残渣は発生しない。

次に、図３Ｊに示すように、イオン注入法によりソース拡散層１６、ドレイン拡散層１７を形成する。ＮチャネルＭＯＳトランジスタの場合はＮ型ドーパントのＡｓ（ヒ素）やＰ（リン）イオンを、ＰチャネルＭＯＳトランジスタの場合はＰ型ドーパントのＢ（ボロン）を１Ｅ１２〜１Ｅ１３（ａｔｏｍｓ／ｃｍ²）程度注入する。注入後、ドーパント活性化のための熱処理を行なう。

次に、図３Ｋに示すように、通常の方法に従って、第１層間膜１８をプラズマＣＶＤ法により形成し、ドーパントの活性化アニールを行い、ドレインコンタクト１９、ソースコンタクト２０、ゲートコンタクト２１を形成する（ソースコンタクト２０、ゲートコンタクト２１は、この図に示される断面には存在しないが、説明のため、便宜的に同一断面に描いている）。続いて、メタル配線２２を形成し、最後に保護膜２３（第２層間膜）を形成して、本例のＭＯＳトランジスタが完成する。

従来技術の問題を説明するためのＭＯＳトランジスタの平面図である。 従来技術の問題を説明するためのＭＯＳトランジスタの断面図である。 従来のＭＯＳトランジスタの製造方法の一工程を説明する断面図である。 図２Ａに続く工程を説明する断面図である。 図２Ｂに続く工程を説明する断面図である。 図２Ｃに続く工程を説明する断面図である。 図２Ｄに続く工程を説明する断面図である。 図２Ｅに続く工程を説明する断面図である。 図２Ｆに続く工程を説明する断面図である。 図２Ｇに続く工程を説明する断面図である。 図２Ｈに続く工程を説明する断面図である。 本発明による一実施形態の製造方法の一工程を説明する断面図である。 図３Ａに続く工程を説明する断面図である。 図３Ｂに続く工程を説明する断面図である。 図３Ｃに続く工程を説明する断面図である。 図３Ｄに続く工程を説明する断面図である。 図３Ｅに続く工程を説明する断面図である。 図３Ｆに続く工程を説明する断面図である。 図３Ｇに続く工程を説明する断面図である。 図３Ｈに続く工程を説明する断面図である。 図３Ｉに続く工程を説明する断面図である。 図３Ｊに続く工程を説明する断面図である。

符号の説明

１ シリコン基板（Ｓｉ基板）
１ａ 活性領域
２ パッド膜
３ マスク膜
４ シリコン酸化膜
５ サイドウォール
６ トレンチ
７ シリコン酸化膜（ＳＴＩ膜）
８ 凹部
９ 多結晶シリコン膜
１０ ゲート電極
１１ エッチング残渣
１２ 単結晶Ｓｉ層
１３ 素子分離領域
１４ 短絡部
１５ ゲート絶縁膜
１６ ソース拡散層
１７ ドレイン拡散層
１８ 第１層間膜
１９ ドレインコンタクト
２０ ソースコンタクト
２１ ゲートコンタクト
２２ メタル配線
２３ 保護膜（第２層間膜）
Ｍ１ ゲート−コンタクトマージン
Ｍ２ フィールド−コンタクトマージン

Claims (9)

1. 半導体基板と、
   前記半導体基板に形成されたトレンチ内の絶縁体からなる素子分離領域と、
   前記トレンチ内の絶縁体に囲まれた半導体領域および該半導体領域上に形成された単結晶シリコン層を含む活性領域と、
   前記単結晶シリコン層上に形成されたゲート絶縁膜と、
   前記活性領域を跨ぐように、前記ゲート絶縁膜上に設けられたゲート電極と、
   前記ゲート電極の両側の、前記活性領域に設けられた拡散層と、を有する半導体装置。
2. 前記トレンチ内の絶縁体と前記半導体領域との境界に沿って凹みを有し、
   この凹みが埋め込まれるように前記単結晶シリコン層が設けられている、請求項１に記載の半導体装置。
3. 前記活性領域は、前記単結晶シリコン層を含む上層側部分が、その下層側部分に対して、該活性領域の周囲にわたって基板平面方向に張り出している、請求項１又は２に記載の半導体装置。
4. 半導体基板と、
   前記半導体基板に形成されたトレンチ内の絶縁体からなる素子分離領域と、
   前記素子分離領域に囲まれた活性領域と、
   前記活性領域上に設けられたゲート絶縁膜と、
   前記活性領域を跨ぐように、前記ゲート絶縁膜上に設けられたゲート電極と、
   前記ゲート電極の両側の、前記活性領域に設けられた拡散層と、を有する半導体装置であって、
   前記活性領域は、その上面側部分が、その下方側部分に対して、該活性領域の周囲にわたって基板平面方向に張り出している、半導体装置。
5. 前記活性領域の一つに対して複数のゲート電極が跨ぐように設けられている、請求項１から４のいずれかに記載の半導体装置。
6. 半導体基板上に第１の酸化膜を形成する工程と、
   第１の酸化膜上にマスクを形成する工程と、
   前記マスクを用いたエッチングを行って前記半導体基板にトレンチを形成し、このトレンチに囲まれた半導体領域を形成する工程と、
   前記トレンチを埋め込むように全面に第２の酸化膜を形成する工程と、
   前記トレンチが埋め込まれたままで前記マスクが露出するように第２の酸化膜の一部を除去する工程と、
   前記マスクを除去する工程と、
   ウェットエッチングを行って、第１の酸化膜を除去し、前記トレンチ内の第２の酸化膜に囲まれた前記半導体領域を露出させる工程と、
   前記半導体領域の露出面上に単結晶シリコン層を形成し、この単結晶シリコン層および前記半導体領域を含む活性領域を形成する工程と、
   前記単結晶シリコン層上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に導電層を形成し、この導電層をパターニングして前記活性領域を跨ぐゲート電極を形成する工程と、
   前記活性領域に不純物を導入して、前記ゲート電極の両側に拡散層を形成する工程と、を有する半導体装置の製造方法。
7. 前記のウェットエッチングを行う工程において、前記トレンチ内の第２の酸化膜と前記半導体領域との境界に沿って凹みが形成され、
   前記単結晶シリコン層は、この凹みが埋め込まれるように形成される、請求項６に記載の半導体装置の製造方法。
8. 前記単結晶シリコン層はエピタキシャル成長法により形成される、請求項６又は７に記載の半導体装置の製造方法。
9. 前記単結晶シリコン層を形成した後に、前記活性領域にチャネル不純物を導入する、請求項６から８のいずれかに記載の半導体装置の製造方法。

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