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TW201039435A - Semiconductor device - Google Patents

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Publication number
TW201039435A
TW201039435A TW099111752A TW99111752A TW201039435A TW 201039435 A TW201039435 A TW 201039435A TW 099111752 A TW099111752 A TW 099111752A TW 99111752 A TW99111752 A TW 99111752A TW 201039435 A TW201039435 A TW 201039435A
Authority
TW
Taiwan
Prior art keywords
mos transistor
mos
layer
diffusion layer
gate electrode
Prior art date
Application number
TW099111752A
Other languages
English (en)
Inventor
Fujio Masuoka
Shintaro Arai
Original Assignee
Unisantis Electronics Jp Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Jp Ltd filed Critical Unisantis Electronics Jp Ltd
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description

201039435 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置，尤有關於具有柱狀半 導體，且以該柱狀半導體側壁為通道區域，形成為閘極電 極包圍通道區域之縱型M0S(Metal Oxide Semiconductor，金屬氧化物半導體）電晶體之 SGT(Surrounding Gate Transistor，環繞式閘極電晶體） 之構造。 【先前技術】 為了實現半導體裝置之高積體化及高性能化，已提出 一種在半導體基板表面形成柱狀半導體層，且於該柱狀半 導體層側壁具有形成包圍柱狀半導體層之閘極之縱型閘極 電晶體之SGT(請參照例如專利文獻1 :曰本特閗平 2-188966)。在SGT中’由於汲極、閘極、源極係呈垂直方 向配置’因此相較於習知平面型電晶體（pianar Transistor) ’可將佔有面積大幅縮小。 兹將使用專利文獻1之SGT所構成之CMOS反相器 (inverter)之平面圖顯示於第50圖（a)、及將第50圖（a) 之平面圖中之A_A，之剖面線之剖面構造顯示於第5〇圖 ⑻。 從第50圖（a)、（b)可得知，在Si基板25〇1上形成 有N阱（WeU)25〇2及p阱25〇3，在&基板表面形成有在 N阱區域形成pM〇s之柱狀矽層25〇5、及在p阱區域形 S之柱狀矽層2506’且以包圍各個柱狀矽層之方式形成 U1958 4 201039435 閘極2508。在形成PM0S之柱狀半導體之下部所形成之“ 汲極擴散層2510及在形成麵0S之柱狀半導體之下部所形 成之N+汲極擴散層2512係連接於輸出端子v〇ut，在形成 PM0S之柱狀矽層上部所形成之源極擴散層25〇9係連接於 電源電位Vcc，而在形成關08之柱狀矽層上部所形成之源 極擴散層2511係連接於接地電位Vss，pM〇s與NM〇s之共 通閘極2508係連接於輸入端子Vin，藉此而形成CM〇s反 相器。 ® [先前技術文獻] [專利文獻] [專利文獻1]日本特開平2_188966號公報 【發明内容】 [發明所欲解決之課題] 為了將 SGT 應用於 CPU(Central Processing Unit， 2央處理單元）等之實際製品，會有以下問題。在CPU等之 〇衣扣中’要求咼速動作之邏輯（1呢泌）電路雖係藉由具有最 小閑極尺寸L之電晶體而構成’惟在與外部收授資料之I /0 σ卩中’由於係以較通常邏輯電路部為高之動作電壓動 作’因此使用具有較邏輯電路部為長之閘極長度之電晶 體例如’邏輯部之電壓為V=l. 0V時，在I/O部中，係 使用只v充ο ctt A i 5V之電壓。因此，I/O部之電晶體之 閘極長度具有邏輯部之2至3倍左右之長度。 。此外’在使用於各種用途之類比（anal〇g)電路部或邏 輯電路之一部公rb 1刀甲’亦使用具有較通常邏輯電路部為長之 5 321958 201039435 閘極長度之電晶體。 如此，在實際之製品中，在晶片上同時形成具有各種 閘極長度之電晶體雖屬不可或缺，惟在SGT中，要形成具 有較單體SGT之閘極長度Ls更大長度之閘極長度的SGT， 在其構造上係有所困難。 本發明係有鑑於上述問題而研創者，其目的在形成一 種具有單體SGT之閘極長度Ls以上之閘極長度之電晶體。 [解決課題之手段] 本發明第1樣態係為一種半導體裝置，係第1及第 2M0S電晶體形成於基板上者，其特徵為： 前述第1及第2M0S電晶體係各自為：源極擴散層、 没極擴散層及柱狀半導體層係對於基板朝垂直方向呈階層 式配置，而前述柱狀半導體層係配置於前述源極擴散層與 前述汲極擴散層之間，且於前述柱狀半導體層之側壁形成 有閘極電極之縱型電晶體， 前述第1及第2M0S電晶體係具備共通之閘極電極， 並且具備形成於基板上之共通之第1平面狀擴散層； 在形成前述第1M0S電晶體之柱狀半導體層上部所形 成之第1柱狀擴散層係為源極擴散層； 在形成前述第2M0S電晶體之柱狀半導體層上部所形 成之第2柱狀擴散層係為沒極擴散層； 將前述第1M0S電晶體及前述第2M0S電晶體予以串聯 連接5使閘極電極整體長度實質地成為各個M0S電晶體之 閘極電極之2倍。 6 321958 201039435 本發明第2樣態之特徵係為： 將複數個前述2串聯M0S電晶體予以並聯配晉， _月* --T1 _月等 前述複數個2串聯M0S電晶體所對應之閘極電極、源極' 極及汲極電極予以共通化。 ’、電 本發明之第3樣態之特徵係為： 導體層所構 導體層所構 前述第1M0S電晶體係為由複數層柱狀半 成之縱型電晶體； 〇 :電第晶::電晶體係為由_狀半 前述第1廳電晶體係具備第1閘極電極. 前述第2廳電晶體係具備第2閘極電極； 弟1閘極電極及第2閘極電極係 件連接於配線層，且在配線層彼此連接。冑由不同之翻 本發明第4樣態之特徵係為. 前述第1閘極電極及第2 ^ 0端之魏個接難崎接於配^電_分㈣由位於兩 係為—種半導_，個_ 日日體形成於基板上者，其特徵為· 电 前述3個M0S電晶體係各自… 散層及柱狀半導體層係朝垂方、·源極擴散層、沒極擴 上，而前述柱狀半導體層係配置方；1呈階層式配置在基板 汲極擴散層之間，且於前述柱狀=述源極擴散層與前述 極電極之縱型電晶體； 蛉體層之側壁形成有閘 前述3個M〇S電晶體係具傷共通之閘極電極； 321958 7 201039435 第1M0S電晶體與第2M0S電晶體係具備形成於基板上 之共通之第1平面狀擴散層； 第3M0S電晶體係具備形成於基板上之第2平面狀擴 散層； 在第2M0S電晶體及第3M0S電晶體之上部所形成之柱 狀擴散層係藉由接觸件及配線層而彼此連接； 在形成第1M0S電晶體之柱狀半導體層上部所形成之 柱狀擴散層係為源極擴散層； 形成有第3M0S電晶體之第2平面狀擴散層係為汲極 擴散層； 第1M0S電晶體、第2M0S電晶體及第3M0S電晶體係 串聯連接，藉以作為閘極電極之長度具有各個M0S電晶體 之3倍長度之M0S電晶體而動作。 本發明第6樣態之特徵係為： 前述第1M0S電晶體、第2M0S電晶體及第3M0S電晶 體係串聯連接，藉此將閘極電極之長度具有各個M0S電晶 體之3倍長度之M0S電晶體予以並聯配置； 藉由將閘極電極、源極電極及汲極電極予以共通化而 提升驅動電流。 本發明第7樣態之特徵係為： 前述第1M0S電晶體係為由複數層柱狀半導體層所構 成之縱型電晶體； 前述第2M0S電晶體係為由複數層柱狀半導體層所構 成之縱型電晶體； 321958 201039435 前述第3M0S電晶體係為由複數層 成之縱型電晶體； 半V體層所構 Γ第應電晶體係具傷第W極電極，· =應電晶體係具備第2間極電極； =第3M0S電晶體係具備第3閘極電極； 葬由不r/=電極、$ 2閘極電極及第3閘極電極译分別 猎由不同之接觸件連接於配線 电_刀別 Ο
Q 本發明第8樣態之特徵且在配線層彼此連接。 述第1閘極電極、第2閘極電極及第3閘極電極係 分別猎由位於兩端之複數個接觸件而連接於配線層。 曰本發明第9樣態係為-種半導體裝置，係^咖電 晶體形成於基板上者，其特徵為： 前述4個M0S電晶體係各自為：源極擴散層”及極擴 散層及柱狀半導體層係朝垂直方向呈階層式配置在基板 上，而前述柱狀半導體層係配置於前述源極擴散層與前述 汲極擴散層之間，且於前述柱狀半導體層之側壁形成有閘 極電極之縱型電晶體； 前述4個M0S電晶體係具備共通之閘極電極； 第1M0S電晶體與第2M0S電晶體係具備形成於基板上 之共通之第1平面狀擴散層； 第3M0S電晶體與第4M0S電晶體係具備形成於基板上 之共通之第2平面狀擴散層； 在第2M0S電晶體及第3M0S電晶體之上部所形成之柱 狀擴散層係藉由接觸件及配線層而彼此連接； 321958 9 201039435 在形成苐1 MOS電晶體之柱狀半導體層上部所形成之 柱狀擴散層係為源極擴散層； 在形成第4M0S電晶體之柱狀半導體層上部所形成之 柱狀擴散層係為没極擴散層； 第1M0S電晶體、第2M0S電晶體、第3M0S電晶體及 第4M0S電晶體係串聯連接，藉以作為閘極電極之長度具有 各個M0S電晶體之4倍長度之M0S電晶體而動作。 本發明第10樣態之特徵係為： 前述第1M0S電晶體、第2M0S電晶體、第3M0S電晶 體及第4M0S電晶體係串聯連接’藉此將閘極電極之長度具 有各個M0S電晶體之4倍長度之M0S電晶體予以並聯配置， 藉由將閘極電極、源極電極及汲極電極予以共通化而 提升驅動電流。 本發明第11樣態之特徵係為： 對於前述閘極電極之接觸件係形成於第1平面狀擴散 層與第2平面狀擴散層之間之元件分離區域上。 本發明第12樣態之特徵係為： 前述第1M0S電晶體、第2M0S電晶體、第3M0S電晶 體及第4M0S電晶體係為由複數層柱狀半導體層所構成之 縱型電晶體； 前述第1M0S電晶體係具備第1閘極電極； 前述第2M0S電晶體係具備第2閘極電極； 前述第3M0S電晶體係具備第3閘極電極； 前述第4M0S電晶體係具備第4閘極電極； 10 321958 201039435 第1閘極電極、第2閘極電極、第3閘極電極及第4 閘極電極係分別藉由不同之接觸件而連接於配線層’且在 配線層彼此連接。 本發明第13樣態之特徵係為： 前述第1閘極電極、第2閘極電極、第3閘極電極及 第4閘極電極係分別藉由位於兩端之複數個接觸件而連接 於配線層。 本發明第14樣態係為一種半導體裝置，係具備藉由4 % 個M0S電晶體所形成之反相器者，其特徵為： 前述4個M0S電晶體係各自為： 源極擴散層、汲極擴散層及柱狀半導體層在基板上呈 垂直方向階層式配置，而前述柱狀半導體層係配置於前述 源極擴散層與前述没極擴散層之間，且於前述柱狀半導體 層之側壁形成有閘極電極之縱型電晶體； 月ίι述4個M0S電晶體係具備成為輸入端子之共通之閘 Q 極電極； 第1M0S電晶體及第2M0S電晶體係具備形成於基板上 之共通之第1平面狀擴散層； 第3M0S電晶體及第4M0S電晶體係具備形成於基板上 之共通之第2平面狀擴散層； 在形成第1M0S電晶體之桎狀半導體層上部所形成之 柱狀擴散層係連接於接地電位； 在形成第3M0S電晶體之柱狀半導體層上部所形成之 柱狀擴散層係連接於電源電位； 321958 11 201039435 在形成弟2M0S電晶體及第4M0S電晶體之” 層上部所形成之柱狀擴散層係均連接於輪出端子狀半導體 第1M0S電晶體及第2M0S電晶體係串聯連接. 第3M0S電晶體及第4M0S電晶體係串聯連接* 由閘極電極之長度具有各個M0S電晶體之2 藉此藉
電晶體而構成反相器。 °長度之M0S 本發明第15樣態之特徵係為： 前述第1M0S電晶體及第2M0S電晶體係為_〇s. 前述第3M0S電晶體及第4M0S電晶體係為pM〇s: 本發明第16樣態之特徵係為： 將藉由前述第1M0S電晶體、第2M0S電曰辦^ 电日日體、第如ne 電晶體、及第4M0S電晶體所構成，且藉由閘極電極之 具有各個M0S電晶體之2倍長度之M0S電晶體所構長度 相器予以並聯配置； 而 藉由將閘極電極、源極電極及汲極電極予以共南 提升驅動電流。 、、化 本發明第17樣態之特徵係為： 前述第1M0S電晶體、第2M0S電晶體、第3m〇s 體、第4M0S電晶體係為由複數層柱狀半導體層所”晶 型電晶體； 之縱 前述第1M0S電晶體及第2M0S電晶體係具備共涌^ 1閘極電極； ’、之第 如述第3M0S電晶體及第4M0S電晶體係具傷共通味 2閘極電極； 、之第 321958 12 201039435 第1閘極電極及第2閘極電極係分別藉由不同之接觸 件而連接於配線層，且在配線層彼此連接。 本發明第18樣態之特徵係為： 形成於前述第1閘極電極及第2閘極電極上之接觸件 係形成於在前述第1平面狀擴散層與第2平面狀擴散層之 間所形成之元件分離區域。 本發明第19樣態之特徵係為： 前述第1閘極電極及第2閘極電極係分別藉由位於兩 〇 端之複數個接觸件而連接於配線層。 本發明第2 0樣態係為一種半導體裝置，係具備藉由6 個M0S電晶體所形成之反相器者，其特徵為： 前述6個M0S電晶體係各自為： 源極擴散層、汲極擴散層及柱狀半導體層在基板上呈 垂直方向階層式配置’而前述柱狀半導體層係配置於前述 源極擴散層與前述没極擴散層之間’且於前述柱狀半導體 ◎層之侧壁形成有閘極電極之縱型電晶體； 如述6個M0S電晶體係具備成為輸入端子之共通之閘 極電極； 第1M0S電晶體及第2M0S電晶體係具備形成於基板上 之共通之第1平面狀擴散層； 第3M0S電晶體係具備形成於基板上之第2平面狀擴 散層； 第4M0S電晶體及第5M0S電晶體係具備形成於基板上 之共通之第3平面狀擴散層； 13 321958 201039435 第6M〇S電晶體係具備形成於基板上之第4平面狀擴 散層； 〃 在形成第1M0S電晶體之柱狀半導體層上部所形成之 柱狀擴散層係連接於接地電位； 在形成第指0S電晶體之柱狀半導體層上部所形成之 柱狀擴散層係連接於電源電位； 在形成第2M0S電晶體及第3M0S電晶體之柱狀半導體 層上部所形成之柱狀擴散層係在配線層彼此連接； 在形成第5M0S電晶體及第6M0S電晶體之柱狀半導體 層上部所形成之柱狀擴散層係在配線層彼此連接； 第2平面狀擴散層及第4平面狀擴散層係藉由形成於 各自之上之接觸件在成為輸出端子之配線層彼此連接； 第1M0S電晶體、第2M0S電晶體及第3M0S電晶體係 串聯連接； 第4M0S電晶體、第5M〇S電晶體及第6M〇s電晶體係 串聯連接，藉此藉由閘極電極之長度具有各個職電晶體 之3倍長度之M0S電晶體而構成反相器。 本發明第21樣態之特徵係為： 月1j述第1M0S電晶體、第2M0S電晶體及第電晶 體係為丽0S ; 月ο述第4M0S電晶體、第5M0S電晶體及第6M〇s電晶 體係為PM0S。 本發明第22樣態之特徵係為： 前述第2擴散層與第4擴散層係經由形成於該等表面 321958 201039435 之梦化物層而彼此連接。 本發明第23樣態之特徵係為： 在前述第2平面狀擴散層與第4平面狀擴散層之邊界 邛中，形成連接於輸出端子之接觸件。 本發明第24樣態之特徵係為： 將藉由前述第1M0S電晶體至第6M0S電晶體所構成， 且藉由閘極電極之長度具有各個M〇s電晶體之3倍長度之 M0S電晶體所構成之反相器予以並聯配置； 0 #閘極電極、源極電極及汲極電極予以共通化而 驅動電流。 本發明第25樣態之特徵係為： 前述第1M0S電晶體至第6M0S電晶體係為由複數層柱 狀半導體層所構成之縱型電晶體； 前述第1M0S電晶體及第4M0S電晶體係具備共通之第 1閘極電極； 〇 前述第2M0S電晶體、第3M0S電晶體、第5M〇s電晶 體、及第6M0S電晶體係具備共通之第2閘極電極； 第1閘極電極及第2閘極電極係分爾藉；由不同之接觸 件而連接於配線層，且在配線層彼此連接。 本發明第26樣態係為一種半導體裝置，係具備藉由8 個M0S電晶體所形成之反相器者，其特徵為： 前述8個M0S電晶體係各自為： 源極擴散層、汲極擴散層及柱狀半導體'層、在，塞'板上呈 垂直方向階層式配置，而前述柱狀半導體層係配置於前述 321958 15 201039435 源極擴散層與前述汲極擴散層之間，且於前述柱狀半導體 層之側壁形成有閘極電極之縱型電晶體； 前述8個M0S電晶體係具備成為輸入端子之共通之閘 極電極； 第1M0S電晶體及第2M0S電晶體係具備形成於基板上 之共通之第1平面狀擴散層； 第3M0S電晶體及第4M0S電晶體係具備形成於基板上 之共通之第2平面狀擴散層； 第5M0S電晶體及第6M0S電晶體係具備形成於基板上 之共通之第3平面狀擴散層； 第7M0S電晶體及第8M0S電晶體係具備形成於基板上 之共通之第4平面狀擴散層； 在形成第1M0S電晶體之柱狀半導體層上部所形成之 柱狀擴散層係連接於接地電位； 在形成第5M0S電晶體之柱狀半導體層上部所形成之 柱狀擴散層係連接於電源電位； 在形成第4M0S電晶體及第8M0S電晶體之柱狀半導體 層上部所形成之第2擴散層及第4擴散層係均連接於輸出 端子； 第1M0S電晶體、第2M0S電晶體、第3M0S電晶體及 第4M0S電晶體係串聯連接； 第5M0S電晶體、第6M0S電晶體、第7M0S電晶體及 第8M0S電晶體係串聯連接，藉以利用閘極電極之長度具有 各個M0S電晶體之4倍長度之M0S電晶體而構成反相器。 16 321958 201039435 樣態之特徵係為： 電晶體至第4M0S電晶體係為NM0S ; 電晶體至第8M0S電晶體係為PM0S。 樣態之特徵係為： ❹ 本發明第27 前述第1M0S 前述第5M0S 本發明第28 前述第1M0S 閘極電極； 前述第2M0S 閘極電極； 前述第3M0S 閘極電極； 前述第4M0S 問極電極； 電晶體及第5M0S電晶體係具備共通之第 電晶體及第6M0S電晶體係具備共通之第 電晶體及第7M0S電晶體係具備共通之第 電晶體及第8M0S電晶體係具備共通之第 第1閘極電極至第4閘極電極係分別藉由不同之接觸 件而連接於配線層，且在配線層彼此連接。 本發明第29樣態之特徵係為： 前述第1M0S電晶體至第8M0S電晶體係藉由複數層柱 狀半導體層所構成。 本發明第30樣態之特徵係為： 形成於前述第1閘極電極至第2閘極電極上之接觸件 係形成於在前述第1平面狀擴散層與第3平面狀擴散層之 間所形成之元件分離區域； 形成於前述第3閘極電極至第4閘極電極上之接觸件 係形成於在前述第2平面狀擴散層與第4平面狀擴散層之 間所形成之元件分離區域。 17 321958 201039435 本發明第31樣態之特徵係為： 前述第2M0S電晶體、第3M0S電晶體、第6M0S電晶 體、及第7M0S電晶體係具備共通之第5閘極電極； 前述第1M0S電晶體、第4M0S電晶體、第5M0S電晶 體、及第8M0S電晶體係具備共通之第6閘極電極； 第5閘極電極及第6閘極電極係分別藉由不同之接觸 件而連接於配線層，且在配線層彼此連接。 本發明第32樣態之特徵係為： 前述第1M0S電晶體至第8M0S電晶體係由複數層柱狀 半導體層所構成。 本發明第33樣態係為一種半導體裝置，係η個（η係 為3以上之整數）M0S電晶體形成於基板上者，其特徵為： 前述η個M0S電晶體係各自為. 源極擴散層、汲極擴散層及柱狀半導體層在基板上呈 垂直方向階層式配置，而前述柱狀半導體層係配置於前述 源極擴散層與前述汲極擴散層之間，且於前述柱狀半導體 層之側壁形成有閘極電極之縱型電晶體； 前述η個M0S電晶體係具備共通之閘極電極； 第1及第nMOS電晶體係柱狀半導體層之上部或下部 之一方與鄰接之M0S電晶體之柱狀半導體層之上部或下部 連接，而其以外之M0S電晶體與鄰接之兩侧之M0S電晶體， 係在上部與一方連接，而在下部與另一方連接； 在此，前述上部之連接係為藉由接觸件及配線層之連 接，而前述下部之連接係為藉由形成於基板上之平面狀擴 18 321958 201039435 散層之連接； 形成第1M0S電晶體之柱狀半導體中，未與鄰接之 電晶體（第2M0S電晶體）連接之側係為源極擴散層； 形成第nMOS電晶體之柱狀半導體中，未與鄰接之M〇s 電晶體（第n-lMOS電晶體）連接之側係為汲極擴散層； 第1至第nMOS電晶體係串聯連接，藉以作為閘極電 極之長度具有各個M0S電晶體之η倍長度之M0S電晶體而 動作。
D 本發明第34樣態係為一種CM〇s反相器，係由η個（η 係為3以上之整數）NM0S電晶體、與η個PM0S電晶體所構 成者； 前述η個NM0S電晶體係形成於基板上； 前述η個NM0S電晶體係各自為： 源極擴散層、汲極擴散層及柱狀半導體層在基板上呈 垂直方向階層式配置’而前述柱狀半導體層係配置於前述 〇源極擴散層與前述汲極擴散層之間，且於前述柱狀半導體 層之側壁形成有閘極電極之縱型電晶體； 前述η個NM0S電晶體係具備成為輸入端子之共通之 閘極電極； 第1及第η丽0S電晶體係柱狀半導體層之上部或下部 之一方與鄰接之M0S電晶體之柱狀半導體層之上部或下部 連接，而其以外之NM0S電晶體與鄰接之兩側之丽〇s電晶 體，係在上部與一方連接，在下部與另一方連接； 在此，前述上部之連接係為藉由接觸件及配線層之連 321958 19 201039435 之平面狀擴 接，而前述下部之連接係為藉由形成於基板上 散層之連接； 形成第1M0S電晶體之柱狀半導體中，未與鄰接之 電晶體（第2丽0S電晶體）連接之側係連接於接地電位. 形成第η匪0S電晶體之柱狀半導體中，未斑鄰接 NM0S電晶體（第n-丨丽0S電晶體）連接之側係連接於輪出= 子； ~ 第1至第nNMOS電晶體係串聯連接’藉以作為閘極電 極之長度具有各個NM0S電晶體之η倍長度之電晶體 而動作者； 前述η個PM0S電晶體係形成於基板上； 前述η個PM0S電晶體係各自為： 源極擴散層、汲極擴散層及柱狀半導體層在基板上呈 垂直方向階層式配置’而前述柱狀半導體層係配置於前述 源極擴散層與前述没極擴散層之間，且於前述柱狀半導體 層之側壁形成有閘極電極之縱型電晶體； 前述η個PM0S電晶體係具備成為輸入端子之共通之 閘極電極； 第1及第nPMOS電晶體係柱狀半導體層之上部或下部 之一方與鄰接之PM0S電晶體之柱狀半導體層之上部或下 部連接，而其以外之PM0S電晶體與鄰接之兩側之pm〇S電 晶體係在上部與一方連接，在下部與另一方連接； 在此，前述上部之連接係為藉由接觸件及配線層之連 接，而前述下部之連接係為藉由形成於基板上之平面狀擴 20 321958 201039435 散層之連接； 形成第1PM0S電晶體之柱狀半導體之中，未與鄰接之 PM0S電晶體（第2PM0S電晶體）連接之側係連接於電源電 位； 形成第nPMOS電晶體之柱狀半導體之中，未與鄰接之 PM0S電晶體（第n-lPMOS電晶體）連接之側係連接於輸出端 子； 第1至第nPMOS電晶體係串聯連接，藉以作為閘極電 〇 極之長度具有各個PM0S電晶體之η倍長度之PM0S電晶體 而動作； 前述第η個NM0S電晶體之輸入端子與輸出端子、及 前述第η個PM0S電晶體之輸入端子與輸出端子係分別電性 連接。 [發明之功效] 依據本發明，即可設計一種對SGT而言在結構上難以 q 製造之閘極長度較最小尺寸之閘極長度為長的SGT及使用 SGT之電路。 【實施方式】 [實施形態1] 茲將具有單體SGT之閘極長度Ls之2倍閘極長度（2Ls) 之電晶體之構造顯示如下。 第1圖（a)係為具有2Ls之閘極長度之NM0SSGT之平 面圖，第1圖（b)係為沿著第1圖（a)之剖面線A-A’切開 之剖面圖。以下參照第1圖說明具有2Ls之閘極長度之 21 321958 201039435 丽0SSGT 。 在埋入氧化膜層101上形成有平面狀矽層1〇2，在平 面狀矽層102上形成有柱狀矽層（1〇5a、1〇5b)，在柱狀矽 層O〇5a、l〇5b)之下部之平面狀矽層1〇2形成有n+下部擴 散層103,在柱狀碎層⑴5a、祕）周圍形成有閘極絕緣 膜107及閘極電極108。閘極電極係藉由接觸件117而連 接於配線層122。在柱狀石夕層1〇5a之上部係形成有料源極 擴散層109a，且藉由接觸件115而連接於屬於源極電極之 配線層12〇,而在柱狀石夕層·之上部係形成有源極擴 散層109b，且藉由接觸件116而連接於屬於没極電極之配 線層121。 在第1圖之SGT巾，由於係串聯連接藉由柱狀石夕層 l〇5a所形成之第贿與藉由柱狀石夕層祕所形成之^ 2sgt’因此實質上作為間極長度為21^之撕而動作。 以下以第2圖至第9圖說明本實施形態中用以 SGT之製造方法之—例。在各圖中，第2圖⑷係顯示平^ 圖，，第2圖⑹係顯示沿著第2圖⑷之平面圖中之剖面線 A-A 切開之剖面圖。 參照第2圖，將成為硬遮罩（hard mask)之氮化石夕膜 =成膜於埋入氧化膜層1〇1上之石夕層上，且將氮化石夕膜 及石夕層钱刻而形成柱狀石夕層（l〇5a、l〇5b)。在柱狀矽 層⑽二瓶）之下部，係先形成平面㈣層102。 翏照^ 3圖’將平面㈣層1()2_而形成元件分離。 茶照第4圖，藉由雜質注入等將P或As等雜質導入 321958 22 201039435 於矽基板表面，而形成N+下部擴散層1〇3。此時，柱狀矽 層上部之氮化矽膜130係作為防止雜質注入於柱狀矽層上 部用之擋止體（stopper)而發揮功能。 參照第5圖，使閘極絕緣膜1〇7及閘極導電膜1〇8成 祺。在使用於I/O部等時，亦可形成較邏輯電路部厚之閘 極絶緣膜。 參照第6圖，將柱狀矽層上部之閘極導電膜1〇8及閘 q極絕緣膜ι〇7進行研磨，將閘極導電膜之上面予以平坦 匕。藉由 CMP(Chemical Mechanical Polishing ,化學機 械研磨）將閘極導電膜之上部予以平坦化，藉以改善閘極導 電祺之形狀，而使閘極長度容易控制。在CMP中，係使用 杈狀矽層上部之氮化矽膜130作為QJP之擋止體。藉由使 用氮化矽膜130作為CMP擋止體，即可以良好再現性控制 CMP研磨量。 參照第7圖，藉由將閘極導電膜108予以回蝕（etch 〇 back)，將閘極導電膜108加工，而決定閘極長度。 參照第8圖’在藉由钱刻而將屬於硬遮罩之氮化石夕膜 去除之後’藉由微影（lithography)及乾餘刻（扣乂 etching)而將閘極電極1〇8進行加工。之後，藉由雜質注 入痒將P或As等雜質導入於柱狀石夕層（i〇5a、l〇5b)，而形 成N+源極汲極擴散層（i〇9a、i〇9b)。 參照弟9圖’使層間絕緣膜成膜，並在柱狀發層上部 之源、極汲極擴散層上及閘極電極上形成接觸件（115、116、 。之後，形成配線層（12〇、121、122)。 321958 23 201039435 [實施形態2] 第10圖係為藉由複數個SGT並聯連接所形成之具有 2Ls之閘極長度之NM0SSGT之平面圖。藉由將第1圖所示 之具有2Ls之閘極長度之SGT之圖型（pattern)予以並聯連 接，而可形成驅動電流較大之電晶體。 以下使用第10圖說明該NM0SSGT。 在埋入氧化膜層201上形成有複數層平面狀矽層 202 ’在各個平面狀矽層上係形成有串聯連接之柱狀矽層 205a及205b’在柱狀矽層2〇5a及205b之下部之平面狀矽 層202係形成有N+下部擴散層2〇3，而對於各個串聯連接 之柱狀石夕層205a與205b係隔著閘極絕緣膜形成有共通之 閘極電極208 °各個閘極電極208係藉由接觸件217而連 接於配線層222。在柱狀石夕層2〇5a之上部係形成有N+上部 擴散層’且藉由形成於N+上部擴散層上之接觸件215而連 接於屬於源極電極之配線層220。在柱狀矽層205b之上部 係形成有N+上部擴散層’且藉由形成於料上部擴散層上之 接觸件216而連接於屬於汲極電極之配線層221。 第11圖係為藉由複數個SGT並聯連接所形成之具有 2Ls之閘極長度之NMOSSGT之另一例之平面圖。第11圖之 布局（layout)與第10圖之布局係閘極之配線方法有所不 同。在第ίο圖之布局中’係當增加並聯連接之SGT之數量 時，形成於閘極電極上之接觸件亦會增加相同數量。然而， 在第11圖之布局中，即使並聯連接之SGT之數量增加，由 於形成於閘極電極上之接觸件之數量亦不會增加，因此電 321958 24 201039435 晶體之佔有面積亦隨該接觸窗不增加量而變小。 以下使用第11圖說明此NM0SSGT。 ❹ Ο 在埋入氧化膜層301上形成有平面狀矽層3〇2，在平 面狀矽層上係形成有串聯連接之複數層柱狀矽層3〇53及 305b，在複數層柱狀矽層3053及3〇5b之下部之平面狀矽 層302係形成有N+下部擴散層303。在複數層柱狀梦層 305a形成有共通之閘極電極3〇ga’在複數層柱狀半導體層 305b隔著閘極絕緣膜形成有共通之閘極電極 極電極⑽a、3_係藉由接觸件317而連接於== 322。在柱狀矽層305a之上部係形成有N+上部擴散層，且 藉由形成於N+上部擴散層上之接觸件315而連接於屬曰於源 極電極之配線層320。在柱狀半導體層3{)5b之上部係形成 有N+上部擴散層，且藉由形成上部擴散層上之接觸件 316而連接於屬於汲極電極之配線層321。 另外’在第11圖中，對於閘極電極之接 係形成於並聯連接之SGT之兩端，惟閘極電 = 成問題時，即使接觸件僅形成於單侧亦無問 [實施形態3] …°° 以下顯示具有單體SGT之閘極長声τ 度（3Ls)之電晶體之構造。第12圖（&) ^ 3倍閘極長 長度之NMOSSGT之平面圖，第丨2圖（b) 、 3Ls之閘極 之剖面線A-A，士刀開之剖面圖。以下參照篆°著第12圖⑷ 明具有3Ls之閘極長度之丽〇SSGT。 12圖（a)(b)說 在埋入氧化膜層4〇1上形成有第 平面狀矽層402a 321958 25 201039435 及第2平面狀矽層4〇2b，在第1 成有柱狀矽層405a，在第2平 '、面狀矽層4〇2a上係形 柱狀矽層（405b、405c)。在第Ί ;夕層4〇2b上係形成有 町部擴散層權a，在第2係形成有 丁邺樜私a mo 十面狀矽層402b係形成有N+ 下部擴散層403b’在柱狀矽屏u , - „ ^ Α 層 l4(J5a、405b、405c)周圍係 形成有閘極絕緣膜407及閘搞 ,nc λ 閘極電極408。柱狀矽層（405a、 405b、405c)係藉由配線層42 及下部擴散層403b而串聯 連接，而閣極電極係藉由接觸件4Π而連接於配線層 422,而屬於源極電極之配線層携係藉由接觸件415而連 接於第1下部擴散層4〇3a，而連接純狀石夕層405c之上 部擴散層4G9c之接觸件416係連接於屬於汲極電極之配線 層42卜此外’源極與汲極之電極亦可依動作狀態而為相 反。 在第12圖之SGT中，由於藉由柱狀石夕層4〇5a、4〇5b 及405c所形成之3個SGT係串聯連接，因此實質上係作為 閘極長度為3Ls之SGT而動作。 [實施形態4] 第13圖係為藉由複數個SGT並聯連接所形成之具有 3Ls之閘極長度之丽OSSGT之平面圖。藉由將第12圖所示 之具有3Ls之閘極長度之SGT之圖型予以並聯連接，即可 形成驅動電流較大之電晶體。 以下使用第13圖說明此NMOSSGT。 在埋入氧化膜層501上形成有第1平面狀石夕層5〇2a 及第2平面狀矽層502b，在第1平面狀矽層5〇2a上係形 321958 26 201039435 成有複數層柱狀矽層505a，在第2平面狀矽層502b上係 形成有複數層柱狀矽層505b及505c。在第丨平面狀矽層 502a係形成有N+下部擴散層503a，在第2平面狀矽層5〇2b 係形成有N+下部擴散層503b。在串聯連接之各個柱狀梦層 505a、505b及505c周圍係隔著閘極絕緣膜而形成有共通 之閘極電極508。柱狀矽層（505a、5051)及5〇5c)係藉由配 線層523及下部擴散層503b而串聯連接’而各個閘極電極 508係藉由形成於各個閘極電極上之接觸件517而連接於 〇配線層522，而屬於源極電極之配線層52〇係藉由接觸件 515而連接於第丨下部擴散層5〇3a，而連接於柱狀矽層 5〇5c之上部擴散層之接觸件516係連接於屬於汲極電極之 配線層5 21。此外，源極與沒極之電極亦可依動作狀態而 為相反。 第14圖係為藉由複數個SGT並聯連接所形成之具有 3Ls之閘極長度之NM〇SSGT之另一例之平面圖。 〇 以下使用第14圖說明此NMOSSGT。 在埋入氧化膜層601上形成有第1平面狀矽層6〇2a 及第2平面狀矽層6〇2b，备秦丨爭餘狀碗暴祕^^係形 成有複數層柱狀矽層605a，在第2平面狀矽層6〇2b上係 形成有複數層柱狀矽層605b及605c。在第丨平面狀矽層 602&係形成有N+下部擴散層6〇如，在第2平面狀矽層⑼二 係形成有N+下部擴散層603b。在複數層柱狀矽層^“周 圍隔著閘極絕緣膜而形威有共邇之常極，，電>極,时知，而在複 數層柱狀矽層605b周圍隔著閘極絕緣膜而形成有共通之 321958 27 201039435 閘極電極608b ’在複數層柱狀矽層6〇5c周圍隔著問極絕 緣膜而形成有共通之閘極電極608c。複數層柱狀石夕展 (605a、605b及605c)係藉由配線層623及下部擴散層6〇3b 而串聯連接’閘極電極（608a、608b、608c)係藉由形成於 各個閘極電極上之接觸件617而連接於配線層622，而屬 於源極電極之配線層620係藉由接觸件615而連接於第工 下部擴散層603a，而連接於柱狀矽層6〇5c之上部擴散層 之接觸件616係連接於屬於汲極電極之配線層62ι。此外' 源極與汲極之電極亦可依動作狀態而為相反。 第14圖之布局與第13圖之布局係閘極之配線方 所不同。在第13圖之布局中，當並聯連接之sgt之數量辦 極:極上之接觸件亦增加相同數量。然而: 在第圖之布局中，即使並聯連接之⑽之數量增 成於閘極電極上之軸件之數量亦不 / 佔有面積會隨該接觸窗不增加量而變^。 、曰體之 另外，在第14圖中，對於閘 成於並聯連接之SGT之兩端，惟件雖係形 構成問題時，即使接觸件僅形成於 二之延遲不 [實施形態5] …、問>4 閘極長度Ls之4倍閘極長 圖（a)係為具有4Ls之閘極 圖（b)係為沿著第15圖（a) 乂下參照第15圖說明具有 以下顯示具有單體SGT之 度（4Ls)之電晶體之構造。第15 長度之NMOSSGT之平面圖，第15 之剖面線A-A’切開之剖面圖。 札s之閛極長度之腿〇SSGT。 321958 28 201039435 在埋入虱化膜層701上形成有第丨 及笸9承而处a 十雨狀石夕層702a 夂弟2千面狀矽層7〇2b，在第i平面 虑右刼曲功®。 狀夕層702a上係形 成有柱狀矽層7〇5a及705b，在第2平面壯 ^ ^ 卞曲狀矽層702b上係 肜成有柱狀矽層705〇及705d。在第丨 , . NTJ 十面狀矽層702a係 化成有N+下部擴散層7〇3a，在第2平面壯μ ， ,., 卞甸狀矽層702b係形 Ο 成有N+下部擴散層703b，在柱狀石夕層（7〇5a、鳩、取、 7〇5d)周圍係形成有閘極絕緣膜7〇7及閘極電極7〇8。柱狀 秒層（705a、705b、705c、7_係藉由擴散層·、配線 層723及擴散層703b而串聯連接，閘極電極7〇8係藉由接 觸件717而連接於配線層722,屬於源極電極之配線層72〇 係藉由接觸件715而連接於柱狀石夕層7〇5a之上部擴散層 7〇9a，屬於汲極電極之配線層721係藉由接觸件716而連 接於柱狀矽層705d之上部擴散層7〇9d。 在第15圖之SGT中，由於藉由柱狀矽層7〇5a、7〇5b、 7〇5c及705d所形成之4個SGT係串聯連接，因此實質上 〇 係作為閘極長度為4Ls之SGT而動作。 第16圖係與第15圖同為藉由柱狀半導體層所形成之 具有4Ls之閘極長度之NMOSSGT之平面圖。在第16圖中， 形成於閘極電極上之接觸件817係形成於第1平面狀石夕層 與第2平面狀石夕層之間。因此，可較第15圖之情形更縮小 電晶體之佔有面積。至於其他點，係與第15圖相同。 [實施形態6] 第17圖係為藉由複數個SGT並聯連接所形成之具有 4Ls之閘極長度之NMOSSGT之平面圖。藉由將第16圖所示 29 321958 201039435 之具有4LS之聞極長度之SGT之圖型予以並 形成驅動電㈣。 以下使用第17圖說明此腿0SSGT。 及第氧切層901上形成有第1平面㈣層隐 成夕層’，在第1平面狀發層9°2a上係形 夕層動及遍，在第2平面狀石夕層_ 上係形成有複數層柱狀石夕層驗及9Q5d。在 石夕層9G2a係形成核下部擴散層嶋，在第2平面㈣ 層902b係形成有N+下部擴散層。在串聯連接之各個 、觸周圍係隔著_絕緣 膜而形成有閘極電極_。柱狀石夕層⑽a、9()5b、驗、 _d)係藉由擴散層9Q3a、配線層923及擴散層咖 聯連接，各個問極電極·係藉由接觸件917而連接於酉串己 線層922，屬於源極電極之配線層卿係藉由接觸件915 而連接於柱狀梦層9〇5a之上部擴散層，而屬於没極電極之 配線層921係藉由接觸件916而連接於柱狀梦層g脱之上 部擴散層。 第18圖係為藉由複數個SGT並聯連接所形成之且有 4Ls之閘極長度之_SSGT之另—例之平面圖。第μ圖之 布局與第17圖之布局係閘極之連接方法有所不同。在第 Π圖之布局中，當並聯連接之SGT之數量增加時，形成於 閘極電極上之接觸件亦增加相同數量。然:而，在第Μ圖之 布局中艮p使並和連接之SGT之數量增加，由於形成於閑 極電極上之接觸件之數量亦不增加，因此電晶體之佔有面 321958 30 201039435 積隨該接觸窗不增加量而變小。 以下使用第18圖說明此NM0SSGT。 在埋入氧化膜層1〇〇1上形成有第1平面狀矽層l〇〇2a 及第2平面狀矽層i〇〇2b，在第1平面狀矽層1〇〇2a上係 形成有複數層柱狀矽層l〇〇5a及i〇〇5b，在第2平面狀矽 層1002b上係形成有複數層柱狀矽層1005c及1005d。在 第1平面狀矽層l〇〇2a係形成有N+下部擴散層l〇〇3a。在 第2平面狀矽層1002b係形成有N+下部擴散層i〇〇3b。在 〇複數層柱狀矽層l〇〇5a周圍係隔著閘極絕緣膜而形成有共 通的閘極電極1008a，在複數層柱狀矽層1〇〇5b周圍係隔 著閘極絕緣膜而形成有共通之閘極電極1〇〇8b ’在複數層 柱狀矽層1005c周圍係隔著閘極絕緣膜而形成有共通的閘 極電極1008c，在複數層柱狀矽層1〇〇5d周圍係隔著閘極 絕緣膜而形成有共通之閘極電極丨〇〇8d。柱狀矽層 (1005a、l〇〇5b、i〇05c、1005d)係藉由擴散層 1〇〇3&、配 ◎線層1023及擴散層i〇〇3b而串聯連接，而各個閘極電極 1008係藉由接觸件ion而連接於配線層1〇22，而屬於源 極電極之配線層1 〇 2 0係藉由接勝件,1你肠、翻連，擁_牲狀梦 層1005a之上部擴散層，而屬於汲極電極之配線層 係藉由接觸件1016而連接於柱狀矽層1〇〇5d之上部擴散 層。 另外，在第18圖中，對於閘極電極之接觸件雖係形 成於並聯連接之SGT之雨端，惟閘趨曹辕之f壓之延遲不 構成問題時，即使接觸件僅形成於單側亦無問題。 321958 31 201039435 [實施形態7] 以下說明使用具有單體SGT之閘極長度Ls之2倍閉 極長度（2Ls)之電晶體所構成之CMOS反相器。 首先，第19圖係為本實施形態之CMOS反相器之等效 電路。以下說明CMOS反相器之電路動作。輸入信號Vinl 係施加於屬於丽〇S之Qnl及屬於PM0S之QP1之閘極eVinl 為1時’屬於丽〇S之Qnl係成為on狀態，而屬於pM〇s 之Qpl係成為OFF狀態，而Voutl係成為“〇，’。反之，vinl 為時’屬於丽0S之Qnl係成為〇FF狀態，而屬於pM〇s 之Qpl係成為ON狀態’而Voutl係成為“1”。如上所述， CMOS反相器對於屬於輸入值之Vinl之信號，屬於輸出值 之Voutl之信號係以採取相反值之方式動作。在本實施形 態中’NMOS(Qnl)及pM0S(Qpl)係為單體弘了串聯連接2個 之構造。 第20圖係為本實施形態之⑽此反相器之平面圖，第 21圖（a)、（b)係為沿著第2〇圖中之剖面線a_a，與B_B， 切開之剖面圖。 以下參照第20圖及第21圖說明此CM0S反相器。 在埋入氧化膜層1100上形成有平面狀矽層（11〇1、 11 〇2) ’在平面狀矽層1101上形成有柱狀矽層（1105a、 11〇5b) ’在平面㈣層11G2上形成有柱㈣層（1106a、 u〇6b)。以包圍各個柱狀♦層之方式形成閘極絕緣膜ιι〇7 及閘極電極（ll〇8a、i藤）。在形成麵之柱狀石夕層 (U〇5a、U05b)之下部之平面狀矽層ιι〇ι係形成n+下部 321958 32 201039435 擴散層1103,在柱狀矽層（11〇 上部擴散層Ul〇9a、11()9t0。/ u〇5b)之上部係形成Ν+ ⑴06a、llG6b)之下部之平形成PMQS之柱狀梦層 擴散層_，在柱㈣層（1 係形成P+下部 上部擴散層⑴lt»a、111Qb)。構^6)之上料形成p+ 狀梦層1咖與11〇5b所形成之成2反個相:之瞧係為由柱 ^ , ^ PMnQ . . ^ 烕之2個SGT串聯連接之電晶 體而職係為由柱狀矽層11〇6 個㈣。 麟成之 Ο
G 柱㈣層醜之上部擴散層職上之接觸 =係精由配線層⑽而連接於接地電位，而形成於 柱狀石夕層⑽,之上部擴散層Ul〇a上之接觸件係藉 由配線層」121而連接於電源電位，而閘極電極（u()8a、 1108b)係藉由形成於閘極電極上之接觸件（im 1117b) 而連接於輸人料，㈣成純㈣層⑴Q5b、1116b)上 敎擴制（ll_、111Gb)上之接觸件⑴18a、1118b)係 藉由經由配線層1123而連接於輸出端子而構成CM〇s反相 器 在上述CMOS反相器中，NMOS、PM0S係均為2個SGT 串聯連接之構造，因此係藉由實質上閘極長度為2Ls之 NM0S及PM0S而構成CMOS反相器。 [實施形態8] 第22圖係為藉由複數個並聯連接之SGT所形成之具 有2Ls之閘極長度之5個NM0S及5個PM0S所構成之CMOS 反相器之平面圖。將以此方式形成NMOS及PM0S之複數個 33 321958 201039435 SGT予以並聯連接’即可藉以調整CMOS反相器之性能。 以下使用第22圖說明此麵0SSGT。 在埋入氧化膜層1200上形成平面狀矽層（12〇1、 12 0 2)’在平面狀石夕層12 01上形成複數層柱狀石夕層 (1205a、1205b) ’在平面狀矽層1202上形成複數層柱狀矽 層（1206a、1206b)。以包圍各個柱狀矽層之方式形成閘極 絕緣膜及閘極電極（1208a、1208b)。在形成丽〇s之複數層 柱狀矽層（1205a、1205b)之下部之平面狀矽層12〇ι係形成 N+下部擴散層1203，在柱狀矽層（i2〇5a、1205b)之上部係 形成N+上部擴散層。在形成PM0S之複數層柱狀矽層 (1206a、1206b)之下部之平面狀矽層1202係形成P+下部 擴散層1204，在複數層柱狀矽層（i2〇6a、1206b)之上部係 形成P+上部擴散層。構成反相器之NM0S係為複數層柱狀 矽層1205a與複數層柱狀矽層i2〇5b作2串聯連接之電晶 體，而PM0S係為複數層柱狀矽層i2〇6a與複數層柱狀矽層 1206b作2串聯連接之電晶體。 形成於複數層柱狀矽層1205a之上部擴散層上之接觸 件1215係藉由配線層1220而連接於接地電位，而形成於 柱狀石夕層1206a之上部擴散層上之接觸件1216係藉由配線 層1221而連接於電源電位，而閘極電極（12〇8a、12〇8b) 係藉由形成於閘極電極上之接觸件（12i7a、1217b)而連接 於輸入端子’形成於柱狀矽層（12〇5a、1216b)上部之擴散 層上之接觸件（1218a、1218b)係藉由經由配線層1223而連 接於輸出端子而構成CMOS反相器。 34 321958 201039435 在第22圖中’係在丽〇s之第1段複數個sgt及pm〇S 之第1段複數個SGT中共有閘極電極，此外在丽os之第2 段複數個SGT及PM0S之第2段複數個SGT中共有閑極電 極。在此種閘極電極之配線方法中’即使並聯連接之SGT 之個數增加，亦無須增加形成於閘極電極上之接觸件，因 此可形成佔有面積較小之CMOS反相器。 另外，並聯連接之SGT之數量較多時，係可藉由在閘 極電極兩侧進一步形成接觸件，而減少對於閘極電極之電 〇 壓之延遲。
第23圖係為藉由將具有藉由複數個並聯連接之SGT 所形成之2Ls之閘極長度之NM0S及PM0S所構成之另一 CMOS反相器之平面圖。 在第23圖中，係在丨個NM〇s之第j段SGT與第2段 SGT和1個PM0S之第1段SGT與第2段SGT共有閘極電極。 在此種閘極電極之配線方法中，即使並聯連接之船之個 ❹數增加，由於連接於1個閘極電極之SGT之數量亦為一定， 因此閘極電壓之延遲變得極小。 以下使用第23圖說明此麵〇ss奶一 在埋入氧化膜層1300上形成複數層平面狀石夕層 (、1302) ’在各個平面狀㊉層疆上形成柱狀石夕層 (1305a、1305b)，在各平面狀矽層13〇2上形成柱狀石夕層 (1305c、1305d)。對於各柱狀石夕層 13〇5a、m、 13〇5d形成共通之閘極電極_。在形威_之柱狀矽層 (13_、13咖之下部之平面狀石夕層讓係形成N+下部 323958 35 201039435 擴散層·。在柱狀石夕層⑽5a、13〇5b)之上部係形成N+ p擴政層在幵/成p廳之柱狀石夕層（m、13〇5d)之下 部之平面狀石夕層i302係形成p+下部擴散層觀，在柱狀 石夕f (1305c、1305d)之上部係形成p+上部擴散層。構成反 相器之NMOS係為各個柱狀石夕層13〇5a與柱狀石夕層13哪 作2串聯連接之電晶體複數並聯排列之電晶體，而四 係為各個柱狀矽層1305c與柱狀矽層13〇%作2串聯連接 之電晶體複數並聯排列之電晶體。 形成於複數層挺狀石夕層1305&之上部擴散層上之接觸 件1315係藉由配線層132〇而連接於接地電位而形成於 柱狀石夕層13G5d之上部擴散層上之接觸件1316係藉由配線 層1321而連接於電源電位，而閘極電極13〇8係藉由形成 於閘極電極上之接觸件1317而連接於輸入端子，而形成於 柱狀矽層（1305b、1305c)上部之擴散層上之接觸件 (1318a、1318b)係藉由經由配線層1323連接於輸出端子而 構成CMOS反相器。 [實施形態9] 以下說明使用具有單體SGT之閘極長度Ls之3倍問 極長度（3Ls)之電晶體所構成之CMOS反相器。 第24圖係為本實施形態中之CMOS反相器之等效電 路。以下說明CMOS反相器之電路動作。輸入信號Vin2係 施加於屬於麵0S之Qn2及PM0S之Qp2lin2為“Γ時， 屬於丽0S之Qn2係成為0N狀態，而屬於PM0S之QP2係成 為OFF狀態，而Vout2係成為“〇” 。反之，Vin2為 36 321958 201039435 時’屬於匪0S之Qn2係成為OFF狀態，而屬於之Qp2 係成為ON狀態，而Vout2係成為“ 1 ” 。如上所述，cmos 反相器對於屬於輸入值之Vin2之信號，屬於輸出值之 Vout2之信號係以採取相反值之方式動作。在本實施形態 中，NM0S(Qn2)及PM0S(Qp2)係為單體SGT串聯連接3個^之 構造。 第25圖係為本實施形態中之CMOS反相器之平面圖， 而第26圖（a)、（b)係分別為沿著第25圖中之剖面線 〇 A-A’ 、B-B’切開之剖面圖。以下參考第25圖及第26圖 說明使用本實施形態所形成之CMOS反相器。 在埋入氧化膜層1400上形成平面狀矽層（14〇la、 1401b、1402a、1402b)，在平面狀矽層i401a上形成柱狀 矽層（1405a、1405b)，在平面狀矽層woib上形成柱狀矽 層1405c，在平面狀矽層1402a上形成柱狀;ε夕層（1406a、 1406b)，在平面狀矽層1402b上形成柱狀矽層1406ε。以 〇 包圍各個柱狀矽層之方式形成閘極絕緣膜及閘極電極 1408。在形成NM0S之柱狀矽層（1405a、1405b)之下部之平 面狀矽層1401a形成N+下部擴散層1403a，在柱狀矽層 (1405a、1405b)之上部係形成N+上部擴散層（1409a、 1409b)。此外’在形成腿〇s之柱狀矽層1405c之下部之平 面狀矽層1401b係形成N+下部擴散層1403b，在柱狀矽層 1405c之上部係形成N+上部擴散層1409c。在形成PM0S之 柱狀發層（1406a、1406b)之下部之平面狀矽層1402a係形 成P+下部擴散層1404a，在柱狀矽層（1406a、1406b)之上 37 321958 201039435 部係形成？+上部擴散層（141〇8、141〇]3)。此外，在形成1^(^ 之柱狀矽層1406c之下部之平面狀;ε夕層1402b係形成P+下 部擴散層1404b，在柱狀矽層1406c之上部係形成P+上部 擴散層1410c。構成反相器之NM0S係為由柱狀矽層1405a、 1405b與1405c所形成之3個SGT串聯連接之電晶體’而 PMOS係為由柱狀矽層i4〇6a、i4〇6b與14〇6c所形成之3 個SGT串聯連接之電晶體。 形成於柱狀矽層1405a之上部擴散層1409a上之接觸 件1415係藉由配線層142〇而連接於接地電位，而形成於 柱狀矽層1406a之上部擴散層141 〇a上之接觸件H16係藉 由配線層1421而連接於電源電位，而閘極電極（1408a、 1408b、1408c)係藉由形成於閘極電極上之接觸件（1417a、 1417b、1417c)而連接於輸入端子，而形成於平面狀矽層 (1403b、1404b)上之接觸件（丨418C、1419c)係藉由配線層 1423而連接於輸出端子，藉此而構成CMOS反相器。 在上述CMOS反相器中，匪os、pM〇s係均為3個SGT 串聯連接之構造’藉由實質之閘極長度為3Ls之NM〇s及 PM0S而構成CMOS反相器。 [實施形態10] μ卜疣明使用具有單體SGT之閘極長度w〜 極長度（3LS)之電晶體所構成之CMOS反相器之另:例。你 據本實施形態，可將⑽s反相器之佔有面積縮小。 第27圖係為本實施形態之CMOS反相器之平面图，室 找圖⑷、⑹係分別為沿著第27圖中之心線=， 321958 38 201039435 B-B’切開之剖面圖。 在本實施形態中，係使訾# 狀石夕層测以15_藉由^形態9中個別形成之平面 β ^成於平面狀矽層上之矽化物 層1532而彼此連接，而在n+槐 ^ a.- m ± 廣散層與P+擴散層之接合區
域形成用以連接於輸出端子 ^ L ,, ^ 之配線1523之接觸件1518c， 因此佔有面積成為較實施形熊 卞 構成係與實施形態9相同。’、、、j至於反相$之其他 在上述CMOS反相器中，士
形成石夕化物層，因此以第^需在平面”層表面上 之一例。在各圖中，第29圖（a^_38圖說明此製造方法 係顯示沿著第29圖（a)中之剖面初平面圖’第29圖⑹ 參照第29圖’使要成為硬:二：:之剖面圖二 於埋入氧化膜層1500上之仰μ、、^1 5膜1530成膜 ㈣進雜刻，而職柱狀卯 1，且細㈣膜1530及 i5〇6a、15_、15G6c〇4^；(15()5a、15G5b、1505c、 狀石夕層·。 在柱狀㈣之下部係先形成平面 參照第30圖，將平面狀石夕層1502進行钱刻而形成元 件分離，且形成平面狀矽層（15〇2a、15〇2b、15〇2c)。 參照第31圖，藉由雜質注入等將p或As、B或即2 等雜質導入於矽基板表面，而形成…下部擴散層（15〇%、 1503b)與P+下部擴散層（15〇4a、15〇4b)。此時，柱狀矽層 上部之氮化矽膜1530係作為用以防止雜質注入於柱狀矽 層上部之擔止體而發揮功能。 參照第32圖，使閘極絕緣膜15〇7及閘極導電膜15⑽ 39 321958 201039435 成膜。在使用於i/〇部等時， 閘極絕緣膜成膜。 亦可形成較邏輯電路部厚之 Η極罐缕^ %圖’將柱狀石夕層上部之間極導電膜1508及 H緣Μ 1507進行研磨，而將間極導電膜之上面予以平 藉由.㈣極導電叙上料鮮坦化，藉此改 :閘極導電膜之形狀，而使閘極長度容易控制。在⑽中， 係使用柱”層上部之氮切膜153()作為⑽之播止體。 藉由使用氮化賴1530料CMP#止體，即可以良 性控制CMP研磨量。 見 參照第34圖，藉由將閘極導電膜15〇8進行蝕刻，將 閘極導電膜15〇8加工，而決定閘極長度。 麥照第35圖’藉由蝕刻將屬於硬遮罩之氮化矽膜153〇 去除之後，藉由微影及乾蝕刻將閘極導電膜15〇8加工。之 後’藉由雜質注入等將P或As、B或BF2等雜質導入於柱 狀石夕層（1505a、1505b、1505c、1506a、1506b、1506c)， 而形成N+上部擴散層（1509a、1509b、1509c)或P+上部擴 散層（1510a、1510b、1510c)。 參照第36圖’使氮化矽膜成膜，藉由回蝕將氮化石夕 膜1531形成為側壁（sidewall)狀。 參照第3 7圖’在平面狀石夕層表面、柱狀石夕層上部形 成砍化物層。 參照第38圖，使層間絕緣膜成膜，且形成接觸件 (1513、1514、1515、1516、1517、1518a、1518b、1519a、 1519b)。之後，形成配線層（1520、152卜 1522、1523、1524a、 40 321958 201039435 1524b)。 在上述CMOS反相器中’由於丽〇s、PM〇S係均為3個 SGT串聯連接之構造’因此藉由閘極長度實質上為3Ls之 丽0S及PM0S而構成CMOS反相器。 此外’由於下部擴散層1503b與1504b係以形成於各 自表面之矽化物層1532連接’因此可將反相器之佔有面積 縮小。 [實施形態11] Ο 第39圖係顧示使用具有單體SGT之閘極長度Ls之3 倍閘極長度（3Ls)之電晶體所構成之CMOS反相器之另一 例。在本實施形態中，係從實施形態1〇變更平面狀矽層之 配置，使閘極電極之圖型成為直線。因此，與實施形態1〇 相比’閘極電極之圖型化（patterning)較容易。此外，與 實施形態10相同，下部擴散層1603|3與16〇4b係藉由形成 於其表面上之矽化物層而彼此連接，而縮小CM〇s反相器之 ❹佔有面積。至於其他反相器之構成係與實施形態1〇相同。 [實施形態12] 第40圖係為藉由將具有藉由番數锻並難連接之SGT 所形成之3Ls之閘極長度之NM〇s及pM〇s所構成之CM〇s 反相器之平面圖。將以此方式形成丽〇s&PM〇s之複數個 SGT予以並聯連接，即可藉此調整CM〇s反相器之性能。 在第40圖中，係在由複數層柱狀矽層n〇5a所構成 之NM0S之第1段電晶體及由複數層柱狀咬嘗ΓΤ〇^所構成 之PM0S之第1段電晶體共有閘極電極17〇8a ;此外，在由 41 321958 201039435 複數層柱狀石夕層1705b所構成之NM0S之第2段電晶體、複 數層柱狀矽層1705c所構成之匪0S之第3段電晶體、複數 層柱狀矽層1706b所構成之PM0S之第2段電晶體、及由複 數層柱狀矽層1706c所構成之PM0S之第3段電晶體共有閘 極電極17 0 8 b。在此種閘極電極之配線方法中，即使並聯 連接之SGT之個數增加，亦無須增加形成於閘極電極上之
接觸件（1717a、1717b)，因此可形成佔有面積較小之CMOS 反相器。 另外，在並聯連接之SGT之個數較多時，可藉由在閘 極電極兩側進一步形成接觸件，而減少對於閘極電極之電 壓之延遲。 第41圖係為藉由具有藉由複數個並聯連接之sgt所
形成之3Ls之閘極長度之NM0S及PM0S所構成之另一 CMOS 反相益之平面圖。在第41圖中，係在由1個柱狀石夕層1 §〇5a 所構成之丽os之第1段電晶體、1個柱狀矽層18〇5b所構 成之NM0S之第2段電晶體、及1個柱狀石夕層18〇5c所構成 之随0S之第3段電晶體共有閘極電極1808a;此外在由i 個柱狀矽層18068所構成之PM〇s之第1段電晶體、1個柱 狀矽層1806b所構成之PM0S之第2段電晶體、及i個柱狀 矽層1806c所構成之PM0S之第3段電晶體共有閘極電極 1808b 。 在此種閘極電極之配線方法中，即使並聯連接之SGT 之個數增加，由於連接於1個閘極電極之SGT之數量為一 疋’因此可將閘極電壓之延遲確保為較小。 321958 42 201039435 [實施形態13] 以下說明使用具有單體SGT之閘極長度Ls之4倍閘 極長度（4Ls)之電晶體所構成之⑶㈨反相器。 首先’第42圖係為本實施形態中之CM〇s反相器之等 效電路。以下說明CMOS反相器之電路動作。輸入信號Vin3 係施加於屬於丽〇S之Qn3及屬於PM0S之QP3之閘極。vin3 為1時’屬於之Qn3係成為on狀態，而屬於 之Qp3係成為OFF狀態，而V〇ut3係成為“〇，，。反之， 〇為0日守’屬於NM〇S之Qn3係成為off狀態，而屬於 之Qp3係成為ON狀態，而v〇ut3係成為“丨”。如上所述， CMOS反相器對於屬於輸入值之Vin3之信號，屬於輪出值 之Vout3之信號係以採取相反值之方式動作。在本實施形 悲中’ NM0S(Qn3)及PM0S(Qp3)係為單體SGT串聯連接4個 之構造。 第43圖係為本實施形態之⑶⑽反相器之平面圖，苐 〇 44圖（a)、（b)係分別為沿著第43圖中之剖面線a_a，、 B-B’切開之剖面圖。以下參考第43圖及第44圖說明 CMOS反相器。 在埋入氧化膜層1900上形成平面狀矽層 1嶋、聰a' 1902b) ’在平面狀石夕層刪a上形成桂狀 矽層（1905a、1905b)，在平面狀石夕層19〇lb上形成柱狀矽 層（1905〇、1905(1)，在平面狀石夕層19〇2&上形成柱狀石夕肩 (1906a、19_) ’在平面狀柱層⑽此上形成柱狀石夕^ (1_C、19_。以包圍各個柱㈣層之方式形成間極^ 321958 43 201039435 緣膜及閘極電極（1908a、1908b、1908c、l9〇8d)。在步成 NMOS之柱狀矽層（1905a、1905b)之下部之平面狀石夕層 1901a係形成N+下部擴散層1903a，在柱狀矽層（19〇5a Y 1905b)之上部係形成Ν+上部擴散層（1909a、i9Q9b)。 外，在形成NM0S之柱狀矽層（1905c、1905d)之下部之平面 狀矽層1901b係形成N+下部擴散層1903b，在柱狀石夕層 (1905c、1905d)之上部係形成N+上部擴散層（i9〇9c、 1909d)。在形成PM0S之柱狀石夕層（1906a、1906b)之下部之 平面狀矽層1902a係形成P+下部擴散層i9〇4a，在柱狀石夕 層（1906a、1906b)之上部係形成p+上部擴散層（19i〇a、 1910b)。此外’在形成PM0S之柱狀矽層（1906c、1906d) 之下部之平面狀矽層1902b係形成P+下部擴散層1904b， 在柱狀矽層（1906c、1906d)之上部係形成p+上部擴散層 (1910c、1910d)。構成反相器之NM0S係為由柱狀矽層 1905a、1905b、1905c及1905d所形成之4個SGT串聯連 接之電晶體’而PM0S係為由柱狀矽層1906a、1906b、1906c 及1906d所形成之4個SGT串聯連接之電晶體。· 形成於柱狀矽層1905a之上部擴散層19093上之接觸 件1915係藉由配線層1920而連接於接地電位，而形成於 柱狀矽層1906a之上部擴散層191〇a上之接觸件1916係藉 由配線層1921而連接於電源電位，而閘極電極（19〇8a、 1908b、1908c、1908d)係藉由形成於閘極電極上之接觸件 1917而連接於屬於輸入端子之配線層i922,而形成於柱狀 矽層（1905d、1906d)上部之擴散層（i9〇9d、1910d)上之接 321958 201039435 觸件（1918c、1919c)係藉由配線層1923而連接於輸出端 子，藉此而構成CMOS反相器。 在上述CMOS反相器中，由於NM0S、PM0S係均為4個 SGT串聯連接之構造，因此藉由實質閘極長度為4LsiNM〇s 及PM0S而構成CMOS反相器。 第45圖係為藉由在本實施形態之反相器中複數個並 聯連接之SGT而形成NM0S及PM0S時之CMOS反相器之平面 圖。以下使用第45圖說明此CMOS反相器。 〇 在埋入氧化膜層2000上形成平面狀矽層（2〇〇la、 2001b、2002a、2002b)，在平面狀矽層2〇〇la上形成複數 層柱狀矽層（2005a、2005b)，在平面狀矽層2001b上形成 複數層柱狀矽層（2005c、2005d)，在平面狀矽層2002a上 形成複數層柱狀砍層（2006a、2006b) ’在平面狀碎層2002b 上形成複數層柱狀碎層（2006c、2006d)。以包圍各個柱狀 矽層之方式形成閘極絕緣膜及閘極電極（2〇〇8a、2008b、 ❹2008c、2008d)。在形成NM0S之複數層柱狀石夕層（2〇〇5a、 2005b)之下部之平面狀矽層2001a係形成N+下部擴散層 2003a，在複數層柱狀發層(21½¾¾齡〇上識雜形成 N+上部擴散層。此外，形成NM0S之複數層柱狀;ε夕層 (2005c、2005d)之下部之平面狀碎層2001b係形成Ν+下部 擴散層2003b，在複數層柱狀矽層（2005c、2005d)之上部 係形成N+上部擴散層。在形成PM0S之複數層柱狀砂層 (2006a、2006b)乏下部之平·面狀，層: 资形成成P+下部 擴散層2004a，在複數層柱狀矽層（2006a、2006b)之上部 45 321958 201039435 係形成P+上部擴散層。此外，形成PM0S之複數層柱狀矽 層（2006c、2006d)之下部之平面狀矽層2〇〇2b係形成p+下 部擴散層2004b，在複數層柱狀矽層（2〇〇6c、2〇〇6d)之上 部係形成P+上部擴散層。構成反相器之NM〇s係分別由複
數層柱狀石夕層2005a、2005b、2005c及2005d所形成之SGT 作4個串聯連接之電晶體’而PMOS係分別為由複數層桎狀 矽層2006a、2006b、2006c及2006d所形成之SGT作4個 串聯連接之電晶體。 形成於複數層柱狀矽層2005a之上部擴散層上之接觸 件2015係藉由配線層2020而連接於接地電位，而形成於 柱狀矽層2006a之上部擴散層上之接觸件2〇16係藉由配線 層2021而連接於電源電位，而閘極電極（2〇〇8a、2〇〇8b、 2008c、2008d)係藉由形成於閘極電極上之接觸件2〇i7而 連接於屬於輸入端子之配線層2022，而形成於柱狀矽層 (2005(1、2005(1)上部之擴散層上之接觸件（2〇18(：、2019(2) 係藉由配線層2023而連接於輸出端子，藉此而構成 反相器。 將以此方式形成匪0S及PM0S之複數個SGT予以並聯 連接，即可藉此調整CMOS反相器之性能。在此CMOS反相 器中，即使並聯連接之SGT之個數增加，形成於閘極電極 上之接觸件之個數亦不增加，因此可形成佔有面積較小之 CMOS反相器。 另外’並列連接之SGT之數量較多時，係可藉由在閘 極電極之兩側進一步形成接觸件，而減少閘極電壓之延遲。 46 321958 201039435 [實施形態14] 第46圖係顯示使用具有單體SGT之閘極長度Ls之4 倍閘極長度（4Ls)之電晶體所構成之CM〇s反相器之另一 例。在本實施形態中，係從實施形態13改變平面狀石夕層之 配置，藉以將匪0S之第1段SGT與PM0S之第1段SGT之 閘極共通化，且將丽0S之第2段之SGT與PM0S之第2段 SGT之閘極共通化。因此，可將形成於閘極電極上之接觸 件之個數減少。 〇 以下使用第46圖說明此CMOS反相器。 在埋入氧化膜層2100上形成平面狀石夕層（2i〇ia、 2101b、2102a、2102b)，在平面狀石夕層2i〇ia上形成挺狀 矽層（2105a、2105b)，在平面狀矽層21〇lb上形成柱狀矽 層（2105c、2105d)，在平面狀矽層2i〇2a上形成柱狀矽層 (2106a、2106b)，在平面狀矽層21〇2b上形成柱狀矽層 (2106c、2106d)。以包圍各個柱狀矽層之方式形成閘極絕 ❹緣膜及閘極電極（2108a、2108b)。在形成NM0S之柱狀矽層 (2105a、2105b)之下部之平面狀矽層21 〇ia係形成N+下部 擴散層2103a，在柱:狀碎暴(2祕§獅视你涵係形成 N+上部擴散層。此外，在形成NM〇s之柱狀矽層（21〇5〇、 2105d)之下部之平面狀矽層21〇lb係形成N+下部擴散層 2103b，在柱狀矽層（2l〇5c、2105d)之上部係形成射上部 擴散層。在形成PM0S之柱狀矽層（21 〇6a、2106b)之下部之 平面狀矽層2 Γσ^係形成押下部擴散層"mu柱狀矽 層（2106a、2106b)之上部係形成P+上部擴散層。此外，在 321958 47 201039435 形成PM0S之杈狀砂層 2102b係形成p+下部9 2/〇6c、2106d)之下部之平面狀矽層 2106d)之上部係形^擴散層2104b’在柱狀矽層（21〇6c、 係為由柱狀矽層2丨的+上部擴散層。構成反相器之丽OS 4個SGT串聯連每&、21〇51；)、21〇5(：及21〇5(1所形成之 2106a、2106b、21〇6之電晶體，而PM0S係為由柱狀矽層 接之電晶體。 及2l〇6d所形成之4個SGT串聯連 形成於柱&& $ 係藉由配線層以& 、 a之上部擴散層上之接觸件2115 2106a之上部擴散層而連接於接地電位，而形成於柱狀矽層 而連接於電源電/上之接觸件2116係藉由配線層2121 於閘極電極上之接魎：極電極(21〇8a、職)係藉由形成 端子之配線層处，而（2收、2U7b)而連接於屬於輸入 ^ a L 而形成於柱狀矽層（2105d、2106d)上 尹、月曰之接觸件（2118c、2U9c)係藉由配線層2123 而連接於輸出端子，藉此而構成⑽S反相器。 第47圖係為藉由在本實施形態之反相器中複數個並 聯連接之SGT而形成_s及pM〇s時之CM〇s反相器之平面 圖。將以此方式形成丽〇S及PM0S之複數個SGT予以並聯 連接，藉此即可調整CMOS反相器之性能。在此CM0S反相 器中，即使並聯連接之SGT之個數增加，由於形成於閘極 電極上之接觸件之個數亦不增加，因此可形成佔有面積較 小之CMOS反相器。 另外’並聯連接之SGT之數量較多時，係可藉由在閘 極電極兩側進一步形成接觸件’而減少閘極電壓之延遲。 321958 48 201039435 [實施形態15] 第48圖係顯示使用具有單體SGT之閘極長度Ls之& 倍閘極長度（4Ls)之電晶體所構成之CM〇s反相器之另〜 例。在本實施形態中，係從實施形態13改變平面狀矽層之 配置，藉以將NM0S與PM0S之所有SGT之閘極共通化。因 此，將形成於閘極電極上之接觸件之個數減少。至於其他 反相器之構成係與實施形態13相同。 以下使用第48圖說明此CMOS反相器。 〇 在埋入氧化膜層2300上形成平面狀矽層（23〇la、 2301b、2302a、2302b)，在平面狀矽層23〇la上形成桎狀 石夕層（2305a、2305b)，在平面狀石夕層2301b上形成柱狀石夕 層（2305c、2305d)，在平面狀矽層2302a上形成柱狀矽層 (2306a、2306b)，在平面狀矽層23〇2b上形成柱狀矽層 (2306c、2306d)。以包圍各個柱狀矽層之方式形成閘極絕 緣膜及閘極電極2308。在形成NM0S之柱狀矽層（23〇5a、 O 2305b)之下部之平面狀矽層2301a係形成N+下部擴散層 2303a，在柱狀矽層（23〇5a、2305b)之上部係形成N+上部 擴散層。此外，在形成NM0S之柱狀矽層（23〇5c、2305d) 之下部之平面狀矽層2301b係形成N+下部擴散層2303b， 在柱狀矽層（2305c、2305d)之上部係形成上部擴散層。 在形成PM0S之柱狀矽層（2306a、2306b)之下部之平面狀矽 層2102a係形成P+下部擴散層23〇4a，在柱狀矽層（2別如、 6b)之上部係形成p+上部擴散層。此外，在形成 才狀石夕層（23〇6C、2306d)之下部之平面狀碎層2302b係 321958 49 201039435 形成P+下部擴散層2304b，在柱狀矽層（23〇6c、23〇6d)之 上部係形成P+上部擴散層。構成反相器之丽〇s係為由柱 狀矽層23〇5a、2305b、23〇5c及23〇5d所形成之4個SGT 串聯連接之電晶體，而PMOS係為由柱狀矽層23〇6a、 2306b、2306c及2306d所形成之4個SGT串聯連接之電晶 體。 形成於柱狀矽層2305a之上部擴散層上之接觸件2315 係藉由配線層2320而連接於接地電位，而形成於柱狀矽層 2306a之上部擴散層上之接觸件2316係藉由配線層2321 而連接於電源電位’閘極電極23〇8係藉由形成於閘極電極 上之接觸件2317而連接於屬於輸入端子之配線層2322， 而形成於柱狀矽層（2305d' 2306d)上部之擴散層上之接觸 件（2318c、2319c)係藉由配線層2323而連接於輸出端子， 藉此而構成CMOS反相器。 第49圖係為藉由在本實施形態之反相器中複數個並 聯連接之SGT而形成·〇s及PM0S時之CMOS反相器之平面 圖。將以此方式形成NM0S及PM0S之複數個SGT予以並聯 ，接，藉此即可調整CM0S反相器之性能。在此CM〇s反相 中即使並聯連接之SGT之個數增加，由於並聯形成於 1個閘極電極之SGT之個數不增加，因此可抑制閘極電壓 之延遲。 另外’並聯連接之SGT之數量較多時，係可藉由在閘 極電極兩側進一步形成接觸件 ，而減少閘極電壓之延遲。 以下使用第49圖說明此CMOS反相器。 50 321958 201039435
在埋入氧化膜層2400上形成平面狀矽層（24〇Β、 2401b、2402a、2402b)，在平面狀矽層_a上形成複數 層柱狀梦層（2405a、24G5b)，在平面狀㈣2娜上形成 複數層柱狀矽層（2405c、24〇5d)，在平面狀矽層24〇%上 形成複數層柱狀矽層（2406a、2406d)，在平面狀矽層24〇肋 上形成複數層柱狀矽層（2406c、2406d)。以包圍各個柱狀 矽層之方式形成閘極絕緣膜及閘極電極24〇8。在形成·〇s 之複數層柱狀矽層（2405a、2405b)之下部之平面狀矽層 2401a係形成N+下部擴散層24〇3a，在複數層柱狀矽層 (2405a、2405b)之上部係形成N+上部擴散層。此外，在形 成NMOS之複數層柱狀矽層（2405c、2405d)之下部之平面狀 矽層2401b係形成N+下部擴散層2403b，在複數層柱狀矽 層（2405c、2405d)之上部係形成N+上部擴散層。在形成 PMOS之複數層柱狀矽層（2406a、2406b)之下部之平面狀矽 層2402a係形成P+下部擴散層2404a，在複數層柱狀矽層 (2406a、2406b)之上部係形成P+上部擴散層。此外，在形 成PMOS之複數層柱狀梦層（2406c、2406d)之下部之平面狀 矽層2402b係形戒P+下部擴散層2404b，在複數層柱狀矽 層（2406〇、2406(1)之上部係形成？+上部擴散層。構成反相 器之丽OS係為由複數層柱狀矽層2405a、2405b、2405c 及2405d所形成之4個SGT串聯連接之電晶體，而PMOS 係為由複數層柱狀矽層2406a、2406b、2406c及2406d所 形成之4個SGT串聯連接之電晶體。 形成於複數層柱狀矽層2405a之上部擴散層上之接觸 51 321958 201039435 件2415係藉由配線層2420而連接於接地電位，而形成於 複數層柱狀石夕層2406a之上部擴散層上之接觸件2416係藉 由配線層2421而連接於電源電位，閘極電極2408係藉由 形成於閘極電極上之接觸件2417而連接於屬於輸入端子 之配線層2422’而形成於複數層柱狀矽層（24〇5d、24〇6d) 上部之擴散層上之接觸件（23l8c、2319c)係藉由配線層 2323而連接於輪出端子，藉此而構成CMOS反相器。 【圖式簡單說明】 第1圖（a)及（b)係為本發明第1實施形態之SGT之平 面圖及剖面圖。 第、圖（a)及⑻係為顯示本發明第1實施形
態之SGT 之製造方法步驟圖。 弟圖（a)及（b)係為顯示本發明第 1實施形態之SGT 之製造方法步驟圖。 第4 之製造方料㈣本發明第
1實施形態之SGT
顯示本發明第1實施形態之SGT 第5圖（a)及（b)係為 之製造方法步驟圖。
之製2= 及:)係為顯示本發明第1實施形態之SGT 第7圖⑷及⑻係為顯示本發明第1實施形態之SGT 之製造方法步驟圖。 第8圖⑷及⑻係為顯示本發明第1實施形態之SGT 之製造方法步驟圖。 52 321958 201039435 第9 ®(a)及（b)係為顯示本發明第1實施形態之SGT 之製造方法步驟圖。 第10圖係為本發明第2實施形態之SGT之平面圖。 第11圖係為本發明帛2實施形態之SGT之平面圖。 第12圖（a)及（b)係為本發明第3實施形態之SGT之 平面圖及剖面圖。 第13圖係為本發明第4實施形態之SGT之平面圖。 第14圖係為本發明第4實施形態之SGT之平面圖。 第15圖（a)及（b)係為本發明第5實施形態之SGT之 平面圖及剖面圖。 第16圖（a)及（b)係為本發明第5實施形態之SGT之 平面圖及剖面圖。 第17圖係為本發明第6實施形態之SGT之平面圖。 第18圖係為本發明第6實施形態之SGT之平面圖。 第19圖係為本發明第7實施形態之SGT之CMOS反相 0 之等效圖。 第20圖係為本發明第7實施形態之SGT之CMOS反相 器之平面圖。 第21圖（a)及（b)係為本發明第7實施形態之SGT之 CMOS反相器之剖面圖。 第22圖係為本發明第8實施形態之SGT之CMOS反相 器之平面圖。 第23圖係為本發明第8實施形態之SGT之CMOS反相 器之平面圖。 53 321958 201039435 第24圖係為本發明第 9 器之等效圖 實施形態之SGT之CMOS反相 第2 5圖係為本發明第9 器之平面圖。 實 施形態之SGT之CMOS反相 第26圖（a)及（b)係j 為本發明第 CMOS反相器之剖面圖c 第2 7圖係為本發明第 相器之平面圖。 第28圖（a)及（b)係為 CMOS反相器之剖面圖。 9實施形態之SGT之 10實施形態之SGT之CMOS反 10實施形態之SGT之 第29圖（a)及（b)係為 SGT之CMOS反相器之製/不本發明第1〇實施形態之 第30圖（a)及（b)係為^，圖。 SGT之CMOS反相器之·、不本發明第1〇實施形態之衣乂方法步驟国第31圖⑷及(b)係 ：圖。 SGT之CMOS反相器之製造方不本發明第1〇實施形態之 第32圖⑷及(b):為：步:圖。 SG丁之CMOS反相器之製造方去不本發明第1〇實施形態之 圖 第33圖（a)及（b)係為 SGT之CMOS反相器之製、·，、”本發明第10實施形態之 造方法步 驟圖 第34圖⑷及(b)係為顯示本發明…施形態之 SGT之CMOS反相器 之製造方 法步 圖 第35圖（a)及（b)係為 SG丁之CMOS反相器之製造/、本發明第實施形態之 x k方法步驟π 圖 321958 201039435 第36圖（a)及（b)係為顯示本發明第10實施形態之 SGT之CMOS反相器之製造方法步驟圖。 第37圖（a)及（b)係為顯示本發明第10實施形態之 SGT之CMOS反相器之製造方法步驟圖。 第38圖（a)及（b)係為顯示本發明第10實施形態之 SGT之CMOS反相器之製造方法步驟圖。 第39圖係為顯示本發明第11實施形態之SGT之CMOS 反相器之平面圖。
〇 第40圖係為顯示本發明第12實施形態之SGT之CMOS 反相器之平面圖。 第41圖係為顯示本發明第12實施形態之SGT之CMOS 反相器之平面圖。 第42圖係為顯示本發明第13實施形態之反相器之等 效電路圖。 第43圖係為顯示本發明第13實施形態之SGT之CMOS Q 反相器之平面圖。 第44圖（a)及（b)係為顯示本發明第13實施形態之 SGT之CMOS反相器之剖面圖。 第45圖係為顯示本發明第13實施形態之SGT之CMOS 反相器之平面圖。 第46圖係為顯示本發明第14實施形態之SGT之CMOS 反相器之平面圖。 第47圖係為顯示本發明第14實施形態之SGT之CMOS 反相器之平面圖。 55 321958 201039435 第48圖係為顯示本發明第15實施形態之SGT之CMOS 反相器之平面圖。 第49圖係為顯示本發明第^實施形態之…了之⑶⑽ 反相器之平面圖。 第50圖（a)及（b)係為習知SGT之CM0S反相器之平面 圖及剖面圖。 【主要元件符號說明】 101 、 2(U 、 301 、 401 、 501 、 601 、 701 、 801 、 901 、 1001 埋入氧化膜層 102、 402a、402b、702a、702b、802a、802b 平面狀矽層 103、 203、303、403a、403b、503a、503b、603a、603b、 703a、703b、803a、803b、903a、903b、1003a、1003b N+下部擴散層 105a、105b、205a、205b、305a、305b、405a、405b、405c、 705a、705b、705c、705d、805a、805b、805c、805d 柱狀半導體層 107、407、707、807 閘極絕緣膜 108 、 208 、 308 、 408 、 508 、 608 、 708 、 808 、 908 、 1008 閘極導電膜 109a、109b、409a、409b、409c、709a、709b、709c、709d、 809a、809b、809c、809d 上部擴散層 115 、 215 、 315 、 415 、 515 、 615 、 715 、 815 、 915 、 1015 源極部接觸件 116 、 216 、 316 、 416 、 516 、 616 、 716 、 816 、 916 、 1016 56 321958 201039435 汲極部接觸件 117 、 217 、 317 、 417 、 517 、 617 、 717 、 817 、 917 、 1017 閘極接觸件 120 、 220 、 320 、 420 、 520 、 620 、 720 、 820 、 920 、 1020 源極配線層 121、22卜 321、42卜 52卜 621、72卜 821、921、1021 汲極配線層 122 、 222 、 322 、 422 、 522 、 622 、 722 、 822 、 922 、 1022 〇 閘極配線層 423、523、623、723、823、923、1023 配線層 130 氮化矽膜硬遮罩 1100、1200、1300、1400、1500、1600、1700、1800、1900、 2000、2100、2200、2300、2400 埋入氧化膜層 1ΗΠ、1102、1401a、1401b、1402a、1402b、1501a、1501b、 1502a、1502b、1901a、1901b、1902a、1902b 平面狀 0 砍層 1103、 1203、1303、1403a、1403b、1503a、1503b、1603a、 1603b' 1703a' 1703b' 180 18§^bvv 1v 1 03a' 2003b、2103a、2103b、2203a、2203b、2303a、2303b、2403a、 2403b N+下部擴散層 1104、 1204、1304、1404a、1404b、1504a、1504b、1604a、 1604b、1704a、1704b、1804a、1804b、1904a、1904b、2004a、 2004b、2104a、2104b、22輸、2YU肪、，爾、2滞仂、2404a、 2404b P+下部擴散層 57 321958 201039435 1105a、1105b、1405a、1405b、1405c、1505a、1505b、1505c、 1905a、1905b、1905c、1905d NMOS 柱狀矽層 1106a、1106b、1406a、1406b、1406c、1506a、1506b、1506c、 1906a、1906b、1906c、1906d PMOS 柱狀矽層 1108a、1108b、1208a、1208b、1308、1408、1508、1608a、 1608b、1708a、1708b、1808、1908、2008、2108a、2108b、 2208a、2208b、2308、2408 問極電極 1109a、1109b、1409a、1409b、1409c、1509a、1509b、1509c、 1909a、1909b、1909c、1909d N+上部擴散層 1110a、1110b、1410a、1410b、1410c、1510a、1510b、1510c、 1910a、1910b、1910c、1910d P+上部擴散層 1115、 1215、1315、1415、1515、1615、1715、1815、1915、 2015、2115、2215、2315、2415 接地電位連接接觸件 1116、 1216、1316、1416、1516、1616、1716、1816、1916、 2016、2116、2216、2316、2416 電源電位連接接觸件 1117a、1117b、1217a、1217b、1317、1417、1517、1617a、 1617b、1717a、1717b、1717c、1817、19Π、2017、2117、 2217、2317、2417 閘極接觸件 1118a、1118b、1218a、1218b、1318a、1318b、1418c、1419c、 1518c、1618、1718、1818a、1818b、1918c、1919c、2018c、 2019c、2118c、2119c、2218c、2219c、2318c、2319c、2418c、 2419c 輸出端子連接接觸件 1120、1220、1320、1420、1520、1620、1720、1820、1920、 2020、2120、2220、2320、2420 接地電位配線層 58 321958 201039435 112 卜 122 卜 132 卜 1421、152 卜 162 卜 172 卜 182 卜 1921、 2021、 2121、2221、2321、2421 電源電位配線層 1122、 1222、1322、1422、1522、1622、1722、1822、1922、 2022、 2122、2222、2322、2422 輸入端子配線層 1123、 1223、1323、1423、1523、1623、1723、1823、1923、 2023、 2123、2223、2323、2423 輸出端子配線層 1530 氮化矽膜硬遮罩 1531 側壁氮化膜 〇 1532、1533 矽化物層
Qnl ' Qn2 ' Qn3 丽OS
Qpl 、 Qp2 、 Qp3 PMOS Vccl、Vcc2、Vcc3 電源電位 Vssl、Vss2、Vss3 接地電位 Vinl、Vin2、Vin3 輸入電子 Voutl、Vout2、Vout3 輸出端子 Ο 59 321958

Claims (1)

  1. 201039435 七 申請專利範圍： -種半導體裝置，係第1及第 上者，其特徵為： U體形成於基板 、前述第1及第職電晶體係各自為：源極擴❹、 及極擴散層及柱狀半導體㈣對於基板朝 方/ =配置’而前述柱狀半導體層係配置於前述源極】 放層與前歧極擴制之間，且㈣雜狀半導體層之 側壁形成有閘極電極之縱型電晶體； 前述第1及第2M0S電晶體係具備共通之間極電 並且具備形成於基板上之共通之第！ +面狀擴散 ^^3， …在形成前述第1M0S電晶體之柱狀半導體層上部所 形成之第1擴散層係為源極擴散層； 在形成前述第2M0S電晶體之柱狀半導體層上部所 形成之第2擴散層係為汲極擴散層； 將前述第1M0S電晶體及前述第2M0S電晶體予以串 聯連接’使閘極電極整體長度成為各個M〇s電晶體之閘 極電極之2倍； 别述第1M0S電晶體及前述第2M0S電晶體係分別由 複數層柱狀半導體層所構成，而分別屬於第1及第2M0S 電晶體之複數層柱狀半導體層係配置成行（c〇lumn) 狀’而第1及第2M0S電晶體之行係配置成彼此平行； 前述第1M0S電晶體係在形成第1M0S電晶體之複數 層柱狀半導體層具備共通之第1閘極電極； 60 321958 201039435 前述第2M0S電晶體係在形成第2M0S電晶體之複數 層柱狀半導體層具備共通之第2閘極電極； 第1閘極電極或第2閘極電極係在第1及第2M0S 電晶體各自之配置成前述行狀之複數層柱狀半導體層 之端部，經由接觸件（contact)而連接於相同配線層。 2. —種半導體裝置，係3個M0S電晶體形成於基板上者， 其特徵為： 前述3個M0S電晶體各自為： 源極擴散層、没極擴散層及柱狀半導體層係朝垂直 方向呈階層式配置在基板上，而前述柱狀半導體層係配 置於前述源極擴散層與前述没極擴散層之間，且於前述 柱狀半導體層之側壁形成有閘極電極之縱型電晶體； 前述3個M0S電晶體係具備共通之閘極電極； 第1M0S電晶體與第2M0S電晶體係具備形成於基板 上之共通之第1平面狀擴散層； 第3M0S電晶體係具備形成於基板上之第2平面狀 擴散層； 在第2M0S電晶體及第3M❹S電晶_之上部所形成之 第2擴散層及第3擴散層係藉由接觸件及配線層而彼此 連接； 在形成第1M0S電晶體之柱狀半導體層上部所形成 之第1擴散層係為源極擴散層； 形成有第3I0S電晶體之第7平面‘狀擴散層係為汲 極擴散層； 61 321958 201039435 第1M0S電晶體、第2M0S電晶體及第3M0S電晶體 係串聯連接，藉以作為閘極電極之長度具有各個M0S 電晶體之3倍長度之M0S電晶體而動作； 前述第1M0S電晶體、第2M0S電晶體及第3M0S電 晶體係分別由複數層柱狀半導體層所構成，而分別屬於 第1、第2及第3M0S電晶體之複數層柱狀半導體層係 配置成行狀，而第1、第2、第3M0S電晶體各自之行係 配置成彼此平行； 前述第1M0S電晶體係在形成第1M0S電晶體之複數 層柱狀半導體層具備共通之第1閘極電極； 前述第2M0S電晶體係在形成第2M0S電晶體之複數 層柱狀半導體層具備共通之第2閘極電極； 前述第3M0S電晶體係在形成第3M0S電晶體之複數 層柱狀半導體層具備共通之第3閘極電極； 第1閘極電極、第2閘極電極及第3閘極電極係在 第1、第2、第3M0S電晶體各自之配置成前述行狀之複 數層柱狀半導體層之端部，經由接觸件而連接於相同配 線層。 3. —種半導體裝置，係4個M0S電晶體形成於基板上者， 其特徵為： 前述4個M0S電晶體係各自為：源極擴散層、汲極 擴散層及柱狀半導體層係朝垂直方向呈階層式配置在 基板上，而前述柱狀半導體層係配置於前述源極擴散層 與前述汲極擴散層之間，且於前述柱狀半導體層之側壁 62 321958 201039435 形成有閘極電極之縱型電晶體； 前述4個M0S電晶體係具備共通之閘極電極； 第1M0S電晶體與第2M0S電晶體係具備形成於基板 上之共通之第1平面狀擴散層； 第3M0S電晶體與第4M0S電晶體係具備形成於基板 上之共通之第2平面狀擴散層； 在第2M0S電晶體及第3M0S電晶體之上部所形成之 第2擴散層及第3擴散層係藉由接觸件及配線層而彼此 〇 連接； 在形成第1M0S電晶體之柱狀半導體層上部所形成 之第1擴散層係為源極擴散層； 在形成第4M0S電晶體之柱狀半導體層上部所形成 之第4擴散層係為汲極擴散層； 第1M0S電晶體、第2M0S電晶體、第3M0S電晶體 及第4M0S電晶體係串聯連接，藉以作為閘極電極之長 q 度具有各個M0S電晶體之4倍長度之M0S電晶體而動 作； 前述第1M0S電晶體、第2M0S電晶體、第3M0S電 晶體及第4M0S電晶體係分別由複數層柱狀半導體層所 構成，而分別屬於第1、第2、第3及第4M0S電晶體之 複數層柱狀半導體層係配置成行狀，而第1、第2、第 3及第4M0S電晶體各自之行係配置成彼此平行； 前述第1M0S電晶體係在形成第1M0S電晶體之複數 層柱狀半導體層具備共通之第1閘極電極； 63 321958 201039435 前述第2M0S電晶體係在形成第2M0S電晶體之複數 層柱狀半導體層具備共通之第2閘極電極； 前述第3M0S電晶體係在形成第3M0S電晶體之複數 層柱狀半導體層具備共通之第3閘極電極； 前述第4M0S電晶體係在形成第4M0S電晶體之複數 層柱狀半導體層具備共通之第4閘極電極； 第1閘極電極、第2閘極電極、第3閘極電極及第 4閘極電極係在第1、第2、第3、第4M0S電晶體各自 之配置成前述行狀之複數層柱狀半導體層之端部，經由 接觸件而連接於相同配線層。 4. 一種半導體裝置，係具備藉由4個M0S電晶體所形成之 反相器者，其特徵為： 前述4個M0S電晶體係各自為：源極擴散層、汲極 擴散層及柱狀半導體層係朝垂直方向呈階層式配置在 基板上，而前述柱狀半導體層係配置於前述源極擴散層 與前述汲極擴散層之間，且於前述柱狀半導體層之側壁 形成有閘極電極之縱型電晶體； 前述4個M0S電晶體係具備成為輸入端子之共通之 閘極電極； 第1M0S電晶體及第2M0S電晶體係具備形成於基板 上之共通之第1平面狀擴散層； 第3M0S電晶體及第4M0S電晶體係具備形成於基板 上之共通之第2平面狀擴散層； 在形成第1M0S電晶體之柱狀半導體層上部所形成 64 321958 201039435 之第1擴散層係連接於接地電位； 在形成第3M0S電晶體之柱狀半導體層上部所形成 之第3擴散層係連接於電源電位； 在形成第2M0S電晶體及第4M0S電晶體之柱狀半導 體層上部所形成之第2擴散層及第4擴散層係均連接於 輸出端子； 第1M0S電晶體及第2M0S電晶體係串聯連接； 第3M0S電晶體及第4M0S電晶體係串聯連接，藉以 〇 利用閘極電極之長度具有各個M0S電晶體之2倍長度之 M0S電晶體而構成反相益， 前述第1M0S電晶體及第2M0S電晶體係為NM0S ; 前述第3M0S電晶體及第4M0S電晶體係為PM0S ; 前述第1M0S電晶體、第2M0S電晶體、第3M0S電 晶體及第4M0S電晶體係分別由複數層柱狀半導體層所 構成，而分別屬於第1、第2、第3及第4M0S電晶體之 q 複數層柱狀半導體層係配置成行狀，而第1、第2M0S 電晶體之行係配置成彼此平行，第3及第4M0S電晶體 之行係配置成彼此平行； 前述第1M0S電晶體及第3M0S電晶體係在形成第 1M0S電晶體及第3M0S電晶體之複數層柱狀半導體層具 備共通之第1閘極電極； 前述第2M0S電晶體及第4M0S電晶體係在形成第 2M0S電晶體及第4M0S電晶體之複數層柱狀半導體層具 備共通之第2閘極電極； 65 321958 201039435 第1閘極電極及第2閘極電極係分別經由形成於第 1平面狀擴散層及第2平面狀擴散層間之接觸件而連接 於相同配線層。 5. —種半導體裝置，係具備藉由6個M0S電晶體所形成之 反相器者，其特徵為： 前述6個M0S電晶體係各自為：源極擴散層、汲極 擴散層及柱狀半導體層係朝垂直方向呈階層式配置在 基板上，而前述柱狀半導體層係配置於前述源極擴散層 與前述汲極擴散層之間，且於前述柱狀半導體層之侧壁 形成有閘極電極之縱型電晶體； 前述6個M0S電晶體係具備成為輸入端子之共通之 閘極電極； 第1M0S電晶體及第2M0S電晶體係具備形成於基板 上之共通之第1平面狀擴散層； 第3M0S電晶體係具備形成於基板上之第2平面狀 擴散層； 第4M0S電晶體及第5M0S電晶體係具備形成於基板 上之共通之第3平面狀擴散層； 第6M0S電晶體係具備形成於基板上之第4平面狀 擴散層； 在形成第1M0S電晶體之柱狀半導體層上部所形成 之第1擴散層係連接於接地電位； 在形成第4M0S電晶體之柱狀半導體層上部所形成 之第4擴散層係連接於電源電位； 66 321958 201039435 在形成第2M0S電晶體及第3M0S電晶體之柱狀半導 體層上部所形成之第2擴散層及第3擴散層係在配線層 彼此連接， 在形成第5M0S電晶體及第6M0S電晶體之柱狀半導 體層上部所形成之第5擴散層及第6擴散層係在配線層 彼此連接； 第2平面狀擴散層及第4平面狀擴散層係藉由形成 於各自擴散層上之接觸件而在成為輸出端子之配線層 彼此連接， 第1M0S電晶體、第2M0S電晶體及第3M0S電晶體 係串聯連接； 第4M0S電晶體、第5M0S電晶體及第6M0S電晶體 係串聯連接，藉以利用閘極電極之長度具有各個M0S 電晶體之3倍長度之M0S電晶體構成反相器； 前述第1M0S電晶體、第2M0S電晶體及第3M0S電 晶體係為NM0S ; 前述第4M0S電晶體、第5M0S電晶體及第6M0S電 晶體係為PM0S ; 前述第1M0S電晶體至第6M0S電晶體係由複數層柱 狀半導體層所構成，而分別屬於第1至第6M0S電晶體 之複數層柱狀半導體層係配置成行狀，而第1至第3M0S 電晶體之行係配置成彼此平行，第4至第6M0S電晶體 之行係配置成彼此平行； 前述第1M0S電晶體及第4M0S電晶體係具備共通之 67 321958 201039435 第1閘極電極； 前述第2M0S電晶體及第5M0S電晶體係具備共通之 第2閘極電極； 前述第3M0S電晶體及第6M0S電晶體係具備共通之 第3閘極電極； 第1閘極電極及第2閘極電極係分別經由形成於第 1平面狀擴散層及第3平面狀擴散層間之接觸件而連接 於相同配線層； 第3閘極電極係經由形成於第2平面擴散層及第4 平面擴散層間之接觸件而連接於相同配線層。 6. —種半導體裝置，係具備藉由6個M0S電晶體所形成之 反相器者，其特徵為： 前述6個M0S電晶體係各自為：源極擴散層、汲極 擴散層及柱狀半導體層係朝垂直方向呈階層式配置在 基板上，而前述柱狀半導體層係配置於前述源極擴散層 與前述汲極擴散層之間，且於前述柱狀半導體層之侧壁 形成有閘極電極之縱型電晶體， 前述6個M0S電晶體係具備成為輸入端子之共通之 閘極電極； 第1M0S電晶體及第2M0S電晶體係具備形成於基板 上之共通之第1平面狀擴散層； 第3M0S電晶體係具備形成於基板上之第2平面狀 擴散層； 第4M0S電晶體及第5M0S電晶體係具備形成於基板 68 321958 201039435 上之共通之第3平面狀擴散層； 第6M0S電晶體係具備形成於基板上之第4平面狀 擴散層； 在形成第1M0S電晶體之柱狀半導體層上部所形成 之弟1擴散層係連接於接地電位； 在形成第4M0S電晶體之柱狀半導體層上部所形成 之第4擴散層係連接於電源電位； D 在形成第2M0S電晶體及第3M0S電晶體之柱狀半導 體層上部所形成之第2擴散層及第3擴散層係在配線層 彼此連接； 在形成第5M0S電晶體及第6M0S電晶體之柱狀半導 體層上部所形成之第5擴散層及第6擴散層係在配線層 彼此連接； 第2平面狀擴散層及第4平面狀擴散層係藉由形成 於表自擴散層上之接觸件而在成為輸出端子之配線層 〇 彼此連接； 第1M0S電晶體、第2M0S電晶體及第3M0S電晶體 係串聯連接； 第4M0S電晶體、第5M0S電晶體及第6M0S電晶體 係串聯連接，藉以利用閘極電極之長度具有各個M0S 電晶體之3倍長度之M0S電晶體而構成反相器； 前述第1M0S電晶體、第2M0S電晶體及第3M0S電 晶體係為NM0S ; 前述第4M0S電晶體、第5M0S電晶體及第6M0S電 69 321958 201039435 晶體係為PMOS， 前述第1M0S電晶體至第6M0S電晶體係分別由複數 層柱狀半導體層所構成，而分別屬於第1至第6M0S電 晶體之複數層柱狀半導體層係配置成行狀，而第1至第 3M0S電晶體之行係配置成彼此平行，第4至第6M0S電 晶體之行係配置成彼此平行； 前述第2擴散層與第4擴散層係經由形成於該等表 面之石夕化物（s i 1 i s i de)層而彼此連接。 7. —種半導體裝置，係具備藉由8個M0S電晶體所形成之 反相器者，其特徵為： 前述8個M0S電晶體係各自為：源極擴散層、汲極 擴散層及柱狀半導體層係朝垂直方向呈階層式配置在 基板上，而前述柱狀半導體層係配置於前述源極擴散層 與前述汲極擴散層之間，且於前述柱狀半導體層之侧壁 形成有閘極電極之縱型電晶體； 前述8個M0S電晶體係具備成為輸入端子之共通之 閘極電極； 第1M0S電晶體及第2M0S電晶體係具備形成於基板 上之共通之第1平面狀擴散層； 第3M0S電晶體及第4M0S電晶體係具備形成於基板 上之共通之第2平面狀擴散層； 第5M0S電晶體及第6M0S電晶體係具備形成於基板 上之共通之第3平面狀擴散層； 第7M0S電晶體及第8M0S電晶體係具備形成於基板 70 321958 201039435 上之共通之第4平面狀擴散層； 在形成第1M0S電晶體之柱狀半導體層上部所形成 之第1擴散層係連接於接地電位； 在形成第5M0S電晶體之柱狀半導體層上部所形成 之第5擴散層係連接於電源電位； 在形成第4M0S電晶體及第8M0S電晶體之柱狀半導 體層上部所形成之第4擴散層及第8擴散層係均連接於 輸出端子； 〇 第1M0S電晶體、第2M0S電晶體、第3M0S電晶體 及第4M0S電晶體係串聯連接； 第5M0S電晶體、第6M0S電晶體、第7M0S電晶體 及第8M0S電晶體係串聯連接，藉以利用閘極電極之長 度具有各個M0S電晶體之4倍長度之M0S電晶體而構成 反相器； 前述第1M0S電晶體至第4M0S電晶體係為丽0S ; q 前述第5M0S電晶體至第8M0S電晶體係為PM0S ; 前述第1M0S電晶體至第8M0S電晶體係分別由複數 層柱狀半導體層所構成，而分跡羼於策1至藏邊M0S電 晶體之複數層柱狀半導體層係配置成行狀，而第1至第 4M0S電晶體之行係配置成彼此平行，第5至第8M0S電 晶體之行係配置成彼此平行， 前述第1M0S電晶體及第5M0S電晶體係在形成第 1M0S電晶體及第5M0S電晶體之複數，牲'狀半事體層具 備共通之第1閘極電極； 71 321958 201039435 前述第2M0S電晶體及第6M0S電晶體係在形成第 2M0S電晶體及第6M0S電晶體之複數層柱狀半導體層具 備共通之第2閘極電極； 前述第3M0S電晶體及第7M0S電晶體係在形成第 3M0S電晶體及第7M0S電晶體之複數層柱狀半導體層具 備共通之第3閘極電極； 前述第4M0S電晶體及第8M0S電晶體係在形成第 4M0S電晶體及第8M0S電晶體之複數層柱狀半導體層具 備共通之第4閘極電極； 第1閘極電極及第2閘極電極係分別經由形成於第 1平面狀擴散層及第3平面狀擴散層間之接觸件而連接 於相同配線層； 第3閘極電極及第4閘極電極係分別經由形成於第 1平面狀擴散層及第3平面狀擴散層間之接觸件而連接 於相同配線層。 8. —種半導體裝置，係具備藉由8個M0S電晶體所形成之 反相器者，其特徵為： 前述8個M0S電晶體係各自為：源極擴散層、汲極 擴散層及柱狀半導體層係朝垂直方向呈階層式配置在 基板上，而前述柱狀半導體層係配置於前述源極擴散層 與前述汲極擴散層之間，且於前述柱狀半導體層之側壁 形成有閘極電極之縱型電晶體， 前述8個M0S電晶體係具備成為輸入端子之共通之 閘極電極； 72 321958 201039435 第1M0S電晶體及第2M0S電晶體係具備形成於基板 上之共通之第1平面狀擴散層； 第3M0S電晶體及第4M0S電晶體係具備形成於基板 上之共通之第2平面狀擴散層； 第5M0S電晶體及第6M0S電晶體係具備形成於基板 上之共通之第3平面狀擴散層； 第7M0S電晶體及第8M0S電晶體係具備形成於基板 上4共通之第4平面狀擴散層； 〇 在形成第1M0S電晶體之柱狀半導體層上部所形成 之第1擴散層係連接於接地電位； 在形成第5M0S電晶體之柱狀半導體層上部所形成 之第5擴散層係連接於電源電位； 在形成第4M0S電晶體及第8M0S電晶體之柱狀半導 體層上部所形成之第4擴散層及第8擴散層係均連接於 輸出端子； q 第1M0S電晶體、第2M0S電晶體、第3M0S電晶體 及第4M0S電晶體係串聯連接； 第5M0S電晶體、第6M0S電晶體、第7M0S電晶體 及第8M0S電晶體係串聯連接，藉以利用閘極電極之長 度具有各個M0S電晶體之4倍長度之M0S電晶體而構成 反相器； 前述第1M0S電晶體至第4M0S電晶體係為NM0S ; 前述第5M0S電晶體至第8M0S電晶體係為PM0S ; 前述第1M0S電晶體至第8M0S電晶體係分別由複數 73 321958 201039435 層柱狀半導體層所構成，而分別屬於第1至第8M0S電 晶體之複數層柱狀半導體層係配置成行狀’而第1、第 4、第5、第8M0S電晶體係配置成直線狀’第2、第3、 第6、第7M0S電晶體係配置成直線狀，而且’第1、第 4、第5、第8M0S電晶體之直線狀之行與第2、第3、 第6、第7M0S電晶體之直線狀之行係配置成彼此平行； 前述第1M0S電晶體、第4M0S電晶體、第5M0S電 晶體、及第8M0S電晶體係在形成前述第1M0S電晶體、 第4M0S電晶體、第5M0S電晶體、及第8M0S電晶體之 複數層柱狀半導體層具備共通之第1閘極電極； 前述第2M0S電晶體、第3M0S電晶體、第6M0S電 晶體、及第7M0S電晶體係在形成前述第2m〇S電晶體、 第画電晶體、第_s電晶體、及第了電晶體之 複數層卢狀半導體層具備共通之第2問極電極； 第1閘極電極及第2閘極電極係分別經由形成於第 2平面狀擴散層及第4平峰彳紐利之制件而連接 於相同配繞厝。 321958 74
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