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WO2017104066A1 - Ｓｇｔを有する半導体装置及びその製造方法 - Google Patents

Ｓｇｔを有する半導体装置及びその製造方法 Download PDF

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WO2017104066A1
WO2017104066A1 PCT/JP2015/085469 JP2015085469W WO2017104066A1 WO 2017104066 A1 WO2017104066 A1 WO 2017104066A1 JP 2015085469 W JP2015085469 W JP 2015085469W WO 2017104066 A1 WO2017104066 A1 WO 2017104066A1
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alloy layer
region
semiconductor pillar
impurity region
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PCT/JP2015/085469
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French (fr)
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舛岡　富士雄
原田　望
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Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
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Priority to PCT/JP2016/085295 priority patent/WO2017104396A1/ja
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    • H10D62/117—Shapes of semiconductor bodies
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    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/122—Nanowire, nanosheet or nanotube semiconductor bodies oriented at angles to substrates, e.g. perpendicular to substrates

Definitions

  • the present invention relates to a semiconductor device having SGT (Surrounding Gate MOS Transistor) and a manufacturing method thereof.
  • SGT Silicon Gate MOS Transistor
  • the channels of the P and N channel MOS transistors are formed in the horizontal direction along the surface of the semiconductor substrate between the source and drain.
  • the SGT channel is formed in a direction perpendicular to the surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1).
  • FIG. 8 shows a structural schematic diagram of the N-channel SGT.
  • N that functions as a drain when one functions as a source at a position above or below a P-type or i-type (intrinsic) Si column 115 (hereinafter, a silicon semiconductor column is referred to as a “Si column”).
  • + Regions 116a and 116b are formed.
  • Source, drain N + regions 116a, Si pillar 115 between 116b becomes a channel region 117.
  • a gate insulating layer 118 is formed so as to surround the channel region 117, and a gate conductor layer 119 is formed so as to surround the gate insulating layer 118.
  • source and drain N + regions 116 a and 116 b, a channel region 117, a gate insulating layer 118, and a gate conductor layer 119 are formed on a single Si pillar 115.
  • the occupied area of the surface of the SGT apparently corresponds to the occupied area of the single source or drain N + region of the planar MOS transistor. Therefore, in the circuit chip having SGT, the chip size can be further reduced as compared with the circuit chip having a planar MOS transistor.
  • FIG. 9 shows a cross-sectional view of a CMOS inverter circuit using SGT (see, for example, Patent Document 2 and FIG. 38 (b)).
  • a CMOS inverter circuit an i layer 121 (“i layer” indicates an intrinsic Si layer) is formed on an insulating layer substrate 120, and an Si pillar SP 1 for P-channel SGT is formed on the i layer 121.
  • Si pillar SP2 for N channel SGT is formed.
  • the drain P + region 122 of the P channel SGT is formed in the same layer as the i layer 121 and surrounding the lower portion of the Si pillar SP1 in plan view.
  • the drain N + region 123 of the N channel SGT is formed in the same layer as the i layer 121 and surrounding the lower portion of the Si pillar SP2 in plan view.
  • a source P + region 124 of the P channel SGT is formed on the top of the Si pillar SP1
  • a source N + region 125 of the N channel SGT is formed on the top of the Si pillar SP2.
  • Gate insulating layers 126a and 126b are formed so as to surround the Si pillars SP1 and SP2 and extend on the upper surfaces of the P + region 122 and the N + region 123, and the P channel SGT so as to surround the gate insulating layers 126a and 126b.
  • Gate conductor layer 127a and N-channel SGT gate conductor layer 127b are formed.
  • Sidewall nitride films 128a and 128b which are insulating layers, are formed so as to surround these gate conductor layers 127a and 127b.
  • sidewall nitride films 128c and 128d which are insulating layers, are formed so as to surround the P + region and the N + region at the tops of the Si pillars SP1 and SP2, respectively.
  • the drain P + region 122 of the P channel SGT and the drain N + region 123 of the N channel SGT are connected via the silicide layer 129b.
  • Silicide layer 129a is formed on source P + region 124 of P channel SGT
  • silicide layer 129c is formed on source N + region 125 of N channel SGT.
  • silicide layers 129d and 129e are formed on the tops of the gate conductor layers 127a and 127b.
  • the i layer 130a of the Si pillar SP1 between the P + regions 122 and 124 functions as the channel of the P channel SGT
  • the i layer 130b of the Si pillar SP2 between the N + regions 123 and 125 functions as the channel of the N channel SGT.
  • a SiO 2 layer 131 is formed so as to cover the insulating layer substrate 120, the i layer 121, and the Si pillars SP1 and SP2.
  • contact holes 132a, 132b and 132c penetrating the SiO 2 layer 131 are formed on the Si pillars SP1 and SP2, on the drain P + region 122 of the P channel SGT, and on the N + region 123 of the N channel SGT. ing.
  • the power supply wiring metal layer Vd formed on the SiO 2 layer 131, the source P + region 124 of the P channel SGT, and the silicide layer 129a are connected via the contact hole 132a.
  • the output wiring metal layer Vo formed on the SiO 2 layer 131 is connected to the drain P + region 122 of the P channel SGT, the drain N + region 123 of the N channel SGT, and the silicide layer 129b through the contact hole 132b. Has been.
  • the ground wiring metal layer Vs formed on the SiO 2 layer 131, the source N + region 125 of the N channel SGT, and the silicide layer 129c are connected via the contact hole 132c.
  • the gate conductor layer 127a of the P channel SGT and the gate conductor layer 127b of the N channel SGT are connected to an input wiring metal layer (not shown) while being connected to each other.
  • a P-channel SGT and an N-channel SGT are formed in the Si pillars SP1 and SP2, respectively. For this reason, the circuit area when viewed in plan from the vertical direction is reduced. As a result, the circuit can be further reduced as compared with the conventional CMOS inverter circuit having a planar type MOS transistor.
  • a thin gate insulating layer 126 a exists between the gate conductor layer 127 a and the P + region 122. For this reason, a large coupling capacitance exists between the gate conductor layer 127 a and the P + region 122.
  • a thin gate insulating layer 126 b exists between the gate conductor layer 127 b and the N + region 123. For this reason, a large coupling capacitance exists between the gate conductor layer 127 b and the N + region 123. These large binding capacities are an obstacle to speeding up. 4).
  • Thin sidewall nitride films 128a and 128b exist between the contact hole 132b and the gate conductor layers 127a and 127b.
  • H.Kabza "WSi2 and CoSi2 as diffusion sources for shallow-junction formation in silicon", J.Appl.Phys.Vol.70 (2), No.15, pp.708-719 (1991) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979) T.Morimoto, T.Ohguro, H.Sasaki, MSMomose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.
  • An object of the present invention is to provide a semiconductor device having SGT and a method for manufacturing the same, which can increase the density and performance of a circuit.
  • a semiconductor device having an SGT according to the first aspect of the present invention includes: A semiconductor pillar standing on a substrate in a direction perpendicular to the substrate plane; A first impurity region including a donor or acceptor impurity atom formed under the semiconductor pillar; In a plan view, a first alloy layer having a uniform width and surrounding the entire circumference of the first impurity region; In plan view, a second alloy layer connected to a part of the outer periphery of the first alloy layer and extending in a horizontal direction with respect to the substrate plane; A second impurity region including a donor or acceptor impurity atom having the same conductivity as that of the first impurity region on the semiconductor pillar; A first insulating layer surrounding a part of the semiconductor pillar between the first impurity region and the second impurity region; A first conductor layer surrounding the first insulating layer, One of the first impurity region and the second impurity region functions as a source and the other functions as a drain.
  • the part of the semiconductor pillar between the first impurity region and the second impurity region functions as a channel;
  • the first conductor layer functions as a gate;
  • SGT Square Gate MOS Transistor
  • the first alloy layer, the second alloy layer, and the first impurity region contain the same donor or acceptor impurity atoms. It is preferable.
  • the first alloy layer and the first impurity region are connected in a self-aligned relationship; It is preferable.
  • the first alloy layer is in contact with the inner side surface, is located between the first alloy layer and the first impurity region, and includes the same metal atoms and donor or acceptor impurity atoms as the first alloy layer.
  • a third alloy layer It is preferable.
  • it further includes a fourth alloy layer having an equal width in a circular band surrounding a part of the outer periphery of the first alloy layer and in contact with a part of the second alloy layer. It is preferable.
  • a second conductor layer connected to the first conductor layer and extending in a horizontal direction with respect to the substrate plane is provided above the lower end of the first conductor layer. It is preferable.
  • a method for manufacturing a semiconductor device having an SGT according to the second aspect of the present invention includes: A first semiconductor pillar standing on a substrate in a direction perpendicular to the substrate plane; An alloy layer which surrounds the entire circumference of the first semiconductor pillar and is in contact with a side surface of the first semiconductor pillar at a lower portion of the first semiconductor pillar; Providing a structure including a first impurity region containing donor or acceptor impurity atoms connected to the alloy layer; The alloy layer is etched and connected to a part of the outer periphery of the first alloy layer and the first alloy layer having a uniform width surrounding the entire circumference of the first semiconductor pillar in a plan view.
  • donor or acceptor impurity atoms are introduced into the alloy layer, heat treatment is performed, and the donor or acceptor impurity atoms are extruded from the alloy layer into the first semiconductor pillar. And forming the first impurity region, It is preferable.
  • the step of providing the structure includes performing heat treatment on the alloy layer containing donor or acceptor impurity atoms to form the first impurity region, and forming the first impurity region between the alloy layer and the first impurity region. Forming a third alloy layer containing the same metal atoms and donor or acceptor impurity atoms as the alloy layer, It is preferable.
  • Providing the structure comprises: Forming the first impurity region below the first semiconductor pillar, and thereafter Forming the alloy layer that surrounds the entire circumference of the first impurity region and is in contact with a side surface of the first impurity region. It is preferable.
  • the present invention it is possible to provide a semiconductor device having SGT and a method for manufacturing the same, which can increase the density and performance of the circuit.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 2nd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 2nd Embodiment.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 2nd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 3rd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 3rd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 3rd Embodiment.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 3rd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 3rd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 3rd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 4th Embodiment.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 4th Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 4th Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 4th Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 5th Embodiment.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 5th Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 5th Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 5th Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 6th Embodiment.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 6th Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 7th Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 7th Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 7th Embodiment. It is a schematic structure figure showing SGT of a conventional example. It is sectional drawing of the CMOS inverter circuit which has SGT of a prior art example.
  • (First embodiment) 1A to 1J show a method of manufacturing a CMOS inverter circuit having an SGT according to the first embodiment of the present invention.
  • FIG. 1A shows a plan view and a cross-sectional view for explaining a first manufacturing process of a CMOS inverter circuit having an SGT.
  • (A) is a plan view
  • (b) is a sectional view taken along line XX ′ in (a)
  • (c) is a sectional view taken along line Y1-Y1 ′ in (a).
  • FIG. 4D is a cross-sectional view taken along line Y2-Y2 ′ in FIG.
  • the SiO 2 layers 2a and 2b, the SiN layers 3a and 3b, and the resist layers 5a and 5b are formed using a lithography technique such as RIE (Reactive Ion Etching).
  • SiO 2 layer 2a, SiN layer 3a, the resist layer 5a is laminated on the i-layer substrate 1 in this order
  • the SiO 2 layer 2b, SiN layer 3b, the resist layer 5b is i layer substrate 1 in this order Are stacked.
  • the i-layer substrate 1 is etched by, for example, the RIE method using the SiO 2 layers 2a and 2b, the SiN layers 3a and 3b, and the resist layers 5a and 5b as an etching mask.
  • Si pillars 4a and 4b are formed thereon while leaving the lower portion of the substrate 1 as the i-layer substrate 1a.
  • the resist layers 5a and 5b are removed.
  • Si pillar 4a under the SiO 2 layer 2a, SiN layer 3a, the resist layer 5a is, the SiO 2 layer 2b, SiN layer 3b, Si pillars 4b below the resist layer 5b are respectively located.
  • a substrate metal plate on which the i-layer substrate 1a is arranged and a counter metal plate separated from the substrate metal plate are prepared, and a DC voltage is applied to the substrate metal plate.
  • a bias sputtering method in which material atoms of the opposing metal plate are sputtered by applying RF high frequency voltage to two parallel metal plates and deposited on the i-layer substrate 1a, the SiO 2 layer 6 and the WSi 2 layer 7 The SiO 2 layer 8 is formed. Thereafter, thereby Si pillar 4a, the lower the SiO 2 layer formed on the 4b (not shown), WSi 2 layer (not shown), to remove the upper SiO 2 layer (not shown).
  • the Si columns 4a and 4b are formed by the RIE method, the side surfaces of the Si columns 4a and 4b are formed substantially perpendicular to the plane of the i-layer substrate 1a. For this reason, the SiO 2 film, the WSi 2 film, and the SiO 2 film are not formed on the side surfaces of the Si pillars 4a and 4b (refer to Non-Patent Document 2 for the principle that material atoms do not adhere to the side surfaces).
  • a resist layer 10 covering the Si pillar 4b is formed. Then, using the resist layer 10 as a mask, boron ions (B + ) are ion-implanted from the upper surface direction of the i-layer substrate 1a to form a WSi 2 layer 7a containing B atoms on the outer periphery of the Si pillar 4a. Then, the resist layer 10 is removed.
  • B + boron ions
  • arsenic ions are ion-implanted using a resist layer (not shown) formed so as to cover the Si pillar 4a as a mask, and the WSi 2 layer 7b containing As atoms is formed on the outer periphery of the Si pillar 4b. Formed in the part. Then, the resist layer is removed. Then, a SiO 2 film (not shown) is deposited on the whole by a CVD (Chemical Vapor Deposition) method. Then, this SiO 2 film is etched by RIE so as to remain on the side surfaces of the Si pillars 4a and 4b. Thus, as shown in FIG. 1E, Si pillars 4a, to the side of 4b, to form the SiO 2 layer 11a, a 11b.
  • RIE Chemical Vapor Deposition
  • a resist layer 13 covering a part of the Si pillars 4a and 4b is formed.
  • the SiO 2 layer 8 and the WSi 2 layers 7a and 7b are etched by the RIE method to obtain the SiO 2 layer 8a and the WSi 2 layers 7aa and 7bb.
  • WSi 2 layer 7aa, 7bb is, SiO 2 layer 11a, and existing under 11b, a first alloy layer enclosed Si pillar 4a, the entire circumference of 4b in plan view, connected to the first alloy layer, And a second alloy layer existing under the resist layer 13.
  • the first alloy layers of the WSi 2 layers 7a and 7b are self-aligned with the P + region 12a and the N + region 12b. That is, the first alloy layer of the WSi 2 layers 7aa and 7bb under the SiO 2 layers 11a and 11b is the outer periphery of the P + region 12a and the N + region 12b regardless of the mask misalignment in lithography in forming the resist layer 13. The whole is formed in a circle with the same width.
  • the resist layer 13 is removed. Thereafter, as shown in FIG. 1H, a CVD method to deposit an SiO 2 film (not shown) throughout, by etch-back method, which is etched up to the position of the upper surface of the SiO 2 layer 8a, SiO 2 Layer 14 is formed. Then, the SiO 2 layers 11a and 11b remaining on the side surfaces of the Si pillars 4a and 4b are removed. Then, by ALD (Atomic Layer Deposition) method, to deposit a HfO 2 layer 15, TiN layer 16 on the whole.
  • ALD Atomic Layer Deposition
  • a SiO 2 film (not shown) is deposited on the whole by the CVD method, and the upper surface of the SiO 2 film is below the top of the Si pillars 4a and 4b by the etch back method. Etching is performed so that the SiO 2 layer 18 is formed. Then, to remove TiN layer 16 on top than the SiO 2 layer 14 on the surface, HfO 2 layer 15, SiN layer 3a, 3b, an SiO 2 layer 2a, a 2b. The remaining TiN layer 16 and HfO 2 layer 15 become the TiN layer 16a and the HfO 2 layer 15a. Then, by ion implantation, a P + region 19a is formed on the top of the Si pillar 4a, and an N + region 19b is formed on the top of the Si pillar 4b.
  • a SiO 2 layer 21 is formed on the SiO 2 layer 18 so as to cover the P + region 19a and the N + region 19b. Then, a contact hole 22a is formed on the P + region 19a, a contact hole 22b is formed on the N + region 19b, a contact hole 22c is formed on the TiN layer 16a, and the upper and side surfaces of the WSi 2 layers 7aa and 7bb A contact hole 22d connected to is formed. In plan view, the half length of one side of the contact hole 22d is preferably smaller than the film thickness of the WSi 2 layers 7aa and 7bb.
  • a power wiring metal layer Vdd connected to the P + region 19a via the contact hole 22a is formed on the SiO 2 layer 21, and a ground wiring metal layer Vss connected to the N + region 19b via the contact hole 22b is formed on the SiO 2 layer 21.
  • a second layer 21 an input wiring metal layer Vin to be connected to the TiN layer 16a is formed on the SiO 2 layer 21 via the contact hole 22c, is connected through a contact hole 22 d WSi 2 layer 7aa, and 7bb
  • An output wiring metal layer Vout is formed on the SiO 2 layer 21.
  • the P + regions 12a and 19a are used as sources and drains
  • the HfO 2 layer 15a is used as a gate insulating layer
  • the TiN layer 16a is used as a gate conductor layer
  • the Si pillar 4a between the P + regions 12a and 19a is used as a channel.
  • the load P channel SGT, the N + regions 12b and 19b as the source / drain, the HfO 2 layer 15a as the gate insulating layer, the TiN layer 16a as the gate conductor layer, and the Si pillar 4b between the N + regions 12b and 19b As a channel, a CMOS inverter circuit comprising a driving N-channel SGT is formed.
  • FIG. 1J (e) shows the relationship among the Si pillars 4a and 4b, the P + region 12a, the N + region 12b, and the WSi 2 layers 7aa and 7bb in plan view.
  • the hatched portions are the WSi 2 layers 7aa and 7bb.
  • the WSi 2 layer 7aa includes a WSi 2 layer 7Aa that is a first alloy layer that surrounds the entire circumference of the Si pillar 4a in the shape of a circle with the same width and is self-aligned with the P + region 12a, and the WSi 2 layer 7Aa. part of the outer periphery in contact, and is configured from the WSi 2 layer 7Ab a second alloy layer and connected.
  • WSi 2 layer 7bb surrounds the circular strip all of the periphery of the Si pillar 4b the same width, and WSi 2 layer 7Ba a and first alloy layer which is formed by the N + region 12b self-aligned, the WSi it is formed of a led in a part of the outer periphery of the second layer 7Ba a second alloy layer WSi 2 layer 7Bb.
  • the WSi 2 layers 7Ab and 7Bb are in contact with each other.
  • the following advantages can be obtained.
  • Si pillars SP ⁇ b > 1 and SP ⁇ b > 2 on the i layer 121, and to introduce impurities into the i layer 121 to form a P + region 122 and an N + region 123.
  • the mask design of the Si pillars SP1 and SP2 and the i layer 121 must ensure a dimensional margin for the shape and positional relationship. I must. This has been an impediment to circuit densification.
  • the P + regions 122, N + are in direct contact with the side surfaces of the Si pillars 4a, 4b and are surrounded by a circle with the same width in plan view.
  • WSi 2 layers 7Aa and 7Ba which are first alloy layers in contact with the region 123 in self-alignment, are formed.
  • a uniform electric field is formed in the P + region 12a and the N + region 12b in the circuit operation by the low resistance first alloy layer WSi 2 layers 7Aa and 7Ba surrounding the entire circumference of the Si pillars 4a and 4b. I can do it.
  • This uniform electric field can be formed regardless of the shape of the second alloy layer WSi 2 layers 7Ab and 7Bb in plan view.
  • the WSi 2 layers 7Ab and 7Bb of the second alloy layer may be connected to any part of the outer periphery of the WSi 2 layers 7Aa and 7Ba of the first alloy layer. Thereby, by design, the WSi 2 layers 7Ab and 7Bb of the second alloy layer may not be formed so as to surround the Si pillars 4a and 4b.
  • WSi 2 layer in the subsequent step 7aa, the 7bb acceptor, WSi 2 layer 7a containing donor impurities, 7b may form the P + regions 12a, N + region 12b Si pillars 4a, in 4b
  • the WSi 2 layers 7aa and 7bb in the circuit completed form are formed in self-alignment with the P + region 12a and the N + region 12b, and the P + region 12a and N + region 12b are wiring conductor layers that are directly connected. This leads to simplification of the circuit manufacturing process. 4).
  • the P + region 122 and the N + region 123 formed in the i layer 121 are formed so as to extend to the bottom of the Si pillars SP1 and SP2, and the low resistance formed on the upper surface of the i layer 121. Is connected to the wiring metal layer Vo through a contact hole 132a formed on the silicide layer 129b. For this reason, the resistance generated between the end of the silicide layer 129b and the P + region 122 and the N + region 123 immediately below the Si pillars SP1 and SP2 causes a decrease in drive current and a decrease in drive speed.
  • the WSi 2 layers 7aa and 7bb which are low resistance silicide layers, are directly connected to the P + regions 12a and N + regions 12b on the side surfaces of the Si pillars 4a and 4b.
  • the planar view area of the contact hole 132 b connecting the output wiring metal layer Vo, the P + region 122, and the N + region 123 decreases as the circuit density increases. There is a problem that the contact resistance increases.
  • the contact hole is formed with a minimum processing dimension in plan view in order to increase the density, and this increase in contact resistance is a serious problem.
  • the connection between the output wiring metal layer Vout and the WSi 2 layers 7aa and 7bb is made on the upper and side surfaces of the WSi 2 layers 7aa and 7bb in the contact hole 22d. Since the entire WSi 2 layers 7aa and 7bb are formed of a low-resistance silicide material, increasing the thickness in the vertical direction of the WSi 2 layers 7aa and 7bb without expanding the shape of the contact hole 22d in plan view The contact resistance can be lowered. 6).
  • the contact hole 22d connected to the output wiring metal layer Vout is provided across both the WSi 2 layers 7aa and 7bb.
  • the WSi 2 layer 7aa containing acceptor impurity atoms and the WSi 2 layer 7bb containing donor impurity atoms are both low-resistance silicide layers, the contact hole 22d is formed only on one of the WSi 2 layers 7aa and 7bb. Even if it is provided, the P + region 12a and the N + region 12b can be connected to the output wiring metal layer Vout with low resistance. This can increase the degree of freedom of the position of the contact hole 22d in circuit design, leading to higher circuit density.
  • (Second Embodiment) 2A to 2C show a method of manufacturing a CMOS inverter circuit having an SGT according to the second embodiment of the present invention.
  • (A) is a plan view
  • (b) is a sectional view taken along line XX ′ in (a)
  • (c) is a sectional view taken along line Y1-Y1 ′ in (a).
  • (D) shows a cross-sectional view taken along line Y2-Y2 ′ of (a)
  • (e) shows Si pillars 4a, 4b, P + region 12a, and N + region 12b in plan view.
  • CoSi 2 layers 23aa and 23bb are shown.
  • the CoSi 2 layer 23a containing acceptor impurities is arranged on the outer periphery of the Si pillar 4a and the CoSi containing donor impurities.
  • Two layers 23b are formed on the outer periphery of the Si pillar 4b.
  • CoSi 2 layers 24a and 24b by silicidation are formed on the side surfaces of the Si pillars 4a and 4b, and from the CoSi 2 layers 23a, 23b, 24a, and 24b of B atoms and As atoms. Due to the extrusion effect, a P + region 12a is formed in the Si column 4a, and an N + region 12b is formed in the Si column 4b (CoSi 2 layers 24a and 24b, P + region 12a, N due to the impurity atom extrusion effect) ( For the principle of forming the + region 12b, see Non-Patent Document 3).
  • a CMOS inverter circuit as shown in FIG. 2C is formed.
  • P + regions 12a and N + regions 12b are formed below the Si pillars 4a and 4b.
  • CoSi 2 layers 24a and 24b are formed on the side surfaces of the Si pillars 4a and 4b so as to surround the entire outer periphery of the P + region 12a and the N + region 12b.
  • CoSi 2 layer 24a surrounds the entire periphery of 24b, CoSi 2 layer 23aa, 23bb are formed.
  • FIG. 2C (e) shows, in plan view, the Si pillars 4a and 4b, the P + regions 12a, the N + regions 12b, the CoSi 2 layers 24a and 24b formed inside the Si pillars 4a and 4b, and the Si pillars 4a and 4b.
  • the relationship between the CoSi 2 layers 23aa and 23bb surrounding the entire outer periphery of FIG. The hatched portions are the CoSi 2 layers 23aa and 23bb.
  • CoSi 2 layer 23aa is the entire circumference of the Si pillar 4a, enclosed in a circle strip the same width, and the CoSi 2 layer 23Aa is first alloy layer which is formed by the P + region 12a and self-aligned, the CoSi 2 layer
  • the CoSi 2 layer 23Ab is a second alloy layer connected to a part of the outer periphery of the 23Aa.
  • CoSi 2 layer 23bb is the entire circumference of the Si pillar 4b, enclosed in a circle strip the same width, and CoSi 2 layer 23Ba is and first alloy layer which is formed by the N + region 12b self-aligned, the CoSi are formed of a led in a part of the outer periphery of the second layer 23Ba is a second alloy layer CoSi 2 layer 23Bb.
  • a CoSi 2 layer 24a that is a third alloy layer is formed inside the Si pillar 4a so as to be connected to the entire inner periphery of the CoSi 2 layer 23Aa that is the first alloy layer.
  • a CoSi 2 layer 24b which is a third alloy layer, is formed inside the Si pillar 4b so as to be connected to the entire inner periphery of the CoSi 2 layer 23Ba.
  • P + the entire area of the outer peripheral region 12a there is CoSi 2 layer 23Aa of CoSi 2 layer 24a and the second alloy layer of the third alloy layer enclosed in a circle strip with the same width, as well as N + region
  • a third alloy layer CoSi 2 layer 24b and a second alloy layer CoSi 2 layer 23Ba are formed by encircling the entire outer periphery of 12b in a circle with the same width.
  • FIG. 3A to 3F show a method for manufacturing a CMOS inverter circuit having an SGT according to a third embodiment of the present invention.
  • (A) is a plan view
  • (b) is a sectional view taken along line XX ′ in (a)
  • (c) is a sectional view taken along line Y1-Y1 ′ in (a).
  • FIG. 4D is a cross-sectional view taken along line Y2-Y2 ′ in FIG.
  • Si pillars 4a and 4b are formed on an i-layer substrate 1a by a RIE method using a resist layer (not shown), SiN layers 3a and 3b, and SiO 2 layers 2a and 2b as a mask. After that, the SiO 2 layer 26 is entirely covered by the ALD method. And the SiN layer 27 is formed in the outer peripheral part of Si pillar 4a, 4b.
  • a resist layer 28 is formed on the SiN layer 27. Then, the SiO 2 layer 26 in contact with the resist layer 28 is etched by flowing a hydrofluoric acid (HF) gas (refer to Non-Patent Document 4 for the etching principle).
  • HF hydrofluoric acid
  • holes 30a and 30b are formed in a circular band shape below the Si pillars 4a and 4b.
  • the SiO 2 layer 26 is separated into SiO 2 layers 26a and 26b surrounding the upper portions of the Si pillars 4a and 4b and SiO 2 layers 26c surrounding the lower parts of the Si pillars 4a and 4b and on the i-layer substrate 1a.
  • the resist layer 28 is removed.
  • a WSi 2 layer 31 is formed on the SiN layer 27 so that the upper surface position is above the holes 30 a and 30 b formed by etching the SiO 2 layer 26.
  • the SiO 2 layer 32 is formed on the WSi 2 layer 31.
  • FIG. 3D Fig. 1D of the first embodiment, using the same steps as described in FIG. 1E, and WSi 2 layer 31a containing a B atom, WSi 2 layer containing As atoms 31b is formed. Then, heat treatment is performed to extrude B atoms and As atoms in the WSi 2 layers 31a and 31b into the Si pillars 4a and 4b, thereby forming P + regions 33a and N + regions 33b.
  • a resist layer 13 that covers a part of the Si pillars 4 a and 4 b in plan view is formed using the same process as that illustrated in FIG. 1G of the first embodiment.
  • the SiO 2 layer 32 and the WSi 2 layers 31a and 31b are etched by the RIE method.
  • WSi 2 layers 31aa and 31bb are formed under the SiO 2 layers 26a and 26b and the resist layer 13.
  • the SiO 2 layer 32 a remains under the resist layer 13.
  • the resist layer 13 and the SiO 2 layers 26a, 26b, and 32a are removed, and the SiO 2 layer 35, the HfO 2 and the SiO 2 layer 14, the HfO 2 layer 15, and the TiN layer 16 are removed.
  • Two layers 36 and a TiN layer 37 are formed. Thereafter, the same steps as those in FIGS. 1H to 1J of the first embodiment are performed to form a CMOS inverter circuit on the i-layer substrate 1a.
  • the WSi 2 layers 31aa and 31bb similar to the WSi 2 layers 7aa and 7bb can be formed without forming the SiO 2 layers 11a and 11b on the side surfaces of the Si pillars 4a and 4b as in the first embodiment. Can be formed. Thereby, the same advantage as 1st Embodiment is acquired.
  • FIG. 4A to 4D show a method for manufacturing a CMOS inverter circuit having SGTs according to the fourth embodiment of the present invention.
  • (A) is a plan view
  • (b) is a sectional view taken along line XX ′ in (a)
  • (c) is a sectional view taken along line Y1-Y1 ′ in (a).
  • FIG. 4D is a cross-sectional view taken along line Y2-Y2 ′ in FIG.
  • holes 30 a and 30 b are formed in a circular band shape under the SiO 2 layers 26 a and 26 b covering the Si pillars 4 a and 4 b.
  • an HfO 2 layer (not shown), a TiN layer (not shown), SiO, which covers the Si pillars 4a and 4b and is formed on the SiN layer 6,
  • Two layers (not shown) are etched to form circular holes 30A and 30B below the Si pillars 4a and 4b.
  • the HfO 2 layers 15A and 15B, the TiN layers 16A and 16B, and the SiO 2 layers 38a and 38b are formed so as to cover the Si pillars 4a and 4b.
  • titanium oxide (TiO) layers 39a and 39b are formed on the surfaces of the TiN layers 16A and 16B facing the holes 30A and 30B.
  • a CoSi 2 layer (not shown) and a SiO 2 layer 40 are formed on the SiN layer 6 so that the upper surfaces are above the holes 30A and 30B, respectively.
  • a CoSi 2 layer 41a including B atoms surrounding the Si pillar 4a and a CoSi 2 layer 41b including As atoms surrounding the Si pillar 4b are formed.
  • heat treatment is performed to push out B atoms and As atoms in the CoSi 2 layers 41a and 41b into the Si pillars 4a and 4b, thereby forming P + regions 42a and N + regions 42b.
  • a resist layer 13 is formed so as to overlap part of the tops of the SiO 2 layers 38a and 38b covering the Si pillars 4a and 4b. Then, using the resist layer 13 and the SiO 2 layers 38a and 38b as a mask, the SiO 2 layer 40 and the CoSi 2 layers 41a and 41b are etched using the RIE method to obtain the SiO 2 layer 40a and the CoSi 2 layers 41aa and 41bb. Form.
  • the resist layer 13 is removed.
  • the SiN layer 45 is formed on the outer peripheral portions of the Si pillars 4a and 4b so that the upper surface positions thereof are higher than the P + regions 42a and the N + regions 42b.
  • holes surrounding the TiN layers 16A and 16B whose upper surface position is on the SiN layer 45 are formed in the SiO 2 layers 38A and 38B.
  • a NiSi layer 46 connected to and connected to the TiN layers 16A and 16B is formed on the SiN layer 45.
  • the SiO 2 layer 47 is formed on the SiN layer 45 and the NiSi layer 46 so that the upper surface position is below the tops of the Si pillars 4a and 4b.
  • a P + region 19a is formed on the top of the Si pillar 4a, and an N + region 19b is formed on the top of the Si pillar 4b.
  • a SiO 2 layer 21 as a whole.
  • a contact hole 22d connected to the side surface is formed.
  • An input wiring metal layer Vin connected to 46 and an output wiring metal layer Vout connected to the CoSi 2 layers 41aa and 41bb via the contact holes 22d are formed on the SiO 2 layer 21. Thereby, a CMOS inverter circuit is formed on the i-layer substrate 1a.
  • CoSi 2 layers 41aa and 41bb connected to the P + region 42a and the N + region 42b via the CoSi 2 layers 43a and 43b on the outer peripheral portions of the Si columns 4a and 4b are formed in the same manner as in the first embodiment.
  • a thin SiO 2 layer 8a, HfO is provided between the WSi 2 layers 7aa and 7bb connected to the P + region 12a and the N + region 12b as the drain layer and the TiN layer 16a as the gate conductor layer.
  • a thick SiN layer is formed between the NiSi layer 46 connected to the gate TiN layers 16A and 16B and the CoSi 2 layers 41aa and 41bb connected to the drain P + region 42a and the N + region 42b.
  • a layer 45 is formed.
  • FIG. 5A to 5D show a method for manufacturing a CMOS inverter circuit having SGTs according to a fifth embodiment of the present invention.
  • (A) is a plan view
  • (b) is a sectional view taken along line XX ′ in (a)
  • (c) is a sectional view taken along line Y1-Y1 ′ in (a).
  • FIG. 4D is a cross-sectional view taken along line Y2-Y2 ′ in FIG.
  • the resist layer 50 covers a part of the Si pillars 4a and 4b and is formed smaller in the lower part of the drawing than the resist layer 13 in FIG. 1G of the first embodiment in plan view. Then, as in the first embodiment, RIE etching is performed using the resist layer 50 and the SiO 2 layers 11a and 11b formed on the outer peripheral side surfaces of the Si pillars 4a and 4b as masks, and a WSi 2 layer 51a containing B atoms. When, formed WSi 2 layer 51b containing As atoms, an SiO 2 layer 52. Then, the resist layer 50 is removed.
  • the SiO 2 layer 14 is formed on the SiN layer 6 so that the upper surface comes to the upper surface position of the SiO 2 layer 52. Then, the HfO 2 layer 15, the TiN layer 16, and the SiO 2 layer (not shown) are entirely covered. Then, SiO 2 layers 52a and 52b are formed on the side surfaces of the TiN layer 16 surrounding the Si pillars 4a and 4b by using an etch bank etching method. Then, in plan view, a resist layer 53 that covers a part of the Si pillars 4a and 4b and is connected in the upper part of the drawing is formed.
  • the TiN layer 16a connected to the side surface of the HfO 2 layer 15 on the side surface of 4b and the surface of the HfO 2 layer 15 on the SiO 2 layer 14 is formed.
  • the resist layer 53 is removed.
  • the SiO 2 layer 18, the P + region 19a, the N + region 19b, the HfO 2 layer 15a, and the SiO 2 layer 21 are formed.
  • a contact hole 22a is formed on the P + region 19a
  • a contact hole 22b is formed on the N + region 19b
  • a contact hole 22e is formed on the TiN layer 16a
  • the upper surfaces of the WSi 2 layers 51a and 51b A contact hole 22d connected to the side surface is formed.
  • An input wiring metal layer VIN connected to 16a and an output wiring metal layer VOUT connected to the WSi 2 layers 51a and 51b via the contact holes 22d are formed on the SiO 2 layer 21. Thereby, a CMOS inverter circuit is formed on the i-layer substrate 1a.
  • the regions extending in the horizontal direction of the WSi 2 layers 51a and 51b and the TiN layer 16a do not overlap in a plan view, and are in the vertical direction of the WSi 2 layers 51a and 51b and the TiN layer 16a. Only the extended regions overlap in plan view. Thereby, the capacitance between the gate TiN layer 16a and the drain P + region 12a and the N + region 12b can be reduced. This leads to an increase in the speed of the CMOS inverter circuit.
  • FIG. 6A and 6B show a method for manufacturing a CMOS inverter circuit having SGTs according to a sixth embodiment of the present invention.
  • (A) is a plan view
  • (b) is a sectional view taken along line XX ′ in (a)
  • (c) is a sectional view taken along line Y1-Y1 ′ in (a).
  • FIG. 4D is a cross-sectional view taken along line Y2-Y2 ′ in FIG.
  • Si pillars 4a and 4B are formed on the i-layer substrate 1a.
  • the Si pillar 4B is formed closer to the Si pillar 4a than the Si pillar 4b in the first embodiment.
  • the SiO 2 layer 2a and the SiN layer 3a are formed on the Si pillar 4a, and the SiO 2 layer 2B and the SiN layer 3B are formed on the Si pillar 4B.
  • the SiO 2 layer 6, the WSi 2 layer 7A containing B atoms, the WSi 2 layer 7B containing As atoms, and the SiO 2 layer 8 are formed on the outer periphery of the Si pillars 4a and 4B.
  • a P + region 12a is formed in the Si pillar 4a in contact with the WSi 2 layer 7A, and an N + region 12B is formed in the Si pillar 4b in contact with the WSi 2 layer 7B.
  • an SiO 2 film (not shown) is entirely coated using the CVD method, and then etched back by the RIE method to form the SiO 2 layer 55 on the side surfaces of the Si pillars 4a and 4B.
  • the SiO 2 layer 55 is formed so as to be connected between the Si pillars 4a and 4B.
  • the SiO 2 layer 8 and the WSi 2 layers 7A and 7B are etched to form the SiO 2 layer 8A and the WSi 2 layers 7Aa and 7Bb. Thereafter, the same process as in the first embodiment is performed to form a CMOS inverter circuit.
  • FIG. 6B (e) shows the relationship among the Si pillars 4a, 4B, the P + region 12a, the N + region 12B, and the WSi 2 layers 7Aa and 7Bb in plan view.
  • the hatched portions are the WSi 2 layers 7Aa and 7Bb.
  • the WSi 2 layer 7Aa surrounds the entire circumference of the Si pillar 4a and is a first alloy layer formed by self-alignment with the P + region 12a.
  • the WSi 2 layer 57a is formed on a part of the outer periphery of the WSi 2 layer 57a.
  • CoSi 2 layers 24a and 24b, which are third alloy layers, are formed on the surface layers of the Si pillars 4a and 4b).
  • WSi 2 layer 7Bb surrounds the entire outer periphery of the Si pillar 4B
  • the WSi 2 layer 57b is a first alloy layer which is formed by the N + region 12B and the self-alignment
  • the outer periphery of the WSi 2 layer 57b A WSi 2 layer 59b that is a second alloy layer that is in contact with and connected to a part, and a WSi 2 layer 58b that is a fourth alloy layer that surrounds a part of the outer periphery of the WSi 2 layer 57b and is connected to the WSi 2 layer 59b.
  • the WSi 2 layer 7Bb surrounds the entire outer periphery of the Si pillar 4B
  • the WSi 2 layer 57b is a first alloy layer which is formed by the N + region 12B and the self-alignment
  • the outer periphery of the WSi 2 layer 57b A WSi 2 layer 59b that is a second alloy layer
  • the WSi 2 layers 7Aa and 7Bb can be formed without using the resist layer 13 as in the first embodiment. Thereby, a process is simplified. In addition, since the Si pillars 4a and 4B are close to each other, the circuit density is increased.
  • FIG. 7A to 7C show a method for manufacturing a CMOS inverter circuit having SGTs according to a seventh embodiment of the present invention.
  • (A) is a plan view
  • (b) is a sectional view taken along line XX ′ in (a)
  • (c) is a sectional view taken along line Y1-Y1 ′ in (a).
  • FIG. 4D is a cross-sectional view taken along line Y2-Y2 ′ in FIG.
  • a P + region 60a and an N + region 60b are formed on the surface layer of the i-layer substrate 1 by, for example, an ion implantation method. Then, the i layer 1b is formed on the P + region 60a and the N + region 60b by, for example, the Si epitaxial method. As in the first embodiment, the SiO 2 layer 2a, the SiN layer 3a, and the resist layer 5a are formed on the i layer 1b above the P + region 60a, and the SiO 2 layer is formed on the i layer 1b and above the N + layer 60b. Two layers 2b, a SiN layer 3b, and a resist layer 5b are formed.
  • the SiO 2 layers 2a and 2b, the SiN layers 3a and 3b, and the resist layers 5a and 5b are used as a mask, and the i layer 1b, the P + region 60a, N
  • the + region 60b and the i-layer substrate 1 are etched to leave the lower part of the i-layer substrate 1 as the i-layer substrate 1a and form the Si pillars 4a and 4b thereon as in the first embodiment.
  • P + regions 60aa and N + regions 60bb are formed in the Si pillars 4a and 4b from the etched P + regions 60a and N + layers 60b.
  • the SiO 2 layer 6, the WSi 2 layer 61, and the SiO 2 layer 8 are formed on the i-layer substrate 1 a on the outer periphery of the Si pillars 4 a and 4 b.
  • SiO 2 layers 11a and 11b are formed on the outer peripheral side surfaces of the Si pillars 4a and 4b.
  • a connected resist layer 13 is formed so as to cover a part of the tops of the Si pillars 4a and 4b.
  • the SiO 2 layers 11a and 11b and the resist layer 13 are etched by the RIE method to form the SiO 2 layer 8a and the WSi 2 layer 61a.
  • CMOS inverter circuit is formed by performing the same process as in the first embodiment.
  • the P + regions 60aa and the N + regions 60bb are formed in the Si pillars 4a and 4b. Accordingly, as in the first embodiment, the entire circumference of the P + region 60aa and the N + region 60bb can be obtained without forming the WSi 2 layer 7a containing B atoms and the WSi 2 layer 7b containing As atoms.
  • a WSi 2 layer 61a composed of a first alloy layer that surrounds and a part of the outer periphery of the first alloy layer and a connected second alloy layer can be formed. 2.
  • the donor or acceptor impurity atoms are extruded from the Si pillars 4a and 4b into the Si pillars 4a and 4b by heat treatment from the WSi 2 layer 7a containing B atoms and the WSi 2 layer 7b containing As atoms. , P + region 12a and N + region 12b were formed.
  • the heat treatment conditions such as temperature and time must take into account the peeling caused by the stress generation of the WSi 2 layers 7a and 7b.
  • the P + region 60a and the N + region 60b are formed before the WSi 2 layer 61 is formed, such a problem does not occur.
  • the P + region 60a and the N + region The impurity concentration of 60b can be formed sufficiently high. Thereby, the resistance of the drain P + region 60a and the N + region 60b can be reduced.
  • the WSi 2 layer region containing B atoms (corresponding to the WSi 2 layer 7a in the first embodiment) and the WSi 2 layer region containing As atoms (in the first embodiment) (Corresponding to the WSi 2 layer 7b).
  • B atoms and As atoms are pushed out from the WSi 2 layer region on the outer peripheral side surfaces of the P + region 60aa and the N + region 60bb, and the P + region 12a and the N + region 12b are formed as in the first embodiment.
  • the Rukoto further be reduced P + regions 60aa, and the N + region 60bb, a contact resistance between the WSi 2 layer 61a.
  • the P + region 12a and the N + region 12b are formed to the vicinity of the center of the P + region 60a and the N + region 60b, and the P + region 12a and the N + region 12b, and the P + region 60a and the N + region 60b are formed.
  • a high concentration donor or acceptor impurity region is formed in the Si pillars 4a and 4b. The same applies to other embodiments according to the present invention.
  • the Si pillar made of silicon is used.
  • the technical idea of the present invention can also be applied to an SGT that uses a semiconductor material other than silicon in part or in whole.
  • the TiN layer 16a is used as the gate conductive layer, but the material of the gate conductive layer may be another metal layer or a conductor material layer.
  • the gate conductor layer may be formed from multiple conductor layers. The same applies to other embodiments according to the present invention.
  • the first embodiment was formed by sputter deposition of SiO 2 layer 6, WSi 2 layer 7, the SiO 2 layer 8, and the film deposited on the whole using, for example, the CVD method, is formed by etching back May be.
  • other methods such as forming one of the SiO 2 layer 6, the WSi 2 layer 7, and the SiO 2 layer 8 by an etch back method and forming the other by a sputtering method may be used. The same applies to other embodiments according to the present invention.
  • the WSi 2 layer is used, and in the second and fourth embodiments, the CoSi 2 layer is used.
  • a silicide layer containing another metal atom or an alloy layer containing another semiconductor atom other than Si may be used in each embodiment.
  • the P + regions 12a and 33a and the N + regions 12b and 33b are arranged on the outer periphery of the Si pillars 4a and 4b. Is formed.
  • the P + region 42a and the N + region 42b are formed to be connected to the centers of the Si pillars 4a and 4b.
  • the depth at which these P + regions and N + regions are formed in the Si pillars 4a and 4b varies depending on the thickness of the Si pillars 4a and 4b and the process temperature, and the Si pillars 4a and 4b. It is formed up to the outer periphery of, or to the center thereof.
  • CoSi 2 layers 24a, 24b, 43a, and 43b as silicide layers are formed on the outer peripheral portions of the Si pillars 4a and 4b. Even if these are formed up to the center of the Si pillars 4a and 4b, they do not depart from the scope of the present invention.
  • the WSi 2 layers 7aa and 7bb are used as the wiring alloy layers.
  • a silicide layer is hardly formed in the Si pillars 4a and 4b.
  • a thin silicide layer is formed in the Si pillar depending on the heat treatment conditions in the process.
  • the well layer is not formed in the Si pillars 4a and 4b below the P + region 12a and the N + region 12b.
  • ion implantation or solid phase is formed after the Si pillars 4a and 4b are formed.
  • a well layer composed of a single layer or a plurality of layers may be formed by diffusion or the like. This does not depart from the scope of the present invention. The same applies to other embodiments according to the present invention.
  • the TiN layers 16A and 16B are connected to the NiSi layer 46 of the wiring conductor layer at the intermediate position of the TiN layers 16A and 16B in the vertical direction.
  • the capacitance between the gate TiN layers 16A and 16B and the source P + region 42a and the N + region 42b was reduced. This can also be applied to other embodiments according to the present invention.
  • the WSi 2 layers 51a and 51b and the portion of the TiN layer 16a extending in the horizontal direction are formed so as not to overlap each other in plan view.
  • the capacitance between the WSi 2 layers 51a and 51b and the TiN layer 16a can be reduced. This can also be applied to other embodiments according to the present invention.
  • an SOI (Silicon On Insulator) substrate having an insulating substrate can be used instead of the i-layer substrate 1a.
  • the HfO 2 layers 15, 15a, 15A, 15B, and 36 are used as the insulating layers.
  • the insulating layers are not limited to HfO 2 , and other insulating materials of a single layer or a plurality of layers may be used. Good.
  • the description of the first embodiment has been made on the case where one SGT is formed on each of the Si pillars 4a and 4b.
  • the present invention is applied to the P + regions 12a and N + formed on the bottoms of the Si pillars 4a and 4b. and region 12b, WSi 2 layer 7aa is a wiring alloy layer connected thereto, since it relates 7bb, the present invention can be applied to circuit formation to form a plurality of SGT in one semiconductor pillar. This can also be applied to other embodiments according to the present invention.
  • the SGT has a structure in which a gate insulating layer is formed on the outer periphery of the semiconductor pillar, and a gate conductor layer is formed on the outer periphery of the gate insulating layer.
  • a flash memory element having an electrically floating conductor layer between the gate conductor layer and the gate insulating layer is also one form of SGT, and the technical idea of the present invention is applicable.
  • the first alloy layer surrounding the entire circumference of the source or drain impurity region below the Si pillars 4a, 4b, 4B and the second alloy layer connected to a part of the outer periphery of the first alloy layer are provided. is doing.
  • the second alloy layer has a plurality of locations on the outer periphery of the first alloy layer or the outer periphery. A circuit connected to the whole may be formed.
  • the present invention is capable of various embodiments and modifications without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an example of the present invention, and does not limit the scope of the present invention. The said Example and modification can be combined arbitrarily. Further, even if a part of the configuration requirements of the embodiment is removed as necessary, it is within the scope of the technical idea of the present invention.
  • the semiconductor device having SGT and the manufacturing method thereof according to the present invention are useful for realizing a semiconductor device having SGT and capable of high-speed operation.

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Abstract

Ｓｉ柱（４ａ、４ｂ）の下部にあるソースまたはドレインとなる不純物領域（１２ａ、１２ｂ）の外周全体に繋がった円帯状の、不純物領域（１２ａ、１２ｂ）に対して自己整合により形成され、且つ不純物領域（１２ａ、１２ｂ）と同じ不純物原子を含んだ第１合金層と、この第１合金層の外周の一部と繋がった、不純物領域（１２ａ、１２ｂ）と同じ不純物原子を含んだ第２合金層とよりなる配線合金層であるＷＳｉ２層（７ａａ、７ｂｂ）を有して、Ｓｉ柱（４ａ、４ｂ）にＳＧＴが形成されている。

Description

ＳＧＴを有する半導体装置及びその製造方法
　本発明は、ＳＧＴ（Surrounding Gate MOS Transistor）を有する半導体装置及びその製造方法に関する。
　近年、ＳＧＴを有する半導体装置の更なる高密度化と高性能化が求められている。
　プレナー型ＭＯＳトランジスタでは、Ｐ、ＮチャネルＭＯＳトランジスタのチャネルは、ソース、ドレイン間の半導体基板の表面に沿う水平方向に形成されている。これに対し、ＳＧＴのチャネルは、半導体基板表面に対して垂直方向に形成されている（例えば、特許文献１、非特許文献１を参照）。
　図８に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）のＳｉ柱１１５（以下、シリコン半導体柱を「Ｓｉ柱」と称す。）の上下の位置に、一方がソースとして機能するときに、他方がドレインとして機能するＮ＋領域１１６ａ、１１６ｂが形成されている。ソース、ドレインＮ＋領域１１６ａ、１１６ｂの間のＳｉ柱１１５がチャネル領域１１７となる。このチャネル領域１１７を囲むようにゲート絶縁層１１８が形成され、ゲート絶縁層１１８を囲むようにゲート導体層１１９が形成されている。ＳＧＴでは、ソース、ドレインＮ＋領域１１６ａ、１１６ｂ、チャネル領域１１７、ゲート絶縁層１１８、ゲート導体層１１９が、単一のＳｉ柱１１５に形成されている。このため、ＳＧＴの表面の占有面積は、見かけ上、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋領域の占有面積に相当するものになる。そのため、ＳＧＴを有する回路チップでは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化を実現することが可能である。
　図９に、ＳＧＴを用いたＣＭＯＳインバータ回路の断面図を示す（例えば、特許文献２、図３８（ｂ）を参照）。
　このＣＭＯＳインバータ回路では、絶縁層基板１２０上にｉ層１２１（「ｉ層」は、真性型Ｓｉ層を示す。）が形成され、このｉ層１２１上にＰチャネルＳＧＴのためのＳｉ柱ＳＰ１とＮチャネルＳＧＴのためのＳｉ柱ＳＰ２とが形成されている。
　ＰチャネルＳＧＴのドレインＰ＋領域１２２が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ１の下部を囲むように形成されている。また、ＮチャネルＳＧＴのドレインＮ＋領域１２３が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ２の下部を囲むように形成されている。
　ＰチャネルＳＧＴのソースＰ＋領域１２４がＳｉ柱ＳＰ１の頂部に形成され、ＮチャネルＳＧＴのソースＮ＋領域１２５がＳｉ柱ＳＰ２の頂部に形成されている。
　Ｓｉ柱ＳＰ１、ＳＰ２を囲み、Ｐ＋領域１２２及びＮ＋領域１２３の上表面上に延びるように、ゲート絶縁層１２６ａ、１２６ｂが形成され、ゲート絶縁層１２６ａ、１２６ｂを囲むように、ＰチャネルＳＧＴのゲート導体層１２７ａと、ＮチャネルＳＧＴのゲート導体層１２７ｂと、が形成されている。
　これらゲート導体層１２７ａ、１２７ｂを囲むように、絶縁層であるサイドウォール窒化膜１２８ａ、１２８ｂが形成されている。これと同様に、Ｓｉ柱ＳＰ１、ＳＰ２の頂部のＰ＋領域、Ｎ＋領域をそれぞれ囲むように、絶縁層であるサイドウォール窒化膜１２８ｃ、１２８ｄが形成されている。
　ＰチャネルＳＧＴのドレインＰ＋領域１２２とＮチャネルＳＧＴのドレインＮ＋領域１２３とはシリサイド層１２９ｂを介して接続されている。ＰチャネルＳＧＴのソースＰ＋領域１２４上にシリサイド層１２９ａが形成され、ＮチャネルＳＧＴのソースＮ＋領域１２５上にシリサイド層１２９ｃが形成されている。さらに、ゲート導体層１２７ａ、１２７ｂの頂部にシリサイド層１２９ｄ、１２９ｅが形成されている。
　Ｐ＋領域１２２、１２４間にあるＳｉ柱ＳＰ１のｉ層１３０ａがＰチャネルＳＧＴのチャネルとして機能し、Ｎ＋領域１２３、１２５間のＳｉ柱ＳＰ２のｉ層１３０ｂがＮチャネルＳＧＴのチャネルとして機能する。
　絶縁層基板１２０、ｉ層１２１及びＳｉ柱ＳＰ１、ＳＰ２を覆うように、ＳｉＯ２層１３１が形成されている。さらに、このＳｉＯ２層１３１を貫通するコンタクトホール１３２ａ、１３２ｂ、１３２ｃが、Ｓｉ柱ＳＰ１、ＳＰ２上、ＰチャネルＳＧＴのドレインＰ＋領域１２２上、及びＮチャネルＳＧＴのＮ＋領域１２３上に形成されている。
　コンタクトホール１３２ａを介して、ＳｉＯ２層１３１上に形成された電源配線金属層Ｖｄと、ＰチャネルＳＧＴのソースＰ＋領域１２４及びシリサイド層１２９ａと、が接続されている。コンタクトホール１３２ｂを介して、ＳｉＯ２層１３１上に形成された出力配線金属層Ｖｏと、ＰチャネルＳＧＴのドレインＰ＋領域１２２、ＮチャネルＳＧＴのドレインＮ＋領域１２３及びシリサイド層１２９ｂと、が接続されている。さらに、コンタクトホール１３２ｃを介して、ＳｉＯ２層１３１上に形成されたグランド配線金属層Ｖｓと、ＮチャネルＳＧＴのソースＮ＋領域１２５及びシリサイド層１２９ｃと、が接続されている。
　ＰチャネルＳＧＴのゲート導体層１２７ａとＮチャネルＳＧＴのゲート導体層１２７ｂとは、互いに接続された状態で入力配線金属層（図示せず）に繋がっている。
　このＣＭＯＳインバータ回路では、ＰチャネルＳＧＴとＮチャネルＳＧＴとが、それぞれＳｉ柱ＳＰ１、ＳＰ２内に形成されている。このため、垂直方向から平面視した場合の回路面積が縮小される。この結果、従来例のプレナー型ＭＯＳトランジスタを有するＣＭＯＳインバータ回路と比較して、さらなる回路の縮小化が実現される。
　図９に示すＳＧＴを有するＣＭＯＳインバータ回路においても、更なる回路の高密度化と高性能化が求められている。本回路において、更なる回路の高密度化と高性能化に対して、下記のような問題がある。
１．Ｓｉ柱ＳＰ１、ＳＰ２をｉ層１２１上に正確かつ確実に形成するために、Ｓｉ柱ＳＰ１、ＳＰ２とｉ層１２１のマスク設計では、その形状及び位置関係について寸法余裕を確保しなければいけない。これは、回路高密度化への阻害要因になる。
２．シリサイド層１２９ｂ端と、Ｓｉ柱ＳＰ１、ＳＰ２直下までのＰ＋領域１２２、Ｎ＋領域１２３との間の抵抗が、駆動電流の減少、駆動速度の低下の原因になる。
３．ゲート導体層１２７ａとＰ＋領域１２２との間には薄いゲート絶縁層１２６ａが存在している。このため、ゲート導体層１２７ａとＰ＋領域１２２との間に大きい結合容量が存在する。同様に、ゲート導体層１２７ｂとＮ＋領域１２３との間には薄いゲート絶縁層１２６ｂが存在している。このため、ゲート導体層１２７ｂとＮ＋領域１２３との間に大きい結合容量が存在する。これら大きい結合容量は、高速化に対する阻害要因となる。
４．コンタクトホール１３２ｂとゲート導体層１２７ａ、１２７ｂとの間に薄いサイドウォール窒化膜１２８ａ、１２８ｂが存在している。このため、ゲート導体層１２７ａ、１２７ｂと、出力配線金属層Ｖｏとの間に大きい結合容量が存在する。これら大きい結合容量は、高速化に対する阻害要因となる。また、サイドウォール窒化膜１２８ａ、１２８ｂを厚くして、結合容量を減らそうとすると、回路面積の増大に繋がる。
　このため、上記の問題を軽減して、回路の高密度化と、高性能化を図る必要がある。
特開平２ー１８８９６６号公報 米国特許出願公開第２０１０／０２６４４８４号明細書
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) C.Y.Ting, V.J.Vivalda, and H.G.Schaefer:"Study of planarized sputter-deposited SiO2"J.Vac.Sci.Technol, 15(3), May/Jun (1978) V.Probst, H.Schaber, A.Mitwalsky. and H.Kabza: "WSi2 and CoSi2 as diffusion sources for shallow-junction formation in silicon", J.Appl.Phys.Vol.70(2), No.15, pp.708-719(1991) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979) T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: "Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI" IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995)
　本発明は、回路の高密度化と高性能化が図れる、ＳＧＴを有する半導体装置及びその製造方法を提供することを目的とする。
　本発明の第１の観点に係るＳＧＴを有する半導体装置は、
　基板上に、前記基板平面に対して垂直方向に立った半導体柱と、
　前記半導体柱の下部に形成したドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域と、
　平面視において、前記第１の不純物領域の全周を囲む、等幅の円帯状の第１の合金層と、
　平面視において、前記第１の合金層の外周の一部に繋がって、前記基板平面に対して水平方向に延びる第２の合金層と、
　前記半導体柱の上部に、前記第１の不純物領域と同じ導電性を有するドナーまたはアクセプタ不純物原子を含んだ第２の不純物領域と、
　前記第１の不純物領域と前記第２の不純物領域との間の前記半導体柱の一部を囲んだ第１の絶縁層と、
　前記第１の絶縁層を囲んだ第１の導体層と、を備え、
　前記第１の不純物領域と前記第２の不純物領域は、一方がソースとして、他方がドレインとして機能し、
　前記第１の不純物領域と前記第２の不純物領域との間の前記半導体柱の前記一部はチャネルとして機能し、
　前記第１の導体層はゲートとして機能し、
　これにより、ＳＧＴ（Surrounding Gate MOS Transistor）が構成される、
ことを特徴とする。
　前記第１の合金層と、前記第２の合金層と、前記第１の不純物領域とは、同じドナーまたはアクセプタ不純物原子を含んでいる、
　ことが好ましい。
　前記第１の合金層と、前記第１の不純物領域が、自己整合の関係で繋がっている、
　ことが好ましい。
　前記第１の合金層の内側側面に接し、前記第１の合金層と前記第１の不純物領域との間に位置し、前記第１の合金層と同じ金属原子及びドナーまたはアクセプタ不純物原子を含む第３の合金層をさらに含む、
　ことが好ましい。
　平面視において、前記第１の合金層の外周の一部を囲み、前記第２の合金層の一部と接する、等幅の円帯状の第４の合金層をさらに含む、
　ことが好ましい。
　前記垂直方向において、前記第１の導体層の下端より上部に、前記第１の導体層と接続して、前記基板平面に対して水平方向に延びる第２の導体層を有する、
　ことが好ましい。
　本発明の第２の観点に係るＳＧＴを有する半導体装置の製造方法は、
　基板上に、前記基板平面に対して垂直方向に立った第１の半導体柱と、
　前記第１の半導体柱の下部に、前記第１の半導体柱の全周を囲み、且つ前記第１の半導体柱の側面に接する合金層と、
　前記合金層に繋がったドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域とを含む構造体を提供する工程と、
　前記合金層をエッチングして、平面視において、前記第１の半導体柱の全周を囲む、等幅の円帯状の第１の合金層と、前記第１の合金層の外周の一部に繋がって、前記基板平面に対して水平方向に延びる第２の合金層とを形成する工程と、
　前記垂直方向において、前記第１の不純物領域の上端より上方の前記第１の半導体柱を囲んで第１の絶縁層を形成する工程と、
　前記第１の絶縁層を囲んで第１の導体層を形成する工程と、
　前記垂直方向において、前記第１の導体層上端より上部の前記第１の半導体柱に、前記第１の不純物領域と同じ導電性を有する、ドナーまたはアクセプタ不純物原子を含んだ第２の不純物領域を形成する工程とを備える、
ことを特徴とする。
　前記構造体を提供する工程は、前記合金層に、ドナーまたはアクセプタ不純物原子を導入し、熱処理を行い、前記合金層から、前記ドナーまたはアクセプタ不純物原子を、前記第１の半導体柱内に押し出して、前記第１の不純物領域を形成する工程を含む、
　ことが好ましい。
　前記構造体を提供する工程は、ドナーまたはアクセプタ不純物原子を含む前記合金層に熱処理を行い、前記第１の不純物領域を形成するとともに、前記合金層と前記第１の不純物領域との間に前記合金層と同じ金属原子及びドナーまたはアクセプタ不純物原子を含む第３の合金層を形成する工程を含む、
　ことが好ましい。
　前記合金層を形成した後に、前記第１の半導体柱の側面を囲んで単層または複数層の第１のマスク材料層を形成する工程と、
　前記第１のマスク材料層をマスクにして前記合金層をエッチングして、前記第１の合金層を形成する工程とをさらに含む、
　ことが好ましい。
　前記第１の半導体柱に隣接して、第２の半導体柱を形成する工程と、
　前記第１の半導体柱の側面を囲んで第１のマスク材料層を形成した後に、前記第１の半導体柱と前記第２の半導体柱との頂部の一部を覆い、平面視において、前記第１の半導体柱と前記第２の半導体柱の間に繋がった第２のマスク材料層を形成する工程と、
　前記第１のマスク材料層と前記第２のマスク材料層とをエッチングマスクにして前記合金層をエッチングして、前記第１の合金層と前記第２の合金層を形成する工程とをさらに含む、
　ことが好ましい。
　前記第１の半導体柱と第２の半導体柱との外周を囲み、且つ前記第１の半導体柱と前記第２の半導体柱との間で繋がった第３のマスク材料層を形成する工程と、
　前記第３のマスク材料層をエッチングマスクにして、前記合金層をエッチングして、
　前記第１の半導体柱と前記第２の半導体柱とのそれぞれの全周を囲む、等幅の円帯状の第４の合金層と、
　前記第４の合金層の外周の一部に繋がって、前記基板表面に対して平行に延びる第５の合金層と、
　平面視において、前記第４の合金層と前記第５の合金層との外周の一部に接する、等幅の円帯状の第６の合金層とを形成する工程とをさらに含む、
　ことが好ましい。
　前記構造体を提供する工程は、
　前記第１の半導体柱の下部に前記第１の不純物領域を形成する工程と、その後に、
　前記第１の不純物領域の全周を囲み、且つ前記第１の不純物領域の側面に接する前記合金層を形成する工程とを含む、
　ことが好ましい。
　本発明によれば、回路の高密度化と高性能化が図れる、ＳＧＴを有する半導体装置及びその製造方法を提供できる。
第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第５実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第５実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第５実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第５実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第６実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第６実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第７実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第７実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第７実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 従来例のＳＧＴを示す模式構造図である。 従来例のＳＧＴを有するＣＭＯＳインバータ回路の断面図である。
　以下、本発明の実施形態に係る、ＳＧＴを有する半導体装置及びその製造方法について、図面を参照しながら説明する。
（第１実施形態）
　図１Ａ～図１Ｊに、本発明の第１実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。
　図１Ａに、ＳＧＴを有するＣＭＯＳインバータ回路の最初の製造工程を説明するための、平面図と断面図とを示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１－Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２－Ｙ２’線に沿った断面図を示す。以下の説明で参照するその他の各図面においても、（ａ）、（ｂ）、（ｃ）、（ｄ）で示す各図面同士の関係は同様である。
　図１Ａに示すように、ｉ層基板１上へのＳｉＯ２層（図示せず）及び窒化シリコン層（ＳｉＮ層、多くはＳｉ３Ｎ４膜が使われる。図示せず）の堆積、並びに、リソグラフィ技術、例えばＲＩＥ（Reactive Ion Etching）、を用いて、ＳｉＯ２層２ａ、２ｂ、ＳｉＮ層３ａ、３ｂ、レジスト層５ａ、５ｂを形成する。ＳｉＯ２層２ａ、ＳｉＮ層３ａ、レジスト層５ａは、この順番にｉ層基板１上に積層されており、ＳｉＯ２層２ｂ、ＳｉＮ層３ｂ、レジスト層５ｂは、この順番にｉ層基板１上に積層されている。
　次に、図１Ｂに示すように、ＳｉＯ２層２ａ、２ｂ、ＳｉＮ層３ａ、３ｂ、レジスト層５ａ、５ｂをエッチングマスクとして、例えばＲＩＥ法によって、ｉ層基板１をエッチングすることにより、ｉ層基板１の下部をｉ層基板１ａとして残しつつ、その上にＳｉ柱４ａ、４ｂを形成する。そして、レジスト層５ａ、５ｂを除去する。ＳｉＯ２層２ａ、ＳｉＮ層３ａ、レジスト層５ａの下にＳｉ柱４ａが、ＳｉＯ２層２ｂ、ＳｉＮ層３ｂ、レジスト層５ｂの下にＳｉ柱４ｂが、それぞれ位置する。
　次に、図１Ｃに示すように、例えば、ｉ層基板１ａを配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてｉ層基板１ａ上に堆積させるバイアス・スパッタ法を用いて、ＳｉＯ２層６、ＷＳｉ２層７、ＳｉＯ２層８を形成する。その後、これによりＳｉ柱４ａ、４ｂ上に形成された下部ＳｉＯ２層（図示せず）、ＷＳｉ２層（図示せず）、上部ＳｉＯ２層（図示せず）を除去する。Ｓｉ柱４ａ、４ｂはＲＩＥ法により形成されているので、Ｓｉ柱４ａ、４ｂの側面は、ｉ層基板１ａ平面に対して、ほぼ垂直に形成されている。このため、Ｓｉ柱４ａ、４ｂの側面には、ＳｉＯ２膜、ＷＳｉ２膜、ＳｉＯ２膜は形成されない（側面に材料原子が付着しない原理については、非特許文献２を参照）。
　次に、図１Ｄに示すように、Ｓｉ柱４ｂを覆ったレジスト層１０を形成する。そして、レジスト層１０をマスクにして、ｉ層基板１ａ上面方向からボロンイオン（Ｂ＋）のイオン注入を行い、Ｂ原子を含んだＷＳｉ２層７ａをＳｉ柱４ａの外周部に形成する。そして、レジスト層１０を除去する。
　次に、Ｓｉ柱４ａを覆って形成したレジスト層（図示せず）をマスクにして、砒素イオン（Ａｓ＋）をイオン注入して、Ａｓ原子を含んだＷＳｉ２層７ｂをＳｉ柱４ｂの外周部に形成する。そして、レジスト層を除去する。そして、ＣＶＤ（Chemical Vapor Deposition）法により、全体にＳｉＯ２膜（図示せず）を堆積させる。そして、ＲＩＥ法により、このＳｉＯ２膜を、Ｓｉ柱４ａ、４ｂの側面に残すようにエッチングする。これにより、図１Ｅに示すように、Ｓｉ柱４ａ、４ｂの側面に、ＳｉＯ２層１１ａ、１１ｂを形成する。
　次に、図１Ｆに示すように、熱処理を行い、Ｓｉ柱４ａ、４ｂ内にＷＳｉ２層７ａ、７ｂからＢ原子と、Ａｓ原子とを押出して、Ｓｉ柱４ａ内にＰ＋領域１２ａを形成し、Ｓｉ柱４ｂ内にＮ＋領域１２ｂを形成する（不純物原子の押出し効果によるＰ＋領域１２ａ、Ｎ＋領域１２ｂ形成の原理については、非特許文献３を参照）。
　次に、図１Ｇに示すように、Ｓｉ柱４ａ、４ｂの一部を覆ったレジスト層１３を形成する。そして、レジスト層１３と、ＳｉＯ２層１１ａ、１１ｂとをマスクにして、ＲＩＥ法により、ＳｉＯ２層８、ＷＳｉ２層７ａ、７ｂをエッチングして、ＳｉＯ２層８ａ、ＷＳｉ２層７ａａ、７ｂｂを形成する。この場合、ＷＳｉ２層７ａａ、７ｂｂは、ＳｉＯ２層１１ａ、１１ｂ下に存在し、平面視においてＳｉ柱４ａ、４ｂの全周を囲んだ第１合金層と、この第１合金層に繋がり、レジスト層１３下に存在する第２合金層と、から構成される。ＷＳｉ２層７ａ、７ｂの第１合金層は、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂと自己整合になっている。すなわち、ＳｉＯ２層１１ａ、１１ｂ下にあるＷＳｉ２層７ａａ、７ｂｂの第１合金層は、レジスト層１３形成におけるリソグラフィでのマスク合せズレに関係なく、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂの外周全体を、同じ幅を持って円帯状に形成される。
　次に、レジスト層１３を除去する。その後、図１Ｈに示すように、ＣＶＤ法により、全体にＳｉＯ２膜（図示せず）を堆積し、エッチバック法により、これをＳｉＯ２層８ａの上表面の位置までエッチングして、ＳｉＯ２層１４を形成する。そして、Ｓｉ柱４ａ、４ｂの側面に残存しているＳｉＯ２層１１ａ、１１ｂを除去する。そして、ＡＬＤ（Atomic Layer Deposition）法により、全体にＨｆＯ２層１５、ＴｉＮ層１６を堆積させる。
　次に、図１Ｉに示すように、ＣＶＤ法により、全体にＳｉＯ２膜（図示せず）を堆積し、エッチバック法により、ＳｉＯ２膜の上表面が、Ｓｉ柱４ａ、４ｂの頂部より下の位置になるようにエッチングしてＳｉＯ２層１８を形成する。そして、ＳｉＯ２層１４上表面より上部にあるＴｉＮ層１６、ＨｆＯ２層１５、ＳｉＮ層３ａ、３ｂ、ＳｉＯ２層２ａ、２ｂを除去する。残存するＴｉＮ層１６、ＨｆＯ２層１５はＴｉＮ層１６ａ、ＨｆＯ２層１５ａとなる。そして、イオン注入法により、Ｓｉ柱４ａの頂部にＰ＋領域１９ａを、Ｓｉ柱４ｂの頂部にＮ＋領域１９ｂを、それぞれ形成する。
　次に、図１Ｊに示すように、ＳｉＯ２層１８上にＰ＋領域１９ａとＮ＋領域１９ｂを覆って、ＳｉＯ２層２１を形成する。そして、Ｐ＋領域１９ａ上にコンタクトホール２２ａを形成し、Ｎ＋領域１９ｂ上にコンタクトホール２２ｂを形成し、ＴｉＮ層１６ａ上にコンタクトホール２２ｃを形成し、ＷＳｉ２層７ａａ、７ｂｂの上面と側面に繋がったコンタクトホール２２ｄを形成する。平面視において、コンタクトホール２２ｄの１辺の半分の長さは、ＷＳｉ２層７ａａ、７ｂｂの膜厚より小さいことが望ましい。そして、コンタクトホール２２ａを介してＰ＋領域１９ａと接続する電源配線金属層ＶｄｄをＳｉＯ２層２１上に形成し、コンタクトホール２２ｂを介してＮ＋領域１９ｂと接続するグランド配線金属層ＶｓｓをＳｉＯ２層２１上に形成し、コンタクトホール２２ｃを介してＴｉＮ層１６ａと接続する入力配線金属層ＶｉｎをＳｉＯ２層２１上に形成し、コンタクトホール２２ｄを介してＷＳｉ２層７ａａ、７ｂｂと接続する出力配線金属層ＶｏｕｔをＳｉＯ２層２１上に形成する。
　これにより、Ｐ＋領域１２ａ、１９ａをソース・ドレインにして、ＨｆＯ２層１５ａをゲート絶縁層として、ＴｉＮ層１６ａをゲート導体層として、Ｐ＋領域１２ａ、１９ａ間のＳｉ柱４ａをチャネルとした負荷用ＰチャネルＳＧＴと、Ｎ＋領域１２ｂ、１９ｂをソース・ドレインにして、ＨｆＯ２層１５ａをゲート絶縁層として、ＴｉＮ層１６ａをゲート導体層として、Ｎ＋領域１２ｂ、１９ｂ間のＳｉ柱４ｂをチャネルとした駆動用ＮチャネルＳＧＴと、からなるＣＭＯＳインバータ回路が形成される。
　図１Ｊ（ｅ）に、平面視における、Ｓｉ柱４ａ、４ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂ、ＷＳｉ２層７ａａ、７ｂｂの関係を示す。斜線部がＷＳｉ２層７ａａ、７ｂｂである。ＷＳｉ２層７ａａは、Ｓｉ柱４ａの全周を同じ幅で円帯状に囲み、且つＰ＋領域１２ａと自己整合で形成された第１合金層であるＷＳｉ２層７Ａａと、このＷＳｉ２層７Ａａの外周の一部に接し、且つ繋がった第２合金層であるＷＳｉ２層７Ａｂより構成されている。同じく、ＷＳｉ２層７ｂｂは、Ｓｉ柱４ｂの外周の全てを同じ幅で円帯状に囲み、且つＮ＋領域１２ｂと自己整合で形成された第１合金層であるＷＳｉ２層７Ｂａと、このＷＳｉ２層７Ｂａの外周の一部に繋がった第２合金層であるＷＳｉ２層７Ｂｂより構成されている。ＷＳｉ２層７Ａｂ、７Ｂｂは接している。
　第１実施形態によれば、下記の利点が得られる。
１．従来は、図９に示すように、ｉ層１２１上にＳｉ柱ＳＰ１、ＳＰ２を形成し、ｉ層１２１に不純物を導入してＰ＋領域１２２、Ｎ＋領域１２３を形成する必要があった。このため、Ｓｉ柱ＳＰ１、ＳＰ２をｉ層１２１上に正確かつ確実に形成するためには、Ｓｉ柱ＳＰ１、ＳＰ２とｉ層１２１のマスク設計で、その形状及び位置関係について寸法余裕を確保しなければいけない。これは、回路高密度化への阻害要因になっていた。これに対し、本実施形態では、従来必要としていたｉ層１２１に相当する領域は不要である。これにより、回路のより高密度化が可能になる。
２．本実施形態では、図１Ｊ（ｅ）に示すように、Ｓｉ柱４ａ、４ｂ側面に直接接し、且つ、平面視においてその全周を同じ幅の円帯状に囲んで、Ｐ＋領域１２２、Ｎ＋領域１２３と自己整合で接した第１合金層であるＷＳｉ２層７Ａａ、７Ｂａが形成されている。このＳｉ柱４ａ、４ｂの全周を囲んだ、低抵抗の第１合金層のＷＳｉ２層７Ａａ、７Ｂａにより、回路動作において、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂに、均一な電界を形成することが出来る。そして、この均一な電界形成は、第２合金層であるＷＳｉ２層７Ａｂ、７Ｂｂの平面視の形状に関係なく形成することが出来る。そして、第２合金層のＷＳｉ２層７Ａｂ、７Ｂｂは、第１合金層のＷＳｉ２層７Ａａ、７Ｂａの外周の、どの部分と繋がっていてもよい。これにより、設計上、第２合金層のＷＳｉ２層７Ａｂ、７Ｂｂは、Ｓｉ柱４ａ、４ｂを囲んで形成しなくてもよい。このため、回路の高密度化ができ、加えて回路の高性能化が実現する。
３．本実施形態では、後の工程でＷＳｉ２層７ａａ、７ｂｂとなるアクセプタ、ドナー不純物を含んだＷＳｉ２層７ａ、７ｂは、Ｓｉ柱４ａ、４ｂ内にＰ＋領域１２ａ、Ｎ＋領域１２ｂを形成するためのアクセプタ、ドナー不純物原子の供給源層であり、また、回路完成形態におけるＷＳｉ２層７ａａ、７ｂｂは、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂと自己整合で形成されると共に、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂと直接に接続する配線導体層となっている。これは、回路の製造工程の簡易化に繋がる。
４．従来は図９に示されるように、ｉ層１２１に形成されたＰ＋領域１２２、Ｎ＋領域１２３が、Ｓｉ柱ＳＰ１、ＳＰ２の底部まで広がって形成され、ｉ層１２１上面に形成した低抵抗のシリサイド層１２９ｂ上に形成したコンタクトホール１３２ａを介して配線金属層Ｖｏに接続されている。このため、シリサイド層１２９ｂ端と、Ｓｉ柱ＳＰ１、ＳＰ２直下までのＰ＋領域１２２、Ｎ＋領域１２３との間に生じる抵抗が、駆動電流の減少、駆動速度の低下の原因になっていた。これに対して、本実施形態では、低抵抗シリサイド層であるＷＳｉ２層７ａａ、７ｂｂは、Ｓｉ柱４ａ、４ｂ側面のＰ＋領域１２ａ、Ｎ＋領域１２ｂと直接接続されている。このため、従来の、シリサイド層１２９ｂ端と、Ｓｉ柱ＳＰ１、ＳＰ２直下までのＰ＋領域１２２、Ｎ＋領域１２３との間に生じるような抵抗領域は存在しない。
５．従来は、図９からも明らかなように、回路の高密度化が進むに伴い、出力配線金属層ＶｏとＰ＋領域１２２、Ｎ＋領域１２３を接続するコンタクトホール１３２ｂの平面視面積が小さくなり、コンタクト抵抗が増大する問題がある。特に、高密度半導体回路形成においては、高密度化のために、平面視において、コンタクトホールを最小加工寸法で形成するので、このコンタクト抵抗の増大が大きい問題となる。これに対して、本実施形態では、出力配線金属層ＶｏｕｔとＷＳｉ２層７ａａ、７ｂｂとの接続は、コンタクトホール２２ｄ内において、ＷＳｉ２層７ａａ、７ｂｂの上面と側面で行われている。ＷＳｉ２層７ａａ、７ｂｂの全体は低抵抗シリサイド材料で形成されているので、ＷＳｉ２層７ａａ、７ｂｂの垂直方向の厚さを増やすことによって、平面視におけるコンタクトホール２２ｄの形状を広げることなしに、コンタクト抵抗を低くできる。
６．本実施形態の説明では、出力配線金属層Ｖｏｕｔに繋がるコンタクトホール２２ｄをＷＳｉ２層７ａａ、７ｂｂの両方にまたがって設けた。しかし、アクセプタ不純物原子を含むＷＳｉ２層７ａａと、ドナー不純物原子を含むＷＳｉ２層７ｂｂは、共に低抵抗のシリサイド層であるので、コンタクトホール２２ｄをＷＳｉ２層７ａａ、７ｂｂの一方の上にのみ設けても、Ｐ＋領域１２ａ及びＮ＋領域１２ｂを低抵抗で出力配線金属層Ｖｏｕｔに接続することができる。このことは、回路設計において、コンタクトホール２２ｄの位置の自由度を大きくできるので、回路高密度化に繋がる。
（第２実施形態）
　図２Ａ～図２Ｃに、本発明の第２実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１－Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２－Ｙ２’線に沿った断面図を示し、（ｅ）は、平面視における、Ｓｉ柱４ａ、４ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂ、ＣｏＳｉ２層２３ａａ、２３ｂｂの関係を示す。
　図２Ａに示すように、第１実施形態の図１ＥにおけるＷＳｉ２層７ａａ、７ｂｂに変えて、アクセプタ不純物を含んだＣｏＳｉ２層２３ａをＳｉ柱４ａの外周部に、そしてドナー不純物を含んだＣｏＳｉ２層２３ｂをＳｉ柱４ｂの外周部に形成する。
　次に図２Ｂに示すように、熱処理により、Ｓｉ柱４ａ、４ｂ側面にシリサイド化によるＣｏＳｉ２層２４ａ、２４ｂが形成され、Ｂ原子とＡｓ原子のＣｏＳｉ２層２３ａ、２３ｂ、２４ａ、２４ｂからの押出し効果により、Ｓｉ柱４ａ内にＰ＋領域１２ａが形成され、Ｓｉ柱４ｂ内にＮ＋領域１２ｂが形成される（不純物原子の押出し効果によるＣｏＳｉ２層２４ａ、２４ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂ形成の原理については、非特許文献３を参照）。
　そして、第１実施形態と同じ工程を行うことによって、図２Ｃに示すようなＣＭＯＳインバータ回路が形成される。Ｓｉ柱４ａ、４ｂの下部に、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂが形成される。そして、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂの外周全体を囲んで、Ｓｉ柱４ａ、４ｂの側面にＣｏＳｉ２層２４ａ、２４ｂが形成される。そして、ＣｏＳｉ２層２４ａ、２４ｂの外周全体を囲んで、ＣｏＳｉ２層２３ａａ、２３ｂｂが形成されている。
　図２Ｃ（ｅ）に、平面視における、Ｓｉ柱４ａ、４ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂ、Ｓｉ柱４ａ、４ｂの内部に形成されたＣｏＳｉ２層２４ａ、２４ｂ、Ｓｉ柱４ａ、４ｂの外周全体を囲んだＣｏＳｉ２層２３ａａ、２３ｂｂの関係を示す。斜線部がＣｏＳｉ２層２３ａａ、２３ｂｂである。ＣｏＳｉ２層２３ａａは、Ｓｉ柱４ａの全周を、同じ幅で円帯状に囲み、且つＰ＋領域１２ａと自己整合で形成された第１合金層であるＣｏＳｉ２層２３Ａａと、このＣｏＳｉ２層２３Ａａの外周の一部に繋がった第２合金層であるＣｏＳｉ２層２３Ａｂより構成されている。そして、ＣｏＳｉ２層２３ｂｂは、Ｓｉ柱４ｂの全周を、同じ幅で円帯状に囲み、且つＮ＋領域１２ｂと自己整合で形成された第１合金層であるＣｏＳｉ２層２３Ｂａと、このＣｏＳｉ２層２３Ｂａの外周の一部に繋がった第２合金層であるＣｏＳｉ２層２３Ｂｂより構成されている。そして、第１合金層のＣｏＳｉ２層２３Ａａの内周の全体に繋がって、Ｓｉ柱４ａの内部に第３合金層であるＣｏＳｉ２層２４ａが形成される。同時に、ＣｏＳｉ２層２３Ｂａの内周の全体に繋がって、Ｓｉ柱４ｂの内部に第３合金層であるＣｏＳｉ２層２４ｂが形成されている。
　本実施形態では、Ｐ＋領域１２ａの外周の全域を、同じ幅で円帯状に囲んだ第３合金層のＣｏＳｉ２層２４ａと第２合金層のＣｏＳｉ２層２３Ａａがあり、同様にＮ＋領域１２ｂの外周の全域を、同じ幅で円帯状に囲んだ第３合金層のＣｏＳｉ２層２４ｂと、第２合金層のＣｏＳｉ２層２３Ｂａが形成される。これにより、Ｐ＋領域１２ａ、１２ｂに均一に電界が印加されると共に、第１実施形態と比べてＳｉ柱底部のソースまたはドレイン抵抗を小さく出来る利点がある。
（第３実施形態）
　図３Ａ～図３Ｆに、本発明の第３実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１－Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２－Ｙ２’線に沿った断面図を示す。
　図３Ａに示すように、ｉ層基板１ａ上に、レジスト層（図示せず）、ＳｉＮ層３ａ、３ｂ、ＳｉＯ２層２ａ、２ｂをマスクにして、ＲＩＥ法により、Ｓｉ柱４ａ、４ｂを形成した後に、ＡＬＤ法を用いて、全体にＳｉＯ２層２６を被覆させる。そして、Ｓｉ柱４ａ、４ｂの外周部にＳｉＮ層２７を形成する。
　次に、図３Ｂに示すように、ＳｉＮ層２７上に、レジスト層２８を形成する。そして、弗酸（ＨＦ）ガスを全体に流しレジスト層２８に接したＳｉＯ２層２６をエッチングする（エッチング原理については非特許文献４を参照）。
　次に、図３Ｃに示すように、ＳｉＯ２層２６のエッチングにより、Ｓｉ柱４ａ、４ｂの下部に、円帯状に孔３０ａ、３０ｂが形成される。これにより、ＳｉＯ２層２６は、Ｓｉ柱４ａ、４ｂの上部を囲むＳｉＯ２層２６ａ、２６ｂと、Ｓｉ柱４ａ、４ｂの下部を囲み、ｉ層基板１ａ上にあるＳｉＯ２層２６ｃに分離される。そして、レジスト層２８を除去する。ＳｉＮ層２７上に、上表面位置がＳｉＯ２層２６のエッチングにより形成された孔３０ａ、３０ｂより上方になるように、ＷＳｉ２層３１を形成する。そして、ＷＳｉ２層３１上にＳｉＯ２層３２を形成する。
　次に、図３Ｄに示すように、第１実施形態の図１Ｄ、図１Ｅで説明した工程と同じ工程を用いて、Ｂ原子を含んだＷＳｉ２層３１ａと、Ａｓ原子を含んだＷＳｉ２層３１ｂを形成する。そして、熱処理を行い、ＷＳｉ２層３１ａ、３１ｂ内のＢ原子と、Ａｓ原子とを、Ｓｉ柱４ａ、４ｂ内へ押出して、Ｐ＋領域３３ａと、Ｎ＋領域３３ｂを形成する。
　次に、図３Ｅに示すように、第１実施形態の図１Ｇで説明した工程と同じ工程を用いて、平面視において、Ｓｉ柱４ａ、４ｂの一部を覆ったレジスト層１３を形成する。レジスト層１３と、平面視においてＳｉ柱４ａ、４ｂの全周を覆ったＳｉＯ２層２６ａ、２６ｂとをマスクにして、ＳｉＯ２層３２、ＷＳｉ２層３１ａ、３１ｂをＲＩＥ法によりエッチングする。これにより、ＳｉＯ２層２６ａ、２６ｂとレジスト層１３の下に、ＷＳｉ２層３１ａａ、３１ｂｂが形成される。また、レジスト層１３下にＳｉＯ２層３２ａが残存する。
　次に、図３Ｆに示すように、レジスト層１３とＳｉＯ２層２６ａ、２６ｂ、３２ａを除去し、ＳｉＯ２層１４、ＨｆＯ２層１５と、ＴｉＮ層１６と同様に、ＳｉＯ２層３５、ＨｆＯ２層３６と、ＴｉＮ層３７を形成する。その後、第１実施形態の図１Ｈ～図１Ｊと同じ工程を行って、ｉ層基板１ａ上にＣＭＯＳインバータ回路を形成する。
　本実施形態によれば、第１実施形態のように、Ｓｉ柱４ａ、４ｂの側面にＳｉＯ２層１１ａ、１１ｂを形成せずとも、ＷＳｉ２層７ａａ、７ｂｂと同様のＷＳｉ２層３１ａａ、３１ｂｂを形成できる。これにより、第１実施形態と同じ利点が得られる。
（第４実施形態）
　図４Ａ～図４Ｄに、本発明の第４実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１－Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２－Ｙ２’線に沿った断面図を示す。
　第３実施形態では、図３Ｃに示すように、Ｓｉ柱４ａ、４ｂを覆ったＳｉＯ２層２６ａ、２６ｂ下部に、円帯状に孔３０ａ、３０ｂを形成した。これに対し、本実施形態では、図４Ａに示すように、Ｓｉ柱４ａ、４ｂを覆い、且つＳｉＮ層６上に形成したＨｆＯ２層（図示せず）、ＴｉＮ層（図示せず）、ＳｉＯ２層（図示せず）をエッチングして、Ｓｉ柱４ａ、４ｂの下部に、円帯状の孔３０Ａ、３０Ｂを形成する。これにより、Ｓｉ柱４ａ、４ｂを覆ってＨｆＯ２層１５Ａ、１５Ｂ、ＴｉＮ層１６Ａ、１６Ｂ、ＳｉＯ２層３８ａ、３８ｂを形成する。そして、孔３０Ａ、３０Ｂに面した、ＴｉＮ層１６Ａ、１６Ｂの表面に酸化チタン（ＴｉＯ）層３９ａ、３９ｂを形成する。
　次に、図４Ｂに示すように、例えばＣｏＳｉ２層（図示せず）、ＳｉＯ２層４０を、ＳｉＮ層６上に、それぞれの上表面が、孔３０Ａ、３０Ｂより上部になるように形成する。そして、第２実施形態と同様に、イオン注入法を用いて、Ｓｉ柱４ａを囲んでＢ原子を含んだＣｏＳｉ２層４１ａと、Ｓｉ柱４ｂを囲んでＡｓ原子を含んだＣｏＳｉ２層４１ｂを形成する。そして、熱処理を行い、ＣｏＳｉ２層４１ａ、４１ｂ内の、Ｂ原子、Ａｓ原子をＳｉ柱４ａ、４ｂ内へ押し出してＰ＋領域４２ａ、Ｎ＋領域４２ｂを形成する。同時に、ＣｏＳｉ２層４１ａ、４１ｂに接したＳｉ柱４ａ、４ｂの外周部に、ＣｏＳｉ２層４３ａ、４３ｂを形成する。
　次に、図４Ｃに示すように、第１実施形態と同様に、Ｓｉ柱４ａ、４ｂを覆ったＳｉＯ２層３８ａ、３８ｂの頂部の一部に重なったレジスト層１３を形成する。そして、レジスト層１３とＳｉＯ２層３８ａ、３８ｂをマスクにして、ＳｉＯ２層４０、ＣｏＳｉ２層４１ａ、４１ｂを、ＲＩＥ法を用いてエッチングして、ＳｉＯ２層４０ａ、ＣｏＳｉ２層４１ａａ、４１ｂｂを形成する。
　次に、レジスト層１３を除去する。その後、図４Ｄに示すように、Ｓｉ柱４ａ、４ｂの外周部にＳｉＮ層４５を、その上表面位置がＰ＋領域４２ａ、Ｎ＋領域４２ｂより上方になるように形成する。そして、ＳｉＮ層４５上表面位置が下端となる、ＴｉＮ層１６Ａ、１６Ｂを囲んだ孔をＳｉＯ２層３８Ａ、３８Ｂに形成する。そして、ＴｉＮ層１６Ａ、１６Ｂと接続して繋がった、例えばＮｉＳｉ層４６を、ＳｉＮ層４５上に形成する。そして、ＳｉＮ層４５、ＮｉＳｉ層４６上に、その上表面位置が、Ｓｉ柱４ａ、４ｂの頂部より下になるようにＳｉＯ２層４７を形成する。そして、Ｓｉ柱４ａの頂部にＰ＋領域１９ａを形成し、Ｓｉ柱４ｂの頂部にＮ＋領域１９ｂを形成する。そして、全体にＳｉＯ２層２１を形成する。そして、Ｐ＋領域１９ａ上にコンタクトホール２２ａを形成し、Ｎ＋領域１９ｂ上にコンタクトホール２２ｂを形成し、ＮｉＳｉ層４６上にコンタクトホール２２Ｃを形成し、ＣｏＳｉ２層４１ａａ、４１ｂｂの上表面と側面に繋がるコンタクトホール２２ｄを形成する。そして、コンタクトホール２２ａを介してＰ＋領域１９ａに接続する電源配線金属層Ｖｄｄと、コンタクトホール２２ｂを介してＮ＋領域１９ｂに接続するグランド配線金属層Ｖｓｓと、コンタクトホール２２Ｃを介してＮｉＳｉ層４６に接続する入力配線金属層Ｖｉｎと、コンタクトホール２２ｄを介してＣｏＳｉ２層４１ａａ、４１ｂｂに接続する出力配線金属層Ｖｏｕｔとを、ＳｉＯ２層２１上に形成する。これにより、ｉ層基板１ａ上にＣＭＯＳインバータ回路が形成される。
　本実施形態によれば、下記の利点が得られる。
１．Ｓｉ柱４ａ、４ｂの外周部に、Ｐ＋領域４２ａ、Ｎ＋領域４２ｂとＣｏＳｉ２層４３ａ、４３ｂを介して繋がったＣｏＳｉ２層４１ａａ、４１ｂｂが、第１実施形態と同様に、Ｓｉ柱４ａ、４ｂ側面に直接接し、且つ外周全体を、同じ幅の円帯状に囲んで、Ｐ＋領域４２ａ、Ｎ＋領域４２ｂと自己整合で接した第１合金層と、第１合金層の外周の一部と繋がった第２合金層から構成されている。
２．第１実施形態では、ドレイン層であるＰ＋領域１２ａ、Ｎ＋領域１２ｂに繋がったＷＳｉ２層７ａａ、７ｂｂと、ゲート導体層であるＴｉＮ層１６ａの間には、薄いＳｉＯ２層８ａ、ＨｆＯ２層１５ａが存在している。このため、ドレインＰ＋領域１２ａ、Ｎ＋領域１２ｂと、ゲートＴｉＮ層１６ａとの間のキャパシタンスが大きい。これは、このＣＭＯＳインバータ回路の高速化の阻害要因となる。これに対して、本実施形態では、ゲートＴｉＮ層１６Ａ、１６Ｂに繋がったＮｉＳｉ層４６と、ドレインＰ＋領域４２ａ、Ｎ＋領域４２ｂに繋がったＣｏＳｉ２層４１ａａ、４１ｂｂとの間に、厚いＳｉＮ層４５が形成されている。これにより、ゲートＴｉＮ層１６Ａ、１６Ｂに繋がったＮｉＳｉ層４６と、ドレインＰ＋領域４２ａ、Ｎ＋領域４２ｂとの間のキャパシタンスを小さくすることができる。これは、このＣＭＯＳインバータ回路の高速化につながる。
（第５実施形態）
　図５Ａ～図５Ｄに、本発明の第５実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１－Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２－Ｙ２’線に沿った断面図を示す。
　図５Ａに示すように、レジスト層５０は、平面視において、第１実施形態の図１Ｇにおけるレジスト層１３と比べて、Ｓｉ柱４ａ、４ｂの一部を覆い図面下方に小さく形成される。そして、第１実施形態と同じく、レジスト層５０と、Ｓｉ柱４ａ、４ｂの外周側面に形成されたＳｉＯ２層１１ａ、１１ｂをマスクにしてＲＩＥエッチングを行い、Ｂ原子を含んだＷＳｉ２層５１ａと、Ａｓ原子を含んだＷＳｉ２層５１ｂ、ＳｉＯ２層５２を形成する。そして、レジスト層５０を除去する。
　次に、図５Ｂに示すように、ＳｉＮ層６上に、ＳｉＯ２層５２の上表面位置に上表面がくるようにＳｉＯ２層１４を形成する。そして、全体にＨｆＯ２層１５、ＴｉＮ層１６、ＳｉＯ２層（図示せず）を被覆する。そして、エッチバンクエッチング法を用いて、Ｓｉ柱４ａ、４ｂを囲むＴｉＮ層１６の側面にＳｉＯ２層５２ａ、５２ｂを形成する。そして、平面視において、Ｓｉ柱４ａ、４ｂの一部を覆い図面上方で繋がったレジスト層５３を形成する。
　次に、図５Ｃに示すように、レジスト層５３と、Ｓｉ柱４ａ、４ｂの外周側面に形成されたＳｉＯ２層５２ａ、５２ｂをマスクにして、ＴｉＮ層１６のＲＩＥエッチングを行い、Ｓｉ柱４ａ、４ｂの側面上のＨｆＯ２層１５の側面上とＳｉＯ２層１４上のＨｆＯ２層１５の表面上とに繋がったＴｉＮ層１６ａを形成する。そして、レジスト層５３を除去する。
　次に、図５Ｄに示すように、第１実施形態と同様に、ＳｉＯ２層１８、Ｐ＋領域１９ａ、Ｎ＋領域１９ｂ、ＨｆＯ２層１５ａ、ＳｉＯ２層２１を形成する。そして、Ｐ＋領域１９ａ上にコンタクトホール２２ａを形成し、Ｎ＋領域１９ｂ上にコンタクトホール２２ｂを形成し、ＴｉＮ層１６ａ上にコンタクトホール２２ｅを形成し、ＷＳｉ２層５１ａ、５１ｂの上表面と側面に繋がるコンタクトホール２２ｄを形成する。そして、コンタクトホール２２ａを介してＰ＋領域１９ａに接続する電源配線金属層ＶＤＤと、コンタクトホール２２ｂを介してＮ＋領域１９ｂに接続するグランド配線金属層ＶＳＳと、コンタクトホール２２ｅを介してＴｉＮ層１６ａに接続する入力配線金属層ＶＩＮと、コンタクトホール２２ｄを介してＷＳｉ２層５１ａ、５１ｂに接続する出力配線金属層ＶＯＵＴとを、ＳｉＯ２層２１上に形成する。これにより、ｉ層基板１ａ上にＣＭＯＳインバータ回路が形成される。
　第１実施形態では、平面視においてＷＳｉ２層７ａａ、７ｂｂの大部分がＴｉＮ層１６ａと重なっている。しかし、本実施形態によれば、ＷＳｉ２層５１ａ、５１ｂとＴｉＮ層１６ａの水平方向に延びる領域は平面視において重ならず、ＷＳｉ２層５１ａ、５１ｂの一部とＴｉＮ層１６ａの垂直方向に延びる領域のみが平面視において重なる。これにより、ゲートＴｉＮ層１６ａと、ドレインＰ＋領域１２ａ、Ｎ＋領域１２ｂとの間のキャパシタンスを、小さくすることができる。これは、このＣＭＯＳインバータ回路の高速化につながる。
（第６実施形態）
　図６Ａ、図６Ｂに、本発明の第６実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１－Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２－Ｙ２’線に沿った断面図を示す。
　図６Ａに示すように、ｉ層基板１ａ上にＳｉ柱４ａ、４Ｂが形成される。Ｓｉ柱４Ｂは、第１実施形態におけるＳｉ柱４ｂより、Ｓｉ柱４ａに近く形成されている。Ｓｉ柱４ａ上には、ＳｉＯ２層２ａ、ＳｉＮ層３ａが形成され、Ｓｉ柱４Ｂ上には、ＳｉＯ２層２Ｂ、ＳｉＮ層３Ｂが形成されている。Ｓｉ柱４ａ、４Ｂの外周部にＳｉＯ２層６と、Ｂ原子を含んだＷＳｉ２層７Ａと、Ａｓ原子を含んだＷＳｉ２層７Ｂと、ＳｉＯ２層８とが形成される。そして、熱処理により、ＷＳｉ２層７Ａに接したＳｉ柱４ａ内にＰ＋領域１２ａが形成され、ＷＳｉ２層７Ｂに接したＳｉ柱４ｂ内にＮ＋領域１２Ｂが形成される。そして、全体にＣＶＤ法を用いてＳｉＯ２膜（図示せず）を被覆した後、ＲＩＥ法によりエッチバックを行い、Ｓｉ柱４ａ、４Ｂの側面に、ＳｉＯ２層５５を形成する。このＳｉＯ２層５５は、Ｓｉ柱４ａ、４Ｂ間で繋がるように形成する。
　次に、図６Ｂに示すように、ＳｉＯ２層５５をマスクにして、ＳｉＯ２層８、ＷＳｉ２層７Ａ、７Ｂをエッチングして、ＳｉＯ２層８Ａ、ＷＳｉ２層７Ａａ、７Ｂｂを形成する。以後、第１実施形態と同様な工程を行って、ＣＭＯＳインバータ回路を形成する。
　図６Ｂ（ｅ）に、平面視における、Ｓｉ柱４ａ、４Ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２Ｂ、ＷＳｉ２層７Ａａ、７Ｂｂの関係を示す。斜線部がＷＳｉ２層７Ａａ、７Ｂｂである。ＷＳｉ２層７Ａａは、Ｓｉ柱４ａの全周を囲み、且つＰ＋領域１２ａと自己整合で形成された第１合金層であるＷＳｉ２層５７ａと、このＷＳｉ２層５７ａの外周の一部に接し、且つ繋がった第２合金層であるＷＳｉ２層５９ａと、ＷＳｉ２層５７ａの外周の一部を囲み、且つＷＳｉ２層５９ａと繋がった第４合金層であるＷＳｉ２層５８ａと、により構成されている（第２実施形態ではＳｉ柱４ａ、４ｂの表層に第３合金層であるＣｏＳｉ２層２４ａ、２４ｂが形成されている）。そして、ＷＳｉ２層７Ｂｂは、Ｓｉ柱４Ｂの外周の全体を囲み、且つＮ＋領域１２Ｂと自己整合で形成された第１合金層であるＷＳｉ２層５７ｂと、このＷＳｉ２層５７ｂの外周の一部に接し、且つ繋がった第２合金層であるＷＳｉ２層５９ｂと、ＷＳｉ２層５７ｂの外周の一部を囲み、且つＷＳｉ２層５９ｂと繋がった第４合金層であるＷＳｉ２層５８ｂと、により構成されている。
　本実施形態によれば、第１実施形態におけるようなレジスト層１３を用いないで、ＷＳｉ２層７Ａａ、７Ｂｂを形成することができる。これにより、工程が簡易化される。また、Ｓｉ柱４ａ、４Ｂが近接されるので、回路の高密度化に繋がる。
（第７実施形態）
　図７Ａ～図７Ｃに、本発明の第７実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１－Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２－Ｙ２’線に沿った断面図を示す。
　図７Ａに示すように、ｉ層基板１表層に、例えばイオン注入法によりＰ＋領域６０ａ、Ｎ＋領域６０ｂを形成する。そして、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂ上に、例えばＳｉエピタキシャル法によりｉ層１ｂを形成する。そして、第１実施形態と同じく、ｉ層１ｂ上でＰ＋領域６０ａの上方にＳｉＯ２層２ａ、ＳｉＮ層３ａ、レジスト層５ａを形成し、ｉ層１ｂ上でＮ＋層６０ｂの上方にＳｉＯ２層２ｂ、ＳｉＮ層３ｂ、レジスト層５ｂを形成する。
　次に、図７Ｂに示すように、ｉ層１ｂ上にＳｉＯ２層２ａ、２ｂ、ＳｉＮ層３ａ、３ｂ、レジスト層５ａ、５ｂをマスクに、ＲＩＥ法によりｉ層１ｂ、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂ、ｉ層基板１をエッチングして、第１実施形態と同じく、ｉ層基板１の下部をｉ層基板１ａとして残しつつ、その上にＳｉ柱４ａ、４ｂを形成する。この結果、エッチングされたＰ＋領域６０ａ、Ｎ＋層６０ｂから、Ｓｉ柱４ａ、４ｂの内部にＰ＋領域６０ａａ、Ｎ＋領域６０ｂｂが形成される。そして、Ｓｉ柱４ａ、４ｂの外周部のｉ層基板１ａ上にＳｉＯ２層６、ＷＳｉ２層６１、ＳｉＯ２層８を形成する。
　次に、図７Ｃに示すように、第１実施形態と同様な工程を行う。最初に、Ｓｉ柱４ａ、４ｂの外周側面にＳｉＯ２層１１ａ、１１ｂを形成する。そして、Ｓｉ柱４ａ、４ｂの頂部の一部を覆って、繋がったレジスト層１３を形成する。そして、ＳｉＯ２層１１ａ、１１ｂ、レジスト層１３をマスクにして、ＳｉＯ２層８、ＷＳｉ２層６１をＲＩＥ法によりエッチングして、ＳｉＯ２層８ａ、ＷＳｉ２層６１ａを形成する。
　最後に、レジスト層１３を除去する。その後、第１実施形態と同様な工程を行うことにより、ＣＭＯＳインバータ回路が形成される。
　本実施形態によれば、下記の利点が得られる。
１．本実施形態では、ＷＳｉ２層６１を形成する前に、Ｓｉ柱４ａ、４ｂ内にＰ＋領域６０ａａ、Ｎ＋領域６０ｂｂが形成される。これにより、第１実施形態のように、Ｂ原子を含んだＷＳｉ２層７ａと、Ａｓ原子を含んだＷＳｉ２層７ｂを形成しなくても、Ｐ＋領域６０ａａ、Ｎ＋領域６０ｂｂの全周を囲んだ第１合金層と、第１合金層の外周の一部に接し、繋がった第２合金層とよりなるＷＳｉ２層６１ａを形成することができる。
２．第１実施形態では、Ｂ原子を含んだＷＳｉ２層７ａと、Ａｓ原子を含んだＷＳｉ２層７ｂから熱処理によりＳｉ柱４ａ、４ｂからドナーまたはアクセプタ不純物原子をＳｉ柱４ａ、４ｂ内に押出して、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂを形成した。この場合、温度や時間などの熱処理条件は、ＷＳｉ２層７ａ、７ｂの応力発生などによるハガレなどを考慮しなければならない。これに対し、本実施形態では、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂを、ＷＳｉ２層６１形成前に形成するため、このような問題は発生しない、加えて、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂの不純物濃度を十分に高く形成することができる。これにより、ドレインＰ＋領域６０ａ、Ｎ＋領域６０ｂの抵抗を小さくできる。
　なお、第１実施形態と同様に、Ｂ原子を含んだＷＳｉ２層領域（第１実施形態におけるＷＳｉ２層７ａに対応する）と、Ａｓ原子を含んだＷＳｉ２層領域（第１実施形態におけるＷＳｉ２層７ｂに対応する）を形成してもよい。この場合、Ｐ＋領域６０ａａ、Ｎ＋領域６０ｂｂの外周側面にＷＳｉ２層領域からＢ原子と、Ａｓ原子が押し出され、第１実施形態と同様にＰ＋領域１２ａ、Ｎ＋領域１２ｂが形成されることにより、Ｐ＋領域６０ａａ、Ｎ＋領域６０ｂｂと、ＷＳｉ２層６１ａとの接触抵抗を更に小さくできる。また、さらに、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂがＰ＋領域６０ａ、Ｎ＋領域６０ｂの中心近くまで形成され、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂと、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂとが、重なっても、高濃度のドナー又はアクセプタ不純物領域がＳｉ柱４ａ、４ｂ内に形成されるので、何ら問題ではない。このことは、本発明に係るその他の実施形態においても同じである。
　また、上記各実施形態では、シリコンからなるＳｉ柱を用いたが、シリコン以外の半導体材料を、その一部または全体に用いるＳＧＴにも本発明の技術的思想を適用することができる。
　また、上記各実施形態では、平面視において、Ｓｉ柱４ａ、４ｂ、４Ｂの形状が円形である場合について説明したが、楕円形であってもよいことは言うまでもない。
　また、第１実施形態では、ゲート導電層としてＴｉＮ層１６ａを用いたが、ゲート導電層の材料は他の金属層、または導体材料層であってもよい。また、ゲート導体層は、多層の導体層から形成してもよい。このことは、本発明に係るその他の実施形態においても同じである。
　また、第１実施形態ではＳｉＯ２層６、ＷＳｉ２層７、ＳｉＯ２層８をスパッタ蒸着により形成したが、例えばＣＶＤ法を用いて全体に膜堆積をした後に、エッチバックすることにより形成してもよい。また、ＳｉＯ２層６、ＷＳｉ２層７、ＳｉＯ２層８のいずれかを、エッチバック法で形成し、他をスパッタ法で形成するなどの、他の方法を用いてもよい。このことは、本発明に係るその他の実施形態においても同じである。
　なお、上記各実施形態では、Ｓｉ柱４ａ、４ｂ、４Ｂの側面が、ｉ層基板平面に対して、垂直になっている円柱の場合について説明したが、各実施形態の示す構造を実現するものであれば、台形、たる型などであってもよい。
　また、第１実施形態、第３実施形態、第５実施形態、第６実施形態では、ＷＳｉ２層を、第２実施形態、第４実施形態、では、ＣｏＳｉ２層を、用いて説明したが、各実施形態の示す構造を実現するものであれば、それぞれの実施形態において、他の金属原子を含んだシリサイド層、またはＳｉでない他の半導体原子を含んだ合金層などを用いてもよい。
　また、第１実施形態、第２実施形態、第３実施形態、第５実施形態、第６実施形態ではＰ＋領域１２ａ、３３ａ、Ｎ＋領域１２ｂ、３３ｂが、Ｓｉ柱４ａ、４ｂの外周に形成されている。一方、第４実施形態では、Ｐ＋領域４２ａ、Ｎ＋領域４２ｂがＳｉ柱４ａ、４ｂの中心まで繋がって形成されている。いずれの実施形態においても、Ｓｉ柱４ａ、４ｂ内にこれらのＰ＋領域及びＮ＋領域が形成される深さは、Ｓｉ柱４ａ、４ｂの太さと工程温度により変動し、Ｓｉ柱４ａ、４ｂの外周まで形成されたり、その中心まで形成されたりする。
　また、第２実施形態、第４実施形態の説明では、Ｓｉ柱４ａ、４ｂの外周部にシリサイド層のＣｏＳｉ２層２４ａ、２４ｂ、４３ａ、４３ｂが形成されている。これらがＳｉ柱４ａ、４ｂの中心まで形成されても、何ら本発明の範囲を逸脱するものではない。
　また、第１実施形態では、配線合金層としてＷＳｉ２層７ａａ、７ｂｂを用いて説明した。この場合、Ｓｉ柱４ａ、４ｂ内には、ほとんどシリサイド層が形成されない。しかし、ＷＳｉ２層７ａａ、７ｂｂとＳｉ柱４ａ、４ｂの界面を拡大観察すると、工程での熱処理条件によって、Ｓｉ柱内に薄いシリサイド層が形成されている。
　また、第１実施形態では、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂの下方のＳｉ柱４ａ、４ｂ内部にウエル層を形成していないが、Ｓｉ柱４ａ、４ｂ形成後、イオン注入や、固相拡散などを用いて、単層または複数層よりなるウエル層を形成していても良い。これは、何ら本発明の範囲を逸脱するものではない。このことは、本発明に係るその他の実施形態においても同じである。
　また、第４実施形態では、垂直方向において、ＴｉＮ層１６Ａ、１６Ｂ中間位置で、ＴｉＮ層１６Ａ、１６Ｂと配線導体層のＮｉＳｉ層４６との接続を行った。これにより、ゲートＴｉＮ層１６Ａ、１６ＢとソースＰ＋領域４２ａ、Ｎ＋領域４２ｂ間のキャパシタンスを小さくした。このことは、本発明に係るその他の実施形態にも適用することができる。
　また、第５実施形態では、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａの水平方向に延びる部分とを、平面視において、重ならないように形成した。これにより、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａとの間のキャパシタンスを小さくできた。このことは、本発明に係るその他の実施形態にも適用することができる。
　また、上記各実施形態では、ｉ層基板１ａの代わりに、絶縁基板を有するＳＯＩ（Silicon on Insulator）基板を用いることもできる。
　また、上記各実施形態では、絶縁層としてＨｆＯ２層１５、１５ａ、１５Ａ、１５Ｂ、３６を用いたが、ＨｆＯ２に限定されず、単層または複数層の他の絶縁材料を使用してもよい。
　また、第１実施形態の説明は、Ｓｉ柱４ａ、４ｂに、それぞれ１つのＳＧＴを形成する場合について行ったが、本発明はＳｉ柱４ａ、４ｂの底部に形成するＰ＋領域１２ａ、Ｎ＋領域１２ｂと、これらに繋がる配線合金層であるＷＳｉ２層７ａａ、７ｂｂに関するものであるので、１つの半導体柱に複数のＳＧＴを形成する回路形成に本発明を適用できる。このことは、本発明に係るその他の実施形態にも適用することができる。
　また、ＳＧＴは、半導体柱の外周にゲート絶縁層が形成され、このゲート絶縁層の外周にゲート導体層が形成されている構造を有する。このゲート導体層とゲート絶縁層の間に電気的に浮遊した導体層を有するフラッシュメモリ素子もＳＧＴの１形態であり、本発明の技術的思想が適用可能である。
　本発明では、少なくとも、Ｓｉ柱４ａ、４ｂ、４Ｂ下部のソースまたはドレイン不純物領域の全周を囲んだ第１合金層と、この第１合金層の外周の一部に繋がる第２合金層を有している。この本発明の特徴を有する回路の他に、同一基板上に、例えば駆動電流を高くするための並列接続した複数ＳＧＴ回路では、第２合金層が第１合金層の外周の複数箇所又は外周の全体に繋がった回路が形成されてもよい。
　上記各実施形態では、半導体柱にＳＧＴのみが形成されている場合について説明したが、本発明の技術的思想は、ＳＧＴとそれ以外の素子（例えばフォトダイオードなど）が組み込まれた半導体装置の製造方法にも適用できる。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされているものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて実施形態の構成要件の一部を除いても本発明の技術的思想の範囲内となる。
　本発明に係る、ＳＧＴを有する半導体装置と、その製造方法は、ＳＧＴを有する、高速動作が可能な半導体装置を実現するために有用である。
４ａ、４ｂ、４Ｂ　Ｓｉ柱
１、１ａ　ｉ層基板
１ｂ　ｉ層
２ａ、２ｂ、２Ｂ、６、８、８ａ、８Ａ、１１ａ、１１ｂ、１４、１８、２１、２６、２６ａ、２６ｂ、２６ｃ、３２、３２ａ、３５、３８ａ、３８ｂ、３８Ａ、３８Ｂ、４０、４０ａ、４７、５２、５２ａ、５２ｂ、５５　ＳｉＯ２層
３ａ、３ｂ、３Ｂ，６、２７、４５　ＳｉＮ層
１６、１６ａ、１６Ａ、１６Ｂ、３７　ＴｉＮ層
５ａ、５ｂ、１０、１３、２８、５０、５３　レジスト層
１２ａ、１９ａ、３３ａ、４２ａ、６０ａ、６０ａａ　Ｐ＋領域
１２ｂ、１２Ｂ、１９ｂ、３３ｂ、４２ｂ、６０ｂ、６０ｂｂ　Ｎ＋領域
１５、１５ａ、１５Ａ、１５Ｂ、３６　ＨｆＯ２層
７、３１、６１、６１ａ　ＷＳｉ２層
７ａ、７ａａ、７ｂｂ、７Ａ、７Ａａ、７Ａｂ、３１ａ、３１ａａ、５１ａ、５７ａ、５８ａ、５９ａ　Ｂ原子を含んだＷＳｉ２層
７ｂ、７ｂｂ、７Ｂ、７Ｂａ、７Ｂｂ、３１ｂ、３１ｂｂ、５１ｂ、５７ｂ、５８ｂ、５９ｂ　Ａｓ原子を含んだＷＳｉ２層
３０ａ、３０ｂ、３０Ａ、３０Ｂ　孔
３９ａ、３９ｂ　ＴｉＯ層
２２ａ、２２ｂ、２２ｃ、２２Ｃ、２２ｄ、２２ｅ　コンタクトホール
２３ａ、２３ａａ、２３Ａａ、２３Ａｂ、２４ａ、４１ａ、４１ａａ、４３ａ　Ｂ原子を含んだＣｏＳｉ２層
２３ｂ、２３ｂｂ、２３Ｂａ、２３Ｂｂ、２４ｂ、４１ｂ、４１ｂｂ、４３ｂ　Ａｓ原子を含んだＣｏＳｉ２層
４６　ＮｉＳｉ層
Ｖｄｄ、ＶＤＤ　電源配線金属層
Ｖｓｓ、ＶＳＳ　グランド配線金属層
Ｖｉｎ、ＶＩＮ　入力配線金属層
Ｖｏｕｔ、ＶＯＵＴ　出力配線金属層

Claims (13)

  1. 　基板上に、前記基板平面に対して垂直方向に立った半導体柱と、
    　前記半導体柱の下部に形成したドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域と、
    　平面視において、前記第１の不純物領域の全周を囲む、等幅の円帯状の第１の合金層と、
    　平面視において、前記第１の合金層の外周の一部に繋がって、前記基板平面に対して水平方向に延びる第２の合金層と、
    　前記半導体柱の上部に、前記第１の不純物領域と同じ導電性を有するドナーまたはアクセプタ不純物原子を含んだ第２の不純物領域と、
    　前記第１の不純物領域と前記第２の不純物領域との間の前記半導体柱の一部を囲んだ第１の絶縁層と、
    　前記第１の絶縁層を囲んだ第１の導体層と、を備え、
    　前記第１の不純物領域と前記第２の不純物領域は、一方がソースとして、他方がドレインとして機能し、
    　前記第１の不純物領域と前記第２の不純物領域との間の前記半導体柱の前記一部はチャネルとして機能し、
    　前記第１の導体層はゲートとして機能し、
    　これにより、ＳＧＴ（Surrounding Gate MOS Transistor）が構成される、
    　ことを特徴とするＳＧＴを有する半導体装置。
  2. 　前記第１の合金層と、前記第２の合金層と、前記第１の不純物領域とは、同じドナーまたはアクセプタ不純物原子を含んでいる、
    　ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
  3. 　前記第１の合金層と、前記第１の不純物領域が、自己整合の関係で繋がっている、
    　ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
  4. 　前記第１の合金層の内側側面に接し、前記第１の合金層と前記第１の不純物領域との間に位置し、前記第１の合金層と同じ金属原子及びドナーまたはアクセプタ不純物原子を含む第３の合金層をさらに含む、
    　ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
  5. 　平面視において、前記第１の合金層の外周の一部を囲み、前記第２の合金層の一部と接する、等幅の円帯状の第４の合金層をさらに含む、
    　ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
  6. 　前記垂直方向において、前記第１の導体層の下端より上部に、前記第１の導体層と接続して、前記基板平面に対して水平方向に延びる第２の導体層を有する、
    　ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
  7. 　基板上に、前記基板平面に対して垂直方向に立った第１の半導体柱と、
    　前記第１の半導体柱の下部に、前記第１の半導体柱の全周を囲み、且つ前記第１の半導体柱の側面に接する合金層と、
    　前記合金層に繋がったドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域とを含む構造体を提供する工程と、
    　前記合金層をエッチングして、平面視において、前記第１の半導体柱の全周を囲む、等幅の円帯状の第１の合金層と、前記第１の合金層の外周の一部に繋がって、前記基板平面に対して水平方向に延びる第２の合金層とを形成する工程と、
    　前記垂直方向において、前記第１の不純物領域の上端より上方の前記第１の半導体柱を囲んで第１の絶縁層を形成する工程と、
    　前記第１の絶縁層を囲んで第１の導体層を形成する工程と、
    　前記垂直方向において、前記第１の導体層上端より上部の前記第１の半導体柱に、前記第１の不純物領域と同じ導電性を有する、ドナーまたはアクセプタ不純物原子を含んだ第２の不純物領域を形成する工程とを備える、
    　ことを特徴とするＳＧＴ（Surrounding Gate MOS Transistor）を有する半導体装置の製造方法。
  8. 　前記構造体を提供する工程は、前記合金層に、ドナーまたはアクセプタ不純物原子を導入し、熱処理を行い、前記合金層から、前記ドナーまたはアクセプタ不純物原子を、前記第１の半導体柱内に押し出して、前記第１の不純物領域を形成する工程を含む、
    　ことを特徴とする請求項７に記載のＳＧＴを有する半導体装置の製造方法。
  9. 　前記構造体を提供する工程は、ドナーまたはアクセプタ不純物原子を含む前記合金層に熱処理を行い、前記第１の不純物領域を形成するとともに、前記合金層と前記第１の不純物領域との間に前記合金層と同じ金属原子及びドナーまたはアクセプタ不純物原子を含む第３の合金層を形成する工程を含む、
    　ことを特徴とする請求項７に記載のＳＧＴを有する半導体装置の製造方法。
  10. 　前記合金層を形成した後に、前記第１の半導体柱の側面を囲んで単層または複数層の第１のマスク材料層を形成する工程と、
    　前記第１のマスク材料層をマスクにして前記合金層をエッチングして、前記第１の合金層を形成する工程とをさらに含む、
    　ことを特徴とする請求項７に記載のＳＧＴを有する半導体装置の製造方法。
  11. 　前記第１の半導体柱に隣接して、第２の半導体柱を形成する工程と、
    　前記第１の半導体柱の側面を囲んで第１のマスク材料層を形成した後に、前記第１の半導体柱と前記第２の半導体柱との頂部の一部を覆い、平面視において、前記第１の半導体柱と前記第２の半導体柱の間に繋がった第２のマスク材料層を形成する工程と、
    　前記第１のマスク材料層と前記第２のマスク材料層とをエッチングマスクにして前記合金層をエッチングして、前記第１の合金層と前記第２の合金層を形成する工程とをさらに含む、
    　ことを特徴とする請求項７に記載のＳＧＴを有する半導体装置の製造方法。
  12. 　前記第１の半導体柱と第２の半導体柱との外周を囲み、且つ前記第１の半導体柱と前記第２の半導体柱との間で繋がった第３のマスク材料層を形成する工程と、
    　前記第３のマスク材料層をエッチングマスクにして、前記合金層をエッチングして、
    　前記第１の半導体柱と前記第２の半導体柱とのそれぞれの全周を囲む、等幅の円帯状の第４の合金層と、
    　前記第４の合金層の外周の一部に繋がって、前記基板表面に対して平行に延びる第５の合金層と、
    　平面視において、前記第４の合金層と前記第５の合金層との外周の一部に接する、等幅の円帯状の第６の合金層とを形成する工程とをさらに含む、
    　ことを特徴とする請求項７に記載のＳＧＴを有する半導体装置の製造方法。
  13. 　前記構造体を提供する工程は、
    　前記第１の半導体柱の下部に前記第１の不純物領域を形成する工程と、その後に、
    　前記第１の不純物領域の全周を囲み、且つ前記第１の不純物領域の側面に接する前記合金層を形成する工程とを含む、
    　ことを特徴とする請求項７に記載のＳＧＴを有する半導体装置の製造方法。
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