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JP5688190B1 - 半導体装置 - Google Patents

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Abstract

縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、ＣＭＯＳＮＡＮＤ回路を構成する半導体装置を小さい面積で提供することが課題である。
ｍ行ｎ列に配置された複数のＭＯＳトランジスタを用いて構成されたＮＡＮＤ回路において、前記ＮＡＮＤ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のＮＡＮＤ回路を構成する半導体装置を提供する。

Description

本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ−ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されており、従来の平面形成トランジスタ、いわゆるプレーナー型トランジスタは、非特許文献１に示されるように、ＰＭＯＳを形成するＮ−ｗｅｌｌ領域とＮＭＯＳを形成するＰ型シリコン基板（あるいはＰ−ｗｅｌｌ領域）を完全に分離する必要があり、また、Ｎ−ｗｅｌｌ領域およびＰ型シリコン基板には、それぞれ電位を与えるボディ端子が必要であり、さらに面積が大きくなる要因となっている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路あるいはＳＲＡＭセルが開示されている。例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報 国際公開ＷＯ２００９／０９６４６５号公報
ＣＭＯＳ ＯＰアンプ回路実務設計の基礎（吉澤浩和 著）ＣＱ出版社 ｐａｇｅ２３
図１９、図２０ａ、図２０ｂに、ＳＧＴを用いたインバータの回路図とレイアウト図を示す。
図１９は、インバータの回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯSトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図２０ａには、一例として、図１９のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図２０ｂには、図２０ａの平面図においてカットラインＡ−Ａ’方向の断面図を示す。
図２０ａ、図２０ｂにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、上記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面状シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り巻くゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、下部拡散層２ｐ、上部拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、下部拡散層２ｎ、上部拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。上部拡散層７ｐ、７ｎはソース、下部拡散層２ｐ、２ｎはドレインとなる。メタル１３ａには電源Ｖｃｃが供給され、メタル１３ｂには基準電源Ｖｓｓが供給され、メタル１３ｃには、入力信号ＩＮが接続される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図１９、図２０ａ、図２０ｂで示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
上述したように、ＳＧＴの最大の特徴は、構造原理的に、シリコン柱下部の基板側に存在するシリサイド層による下層配線と、シリコン柱上部のコンタクト接続による上部配線が利用できる点にある。本発明は、このＳＧＴの特徴を利用して、論理回路で良く用いられるｇ個の入力を有するＮＡＮＤ回路をｍ行ｎ列に並べることによりコンパクトに配置し、面積を最小にすることにより、低価格なロジック半導体装置を提供することが目的である。
（１）本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に２行ｎ列（ｎ≧３）に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記複数のトランジスタは、
１行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと
１行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタと
で構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
第ｋ列目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１〜ｎ）のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと第１列目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記第１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
第ｓ列目（ｓ＝１〜ｎ−１）のＮチャネルＭＯＳトランジスタのソースと第ｓ＋１列目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されていることを特徴とする半導体装置が提供される。
（２）本発明の好ましい態様では、前記半導体装置において、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した電源線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、行に沿って延在した基準電源線に接続される。
（３）また、別の態様では、前記半導体装置において、前記第ｎ個のＮチャネルＭＯＳトランジスタは、偶数列目のＮチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されている。
（４）また、別の態様では、前記半導体装置において、前記各々のゲートが互いに接続されるｎ個のトランジスタ対において、各々の組のゲートに対応してｎ個の入力信号が接続される。
（５）また、別の態様では、前記半導体装置において、前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成される。
（６）本発明の別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に２行ｎ列（ｎ≧４）に配列し、ｇ個の入力信号（ｎ＝ｈ×ｇ、ｇ及びｈは整数）を有するＮＡＮＤ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記複数のトランジスタは、
１行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと
１行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタと
で構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
第ｋ列目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１〜ｎ）のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記第１列から第ｈ列までのｈ個のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、且つ、互いにシリサイド領域を介して接続されており、
前記ｎ列をｈ個ｇ組にグルーピングし、前記ｇ番目の組のＮチャネルＭＯＳトランジスタのソースと前記ｇ＋１番目の組のＮチャネルＭＯＳトランジスタのドレインが互いに接続されていることを特徴とする半導体装置が提供される。
（７）また、別の態様では、前記半導体装置において、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した電源線に接続され、前記ｇ組にグルーピングされた最後の組のｈ個のＮチャネルＭＯＳトランジスタのソースは、行に沿って延在した基準電源線に接続される。
（８）また、別の態様では、前記半導体装置において、前記第ｇ組にグルーピングされたｈ個のＮチャネルＭＯＳトランジスタは、前記偶数組のＮチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されている。
（９）また、別の態様では、前記半導体装置において、前記各々のゲートが互いに接続されるｎ組のトランジスタ対において、前記ｇ個の入力信号が、各々前記ｎ対のトランジスタ対の任意のｈ個の対のゲートに接続される。
（１０）また、別の態様では、前記半導体装置において、前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成される。
（１１）本発明の別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列（ｍ≧３、ｎ≧２）に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記複数のトランジスタは、
ｉ行ｎ列に並んだｉ×ｎ個のＰチャネルＭＯＳトランジスタと
ｊ行ｎ列に並んだｊ×ｎ個のＮチャネルＭＯＳトランジスタと
をで構成され、
ｉ＋ｊ＝ｍであり、
前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｊ×ｎ個のＮチャネルＭＯＳトランジスタの各々は、
第ｋ列目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１〜ｎ）のＮチャネルＭＯＳトランジスタは組を成し、各々のゲートは互いに接続されており、
前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタと第１列目のｊ個のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタと前記第１列目のｊ個のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
第ｓ列目（ｓ＝１〜ｎ−１）のＮチャネルＭＯＳトランジスタのソースと第ｓ＋１列目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されていることを特徴とする半導体装置が提供される。
（１２）また、別の態様では、前記半導体装置において、前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した電源供給線に接続され、
前記ｎ列目のｊ個のＮチャネルＭＯＳトランジスタのソースは、行に沿って延在した基準電源線に接続される。
（１３）また、別の態様では、前記半導体装置において、前記第ｊ×ｎ個のＮチャネルＭＯＳトランジスタは、偶数列目のｊ個のＮチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されている。
（１４）また、別の態様では、前記半導体装置において、前記各々のゲートが互いに接続されるｎ対のトランジスタ対において、各々の組のゲートに対応してｎ個の入力信号が接続される。
（１５）また、別の態様では、前記半導体装置において、前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成される。
（１６）本発明の別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列（ｍ≧２、ｎ≧２）に配列し、ｇ個の入力信号（ｎ＝ｈ×ｇ、ｇ及びｈは整数）を有するＮＡＮＤ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記複数のトランジスタは、
ｉ行ｎ列に並んだｉ×ｎ個のＰチャネルＭＯＳトランジスタと
ｊ行ｎ列に並んだｊ×ｎ個のＮチャネルＭＯＳトランジスタと
で構成され、
ｉ＋ｊ＝ｍであり、
前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｊ×ｎ個のＮチャネルＭＯＳトランジスタの各々は、
第ｋ列目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１〜ｎ）のＮチャネルＭＯＳトランジスタは組を成し、各々のゲートは互いに接続されており、
前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
前記ｎ列をｈ個ｇ組にグルーピングし、前記ｇ番目の組のＮチャネルＭＯＳトランジスタのソースと前記ｇ＋１番目の組のＮチャネルＭＯＳトランジスタのドレインが互いに接続されていることを特徴とする半導体装置が提供される。
（１７）また、別の態様では、前記半導体装置において、前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した電源線に接続され、前記ｇ個にグルーピングされた最後の組のｈ個のＮチャネルＭＯＳトランジスタのソースは、行に沿って延在した基準電源線に接続される。
（１８）また、別の態様では、前記半導体装置において、前記第ｇ組にグルーピングされたｊ×ｈ個のＮチャネルＭＯＳトランジスタは、前記偶数組のＮチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されている。
（１９）また、別の態様では、前記半導体装置において、前記各々のゲートが互いに接続されるｎ組のトランジスタ群（Ｐチャネルトランジスタｉ個、ＮチャネルＭＯＳトランジスタｊ個）において、前記ｇ個の入力信号が、各々前記ｎ組のトランジスタ群の任意のｈ個のゲートに接続される。
（２０）また、別の態様では、前記半導体装置において、前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成される。
（２１）本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列（ｍ≧２、ｎ≧２）に配列し、ｇ個の入力信号（ｎ＝ｈ×ｇ、ｇ及びｈは整数）を有するＮＡＮＤ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記複数のトランジスタは、
ｉ行ｎ列に並んだｉ×ｎ個のＰチャネルＭＯＳトランジスタと
ｊ行ｎ列に並んだｊ×ｎ個のＮチャネルＭＯＳトランジスタと
で構成され、
ｉ＋ｊ＝ｍであり、
前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｊ×ｎ個のＮチャネルＭＯＳトランジスタの各々は、
第ｋ列目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１〜ｎ）のＮチャネルＭＯＳトランジスタは組を成し、各々のゲートは互いに接続されており、
前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
前記ｎ列をｈ個ｇ組にグルーピングし、前記ｇ番目の組のＮチャネルＭＯＳトランジスタのソースと前記ｇ＋１番目の組のＮチャネルＭＯＳトランジスタのドレインが互いに接続されていることを特徴とする半導体装置が提供される。
（２２）また、別の態様では、前記半導体装置において、前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した電源線に接続され、前記ｇ個にグルーピングされた最後の組のｈ個のＮチャネルＭＯＳトランジスタのソースは、行に沿って延在した基準電源線に接続される。
（２３）また、別の態様では、前記半導体装置において、前記第ｇ組にグルーピングされたｊ×ｈ個のＮチャネルＭＯＳトランジスタは、前記偶数組のＮチャネルＭＯＳトランジスタのドレイン領域がシリコン柱より基板側に配置されている。
（２４）また、別の態様では、前記半導体装置において、前記各々のゲートが互いに接続されるｎ組のトランジスタ群（Ｐチャネルトランジスタｉ個、ＮチャネルＭＯＳトランジスタｊ個）において、前記ｇ個の入力信号が、各々前記ｎ組のトランジスタ群の任意のｈ個のゲートに接続される。
（２５）また、別の態様では、前記半導体装置において、前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成される。
本発明の実施例のＮＡＮＤ回路を示す等価回路図である。 本発明の第１の実施例のＮＡＮＤ回路の平面図である。 本発明の第１の実施例のＮＡＮＤ回路の断面図である。 本発明の第１の実施例のＮＡＮＤ回路の断面図である。 本発明の第１の実施例のＮＡＮＤ回路の断面図である。 本発明の第１の実施例のＮＡＮＤ回路の断面図である。 本発明の実施例のＮＡＮＤ回路を示す等価回路図である。 本発明の第２の実施例のＮＡＮＤ回路の平面図である。 本発明の第２の実施例のＮＡＮＤ回路の断面図である。 本発明の第２の実施例のＮＡＮＤ回路の断面図である。 本発明の第２の実施例のＮＡＮＤ回路の断面図である。 本発明の第２の実施例のＮＡＮＤ回路の断面図である。 本発明の実施例のＮＡＮＤ回路を示す等価回路図である。 本発明の第３の実施例のＮＡＮＤ回路の平面図である。 本発明の第３の実施例のＮＡＮＤ回路の断面図である。 本発明の第３の実施例のＮＡＮＤ回路の断面図である。 本発明の実施例のＮＡＮＤ回路を示す等価回路図である。 本発明の第４の実施例のＮＡＮＤ回路の平面図である。 本発明の第４の実施例のＮＡＮＤ回路の断面図である。 本発明の第４の実施例のＮＡＮＤ回路の断面図である。 本発明の実施例のＮＡＮＤ回路を示す等価回路図である。 本発明の第５の実施例のＮＡＮＤ回路の平面図である。 本発明の第６の実施例のＮＡＮＤ回路の平面図である。 本発明の第６の実施例のＮＡＮＤ回路の断面図である。 本発明の第６の実施例のＮＡＮＤ回路の断面図である。 本発明の第６の実施例のＮＡＮＤ回路の断面図である。 本発明の第６の実施例のＮＡＮＤ回路の断面図である。 本発明の実施例のＮＡＮＤ回路を示す等価回路図である。 本発明の第７の実施例のＮＡＮＤ回路の平面図である。 本発明の第７の実施例のＮＡＮＤ回路の断面図である。 本発明の第７の実施例のＮＡＮＤ回路の断面図である。 本発明の第７の実施例のＮＡＮＤ回路の断面図である。 本発明の第７の実施例のＮＡＮＤ回路の断面図である。 本発明の第８の実施例のＮＡＮＤ回路の平面図である。 本発明の第８の実施例のＮＡＮＤ回路の断面図である。 本発明の第８の実施例のＮＡＮＤ回路の断面図である。 本発明の第８の実施例のＮＡＮＤ回路の断面図である。 本発明の第８の実施例のＮＡＮＤ回路の断面図である。 本発明の第８の実施例のＮＡＮＤ回路の断面図である。 本発明の第９の実施例のＮＡＮＤ回路の平面図である。 本発明の第９の実施例のＮＡＮＤ回路の断面図である。 本発明の第９の実施例のＮＡＮＤ回路の断面図である。 本発明の第９の実施例のＮＡＮＤ回路の断面図である。 本発明の第１０の実施例のＮＡＮＤ回路の平面図である。 本発明の第１０の実施例のＮＡＮＤ回路の断面図である。 本発明の第１０の実施例のＮＡＮＤ回路の断面図である。 本発明の第１０の実施例のＮＡＮＤ回路の断面図である。 本発明の第１０の実施例のＮＡＮＤ回路の断面図である。 本発明の第１１の実施例のＮＡＮＤ回路の平面図である。 本発明の第１１の実施例のＮＡＮＤ回路の断面図である。 本発明の第１１の実施例のＮＡＮＤ回路の断面図である。 本発明の第１２の実施例のＮＡＮＤ回路の平面図である。 本発明の第１２の実施例のＮＡＮＤ回路の断面図である。 本発明の第１２の実施例のＮＡＮＤ回路の断面図である。 本発明の第１２の実施例のＮＡＮＤ回路の断面図である。 本発明の第１２の実施例のＮＡＮＤ回路の断面図である。 従来例を示すインバータ回路の等価回路である。 従来のインバータの平面図である。 従来のインバータの断面図である。
（実施例１）
図１に本発明に適用する３入力ＮＡＮＤ回路の等価回路図を示す。Ｑｐ１、Ｑｐ２、Ｑｐ３は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｑｎ１、Ｑｎ２、Ｑｎ３は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３のソースは電源Ｖｃｃに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＯＵＴ３１となる。ＮＭＯＳトランジスタＱｎ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＮＭＯＳトランジスタＱｎ２のドレインに接続され、ＮＭＯＳトランジスタＱｎ２のソースはノードＮ３を介してＮＭＯＳトランジスタＱｎ３のドレインに接続され、ＮＭＯＳトランジスタＱｎ３のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１のゲートには入力信号ＩＮ１が接続され、ＰＭＯＳトランジスタＱｐ２、ＮＭＯＳトランジスタＱｎ２のゲートには入力信号ＩＮ２が接続され、ＰＭＯＳトランジスタＱｐ３、ＮＭＯＳトランジスタＱｎ３のゲートには入力信号ＩＮ３が接続される。
図２ａ、図２ｂ、図２ｃ、図２ｄおよび図２ｅに、第１の実施例を示す。図２ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図２ｂは、カットラインＡ−Ａ’に沿った断面図、図２ｃは、カットラインＢ−Ｂ’に沿った断面図、図２ｄは、カットラインＣ−Ｃ’に沿った断面図、図２ｅは、カットラインＤ−Ｄ’に沿った断面図を示す。
図２ａにおいて、図１のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ１、Ｑｐ２及びＱｐ３が１行目（図の上の行）、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２及びＱｎ３が２行目（図の下の行）に、それぞれ図の右側より順番に配置されている。
なお、図２ａ、図２ｂ、図２ｃ、図２ｄ及び図２ｅにおいて、図２０ａ、図２０ｂと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐ、１０２ｎａを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ及び１０６ｆは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ａ、１１３ａ、１１３ａ、１１３ｇ、１１３ｇ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｂと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｄと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｆと第１メタル配線１１３ｆとを接続するコンタクトである。
また、１１２ａは、下部拡散層１０２ｐと下部拡散層１０２ｎａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｅが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａ及び１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｅ及び１０６ｆが接続される。
下部拡散層１０２ｐ及び１０２ｎａはシリサイド１０３を介してＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３及びＮＭＯＳトランジスタＱｎ１の共通ドレインとなり、コンタクト１１２ａを介して第１メタル配線１１３ｂに接続され、出力ＯＵＴ３１となる。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ａに接続される。また、ＰＭＯＳトランジスタＱｐ３のソースである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ａに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｇに接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＮＭＯＳトランジスタＱｎ２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＱｎ３のドレインと接続され、ＮＭＯＳトランジスタＱｎ３のソースは、コンタクト１１０ｎ３を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ｂに接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極に供給されるとともに、ゲート配線１０６ａを介してＰＭＯＳトランジスタＱｐ１のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｄに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極に供給されるとともに、ゲート配線１０６ｃを介してＰＭＯＳトランジスタＱｐ２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、コンタクト１１１ｃを介してゲート配線１０６ｆに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に供給されるとともに、ゲート配線１０６ｅを介してＰＭＯＳトランジスタＱｐ３のゲート電極に供給される。
本実施例におけるトランジスタの配置方法は、図２ａにおいて、上から、電源線Ｖｃｃ（１１３ａ）、一行目に配置されたＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、２行目に配置されたＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、基準電源線Ｖｓｓ（１１３ｃ）の順番で配置されるものである。これらの３入力ＮＡＮＤ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３１と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔をＬｙ（電源線、基準電源線を含めた間隔）として、以下の実施例でも、Ｌｙを一定として規格化する。このように規格化すれば、本実施例のブロックＢＬ３１と他のブロックが、横に配置しただけで、電源線、基準電源線が容易に接続できる利点がある。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを２行３列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例２）
図３に本発明に適用する４入力ＮＡＮＤ回路の等価回路図を示す。Ｑｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４のソースは電源Ｖｃｃに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＯＵＴ４１となる。ＮＭＯＳトランジスタＱｎ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＮＭＯＳトランジスタＱｎ２のドレインに接続され、ＮＭＯＳトランジスタＱｎ２のソースはノードＮ３を介してＮＭＯＳトランジスタＱｎ３のドレインに接続され、ＮＭＯＳトランジスタＱｎ３のソースはノードＮ４を介してＮＭＯＳトランジスタＱｎ４のドレインに接続され、ＮＭＯＳトランジスタＱｎ４のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１のゲートには入力信号ＩＮ１が接続され、ＰＭＯＳトランジスタＱｐ２、ＮＭＯＳトランジスタＱｎ２のゲートには入力信号ＩＮ２が接続され、ＰＭＯＳトランジスタＱｐ３、ＮＭＯＳトランジスタＱｎ３のゲートには入力信号ＩＮ３が接続され、ＰＭＯＳトランジスタＱｐ４、ＮＭＯＳトランジスタＱｎ４のゲートには入力信号ＩＮ４が接続される。
図４ａ、図４ｂ、図４ｃ、図４ｄ及び図４ｅに、第２の実施例を示す。図４ａは、本発明の４入力ＮＡＮＤレイアウト（配置）の平面図、図４ｂは、カットラインＡ−Ａ’に沿った断面図、図４ｃはカットラインＢ−Ｂ’に沿った断面図、図４ｄは、カットラインＣ−Ｃ’に沿った断面図、図４ｅは、カットラインＤ−Ｄ’に沿った断面図を示す。
図４ａにおいて、図３のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３及びＱｐ４が１行目（図の上の行）、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３及びＱｎ４が２行目（図の下の行）に、それぞれ図の右側より順番に配置されている。
図２と異なるところは、ＰＭＯＳトランジスタＱｐ４とＮＭＯＳトランジスタＱｎ４が、図の左側に配置されたことである。
なお、図４ａ、図４ｂ、図４ｃ、図４ｄ及び図４ｅにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅと同じ構造の箇所については、１００番台の同じ記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂ、１０２ｎｃが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂ、１０２ｎｃは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐ、１０２ｎａを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ及び１０６ｈは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４と第１メタル配線１１３ａ、１１３ａ、１１３ａ、１１３ａ、１１３ｇ、１１３ｇ、１１３ｉ、１１３ｉとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｂと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｄと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｆと第１メタル配線１１３ｆとを接続するコンタクト、１１１ｄはゲート配線１０６ｈと第１メタル配線１１３ｈを接続するコンタクトである。
１１２ａは、下部拡散層１０２ｐと下部拡散層１０２ｎａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。また、１１２ｂは、下部拡散層１０２ｎｃを覆うシリサイド１０３と第１メタル配線１１３ｃとを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｎ４、下部拡散層１０２ｐ、上部拡散層１０７ｐ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ４を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成し、シリコン柱１０４ｐ４、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ４を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｅが接続され、ＰＭＯＳトランジスタＱｐ４のゲート電極１０６にはゲート配線１０６ｇが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａ及び１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｅ及び１０６ｆが接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極にはゲート配線１０６ｇ及び１０６ｈが接続される。
下部拡散層１０２ｐ及び１０２ｎａはＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４及びＮＭＯＳトランジスタＱｎ１の共通ドレインとなり、出力ＯＵＴ４１に接続される。
ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ３のソースである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ４のソースである上部拡散層１０７ｐ４はシリサイド１０９ｐ４、コンタクト１１０ｐ４を介して第１メタル配線１１３ａに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｇに接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＮＭＯＳトランジスタＱｎ２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＱｎ３のドレインと接続され、ＮＭＯＳトランジスタＱｎ３のソースは、コンタクト１１０ｎ３を介して第１メタル配線１１３ｉに接続される。ＮＭＯＳトランジスタＱｎ４のドレインは、コンタクト１１０ｎ４を介して第１メタル配線１１３ｉに接続される。ここで、ＮＭＯＳトランジスタＱｎ３のソースとＮＭＯＳトランジスタＱｎ４のドレインは、第１メタル配線１１３ｉを介して接続される。ＮＭＯＳトランジスタＱｎ４のソースは、シリサイド１０３を介して下部拡散層１０２ｎｃに接続され、下部拡散層１０２ｎｃはコンタクト１１２ｂを介して第１メタル配線１１３ｃに接続される。また、第１メタル１１３ｃには基準電源Ｖｓｓが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ｂに接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極に供給されるとともに、ゲート配線１０６ａを介してＰＭＯＳトランジスタＱｐ１のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｄに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極に供給されるとともに、ゲート配線１０６ｃを介してＰＭＯＳトランジスタＱｐ２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、コンタクト１１１ｃを介してゲート配線１０６ｆに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に供給されるとともに、ゲート配線１０６ｅを介してＰＭＯＳトランジスタＱｐ３のゲート電極に供給される。
第１メタル配線１１３ｈには、入力信号ＩＮ４が供給され、コンタクト１１１ｄを介してゲート配線１０６ｈに接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極に供給されるとともに、ゲート配線１０６ｇを介してＰＭＯＳトランジスタＱｐ４のゲート電極に供給される。
これらの４入力ＮＡＮＤ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ４１と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、実施例１（図２ａ）と同じくＬｙ（電源線、基準電源線を含めた間隔）とする。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、４入力ＮＡＮＤ回路を構成する８個のＳＧＴを２行４列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例３）
図５に本発明に適用する５入力ＮＡＮＤ回路の等価回路図を示す。Ｑｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４、Ｑｐ５は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ５は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４、Ｑｐ５のソースは電源Ｖｃｃに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＯＵＴ５１となる。ＮＭＯＳトランジスタＱｎ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＮＭＯＳトランジスタＱｎ２のドレインに接続され、ＮＭＯＳトランジスタＱｎ２のソースはノードＮ３を介してＮＭＯＳトランジスタＱｎ３のドレインに接続され、ＮＭＯＳトランジスタＱｎ３のソースはノードＮ４を介してＮＭＯＳトランジスタＱｎ４のドレインに接続され、ＮＭＯＳトランジスタＱｎ４のソースはノードＮ５を介してＮＭＯＳトランジスタＱｎ５のドレインに接続され、ＮＭＯＳトランジスタＱｎ５のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１のゲートには入力信号ＩＮ１が接続され、ＰＭＯＳトランジスタＱｐ２、ＮＭＯＳトランジスタＱｎ２のゲートには入力信号ＩＮ２が接続され、ＰＭＯＳトランジスタＱｐ３、ＮＭＯＳトランジスタＱｎ３のゲートには入力信号ＩＮ３が接続され、ＰＭＯＳトランジスタＱｐ４、ＮＭＯＳトランジスタＱｎ４のゲートには入力信号ＩＮ４が接続され、ＰＭＯＳトランジスタＱｐ５、ＮＭＯＳトランジスタＱｎ５のゲートには入力信号ＩＮ５が接続される。
図６ａ、図６ｂ及び図６ｃに、第３の実施例を示す。図６ａは、本発明の５入力ＮＡＮＤレイアウト（配置）の平面図、図６ｂは、カットラインＡ−Ａ’に沿った断面図、図６ｃはカットラインＢ−Ｂ’に沿った断面図を示す。なお、縦にカットした断面図は図４ｄ、図４ｅと同じであり、省略してある。
図６ａにおいて、図５のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４及びＱｐ５が１行目（図の上の行）、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４及びＱｎ５が２行目（図の下の行）に、それぞれ図の右側より順番に配置されている。
図４と異なるところは、ＰＭＯＳトランジスタＱｐ５とＮＭＯＳトランジスタＱｎ５が、図の左側に配置されたことである。
なお、図６ａ、図６ｂ、図６ｃにおいて、図４ａ、図４ｂ、図４ｃと同じ構造の箇所については、１００番台の同じ記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂ、１０２ｎｃが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂ、１０２ｎｃは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐ、１０２ｎａを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｎ５はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４、１０４ｐ５はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｎ５、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４、１０４ｐ５を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、１０６ｉ及び１０６ｊは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｎ５の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、１０７ｐ５が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４、１０４ｐ５の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４、１０７ｎ５が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｐ５、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４、１０４ｎ５はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、１０７ｐ５、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４、１０７ｎ５に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｐ５、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４、１１０ｎ５は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｐ５、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４、１０９ｎ５と第１メタル配線１１３ａ、１１３ａ、１１３ａ、１１３ａ、１１３ａ、１１３ｇ、１１３ｇ、１１３ｉ、１１３ｉ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｂと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｄと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｆと第１メタル配線１１３ｆとを接続するコンタクト、１１１ｄはゲート配線１０６ｈと第１メタル配線１１３ｈを接続するコンタクト、１１１ｅはゲート配線１０６ｊと第１メタル配線１１３ｊを接続するコンタクトである。
１１２ａは、下部拡散層１０２ｐと下部拡散層１０２ｎａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｎ４、下部拡散層１０２ｐ、上部拡散層１０７ｐ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ４を構成し、シリコン柱１０４ｎ５、下部拡散層１０２ｐ、上部拡散層１０７ｐ５、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ５を構成し、
シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成し、シリコン柱１０４ｐ４、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ４を構成し、シリコン柱１０４ｐ５、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ５、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ５を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｅが接続され、ＰＭＯＳトランジスタＱｐ４のゲート電極１０６にはゲート配線１０６ｇが接続され、ＰＭＯＳトランジスタＱｐ５のゲート電極１０６にはゲート配線１０６ｉが接続され、、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａ及び１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｅ及び１０６ｆが接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極にはゲート配線１０６ｇ及び１０６ｈが接続され、ＮＭＯＳトランジスタＱｎ５のゲート電極にはゲート配線１０６ｉ及び１０６ｊが接続される。
下部拡散層１０２ｐ及び１０２ｎａはＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４、Ｑｐ５及びＮＭＯＳトランジスタＱｎ１の共通ドレインとなり、出力ＯＵＴ５１に接続される。
ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ３のソースである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ４のソースである上部拡散層１０７ｐ４はシリサイド１０９ｐ４、コンタクト１１０ｐ４を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ５のソースである上部拡散層１０７ｐ５はシリサイド１０９ｐ５、コンタクト１１０ｐ５を介して第１メタル配線１１３ａに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｇに接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＮＭＯＳトランジスタＱｎ２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＱｎ３のドレインと接続され、ＮＭＯＳトランジスタＱｎ３のソースは、コンタクト１１０ｎ３を介して第１メタル配線１１３ｉに接続される。ＮＭＯＳトランジスタＱｎ４のドレインは、コンタクト１１０ｎ４を介して第１メタル配線１１３ｉに接続される。ここで、ＮＭＯＳトランジスタＱｎ３のソースとＮＭＯＳトランジスタＱｎ４のドレインは、第１メタル配線１１３ｉを介して接続される。ＮＭＯＳトランジスタＱｎ４のソースは下部拡散層１０２ｎｃとシリサイド領域１０３を介してＮＭＯＳトランジスタＱｎ５のドレインと接続され、ＮＭＯＳトランジスタＱｎ５のソースは、コンタクト１１０ｎ５を介して第１メタル配線１１３ｃに接続される。また、第１メタル１１３ｃには基準電源Ｖｓｓが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ｂに接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極に供給されるとともに、ゲート配線１０６ａを介してＰＭＯＳトランジスタＱｐ１のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｄに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極に供給されるとともに、ゲート配線１０６ｃを介してＰＭＯＳトランジスタＱｐ２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、コンタクト１１１ｃを介してゲート配線１０６ｆに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に供給されるとともに、ゲート配線１０６ｅを介してＰＭＯＳトランジスタＱｐ３のゲート電極に供給される。
第１メタル配線１１３ｈには、入力信号ＩＮ４が供給され、コンタクト１１１ｄを介してゲート配線１０６ｈに接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極に供給されるとともに、ゲート配線１０６ｇを介してＰＭＯＳトランジスタＱｐ４のゲート電極に供給される。
第１メタル配線１１３ｊには、入力信号ＩＮ５が供給され、コンタクト１１１ｅを介してゲート配線１０６ｊに接続され、ＮＭＯＳトランジスタＱｎ５のゲート電極に供給されるとともに、ゲート配線１０６ｉを介してＰＭＯＳトランジスタＱｐ５のゲート電極に供給される。
これらの５入力ＮＡＮＤ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ５１と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、実施例１（図２ａ）と同じくＬｙ（電源線、基準電源線を含めた間隔）とする。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、５入力ＮＡＮＤ回路を構成する１０個のＳＧＴを２行５列に配置でき、面積が縮小された半導体装置が提供できる。
なお、本実施例にとどまらず、６入力以上の複数入力のＮＡＮＤ回路でも同様の方法により、面積の縮小された半導体装置が提供できる。
（実施例４）
図７に本発明に適用する３入力ＮＡＮＤ回路の等価回路図を示す。図１と異なるところは、同じ３入力ＮＡＮＤ回路であるが、図７は、各入力のトランジスタが２個並列に接続されており、駆動電流が２倍になるように設定されているところである。
Ｑｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｑｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２のソースは電源Ｖｃｃに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＯＵＴ３２となる。ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２のドレインは各々ノードＮ１に接続され、ソースはノードＮ２を介して各々ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のドレインに接続され、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のソースはノードＮ３を介して各々ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のドレインに接続され、ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のソースは各々基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２のゲートには共通に入力信号ＩＮ１が接続され、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のゲートには共通に入力信号ＩＮ２が接続され、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２、ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のゲートには共通に入力信号ＩＮ３が接続される。
図８ａ、図８ｂ及び図８ｃに、第４の実施例を示す。図８ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図８ｂは、カットラインＡ−Ａ’に沿った断面図、図８ｃはカットラインＢ−Ｂ’に沿った断面図を示す。なお、縦にカットした断面図は図２ｄ、図２ｅと同等であり、省略してある。
図８ａにおいて、図７のＮＡＮＤ回路のＱｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２が１行目（図の上の行）、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２が２行目（図の下の行）に、それぞれ図の右側より順番に配置されている。
図２と異なるところは、並列接続されたＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２と、同じく並列接続されたＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２が各々隣に配置されていることである。他のトランジスタについても同様である。
なお、図８ａ、図８ｂ、図８ｃにおいて、図２ａ、図２ｂ、図２ｃと同じ構造の箇所については、１００番台の同じ記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐ、１０２ｎａを接続する。１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２はｎ型シリコン柱、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、１０６ｉ、１０６ｊ、１０６ｋ及び１０６ｌは、それぞれゲート配線である。シリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２の最上部には、それぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２が不純物注入等により形成され、シリコン柱１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２の最上部には、それぞれｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２はそれぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２、ｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２に接続されるシリサイド層、１１０ｐ１１、１１０ｐ１２、１１０ｐ２１、１１０ｐ２２、１１０ｐ３１、１１０ｐ３２、１１０ｎ１１、１１０ｎ１２、１１０ｎ２１、１１０ｎ２２、１１０ｎ３１、１１０ｎ３２は、シリサイド層１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２と第１メタル配線１１３ａ、１１３ａ、１１３ａ、１１３ａ、１１３ａ、１１３ａ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ｃ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｂと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｄと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｃはゲート配線１０６ｆと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｄはゲート配線１０６ｈと第１メタル配線１１３ｅを接続するコンタクト、１１１ｅはゲート配線１０６ｊと第１メタル配線１１３ｆを接続するコンタクト、１１１ｆはゲート配線１０６ｌと第１メタル配線１１３ｆとを接続するコンタクトである。
１１２ａは、下部拡散層１０２ｐと下部拡散層１０２ｎａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
シリコン柱１０４ｎ１１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１１を構成し、シリコン柱１０４ｎ１２、下部拡散層１０２ｐ、上部拡散層１０７ｐ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１２を構成し、シリコン柱１０４ｎ２１、下部拡散層１０２ｐ、上部拡散層１０７ｐ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２１を構成し、シリコン柱１０４ｎ２２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２２を構成し、シリコン柱１０４ｎ３１、下部拡散層１０２ｐ、上部拡散層１０７ｐ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３１を構成し、シリコン柱１０４ｎ３２、下部拡散層１０２ｐ、上部拡散層１０７ｐ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３２を構成し、シリコン柱１０４ｐ１１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１１を構成し、シリコン柱１０４ｐ１２、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１２を構成し、シリコン柱１０４ｐ２１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２１を構成し、シリコン柱１０４ｐ２２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２２を構成し、シリコン柱１０４ｐ３１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３１を構成し、シリコン柱１０４ｐ３２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｐ３２を構成する。
また、ＰＭＯＳトランジスタＱｐ１１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ１２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ２１のゲート電極１０６にはゲート配線１０６ｅが接続され、ＰＭＯＳトランジスタＱｐ２２のゲート電極１０６にはゲート配線１０６ｇが接続され、ＰＭＯＳトランジスタＱｐ３１のゲート電極１０６にはゲート配線１０６ｉが接続され、ＰＭＯＳトランジスタＱｐ３２のゲート電極１０６にはゲート配線１０６ｋが接続され、ＮＭＯＳトランジスタＱｎ１１のゲート電極１０６にはゲート配線１０６ａ及び１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ２１のゲート電極にはゲート配線１０６ｅ及び１０６ｆが接続され、ＮＭＯＳトランジスタＱｎ２２のゲート電極にはゲート配線１０６ｇ及び１０６ｈが接続され、ＮＭＯＳトランジスタＱｎ３１のゲート電極にはゲート配線１０６ｉ及び１０６ｊが接続され、ＮＭＯＳトランジスタＱｎ３２のゲート電極にはゲート配線１０６ｋ及び１０６ｌが接続される。
下部拡散層１０２ｐ及び１０２ｎａはＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２及びＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２の共通ドレインとなり、出力ＯＵＴ３２に接続される。
ＰＭＯＳトランジスタＱｐ１１のソースである上部拡散層１０７ｐ１１はシリサイド１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ１２のソースである上部拡散層１０７ｐ１２はシリサイド１０９ｐ１２、コンタクト１１０ｐ１２を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ２１のソースである上部拡散層１０７ｐ２１はシリサイド１０９ｐ２１、コンタクト１１０ｐ２１を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ２２のソースである上部拡散層１０７ｐ２２はシリサイド１０９ｐ２２、コンタクト１１０ｐ２２を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ３１のソースである上部拡散層１０７ｐ３１はシリサイド１０９ｐ３１、コンタクト１１０ｐ３１を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ３２のソースである上部拡散層１０７ｐ３２はシリサイド１０９ｐ３２、コンタクト１１０ｐ３２を介して第１メタル配線１１３ａに接続される。ＮＭＯＳトランジスタＱｎ１１のソースである上部拡散層１０７ｎ１１はシリサイド１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ１２のソースである上部拡散層１０７ｎ１２はシリサイド１０９ｎ１２、コンタクト１１０ｎ１２を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ２１のドレインである上部拡散層１０７ｎ２１はシリサイド１０９ｎ２１、コンタクト１１０ｎ２１を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ２２のドレインである上部拡散層１０７ｎ２２はシリサイド１０９ｎ２２、コンタクト１１０ｎ２２を介して第１メタル配線１１３ｇに接続される。ここで、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２のソースとＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のドレインと接続され、ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のソースは、それぞれコンタクト１１０ｎ３１、１１０ｎ３２を介して第１メタル配線１１３ｃに接続される。また、第１メタル１１３ｃには基準電源Ｖｓｓが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、コンタクト１１１ａ、１１１ｂを介してゲート配線１０６ｂ、１０６ｄに接続され、それぞれＮＭＯＳトランジスタＱｎ１１のゲート電極、Ｑｎ１２のゲート電極に供給されるとともに、ゲート配線１０６ａ、ゲート配線１０６ｃを介してそれぞれＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、コンタクト１１１ｃ、１１１ｄを介してゲート配線１０６ｆ、１０６ｈに接続され、それぞれＮＭＯＳトランジスタＱｎ２１のゲート電極、Ｑｎ２２のゲート電極に供給されるとともに、ゲート配線１０６ｅ、ゲート配線１０６ｇを介してそれぞれＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、コンタクト１１１ｅ、１１１ｆを介してゲート配線１０６ｊ、１０６ｌに接続され、それぞれＮＭＯＳトランジスタＱｎ３１のゲート電極、Ｑｎ３２のゲート電極に供給されるとともに、ゲート配線１０６ｉ、ゲート配線１０６ｋを介してそれぞれＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のゲート電極に供給される。
これらの３入力ＮＡＮＤ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３２と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、実施例１（図２ａ）と同じくＬｙ（電源線、基準電源線を含めた間隔）とする。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路で入力トランジスタが各々２個並列となった構成の１２個のＳＧＴを２行６列に配置でき、面積が縮小された半導体装置が提供できる。
なお、本実施例では、並列接続するトランジスタは、それぞれ２個としたが、２個以上でも同様であり、例えば３個並列の場合は、さらに横に配置して、２行９列の配置にすれば良い。
（実施例５）
図９に本発明に適用する３入力ＮＡＮＤ回路で、各入力のトランジスタが２個並列に接続されており、駆動電流が２倍になるように設定されている回路の等価回路図を示す。図７と異なるところは、２個並列に設けられたそれぞれのトランジスタの入力信号に対して、組み合わせを変更している点である。
図７の回路図に従って配置された実施例４（図８ａ）では、入力ＩＮ１はＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２に接続されており、電流の流れとしては、電源線１１３ａ（Ｖｃｃ）、コンタクト１１０ｐ１１、１１０ｐ１２、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２、シリサイド１０３、コンタクト１１２ａ、第１メタル配線１１３ｂを経由して出力ＯＵＴ３２に流れる。このケースでは、寄生の配線抵抗となるのは、第１メタル１１３ａ、コンタクト１１０ｐ１１、１１０ｐ１２、シリサイド１０３、コンタクト１１２ａ、第１メタル１１３ｂであるが、第１メタル配線の抵抗は非常に小さく、コンタクトの抵抗も比較的小さいので、問題にならない。寄生抵抗として考慮が必要なのはシリサイドであるが、この配置では、シリサイド領域は非常に小さく、寄生抵抗としては問題はない。
一方、入力ＩＮ３の場合は、電流経路は、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のドレインから第１メタル配線１１３ｂへつなぐコンタクト１１２ａまでのシリサイド領域が長く、シリサイドの材質によっては、寄生抵抗が無視できない場合がある。
本実施例では、この点を鑑みて改善を図っている。
図９において、入力信号ＩＮ１は、ＰＭＯＳトランジスタＱｐ１１とＮＭＯＳトランジスタＱｎ１１の対に接続する（後述する図１０の１列目）と同時に、ＰＭＯＳトランジスタＱｐ３２、ＮＭＯＳトランジスタＱｎ３２の対（図１０の６列目）に接続する。入力信号ＩＮ２は、ＰＭＯＳトランジスタＱｐ２１、ＮＭＯＳトランジスタＱｎ２１の対と、ＰＭＯＳトランジスタＱｐ２２、ＮＭＯＳトランジスタＱｎ２２の対に接続される。（図１０の３列目と４列目。）入力信号ＩＮ３は、ＰＭＯＳトランジスタＱｐ１２、ＮＭＯＳトランジスタＱｎ１２の対と、ＰＭＯＳトランジスタＱｐ３１、ＮＭＯＳトランジスタＱｎ３１の対に接続される。（図１０の２列目と５列目。）
図１０に、第５の実施例を示す。図１０は、本発明の、入力トランジスタが各々２個並列に接続された３入力ＮＡＮＤレイアウト（配置）の平面図である。各トランジスタの配置は図８ａと同じであり、同じ箇所の符号は一部省略してある。図８ａと異なるところは、図の右からみて、第１列目から６列目に配置されているＰＭＯＳトランジスタＱｐｋ、Ｑｎｋの対（ｋ＝１〜６）の入力信号の接続が異なる点である。
図１０において、入力信号ＩＮ１、ＩＮ２、ＩＮ３はそれぞれ第１メタル１１３ｄ、１１３ｅ、１１３ｆに供給される。
第１列目のＰＭＯＳトランジスタＱｐ１１，ＮＭＯＳトランジスタＱｎ１１の対には、入力ＩＮ１が第１メタル配線１１３ｄ、コンタクト１１１ａ、ゲート配線１０６ｂ、１０６ａを介して、各ゲート電極に接続される。
第２列目のＰＭＯＳトランジスタＱｐ１２，ＮＭＯＳトランジスタＱｎ１２の対には、入力ＩＮ３が第１メタル配線１１３ｆ、コンタクト１１１ｂ、ゲート配線１０６ｄ、１０６ｃを介して、各ゲート電極に接続される。
第３列目のＰＭＯＳトランジスタＱｐ２１，ＮＭＯＳトランジスタＱｎ２１の対には、入力ＩＮ２が第１メタル配線１１３ｅ、コンタクト１１１ｃ、ゲート配線１０６ｆ、１０６ｅを介して、各ゲート電極に接続される。
第４列目のＰＭＯＳトランジスタＱｐ２２，ＮＭＯＳトランジスタＱｎ２２の対には、入力ＩＮ２が第１メタル配線１１３ｅ、コンタクト１１１ｄ、ゲート配線１０６ｈ、１０６ｇを介して、各ゲート電極に接続される。
第５列目のＰＭＯＳトランジスタＱｐ３１，ＮＭＯＳトランジスタＱｎ３１の対には、入力ＩＮ３が第１メタル配線１１３ｆ、コンタクト１１１ｅ、ゲート配線１０６ｊ、１０６ｉを介して、各ゲート電極に接続される。
第６列目のＰＭＯＳトランジスタＱｐ３２，ＮＭＯＳトランジスタＱｎ３２の対には、入力ＩＮ１が第１メタル配線１１３ｄ、コンタクト１１１ｆ、ゲート配線１０６ｌ、１０６ｋを介して、各ゲート電極に接続される。
入力信号ＩＮ１は、第１列目の対（シリサイド領域の距離が最短で寄生抵抗が小さい）と、第６列目の対（シリサイド領域の距離が最遠端で寄生抵抗が大きい）に接続され、入力信号ＩＮ２は、第３列目の対と第４列目の対（シリサイド領域の距離が中間で寄生抵抗が中間）に接続され、入力信号ＩＮ３は、第２列目の対（シリサイド領域の距離が短かくて寄生抵抗が小さい）と第５列目の対（シリサイド領域の距離が遠端で寄生抵抗が大きい）に接続される。このような接続にすることにより、各入力が接続される対の寄生抵抗の合計が同等の値になり、列の位置による特性の差がなくなる。
これらの３入力ＮＡＮＤ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３２ａと定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、実施例１（図２ａ）と同じくＬｙ（電源線、基準電源線を含めた間隔）とする。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路で入力トランジスタが各々２個並列となった構成の１２個のＳＧＴを２行６列に配置でき、良好な特性が得られて、且つ、面積が縮小された半導体装置が提供できる。
（実施例６）
図１１ａ、図１１ｂ、図１１ｃ、図１１ｄ、図１１ｅに、第６の実施例を示す。等価回路図は図７に従う。図１１ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１１ｂは、カットラインＡ−Ａ’に沿った断面図、図１１ｃはカットラインＢ−Ｂ’に沿った断面図、図１１ｄはカットラインＣ−Ｃ’に沿った断面図、図１１ｅはカットラインＤ−Ｄ’に沿った断面図を示す。
図８ａ（実施例５）と異なるところは、図８ａは、２行６列に配置されているが、本実施例では、４行３列に配置しているところである。
図１１ａにおいて、図７のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ１２、Ｑｐ２２、Ｑｐ３２が１行目（図の最上位の行）、Ｑｐ１１、Ｑｐ２１、Ｑｐ３１が２行目、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ２１、Ｑｎ３１が３行目、Ｑｎ１２、Ｑｎ２２、Ｑｎ３２が４行目に、それぞれ図の右側より順番に配置されている。
なお、図１１ａ、図１１ｂ、図１１ｃにおいて、図８ａ、図８ｂ、図８ｃと同じ構造の箇所については、１００番台の同じ記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐ、１０２ｎａを接続する。１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２はｎ型シリコン柱、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、１０６ｉ、１０６ｊ、１０６ｋ及び１０６ｌは、それぞれゲート配線である。シリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２の最上部には、それぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２が不純物注入等により形成され、シリコン柱１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２の最上部には、それぞれｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２はそれぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２、ｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２に接続されるシリサイド層、１１０ｐ１１、１１０ｐ１２、１１０ｐ２１、１１０ｐ２２、１１０ｐ３１、１１０ｐ３２、１１０ｎ１１、１１０ｎ１２、１１０ｎ２１、１１０ｎ２２、１１０ｎ３１、１１０ｎ３２は、シリサイド層１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２と第１メタル配線１１３ａ、１１３ａ、１１３ａ、１１３ａ、１１３ａ、１１３ａ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ｃ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｄと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｈと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｌと第１メタル配線１１３ｆとを接続するコンタクトである。
１１２ａは、下部拡散層１０２ｐと下部拡散層１０２ｎａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
シリコン柱１０４ｎ１１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１１を構成し、シリコン柱１０４ｎ１２、下部拡散層１０２ｐ、上部拡散層１０７ｐ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１２を構成し、シリコン柱１０４ｎ２１、下部拡散層１０２ｐ、上部拡散層１０７ｐ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２１を構成し、シリコン柱１０４ｎ２２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２２を構成し、シリコン柱１０４ｎ３１、下部拡散層１０２ｐ、上部拡散層１０７ｐ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３１を構成し、シリコン柱１０４ｎ３２、下部拡散層１０２ｐ、上部拡散層１０７ｐ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３２を構成し、
シリコン柱１０４ｐ１１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１１を構成し、シリコン柱１０４ｐ１２、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１２を構成し、シリコン柱１０４ｐ２１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２１を構成し、シリコン柱１０４ｐ２２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２２を構成し、シリコン柱１０４ｐ３１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３１を構成し、シリコン柱１０４ｐ３２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３２を構成する。
また、ＰＭＯＳトランジスタＱｐ１１のゲート電極１０６にはゲート配線１０６ａ及び１０６ｂが接続され、ＰＭＯＳトランジスタＱｐ１２のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２１のゲート電極１０６にはゲート配線１０６ｅ及び１０６ｆが接続され、ＰＭＯＳトランジスタＱｐ２２のゲート電極１０６にはゲート配線１０６ｅが接続され、ＰＭＯＳトランジスタＱｐ３１のゲート電極１０６にはゲート配線１０６ｉ及び１０６ｊが接続され、ＰＭＯＳトランジスタＱｐ３２のゲート電極１０６にはゲート配線１０６ｉが接続され、ＮＭＯＳトランジスタＱｎ１１のゲート電極１０６にはゲート配線１０６ｂ及び１０６ｃが接続され、ＮＭＯＳトランジスタＱｎ１２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ２１のゲート電極にはゲート配線１０６ｆ及び１０６ｇが接続され、ＮＭＯＳトランジスタＱｎ２２のゲート電極にはゲート配線１０６ｇ及び１０６ｈが接続され、ＮＭＯＳトランジスタＱｎ３１のゲート電極にはゲート配線１０６ｊ及び１０６ｋが接続され、ＮＭＯＳトランジスタＱｎ３２のゲート電極にはゲート配線１０６ｋ及び１０６ｌが接続される。
下部拡散層１０２ｐ及び１０２ｎａはＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２及びＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２の共通ドレインとなり、出力ＯＵＴ３２に接続される。
ＰＭＯＳトランジスタＱｐ１１のソースである上部拡散層１０７ｐ１１はシリサイド１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ１２のソースである上部拡散層１０７ｐ１２はシリサイド１０９ｐ１２、コンタクト１１０ｐ１２を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ２１のソースである上部拡散層１０７ｐ２１はシリサイド１０９ｐ２１、コンタクト１１０ｐ２１を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ２２のソースである上部拡散層１０７ｐ２２はシリサイド１０９ｐ２２、コンタクト１１０ｐ２２を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ３１のソースである上部拡散層１０７ｐ３１はシリサイド１０９ｐ３１、コンタクト１１０ｐ３１を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ３２のソースである上部拡散層１０７ｐ３２はシリサイド１０９ｐ３２、コンタクト１１０ｐ３２を介して第１メタル配線１１３ａに接続される。ＮＭＯＳトランジスタＱｎ１１のソースである上部拡散層１０７ｎ１１はシリサイド１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ１２のドレインである上部拡散層１０７ｎ１２はシリサイド１０９ｎ１２、コンタクト１１０ｎ１２を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ２１のソースである上部拡散層１０７ｎ２１はシリサイド１０９ｎ２１、コンタクト１１０ｎ２１を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ２２のドレインである上部拡散層１０７ｎ２２はシリサイド１０９ｎ２２、コンタクト１１０ｎ２２を介して第１メタル配線１１３ｇに接続される。ここで、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２のソースとＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のドレインと接続され、ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のソースは、それぞれコンタクト１１０ｎ３１、１１０ｎ３２を介して第１メタル配線１１３ｃに接続される。また、第１メタル１１３ｃには基準電源Ｖｓｓが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、入力信号ＩＮ１はコンタクト１１１ａを介してゲート配線１０６ｄに接続され、ＮＭＯＳトランジスタＱｎ１２のゲート電極に供給されると同時に、ゲート配線１０６ｃ、１０６ｂ、１０６ａを介して、ＮＭＯＳトランジスタＱｎ１１、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、入力信号ＩＮ２はコンタクト１１１ｂを介してゲート配線１０６ｈに接続され、ＮＭＯＳトランジスタＱｎ２２のゲート電極に供給されると同時に、ゲート配線１０６ｇ、１０６ｆ、１０６ｅを介して、ＮＭＯＳトランジスタＱｎ２１、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、入力信号ＩＮ３はコンタクト１１１ｃを介してゲート配線１０６ｌに接続され、ＮＭＯＳトランジスタＱｎ３２のゲート電極に供給されると同時に、ゲート配線１０６ｋ、１０６ｊ、１０６ｉを介して、ＮＭＯＳトランジスタＱｎ３１、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のゲート電極に供給される。
本実施例のメリットは、４行３列に配置することにより、図８ａで課題となっていたシリサイド層の寄生抵抗を少なくできることである。電流経路としてシリサイドの寄生抵抗がもっとも大きくなるのは、電源Ｖｃｃが第１メタル配線に供給され、ＰＭＯＳトランジスタＱｐ３１，Ｑｐ３２を経由してシリサイド１０３を通ってコンタクト１１２ａを介して第１メタル配線１１３ｂに流れる箇所である。図８ａと比較して、シリサイド領域の距離（長さ）は半減しており、また、幅はおおよそ２倍となっており、抵抗値としては１／４となり、効果は大きい。
これらの３入力ＮＡＮＤ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３２１と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、Ｌｙ２（電源線、基準電源線を含めた間隔）とする。図２の実施例のＬｙとは異なるが、本実施例のような４行配置の実施は多くあるので、４行ｎ列の規格として、Ｌｙ２とすれば良い。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路で入力トランジスタが各々２個並列となった構成の１２個のＳＧＴを４行３列に配置することにより、良好な特性が得られて、且つ、面積が縮小された半導体装置が提供できる。
なお、本実施例では２個並列としたが、さらに大きな電流が必要な場合は、２個以上の複数個を並列にすることも可能である。例えば、３個並列の場合は、６行３列とすることも容易である。
さらに並列の個数を増やしたい場合には、本実施例と、実施例４（図８ａ）を組み合わせることが可能である。例えば、４個並列の３入力ＮＡＮＤを構成する場合には、４行６列に配置すれば、良好な特性で、且つ、面積が縮小された半導体装置が供給される。
（実施例７）
図１２に本発明に適用する３入力ＮＡＮＤ回路の等価回路図を示す。図９と異なるところは、同じ３入力ＮＡＮＤ回路であるが、図１２は、各入力に対して、ＮＭＯＳトランジスタのみ２個並列に接続されており、ＮＭＯＳ側の駆動電流が２倍になるように設定されているところである。
ＮＡＮＤ回路ではＮＭＯＳトランジスタが直列接続となり電流が減少するが、一般的には特に大きな問題とはならない。しかしながらＮＡＮＤ段数が大きい場合にＰＭＯＳトランジスタを流れる電流と直列接続されたＮＭＯＳトランジスタを流れる電流の大きさがアンバランスになる場合があり、充電電流（ＰＭＯＳトランジスタを流れる電流）と放電電流（ＮＭＯＳを流れる電流）をできるだけ等しくしたい場合や、高速に放電したい場合に、ＮＭＯＳトランジスタのみ複数個並列にする場合がある。
本実施例では、ＮＭＯＳトランジスタのみ２個並列にした場合を示す。
Ｑｐ１１、Ｑｐ２１、Ｑｐ３１は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｑｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＱｐ１１、Ｑｐ２１、Ｑｐ３１のソースは電源Ｖｃｃに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＯＵＴ３２ｂとなる。ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２のドレインは各々ノードＮ１に接続され、ソースはノードＮ２を介して各々ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のドレインに接続され、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のソースはノードＮ３を介して各々ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のドレインに接続され、ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のソースは各々基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＱｐ１１、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２のゲートには共通に入力信号ＩＮ１が接続され、ＰＭＯＳトランジスタＱｐ２１、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のゲートには共通に入力信号ＩＮ２が接続され、ＰＭＯＳトランジスタＱｐ３１、ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のゲートには共通に入力信号ＩＮ３が接続される。
図１３ａ、図１３ｂ、図１３ｃ、図１３ｄ、図１３ｅに、第７の実施例を示す。図１３ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１３ｂは、カットラインＡ−Ａ’に沿った断面図、図１３ｃはカットラインＢ−Ｂ’に沿った断面図、図１３ｄはカットラインＣ−Ｃ’に沿った断面図、図１３ｅはカットラインＤ−Ｄ’に沿った断面図を示す。
図１１ａ（実施例６）と異なるところは、図１１ａは、４行３列に配置されているが、本実施例では、３行３列に配置しているところである。
図１３ａにおいて、図１２のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ１１、Ｑｐ２１、Ｑｐ３１が１行目（図の最上位の行）、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ２１、Ｑｎ３１が２行目、Ｑｎ１２、Ｑｎ２２、Ｑｎ３２が３行目に、それぞれ図の右側より順番に配置されている。
なお、図１３ａ、図１３ｂ、図１３ｃ、図１３ｄ、図１３ｅ。おいて、図１１ａ、図１１ｂ、図１１ｃ、図１１ｄ、図１１ｅと同じ構造の箇所については、１００番台の同じ記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐ、１０２ｎａを接続する。１０４ｎ１１、１０４ｎ２１、１０４ｎ３１はｎ型シリコン柱、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１１、１０４ｎ２１、１０４ｎ３１、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｆ、１０６ｇ、１０６ｈ、１０６ｊ、１０６ｋ及び１０６ｌは、それぞれゲート配線である。シリコン柱１０４ｎ１１、１０４ｎ２１、１０４ｎ３１の最上部には、それぞれｐ＋拡散層１０７ｐ１１、１０７ｐ２１、１０７ｐ３１が不純物注入等により形成され、シリコン柱１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２の最上部には、それぞれｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１１、１０９ｐ２１、１０９ｐ３１、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２はそれぞれｐ＋拡散層１０７ｐ１１、１０７ｐ２１、１０７ｐ３１、ｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２に接続されるシリサイド層、１１０ｐ１１、１１０ｐ２１、１１０ｐ３１、１１０ｎ１１、１１０ｎ１２、１１０ｎ２１、１１０ｎ２２、１１０ｎ３１、１１０ｎ３２は、シリサイド層１０９ｐ１１、１０９ｐ２１、１０９ｐ３１、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２と第１メタル配線１１３ａ、１１３ａ、１１３ａ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ｃ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｄと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｈと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｌと第１メタル配線１１３ｆとを接続するコンタクトである。
１１２ａは、下部拡散層１０２ｐと下部拡散層１０２ｎａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
シリコン柱１０４ｎ１１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１１を構成し、シリコン柱１０４ｎ２１、下部拡散層１０２ｐ、上部拡散層１０７ｐ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２１を構成し、シリコン柱１０４ｎ３１、下部拡散層１０２ｐ、上部拡散層１０７ｐ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３１を構成し、シリコン柱１０４ｐ１１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１１を構成し、シリコン柱１０４ｐ１２、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１２を構成し、シリコン柱１０４ｐ２１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２１を構成し、シリコン柱１０４ｐ２２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２２を構成し、シリコン柱１０４ｐ３１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３１を構成し、シリコン柱１０４ｐ３２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｐ３２を構成する。
また、ＰＭＯＳトランジスタＱｐ１１のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＱｐ２１のゲート電極１０６にはゲート配線１０６ｆが接続され、ＰＭＯＳトランジスタＱｐ３１のゲート電極１０６にはゲート配線１０６ｊが接続され、ＮＭＯＳトランジスタＱｎ１１のゲート電極１０６にはゲート配線１０６ｂ及び１０６ｃが接続され、ＮＭＯＳトランジスタＱｎ１２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ２１のゲート電極にはゲート配線１０６ｆ及び１０６ｇが接続され、ＮＭＯＳトランジスタＱｎ２２のゲート電極にはゲート配線１０６ｇ及び１０６ｈが接続され、ＮＭＯＳトランジスタＱｎ３１のゲート電極にはゲート配線１０６ｊ及び１０６ｋが接続され、ＮＭＯＳトランジスタＱｎ３２のゲート電極にはゲート配線１０６ｋ及び１０６ｌが接続される。
下部拡散層１０２ｐ及び１０２ｎａはＰＭＯＳトランジスタＱｐ１１、Ｑｐ２１、Ｑｐ３１、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２の共通ドレインとなり、出力ＯＵＴ３２ｂに接続される。
ＰＭＯＳトランジスタＱｐ１１のソースである上部拡散層１０７ｐ１１はシリサイド１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２１のソースである上部拡散層１０７ｐ２１はシリサイド１０９ｐ２１、コンタクト１１０ｐ２１を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ３１のソースである上部拡散層１０７ｐ３１はシリサイド１０９ｐ３１、コンタクト１１０ｐ３１を介して第１メタル配線１１３ａに接続される。ＮＭＯＳトランジスタＱｎ１１のソースである上部拡散層１０７ｎ１１はシリサイド１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ１２のソースである上部拡散層１０７ｎ１２はシリサイド１０９ｎ１２、コンタクト１１０ｎ１２を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ２１のドレインである上部拡散層１０７ｎ２１はシリサイド１０９ｎ２１、コンタクト１１０ｎ２１を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ２２のドレインである上部拡散層１０７ｎ２２はシリサイド１０９ｎ２２、コンタクト１１０ｎ２２を介して第１メタル配線１１３ｇに接続される。ここで、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２のソースとＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のドレインと接続され、ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のソースは、それぞれコンタクト１１０ｎ３１、１１０ｎ３２を介して第１メタル配線１１３ｃに接続される。また、第１メタル１１３ｃには基準電源Ｖｓｓが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、入力信号ＩＮ１はコンタクト１１１ａを介してゲート配線１０６ｄに接続され、ＮＭＯＳトランジスタＱｎ１２のゲート電極に供給されると同時に、ゲート配線１０６ｃ、１０６ｂを介して、ＮＭＯＳトランジスタＱｎ１１、ＰＭＯＳトランジスタＱｐ１１のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、入力信号ＩＮ２はコンタクト１１１ｂを介してゲート配線１０６ｈに接続され、ＮＭＯＳトランジスタＱｎ２２のゲート電極に供給されると同時に、ゲート配線１０６ｇ、１０６ｆを介して、ＮＭＯＳトランジスタＱｎ２１、ＰＭＯＳトランジスタＱｐ２１のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、入力信号ＩＮ３はコンタクト１１１ｃを介してゲート配線１０６ｌに接続され、ＮＭＯＳトランジスタＱｎ３２のゲート電極に供給されると同時に、ゲート配線１０６ｋ、１０６ｊを介して、ＮＭＯＳトランジスタＱｎ３１、ＰＭＯＳトランジスタＱｐ３１のゲート電極に供給される。
本実施例のメリットは、３行３列に配置することにより、実施例６（図１１ａ）と同様に、図８ａで課題となっていたシリサイド層の寄生抵抗を少なくできることである。さらに、ＮＡＮＤ回路構成で直列となるＮＭＯＳトランジスタのみ複数個（本実施例では２個）の並列接続にすることにより、ＰＭＯＳ回路側の電流とＮＭＯＳ回緒側の電流のバランスをとることができ、最適な特性が得られる。また、面積の増加を最小にすることができる。
これらの３入力ＮＡＮＤ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３２ｂと定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、Ｌｙ３（電源線、基準電源線を含めた間隔）とする。図２の実施例のＬｙとは異なるが、本実施例のような３行配置の実施は多くあるので、３行ｎ列の規格として、Ｌｙ３とすれば良い。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路で入力ＮＭＯＳトランジスタのみが各々２個並列となった構成の９個のＳＧＴを３行３列に配置することにより、良好な特性が得られて、且つ、面積が縮小された半導体装置が提供できる。
なお、本実施例では２個並列としたが、さらに大きな電流が必要な場合は、２個以上の複数個を並列にすることも可能である。例えば、ＮＭＯＳトランジスタが３個並列の場合は、４行３列となり、ＰＭＯＳトランジスタが２個並列、ＮＭＯＳトランジスタが３個並列の場合は、５行３列の構成となる。
（実施例８）
図１４ａ、図１４ｂ、図１４ｃ、図１４ｄ、図１４ｅ、図１４ｆに、第８の実施例を示す。等価回路は図１に従う。図１４ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１４ｂは、カットラインＡ−Ａ’に沿った断面図、図１４ｃは、カットラインＢ−Ｂ’に沿った断面図、図１４ｄは、カットラインＣ−Ｃ’に沿った断面図、図１４ｅは、カットラインＤ−Ｄ’に沿った断面図、図１４ｆは、カットラインＥ−Ｅ’に沿った断面図を示す。
図２ａ（実施例１）と異なるところは、本発明の実施例（図１４ａ）では、入力信号及び出力信号の配線に、第２メタル配線を用いているところである。実施例では、第２メタル配線は第１メタル配線である電源線Ｖｃｃと基準電源線Ｖｓｓと垂直方向に延在させている。
なお、図１４ａ、図１４ｂ、図１４ｃ、図１４ｄ、図１４ｅ、図１４ｆにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐ、１０２ｎａを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ａ、１１３ａ、１１３ａ、１１３ｇ、１１３ｇ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｃと第１メタル配線１１３ｆとを接続するコンタクトである。
また、１１２ａは、下部拡散層１０２ｐと下部拡散層１０２ｎａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
１１４ａは、第１メタル配線１１３ｄと第２メタル配線１１５ｂを接続するコンタクト、１１４ｂは、第１メタル配線１１３ｅと第２メタル配線１１５ｄを接続するコンタクト、１１４ｃは、第１メタル配線１１３ｆと第２メタル配線１１５ｆを接続するコンタクト、１１４ｄは、第１メタル配線１１３ｂと第２メタル配線１１５ａを接続するコンタクトである。また、１１５ｃ、１１５ｅは、図面上ではどこにも接続されない第２メタル配線である。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６とＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６とＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６とＮＭＯＳトランジスタＱｎ３のゲート電極１０６にはゲート配線１０６ｃが接続される。
下部拡散層１０２ｐ及び１０２ｎａはシリサイド１０３を介してＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３及びＮＭＯＳトランジスタＱｎ１の共通ドレインとなり、コンタクト１１２ａを介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは、コンタクト１１４ｄを介して第２メタル配線１１５ａに接続され、出力ＯＵＴ３１となる。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ａに接続される。また、ＰＭＯＳトランジスタＱｐ３のソースである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ａに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｇに接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＮＭＯＳトランジスタＱｎ２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＱｎ３のドレインと接続され、ＮＭＯＳトランジスタＱｎ３のソースは、コンタクト１１０ｎ３を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。
第２メタル配線１１５ｂには、入力信号ＩＮ１が供給され、コンタクト１１４ａを介して第１メタル配線１１３ｄに接続され、さらに、コンタクト１１１ａを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第２メタル配線１１５ｄには、入力信号ＩＮ２が供給され、コンタクト１１４ｂを介して第１メタル配線１１３ｅに接続され、さらに、コンタクト１１１ｂを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２のゲート電極に供給される。
第２メタル配線１１５ｆには、入力信号ＩＮ３が供給され、コンタクト１１４ｃを介して第１メタル配線１１３ｆに接続され、さらに、コンタクト１１１ｃを介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＱｐ３とＮＭＯＳトランジスタＱｎ３のゲート電極に供給される。
また、第２メタル配線１１５ｃと１１５ｅは、それぞれ信号ＤＵＭ１、ＤＵＭ２が供給されるが、他のブロックで使用されるため本ブロックではどこにも接続されないダミーの配線としてこのブロックを通過する。
本実施例は、行方向に沿って延在している第１メタル配線による電源線１１３ａ（Ｖｃｃ）、基準電源線１１３ｃ（Ｖｓｓ）と直行する形で垂直方向に、第２メタル配線を用いて、出力信号線１１５ａ（ＯＵＴ３１），入力信号線１１５ｂ（ＩＮ１）、１１５ｄ（ＩＮ２）、１１５ｆ（ＩＮ３）を配置しており、無駄な配線領域をなくし、非常に面積の縮小されたレイアウトが提供できる。さらに、空いた領域に、他のブロックで使用する信号線を通すことができ、本ブロックを複数個配置する場合に効率よく配線を通すことができる。
本実施例のブロックを、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３１２と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、実施例１（図２ａ）と同じくＬｙ（電源線、基準電源線を含めた間隔）とする。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを２行３列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例９）
図１５ａ、図１５ｂ、図１５ｃ、図１５ｄに、第９の実施例を示す。等価回路は図７に従う。図１５ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１５ｂは、カットラインＡ−Ａ’に沿った断面図、図１５ｃは、カットラインＢ−Ｂ’に沿った断面図、図１５ｄは、カットラインＣ−Ｃ’に沿った断面図を示す。
実施例４（図８ａ）と異なるところは、本発明の実施例（図１５ａ）では、入力信号及び出力信号の配線に、実施例８(図１４ａ)と同じく、第２メタル配線を用いているところである。本実施例では、第２メタル配線は第１メタル配線である電源線Ｖｃｃと基準電源線Ｖｓｓと垂直方向に延在させている。
縦方向の断面図（図１４ａのカットラインＤ−Ｄ’及びＥ−Ｅ’）は、図１４ｅ、図１４ｆと同等であり、省略してある。なお、図１５ａ、図１５ｂ、図１５ｃ、図１５ｄにおいて、図８ａ、図８ｂ、図８ｃ、あるいは、図１４ａ、図１４ｂ、図１４ｃ、図１４ｄと同じ構造の箇所については、１００番台の同等の符号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐ、１０２ｎａを接続する。１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２はｎ型シリコン柱、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄは、それぞれゲート配線である。シリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２の最上部には、それぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２が不純物注入等により形成され、シリコン柱１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２の最上部には、それぞれｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２はそれぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２、ｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２に接続されるシリサイド層、１１０ｐ１１、１１０ｐ１２、１１０ｐ２１、１１０ｐ２２、１１０ｐ３１、１１０ｐ３２、１１０ｎ１１、１１０ｎ１２、１１０ｎ２１、１１０ｎ２２、１１０ｎ３１、１１０ｎ３２は、シリサイド層１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２と第１メタル配線１１３ａ、１１３ａ、１１３ａ、１１３ａ、１１３ａ、１１３ａ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ｃ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｃと第１メタル配線１１３ｆとを接続するコンタクト、１１１ｄはゲート配線１０６ｄと第１メタル配線１１３ｆを接続するコンタクトである。
１１２ａは、下部拡散層１０２ｐと下部拡散層１０２ｎａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
１１４ａは、第１メタル配線１１３ｄと第２メタル配線１１５ｃを接続するコンタクト、１１４ｂは、第１メタル配線１１３ｅと第２メタル配線１１５ｆを接続するコンタクト、１１４ｃは、第１メタル配線１１３ｆと第２メタル配線１１５ｋを接続するコンタクト、１１４ｄは、第１メタル配線１１３ｂと第２メタル配線１１５ａを接続するコンタクトである。また、１１５ｂ、１１５ｄ、１１５ｅ、１１５ｇ、１１５ｈ、１１５ｉ、１１５ｊ、１１５ｌは、図面上ではどこにも接続されない第２メタル配線である。
シリコン柱１０４ｎ１１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１１を構成し、シリコン柱１０４ｎ１２、下部拡散層１０２ｐ、上部拡散層１０７ｐ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１２を構成し、シリコン柱１０４ｎ２１、下部拡散層１０２ｐ、上部拡散層１０７ｐ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２１を構成し、シリコン柱１０４ｎ２２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２２を構成し、シリコン柱１０４ｎ３１、下部拡散層１０２ｐ、上部拡散層１０７ｐ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３１を構成し、シリコン柱１０４ｎ３２、下部拡散層１０２ｐ、上部拡散層１０７ｐ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３２を構成し、シリコン柱１０４ｐ１１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１１を構成し、シリコン柱１０４ｐ１２、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１２を構成し、シリコン柱１０４ｐ２１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２１を構成し、シリコン柱１０４ｐ２２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２２を構成し、シリコン柱１０４ｐ３１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３１を構成し、シリコン柱１０４ｐ３２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｐ３２を構成する。
また、ＰＭＯＳトランジスタＱｐ１１とＱｐ１２のゲート電極１０６、ＮＭＯＳトランジスタＱｎ１１とＱｎ１２のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２１とＱｐ２２のゲート電極１０６、ＮＭＯＳトランジスタＱｎ１２とＱｎ２２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＱｐ３１のゲート電極１０６とＮＭＯＳトランジスタＱｎ３１のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ３２のゲート電極１０６とＮＭＯＳトランジスタＱｎ３２のゲート電極１０６にはゲート配線１０６ｄが接続される。
下部拡散層１０２ｐ及び１０２ｎａはシリサイド１０３を介してＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２及びＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２の共通ドレインとなり、コンタクト１１２ａを介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは、コンタクト１１４ｄを介して第２メタル配線１１５ａに接続され、出力ＯＵＴ３２となる。
ＰＭＯＳトランジスタＱｐ１１のソースである上部拡散層１０７ｐ１１はシリサイド１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ１２のソースである上部拡散層１０７ｐ１２はシリサイド１０９ｐ１２、コンタクト１１０ｐ１２を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ２１のソースである上部拡散層１０７ｐ２１はシリサイド１０９ｐ２１、コンタクト１１０ｐ２１を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ２２のソースである上部拡散層１０７ｐ２２はシリサイド１０９ｐ２２、コンタクト１１０ｐ２２を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ３１のソースである上部拡散層１０７ｐ３１はシリサイド１０９ｐ３１、コンタクト１１０ｐ３１を介して第１メタル配線１１３ａに接続される。ＰＭＯＳトランジスタＱｐ３２のソースである上部拡散層１０７ｐ３２はシリサイド１０９ｐ３２、コンタクト１１０ｐ３２を介して第１メタル配線１１３ａに接続される。ＮＭＯＳトランジスタＱｎ１１のソースである上部拡散層１０７ｎ１１はシリサイド１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ１２のソースである上部拡散層１０７ｎ１２はシリサイド１０９ｎ１２、コンタクト１１０ｎ１２を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ２１のドレインである上部拡散層１０７ｎ２１はシリサイド１０９ｎ２１、コンタクト１１０ｎ２１を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ２２のドレインである上部拡散層１０７ｎ２２はシリサイド１０９ｎ２２、コンタクト１１０ｎ２２を介して第１メタル配線１１３ｇに接続される。ここで、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２のソースとＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のドレインと接続され、ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のソースは、それぞれコンタクト１１０ｎ３１、１１０ｎ３２を介して第１メタル配線１１３ｃに接続される。また、第１メタル１１３ｃには基準電源Ｖｓｓが供給される。
第２メタル配線１１５ｃには、入力信号ＩＮ１が供給され、コンタクト１１４ａを介して第１メタル配線１１３ｄに接続され、さらに、コンタクト１１１ａを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２，ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２のゲート電極に供給される。
第２メタル配線１１５ｆには、入力信号ＩＮ２が供給され、コンタクト１１４ｂを介して第１メタル配線１１３ｅに接続され、さらに、コンタクト１１１ｂを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のゲート電極に供給される。
第２メタル配線１１５ｋには、入力信号ＩＮ３が供給され、コンタクト１１４ｃを介して第１メタル配線１１３ｆに接続され、さらに、コンタクト１１１ｃを介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＱｐ３１とＮＭＯＳトランジスタＱｎ３１のゲート電極に供給される。さらに、第１メタル配線１１３ｆは、コンタクト１１１ｄを介してゲート配線１０６ｄに接続され、ＰＭＯＳトランジスタＱｐ３２とＮＭＯＳトランジスタＱｎ３２のゲート電極に供給される。
また、第２メタル配線１１５ｄ、１０５ｅ、１０５ｇ、１０５ｈ、１０５ｉ、１０５ｊ、１０５ｌは、それぞれ信号ＤＵＭ１、ＤＵＭ２、ＤＵＭ３、ＤＵＭ４、ＤＵＭ５、ＤＵＭ６、ＤＵＭ７、ＤＵＭ８が供給されるが、他のブロックで使用されるため本ブロックではどこにも接続されないダミーの配線としてこのブロックを通過する。
本実施例は、行方向に沿って延在している第１メタル配線による電源線１１３ａ（Ｖｃｃ）、基準電源線１１３ｃ（Ｖｓｓ）と直行する形で垂直方向に、第２メタル配線を用いて、出力信号線１１５ａ（ＯＵＴ３２），入力信号線１１５ｃ（ＩＮ１）、１１５ｆ（ＩＮ２）、１１５ｋ（ＩＮ３）を配置しており、無駄な配線領域をなくし、非常に面積の縮小されたレイアウトが提供できる。さらに、空いた領域に、他のブロックで使用する信号線を通すことができ、本ブロックを複数個配置する場合に効率よく配線を通すことができる。
本実施例のブロックを、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３２２と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、実施例１（図２ａ）と同じくＬｙ（電源線、基準電源線を含めた間隔）とする。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、入力トランジスタが２個並列接続される３入力ＮＡＮＤ回路を構成する１２個のＳＧＴを２行６列に配置でき、さらに第２メタル配線を用いることにより、面積が縮小された半導体装置が提供できる。
なお、本実施例では、並列接続するトランジスタは、それぞれ２個としたが、２個以上でも同様であり、例えば３個並列の場合は、さらに横に配置して、２行９列の配置にすれば良い。また、図示しないが、本実施例に示した第２メタル配線による方式は、実施例６（図１１ａ）あるいは実施例７（図１３ａ）にも適用できる。
（実施例１０）
図１６ａ、図１６ｂ、図１６ｃ、図１６ｄ、図１６に第１０の実施例を示す。等価回路は図１に従う。図１６ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１６ｂは、カットラインＡ−Ａ’に沿った断面図、図１６ｃは、カットラインＢ−Ｂ’に沿った断面図、図１６ｄは、カットラインＣ−Ｃ’に沿った断面図、図１６ｅは、カットラインＤ−Ｄ’に沿った断面図を示す。
本実施例において、図２ａ（実施例１）と異なるところはＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２及びＱｎ３のソースとドレインの向きを上下逆に配置して、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、ＮＭＯＳトランジスタＱｎ１の各ドレインが、コンタクトを介して共通に接続されていることである。
なお、図１６ａ、図１６ｂ、図１６ｃ、図１６ｄ、図１６ｅにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層である。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｇ、１１３ｇとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｂと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｄと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｆと第１メタル配線１１３ｆとを接続するコンタクトである。
また、１１２ａは、下部拡散層１０２ｐを覆うシリサイド層１０３と第１メタル配線１１３ａを接続するコンタクト、１１２ｂは、下部拡散層１０２ｎｂを覆うシリサイド層１０３と第１メタル配線１１３ｃとを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｅが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａ及び１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｅ及び１０６ｆが接続される。
ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３のソースは、下部拡散層１０２ｐとなり、シリサイド１０３及びコンタクトを介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ１のドレインである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは出力ＯＵＴ３１となる。ＰＭＯＳトランジスタＱｐ２のドレインである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｂに接続される。また、ＰＭＯＳトランジスタＱｐ３のドレインである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｂに接続される。ＮＭＯＳトランジスタＱｎ１のドレインである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、及びＮＭＯＳトランジスタＱｎ１のドレインがコンタクトを介して第１メタル配線１１３ｂに共通接続される。ＮＭＯＳトランジスタＱｎ１のソースとなる下部拡散層１０２ｎａはシリサイド層１０３を介してＮＭＯＳトランジスタＱｎ２のドレインと接続される。ＮＭＯＳトランジスタＱｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｇに接続される。また、ＮＭＯＳトランジスタＱｎ３のドレインである上部拡散層１０７ｎ３はシリサイド１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｇに接続される。ここで、ＮＭＯＳトランジスタＱｎ２のソースとＮＭＯＳトランジスタＱｎ３のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＮＭＯＳトランジスタＱｎ３のソースは下部拡散層１０２ｎｂとシリサイド領域１０３とコンタクト１１２ｂを介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ｂに接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極に供給されるとともに、ゲート配線１０６ａを介してＰＭＯＳトランジスタＱｐ１のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｄに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極に供給されるとともに、ゲート配線１０６ｃを介してＰＭＯＳトランジスタＱｐ２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、コンタクト１１１ｃを介してゲート配線１０６ｆに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に供給されるとともに、ゲート配線１０６ｅを介してＰＭＯＳトランジスタＱｐ３のゲート電極に供給される。
本実施例におけるトランジスタの配置方法は、図２ａにおいて、上から、電源線Ｖｃｃ（１１３ａ）、１行目に配置されたＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、２行目に配置されたＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、基準電源線Ｖｓｓ（１１３ｃ）の順番で配置されるものである。これらの３入力ＮＡＮＤ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３１３と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔をＬｙ（電源線、基準電源線を含めた間隔）として、以下の実施例でも、Ｌｙを一定として規格化する。このように規格化すれば、本実施例のブロックＢＬ３１３と他のブロックが、横に配置しただけで、電源線、基準電源線が容易に接続できる利点がある。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを２行３列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例１１）
図１７ａ、図１７ｂ及び図１７ｃに、第１１の実施例を示す。等価回路図は図７に従う。図１７ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１７ｂは、カットラインＡ−Ａ’に沿った断面図、図１７ｃはカットラインＢ−Ｂ’に沿った断面図を示す。なお、縦にカットした断面図は図１６ｄ、図１６ｅと同等であり、省略してある。
図１７ａにおいて、図７のＮＡＮＤ回路のＱｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２が１行目（図の上の行）、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２が２行目（図の下の行）に、それぞれ図の右側より順番に配置されている。
図１６ａと異なるところは、並列接続されたＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２と、同じく並列接続されたＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２が各々隣に配置されていることである。他のトランジスタについても同様である。
なお、図１７ａ、図１７ｂ、図１７ｃにおいて、図１６ａ、図１６ｂ、図１６ｃと同じ構造の箇所については、１００番台の同じ記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層である。１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２はｎ型シリコン柱、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、１０６ｉ、１０６ｊ、１０６ｋ及び１０６ｌは、それぞれゲート配線である。シリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２の最上部には、それぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２が不純物注入等により形成され、シリコン柱１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２の最上部には、それぞれｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２はそれぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２、ｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２に接続されるシリサイド層、１１０ｐ１１、１１０ｐ１２、１１０ｐ２１、１１０ｐ２２、１１０ｐ３１、１１０ｐ３２、１１０ｎ１１、１１０ｎ１２、１１０ｎ２１、１１０ｎ２２、１１０ｎ３１、１１０ｎ３２は、シリサイド層１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２と第１メタル配線１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ｇとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｂと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｄと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｃはゲート配線１０６ｆと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｄはゲート配線１０６ｈと第１メタル配線１１３ｅを接続するコンタクト、１１１ｅはゲート配線１０６ｊと第１メタル配線１１３ｆを接続するコンタクト、１１１ｆはゲート配線１０６ｌと第１メタル配線１１３ｆとを接続するコンタクトである。
１１２ａは、下部拡散層１０２ｐを覆うシリサイド１０３と第１メタル配線１１３ａを接続するコンタクトである。
シリコン柱１０４ｎ１１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１１を構成し、シリコン柱１０４ｎ１２、下部拡散層１０２ｐ、上部拡散層１０７ｐ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１２を構成し、シリコン柱１０４ｎ２１、下部拡散層１０２ｐ、上部拡散層１０７ｐ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２１を構成し、シリコン柱１０４ｎ２２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２２を構成し、シリコン柱１０４ｎ３１、下部拡散層１０２ｐ、上部拡散層１０７ｐ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３１を構成し、シリコン柱１０４ｎ３２、下部拡散層１０２ｐ、上部拡散層１０７ｐ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３２を構成し、シリコン柱１０４ｐ１１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１１を構成し、シリコン柱１０４ｐ１２、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１２を構成し、シリコン柱１０４ｐ２１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２１を構成し、シリコン柱１０４ｐ２２、下部拡散層１０２ｎａ、上部拡散層１０７ｎ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２２を構成し、シリコン柱１０４ｐ３１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３１を構成し、シリコン柱１０４ｐ３２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｐ３２を構成する。
また、ＰＭＯＳトランジスタＱｐ１１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ１２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ２１のゲート電極１０６にはゲート配線１０６ｅが接続され、ＰＭＯＳトランジスタＱｐ２２のゲート電極１０６にはゲート配線１０６ｇが接続され、ＰＭＯＳトランジスタＱｐ３１のゲート電極１０６にはゲート配線１０６ｉが接続され、ＰＭＯＳトランジスタＱｐ３２のゲート電極１０６にはゲート配線１０６ｋが接続され、ＮＭＯＳトランジスタＱｎ１１のゲート電極１０６にはゲート配線１０６ａ及び１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ２１のゲート電極にはゲート配線１０６ｅ及び１０６ｆが接続され、ＮＭＯＳトランジスタＱｎ２２のゲート電極にはゲート配線１０６ｇ及び１０６ｈが接続され、ＮＭＯＳトランジスタＱｎ３１のゲート電極にはゲート配線１０６ｉ及び１０６ｊが接続され、ＮＭＯＳトランジスタＱｎ３２のゲート電極にはゲート配線１０６ｋ及び１０６ｌが接続される。
ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２のソースは、下部拡散層１０２ｐとなり、シリサイド１０３及びコンタクトを介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ１１のドレインである上部拡散層１０７ｐ１１はシリサイド１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは出力ＯＵＴ３２となる。ＰＭＯＳトランジスタＱｐ１２のドレインである上部拡散層１０７ｐ１２はシリサイド１０９ｐ１２、コンタクト１１０ｐ１２を介して第１メタル配線１１３ｂに接続される。また、ＰＭＯＳトランジスタＱｐ２１のドレインである上部拡散層１０７ｐ２１はシリサイド１０９ｐ２１、コンタクト１１０ｐ２１を介して第１メタル配線１１３ｂに接続される。ＰＭＯＳトランジスタＱｐ２２のドレインである上部拡散層１０７ｐ２２はシリサイド１０９ｐ２２、コンタクト１１０ｐ２２を介して第１メタル配線１１３ｂに接続される。ＰＭＯＳトランジスタＱｐ３１のドレインである上部拡散層１０７ｐ３１はシリサイド１０９ｐ３１、コンタクト１１０ｐ３１を介して第１メタル配線１１３ｂに接続される。また、ＰＭＯＳトランジスタＱｐ３２のドレインである上部拡散層１０７ｐ３２はシリサイド１０９ｐ３２、コンタクト１１０ｐ３２を介して第１メタル配線１１３ｂに接続される。
ＮＭＯＳトランジスタＱｎ１１のドレインである上部拡散層１０７ｎ１１はシリサイド１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線１１３ｂに接続される。ＮＭＯＳトランジスタＱｎ１２のドレインである上部拡散層１０７ｎ１２はシリサイド１０９ｎ１２、コンタクト１１０ｎ１２を介して第１メタル配線１１３ｂに接続される。
ここで、上述したように、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２、ＮＭＯＳトランジスタＱｎ１１及びＮＭＯＳトランジスタＱｎ１２のドレインがコンタクトを介して第１メタル配線１１３ｂに共通接続され第１メタル配線１１３ｂは、出力ＯＵＴ３２となる。ＮＭＯＳトランジスタＱｎ１１およびＱｎ１２のソースとなる下部拡散層１０２ｎａはシリサイド層１０３を介してＮＭＯＳトランジスタＱｎ２１およびＱｎ２２のドレインと接続される。ＮＭＯＳトランジスタＱｎ２１のソースである上部拡散層１０７ｎ２１はシリサイド１０９ｎ２１、コンタクト１１０ｎ２１を介して第１メタル配線１１３ｇに接続され、同じく、ＮＭＯＳトランジスタＱｎ２２のソースである上部拡散層１０７ｎ２２はシリサイド１０９ｎ２２、コンタクト１１０ｎ２２を介して第１メタル配線１１３ｇに接続される。ＮＭＯＳトランジスタＱｎ３１のドレインである上部拡散層１０７ｎ３１はシリサイド１０９ｎ３１、コンタクト１１０ｎ３１を介して第１メタル配線１１３ｇに接続され、同じくＮＭＯＳトランジスタＱｎ３２のドレインである上部拡散層１０７ｎ３２はシリサイド１０９ｎ３２、コンタクト１１０ｎ３２を介して第１メタル配線１１３ｇに接続される。ここで、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のソースとＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のソースは各々下部拡散層１０２ｎｂとシリサイド領域１０３とコンタクト１１２ｂを介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ｂに接続され、ＮＭＯＳトランジスタＱｎ１１のゲート電極に供給されるとともに、ゲート配線１０６ａを介してＰＭＯＳトランジスタＱｐ１１のゲート電極に供給される。また、メタル配線１１３ｄは、コンタクト１１１ｂを介してゲート配線１０６ｄに接続され、ＮＭＯＳトランジスタＱｎ１２のゲート電極に供給されるとともに、ゲート配線１０６ｃを介してＰＭＯＳトランジスタＱｐ１２のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、コンタクト１１１ｃを介してゲート配線１０６ｆに接続され、ＮＭＯＳトランジスタＱｎ２１のゲート電極に供給されるとともに、ゲート配線１０６ｅを介してＰＭＯＳトランジスタＱｐ２１のゲート電極に供給される。また、メタル配線１１３ｅは、コンタクト１１１ｄを介してゲート配線１０６ｈに接続され、ＮＭＯＳトランジスタＱｎ２２のゲート電極に供給されるとともに、ゲート配線１０６ｇを介してＰＭＯＳトランジスタＱｐ２２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、コンタクト１１１ｅを介してゲート配線１０６ｊに接続され、ＮＭＯＳトランジスタＱｎ３１のゲート電極に供給されるとともに、ゲート配線１０６ｉを介してＰＭＯＳトランジスタＱｐ３１のゲート電極に供給される。また、メタル配線１１３ｆは、コンタクト１１１ｆを介してゲート配線１０６ｌに接続され、ＮＭＯＳトランジスタＱｎ３２のゲート電極に供給されるとともに、ゲート配線１０６ｋを介してＰＭＯＳトランジスタＱｐ３２のゲート電極に供給される。
これらの３入力ＮＡＮＤ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３２３と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、実施例１（図２ａ）と同じくＬｙ（電源線、基準電源線を含めた間隔）とする。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路で入力トランジスタが各々２個並列となった構成の１２個のＳＧＴを２行６列に配置でき、面積が縮小された半導体装置が提供できる。
なお、本実施例では、並列接続するトランジスタは、それぞれ２個としたが、２個以上でも同様であり、例えば３個並列の場合は、さらに横に配置して、２行９列の配置にすれば良い。
（実施例１２）
以上の実施例では、基板上に形成された埋め込み酸化膜層（ＢＯＸ）などの絶縁膜上に平面状シリコンを配置したプロセスの例を用いて配置を説明したが、バルクのＣＭＯＳプロセスを用いても同様である。一例として、図１８に、図２の実施例を、バルクＣＭＯＳプロセスにて配置した第１２の実施例を示す。
図１８ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１８ｂは、カットラインＡ−Ａ’に沿った断面図、図１８ｃは、カットラインＢ−Ｂ’に沿った断面図、図１８ｄは、カットラインＣ−Ｃ’に沿った断面図、図１８ｅは、カットラインＤ−Ｄ’に沿った断面図を示す。
図１８ａ、図１８ｂ、図１８ｃ、図１８ｄ、図１８ｅにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅと同じ構造の箇所については、同じ１００番台の同等の記号で示してある。
特許文献３の特許第４７５６２２１号公報を参照して、図２のＢＯＸプロセスと図１８のバルクＣＭＯＳプロセスでは、図１８ａの平面図では違いがない。図１８ｂ、図１８ｃ、図１８ｄ、図１８ｅの断面図において、異なる点がある。図１８ｂにおいて、１５０は、ｐ型シリコン基板である。１６０は、素子分離（アイソレーション）用の絶縁体である。また、１７０は、リーク防止の分離層となるｎ−領域である。このｐ型シリコン基板１５０、素子分離用の絶縁体１６０、リーク防止分離層１７０以外の、下層拡散層より上側の工程、構造はまったく同じであり、本発明の実施例１〜１１までをバルクＣＭＯＳプロセスで実現できる。
以上、実施例１から実施例１２まで説明したが、実施例の図面以外にも、実施例８（図１４ａ）の第２メタル配線による面積縮小方法を、実施例１０（図１６ａ）に適用することも可能である。また、実施例６（図１１ａ）あるいは実施例７（図１３ａ）のｍ行ｎ列の配置方法を、実施例１１（図１７ａ）の第２メタル配線の例に適用しても良い。
なお、本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はｎ型シリコン、ＮＭＯＳシリコン柱はｐ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、特にシリサイドでなくとも、他の低抵抗な材料あるいは金属でもかまわない。
本発明の本質は、出力端子に接続されるトランジスタのドレインを下部拡散層を介して共通に接続することにより面積を縮小する、あるいは、出力端子に接続されるトランジスタのドレインを上部拡散層及びコンタクトを介して共通に接続することにより面積を縮小することであり、この配置方法に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
Ｑｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４、Ｑｐ５、Ｑｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２：ＰチャネルＭＯＳトランジスタ
Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ５、Ｑｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２：ＮチャネルＭＯＳトランジスタ
１０１：埋め込み酸化膜層
１０２ｐ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ：平面状シリコン層
１０３：シリサイド層
１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４、１０４ｐ５、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２：ｐ型シリコン柱
１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｎ５、１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２：ｎ型シリコン柱
１０５：ゲート絶縁膜
１０６：ゲート電極
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、１０６ｉ、１０６ｊ、１０６ｋ、１０６ｌ：ゲート配線
１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、１０７ｐ５、１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２：ｐ＋拡散層
１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４、１０７ｎ５、１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２：ｎ＋拡散層
１０８：シリコン窒化膜
１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｐ５、１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４、１０９ｎ５、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２：シリサイド層
１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｐ５、１１０ｐ１１、１１０ｐ１２、１１０ｐ２１、１１０ｐ２２、１１０ｐ３１、１１０ｐ３２、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４、１１０ｎ５、１１０ｎ１１、１１０ｎ１２、１１０ｎ２１、１１０ｎ２２、１１０ｎ３１、１１０ｎ３２：コンタクト
１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、１１１ｆ：コンタクト
１１２ａ、１１２ｂ：コンタクト
１１３ａ、１１３ｂ、１１３ｃ、１１３ｄ、１１３ｅ、１１３ｆ：第１メタル配線
１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ：コンタクト
１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１１５ｅ、１１５ｆ、１１５ｇ、１１５ｈ、１１５ｉ、１１５ｊ、１１５ｋ、１１５ｌ：第２メタル配線
１５０：ｐ型シリコン基板
１６０：素子分離用絶縁体
１７０：リーク防止分離層

Claims (25)

  1. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に２行ｎ列（ｎ≧３）に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記複数のトランジスタは、
    １行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと
    １行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    第ｋ列目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１〜ｎ）のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと第１列目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記第１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
    第ｓ列目（ｓ＝１〜ｎ−１）のＮチャネルＭＯＳトランジスタのソースと第ｓ＋１列目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されていることを特徴とする半導体装置。
  2. 前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した電源線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、行に沿って延在した基準電源線に接続されることを特徴とする、請求項１に記載の半導体装置。
  3. 前記第ｎ個のＮチャネルＭＯＳトランジスタは、偶数列目のＮチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されていることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
  4. 前記各々のゲートが互いに接続されるｎ個のトランジスタ対において、各々の組のゲートに対応してｎ個の入力信号が接続されることを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体装置。
  5. 前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成されることを特徴とする請求項１〜請求項４のいずれか一項に記載の半導体装置。
  6. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に２行ｎ列（ｎ≧４）に配列し、ｇ個の入力信号（ｎ＝ｈ×ｇ、ｇ及びｈは整数）を有するＮＡＮＤ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記複数のトランジスタは、
    １行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと
    １行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    第ｋ列目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１〜ｎ）のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記第１列から第ｈ列までのｈ個のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、且つ、互いにシリサイド領域を介して接続されており、
    前記ｎ列をｈ個ｇ組にグルーピングし、前記ｇ番目の組のＮチャネルＭＯＳトランジスタのソースと前記ｇ＋１番目の組のＮチャネルＭＯＳトランジスタのドレインが互いに接続されていることを特徴とする半導体装置。
  7. 前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した電源線に接続され、前記ｇ組にグルーピングされた最後の組のｈ個のＮチャネルＭＯＳトランジスタのソースは、行に沿って延在した基準電源線に接続されることを特徴とする、請求項６に記載の半導体装置。
  8. 前記第ｇ組にグルーピングされたｈ個のＮチャネルＭＯＳトランジスタは、前記偶数組のＮチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されていることを特徴とする請求項６あるいは請求項７に記載の半導体装置。
  9. 前記各々のゲートが互いに接続されるｎ組のトランジスタ対において、前記ｇ個の入力信号が、各々前記ｎ対のトランジスタ対の任意のｈ個の対のゲートに接続されることを特徴とする請求項６〜請求項８のいずれか一項に記載の半導体装置。
  10. 前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成されることを特徴とする請求項６〜請求項９のいずれか一項に記載の半導体装置。
  11. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列（ｍ≧３、ｎ≧２）に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記複数のトランジスタは、
    ｉ行ｎ列に並んだｉ×ｎ個のＰチャネルＭＯＳトランジスタと
    ｊ行ｎ列に並んだｊ×ｎ個のＮチャネルＭＯＳトランジスタと
    をで構成され、
    ｉ＋ｊ＝ｍであり、
    前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｊ×ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    第ｋ列目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１〜ｎ）のＮチャネルＭＯＳトランジスタは組を成し、各々のゲートは互いに接続されており、
    前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタと第１列目のｊ個のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタと前記第１列目のｊ個のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
    第ｓ列目（ｓ＝１〜ｎ−１）のＮチャネルＭＯＳトランジスタのソースと第ｓ＋１列目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されていることを特徴とする半導体装置。
  12. 前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した電源供給線に接続され、
    前記ｎ列目のｊ個のＮチャネルＭＯＳトランジスタのソースは、行に沿って延在した基準電源線に接続されることを特徴とする、請求項１１に記載の半導体装置。
  13. 前記第ｊ×ｎ個のＮチャネルＭＯＳトランジスタは、偶数列目のｊ個のＮチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されていることを特徴とする請求項１１あるいは請求項１２に記載の半導体装置。
  14. 前記各々のゲートが互いに接続されるｎ対のトランジスタ対において、各々の組のゲートに対応してｎ個の入力信号が接続されることを特徴とする請求項１１〜請求項１３のいずれか一項に記載の半導体装置。
  15. 前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成されることを特徴とする請求項１１〜請求項１４のいずれか一項に記載の半導体装置。
  16. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列（ｍ≧２、ｎ≧２）に配列し、ｇ個の入力信号（ｎ＝ｈ×ｇ、ｇ及びｈは整数）を有するＮＡＮＤ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記複数のトランジスタは、
    ｉ行ｎ列に並んだｉ×ｎ個のＰチャネルＭＯＳトランジスタと
    ｊ行ｎ列に並んだｊ×ｎ個のＮチャネルＭＯＳトランジスタと
    で構成され、
    ｉ＋ｊ＝ｍであり、
    前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｊ×ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    第ｋ列目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１〜ｎ）のＮチャネルＭＯＳトランジスタは組を成し、各々のゲートは互いに接続されており、
    前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
    前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
    前記ｎ列をｈ個ｇ組にグルーピングし、前記ｇ番目の組のＮチャネルＭＯＳトランジスタのソースと前記ｇ＋１番目の組のＮチャネルＭＯＳトランジスタのドレインが互いに接続されていることを特徴とする半導体装置。
  17. 前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した電源線に接続され、前記ｇ個にグルーピングされた最後の組のｈ個のＮチャネルＭＯＳトランジスタのソースは、行に沿って延在した基準電源線に接続されることを特徴とする、請求項１６に記載の半導体装置。
  18. 前記第ｇ組にグルーピングされたｊ×ｈ個のＮチャネルＭＯＳトランジスタは、前記偶数組のＮチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されていることを特徴とする請求項１６あるいは請求項１７に記載の半導体装置。
  19. 前記各々のゲートが互いに接続されるｎ組のトランジスタ群（ＰチャネルＭＯＳトランジスタｉ個、ＮチャネルＭＯＳトランジスタｊ個）において、前記ｇ個の入力信号が、各々前記ｎ組のトランジスタ群の任意のｈ個のゲートに接続されることを特徴とする請求項１６〜請求項１８のいずれか一項に記載の半導体装置。
  20. 前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成されることを特徴とする請求項１６〜請求項１９のいずれか一項に記載の半導体装置。
  21. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列（ｍ≧２、ｎ≧２）に配列し、ｇ個の入力信号（ｎ＝ｈ×ｇ、ｇ及びｈは整数）を有するＮＡＮＤ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記複数のトランジスタは、
    ｉ行ｎ列に並んだｉ×ｎ個のＰチャネルＭＯＳトランジスタと
    ｊ行ｎ列に並んだｊ×ｎ個のＮチャネルＭＯＳトランジスタと
    で構成され、
    ｉ＋ｊ＝ｍであり、
    前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｊ×ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    第ｋ列目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１〜ｎ）のＮチャネルＭＯＳトランジスタは組を成し、各々のゲートは互いに接続されており、
    前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
    前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
    前記ｎ列をｈ個ｇ組にグルーピングし、前記ｇ番目の組のＮチャネルＭＯＳトランジスタのソースと前記ｇ＋１番目の組のＮチャネルＭＯＳトランジスタのドレインが互いに接続されていることを特徴とする半導体装置。
  22. 前記ｉ×ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した電源線に接続され、前記ｇ個にグルーピングされた最後の組のｈ個のＮチャネルＭＯＳトランジスタのソースは、行に沿って延在した基準電源線に接続されることを特徴とする、請求項２１に記載の半導体装置。
  23. 前記第ｇ組にグルーピングされたｊ×ｈ個のＮチャネルＭＯＳトランジスタは、前記偶数組のＮチャネルＭＯＳトランジスタのドレイン領域がシリコン柱より基板側に配置されていることを特徴とする請求項２１あるいは請求項２２に記載の半導体装置。
  24. 前記各々のゲートが互いに接続されるｎ組のトランジスタ群（ＰチャネルＭＯＳトランジスタｉ個、ＮチャネルＭＯＳトランジスタｊ個）において、前記ｇ個の入力信号が、各々前記ｎ組のトランジスタ群の任意のｈ個のゲートに接続されることを特徴とする請求項２１〜請求項２３のいずれか一項に記載の半導体装置。
  25. 前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成されることを特徴とする請求項２１〜請求項２４のいずれか一項に記載の半導体装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015068226A1 (ja) * 2013-11-06 2015-05-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置と、その製造方法
JP5838530B1 (ja) * 2014-03-05 2016-01-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9490331B2 (en) * 2014-06-30 2016-11-08 Taiwan Semiconductor Manufacturing Company Limited Formation of semiconductor arrangement comprising buffer layer and semiconductor column overlying buffer layer
US11251179B2 (en) * 2016-06-30 2022-02-15 International Business Machines Corporation Long channel and short channel vertical FET co-integration for vertical FET VTFET
US9947664B1 (en) 2016-10-14 2018-04-17 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
US10804148B2 (en) * 2017-08-25 2020-10-13 International Business Machines Corporation Buried contact to provide reduced VFET feature-to-feature tolerance requirements
US11616506B2 (en) * 2018-09-26 2023-03-28 Nxp Usa, Inc. High speed buffer circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251586A (ja) * 2009-04-17 2010-11-04 Unisantis Electronics Japan Ltd 半導体装置
WO2011043402A1 (ja) * 2009-10-06 2011-04-14 国立大学法人東北大学 半導体装置
JP2011108702A (ja) * 2009-11-13 2011-06-02 Unisantis Electronics Japan Ltd 半導体装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4495427A (en) * 1980-12-05 1985-01-22 Rca Corporation Programmable logic gates and networks
US5017977A (en) * 1985-03-26 1991-05-21 Texas Instruments Incorporated Dual EPROM cells on trench walls with virtual ground buried bit lines
FR2593428A1 (fr) 1986-01-29 1987-07-31 Stihl Andreas Chaine a scier
JPH02241346A (ja) 1989-03-13 1990-09-26 Hitachi Ltd 整流子付回転電機の電機子とその製造方法及び電機子コイル用導体
US5031809A (en) 1990-04-25 1991-07-16 Roberts Wendell J Fish stringer apparatus
JPH06268173A (ja) * 1993-03-15 1994-09-22 Toshiba Corp 半導体記憶装置
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
KR0165398B1 (ko) * 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
US5874760A (en) * 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
US5982199A (en) * 1998-01-13 1999-11-09 Advanced Micro Devices, Inc. Faster NAND for microprocessors utilizing unevenly sub-nominal P-channel and N-channel CMOS transistors with reduced overlap capacitance
US6242775B1 (en) * 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US6392271B1 (en) * 1999-06-28 2002-05-21 Intel Corporation Structure and process flow for fabrication of dual gate floating body integrated MOS transistors
US6483171B1 (en) * 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
JP4021602B2 (ja) * 2000-06-16 2007-12-12 株式会社東芝 半導体記憶装置
US6406962B1 (en) * 2001-01-17 2002-06-18 International Business Machines Corporation Vertical trench-formed dual-gate FET device structure and method for creation
US6461900B1 (en) * 2001-10-18 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Method to form a self-aligned CMOS inverter using vertical device integration
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
EP1720257B1 (en) * 2004-02-04 2011-08-17 Japan Aerospace Exploration Agency Single-event-effect tolerant SOI-based inverter, semiconductor memory element and data latch circuit
US7683433B2 (en) * 2004-07-07 2010-03-23 Semi Solution, Llc Apparatus and method for improving drive-strength and leakage of deep submicron MOS transistors
US20070052012A1 (en) * 2005-08-24 2007-03-08 Micron Technology, Inc. Vertical tunneling nano-wire transistor
JP5130596B2 (ja) * 2007-05-30 2013-01-30 国立大学法人東北大学 半導体装置
JP5317343B2 (ja) * 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8212298B2 (en) * 2008-01-29 2012-07-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device and methods of producing it
WO2009095998A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
US8378425B2 (en) 2008-01-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device
WO2011111662A1 (ja) * 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
JP4756221B2 (ja) 2010-06-29 2011-08-24 日本ユニサンティスエレクトロニクス株式会社 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251586A (ja) * 2009-04-17 2010-11-04 Unisantis Electronics Japan Ltd 半導体装置
WO2011043402A1 (ja) * 2009-10-06 2011-04-14 国立大学法人東北大学 半導体装置
JP2011108702A (ja) * 2009-11-13 2011-06-02 Unisantis Electronics Japan Ltd 半導体装置

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