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WO2014199481A1 - Ｓｇｔを有する半導体装置とその製造方法 - Google Patents

Ｓｇｔを有する半導体装置とその製造方法 Download PDF

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WO2014199481A1
WO2014199481A1 PCT/JP2013/066320 JP2013066320W WO2014199481A1 WO 2014199481 A1 WO2014199481 A1 WO 2014199481A1 JP 2013066320 W JP2013066320 W JP 2013066320W WO 2014199481 A1 WO2014199481 A1 WO 2014199481A1
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WO
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layer
insulating layer
impurity region
sgt
semiconductor
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PCT/JP2013/066320
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English (en)
French (fr)
Inventor
舛岡　富士雄
原田　望
広記 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
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Publication date
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Priority to JP2015522339A priority patent/JP5973665B2/ja
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    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS

Definitions

  • the present invention relates to a semiconductor device having SGT (Surrounding Gate MOS Transistor) and a manufacturing method thereof.
  • SGT Silicon Gate MOS Transistor
  • SGT is increasingly used as a semiconductor element for providing highly integrated semiconductor devices. Along with this, there is a demand for further high-speed driving of semiconductor devices having SGTs.
  • FIG. 8 shows a typical example of a CMOS inverter circuit having MOS transistors.
  • this circuit includes an N-channel MOS transistor 100a and a P-channel MOS transistor 100b.
  • the gate 101a of the N-channel MOS transistor 100a and the gate 101b of the P-channel MOS transistor 100b are connected to the input terminal Vi.
  • the drain 102a of the N-channel MOS transistor 100a and the drain 102b of the P-channel MOS transistor 100b are connected to the output terminal Vo.
  • the source 103b of the P-channel MOS transistor 100b is connected to the power wiring metal layer Vdd, and the source 103a of the N-channel MOS transistor 100a is connected to the ground terminal Vss.
  • CMOS inverter circuit when an input voltage corresponding to “1” or “0” is applied to the input terminal Vi, an output voltage corresponding to “0” or “1” inverted from the input voltage is extracted from the output terminal Vo. It is.
  • CMOS inverter circuit is used in many circuit chips such as a microprocessor, and a high-speed driving of the circuit using the CMOS inverter circuit is demanded.
  • FIG. 9 is a cross-sectional view of a conventional planar type CMOS inverter circuit.
  • an N-well region 105 (hereinafter referred to as a P-channel MOS transistor including donor impurities) is formed on a P-type semiconductor substrate 104 (hereinafter referred to as a “P-type semiconductor substrate”).
  • the semiconductor region to be formed is referred to as an “N well region”.
  • Element isolation insulating layers 106 a and 106 b are formed between the surface layer portion of the N well region 105 and the surface layer portion of the P-type semiconductor substrate 104.
  • a P-channel MOS transistor gate oxide film 107 a and an N-channel MOS transistor gate oxide film 107 b are formed on the surface of the P-type semiconductor substrate 104 and the surface of the N-well region 105.
  • a P-channel MOS transistor gate conductor layer 108a and an N-channel MOS transistor gate conductor layer 108b are formed on the gate oxide films 107a and 107b.
  • P ⁇ regions 141a (hereinafter referred to as acceptor impurities) doped with acceptor impurities at a low concentration are formed in the surface layer portions of the N well regions 105 on the left and right sides of the gate conductor layer 108a for P channel MOS transistors.
  • a semiconductor region including a low concentration is referred to as a “P - region”.
  • an N ⁇ region 141a doped with a low concentration of donor impurities hereinafter, a semiconductor region containing a low concentration of donor impurities is referred to as an “N ⁇ region”. Is formed).
  • a source P + region 109a (hereinafter, a semiconductor region containing a lot of acceptor impurities is referred to as “P + region”) and a drain P + region 109b of the P channel MOS transistor are formed on both sides of the gate conductor layer 108a.
  • a source N + region 110b (hereinafter, a semiconductor region containing a large amount of donor impurities is referred to as an “N + region”) and a drain N + region 110a are formed on the surface layer portion of the P-type semiconductor substrate 104.
  • Silicide layers 143a, 143b, 143c, and 143d are formed on the surface layer portions of the source P + region 109a and the drain P + region 109b and the surface layer portions of the drain N + region 110a and the source N + region 110b.
  • a first interlayer insulating layer 111 is formed on N well region 105 and P type semiconductor substrate 104. Silicide layers 143a and 143b are formed above source P + region 109a and drain P + region 109b and above drain N + region 110a and source N + region 110b so as to penetrate first interlayer insulating layer 111.
  • 143c and 143d, contact holes 112a, 112b, 112c and 112d are formed.
  • the power supply wiring metal layer Vdd formed on the first interlayer insulating layer 111 and the P-type MOS transistor / source P + region 109a are connected via the contact hole 112a. .
  • the output wiring metal layer Vout formed on the first interlayer insulating layer 111 and the drain P + region 109b of the P-channel MOS transistor are connected via the contact hole 112b.
  • the output wiring metal layer Vout and the drain N + region 110a of the N channel MOS transistor are connected via the contact hole 112c.
  • the ground wiring metal layer Vss and the source N + region 110b of the N-channel MOS transistor are connected via the contact hole 112d.
  • a second interlayer insulating layer 113 is formed on the first interlayer insulating layer 111.
  • Contact holes 114a are formed on the P-channel MOS transistor gate conductor layer 108a and the N-channel MOS transistor gate conductor layer 108b so as to penetrate the first interlayer insulating layer 111 and the second interlayer insulating layer 113. 114b are formed. Via the contact hole 114a, the input wiring metal layer Vin formed on the second interlayer insulating layer 113 and the gate conductor layer 108a for the P-channel MOS transistor are connected. The input wiring metal layer Vin and the N-channel MOS transistor gate conductor layer 108b are connected through the contact hole 114b.
  • CMOS circuits including the planar type CMOS inverter circuit shown in FIG. 9 are required to be driven at higher speed.
  • the signal propagation speed of a circuit is governed by the product RC of resistance (R) and capacitance (C).
  • R resistance
  • C capacitance
  • the drain and source N + regions 110a and 110b, the source and drain P + regions 109a and 109b, and the drain and source N + regions 110a and 110b and the source of the P and N channel MOS transistors are reduced.
  • the drain P + regions 109a and 109b and the gate conductor layers 108a and 108b have the coupling capacitances of the drain and source N + regions 110a and 110b and the source and drain P + regions 109a and 109b and the gate conductor layer 108a.
  • 108b are provided with sidewall insulating layers 142a and 142b, thereby reducing the coupling capacitance. Furthermore, such a source, a drain P + regions 109a, 109b, drain, source N + region 110a, and the resistance of the 110b, the source, drain P + regions 109a, 109b, drain, source N + region 110a, and 110b Therefore, it is necessary to realize a low coupling capacity between the gate conductor layers 126a and 126b with good controllability. Further, with the increase in the density of the planar CMOS inverter circuit shown in FIG.
  • the sizes of the P and N channel MOS transistor drains and source N + regions 110a and 110b, and the source and drain P + regions 109a and 109b are reduced.
  • the resistance of the drain and source N + regions 110a and 110b and the source and drain P + regions 109a and 109b of the P and N channel MOS transistors are further reduced and the coupling capacitance is reduced. Is required.
  • the channels of the P and N channel MOS transistors are formed in the horizontal direction along the surfaces of the P type semiconductor substrate 104 and the N well region 105 between the source and drain.
  • the SGT channel is formed in a direction perpendicular to the surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1).
  • FIG. 10 shows a structural schematic diagram of an N-channel SGT.
  • Si pillars 115 the silicon semiconductor pillars are referred to as “Si pillars”
  • Si pillars When one of the P-type or i-type (intrinsic) Si pillars 115 (hereinafter, the silicon semiconductor pillars are referred to as “Si pillars”) functions as a source, the other functions as a drain, N + regions 116a and 116b in which one functions as a drain and the other functions as a source are formed.
  • the Si pillar 115 between the source and drain N + regions 116 a and 116 b becomes the channel region 117.
  • a gate insulating layer 118 is formed so as to surround the channel region 117, and a gate conductor layer 119 is formed so as to surround the gate insulating layer 118.
  • source and drain N + regions 116 a and 116 b, a channel region 117, a gate insulating layer 118, and a gate conductor layer 119 are formed on a single Si pillar 115.
  • the occupied area of the surface of the SGT apparently corresponds to the occupied area of the single source or drain N + region of the planar MOS transistor. Therefore, in the circuit chip having SGT, the chip size can be further reduced as compared with the circuit chip having a planar MOS transistor.
  • FIG. 11 shows a cross-sectional view of a CMOS inverter circuit using SGT (see, for example, Patent Document 2).
  • An i layer 121 (“i layer” indicates an intrinsic Si layer) is formed on the insulating layer substrate 120, and an Si pillar SP1 for P channel SGT and an N channel SGT are formed on the i layer 121.
  • Si pillar SP2 is formed.
  • the drain P + region 122 of the P channel SGT is formed in the same layer as the i layer 121 and surrounding the lower part of the Si pillar SP1. ing.
  • the drain N + region 123 of the N channel SGT is formed in the same layer as the i layer 121 and surrounding the lower portion of the Si pillar SP2. Further, the source P + region 124 of the P channel SGT is formed above the Si pillar SP1 for the P channel SGT, and the source N + region 125 of the N channel SGT is formed above the Si pillar SP2 for the N channel SGT. Has been.
  • gate insulating layers 126a and 126b are formed so as to surround the Si pillars SP1 and SP2, and a gate conductor layer 127a of the P channel SGT is formed so as to surround the gate insulating layers 126a and 126b.
  • Sidewall nitride films 128a and 128b, which are insulating layers, are formed so as to surround these gate conductor layers 127a and 127b.
  • sidewall nitride films 128c and 128d which are insulating layers, are formed so as to surround the P + region and the N + region at the tops of the Si pillars SP1 and SP2, respectively.
  • the drain P + region 122 of the P channel SGT and the drain N + region 123 of the N channel SGT are connected via a silicide layer 129b.
  • a silicide layer 129a is formed on the source P + region 124 of the P channel SGT, and a silicide layer 129c is also formed on the source N + region 125 of the N channel SGT. Further, silicide layers 129b and 129e are also formed on the tops of the gate insulating layers 126a and 126b.
  • the i layer 130a between the P + regions 122 and 124 at the upper and lower positions of the Si pillar SP1 becomes the channel of the P channel SGT
  • the i layer 130b between the N + regions 123 and 125 at the upper and lower positions of the Si pillar SP2 is N. It becomes the channel of channel SGT.
  • a SiO 2 layer 131 is formed by CVD (Chemical Vapor deposition) so as to cover the insulating layer substrate 120, the i layer 121, and the Si pillars SP1 and SP2. Further, contact holes 132a, 132b, and 132c are formed in the SiO 2 layer 131 on the Si pillars SP1 and SP2, on the drain P + region 122 of the P channel SGT, and on the N + region 123 of the N channel SGT.
  • the power supply wiring metal layer Vdd formed on the SiO 2 layer 131, the source P + region 124 of the P channel SGT, and the silicide layer 129a are connected through the contact hole 132a.
  • the output wiring metal layer Vo formed on the SiO 2 layer 131 is connected to the drain P + region 122 of the P channel SGT, the drain N + region 123 of the N channel SGT, and the silicide layer 129b through the contact hole 132b.
  • the ground wiring metal layer Vss formed on the SiO 2 layer 131, the source N + region 125 of the N channel SGT, and the silicide layer 129c are connected through the contact hole 132c.
  • the gate conductor layer 127a of the P channel SGT and the gate conductor layer 127b of the N channel SGT are connected to an input wiring metal layer (not shown) while being connected to each other.
  • the P channel SGT and the N channel SGT are formed in the Si pillars SP1 and SP2, respectively. For this reason, the circuit area when viewed in plan from the vertical direction is reduced. As a result, the circuit can be further reduced as compared with the conventional inverter circuit having a planar type MOS transistor.
  • CMOS circuit having the SGT shown in FIG. 11 as well as the inverter circuit having the planar type MOS transistor of the conventional example, further high-speed driving of the circuit is required.
  • the P + region 122 and the N + region 123 below the Si pillars SP1 and SP2 are connected to the output wiring metal layer Vout via the silicide layer 129c existing on the outer periphery of the Si pillars SP1 and SP2 and having a relatively large occupation area. It is connected.
  • the P + region 124, N + region 125 at the top of the Si pillar SP1, SP2 are occupied area is relatively narrow, formed on the surface of the top portion of the P + region 124, N + region 125 suicide
  • the layers are connected to the power wiring metal layer Vdd and the ground wiring metal layer Vss through the layers 129a and 129c. For this reason, when the circuit density is further increased, the diameters (widths) of the Si pillars SP1 and SP2 are reduced accordingly, and the resistances of the P + region 124 and the N + region 125 are increased.
  • the resistances of the P + region 124 and the N + region 125 at the tops of the Si pillars SP1 and SP2 are reduced.
  • the lower position of the side surface of the Si pillar where the extraction wiring and the impurity region are connected, the position of the end of the source and drain impurity regions in contact with the channel region, and the position of the upper end of the gate conductor layer are as follows: If the position of the upper end of the gate conductor layer is determined, it is not formed by self-alignment so that the positions of the end portions of the source and drain impurity regions are determined. For this reason, it is necessary to achieve good controllability to reduce the resistance of the source and drain and to reduce the coupling capacitance between the impurity region serving as the source and drain and the gate conductor layer.
  • the thickness of the wiring metal layer connected to the impurity region on the side surface of the Si pillar is equal to the thickness of the gate insulating layer.
  • the thickness of the gate insulating layer is reduced to 2 to 3 nm. Therefore, technical difficulty arises in embedding the wiring metal layer in the contact hole, and the thin wiring is formed. There is a problem that the resistance of the metal layer increases.
  • An object of the present invention is to provide a semiconductor device having an SGT capable of driving a circuit at a high speed.
  • a semiconductor device includes: A semiconductor pillar formed on a semiconductor substrate; A first impurity region including a donor or acceptor impurity formed under the semiconductor pillar; A second impurity region that is spaced apart upward from the first impurity region and is formed at the top of the semiconductor pillar and includes a donor or acceptor impurity having the same conductivity as the first impurity region; A first insulating layer surrounding an outer periphery of the semiconductor pillar between the first impurity region and the second impurity region; A first conductor layer surrounding an outer periphery of the first insulating layer; A second insulating layer in contact with the upper end surface of the first conductor layer; A third insulating layer covering the semiconductor substrate and the semiconductor pillar; The second insulating layer is formed on the third insulating layer, surrounds the top of the semiconductor pillar, and has a bottom portion in contact with a surface layer portion of the second insulating layer, and an outer periphery of the bottom portion is the second
  • SGT Standard Rounding Gate Transistor
  • the second impurity region is formed at the top of the semiconductor pillar. It is preferable.
  • the second insulating layer is formed so as to be in contact with upper end surfaces of the first conductor layer and the fourth insulating layer. It is preferable.
  • a fifth insulating layer is formed between the first conductor layer and the second insulating layer; It is preferable.
  • the second impurity region and the second conductor layer are electrically connected to each other through a silicide layer formed in the semiconductor pillar and connected to the contact hole. It is preferable.
  • the silicide layer is formed over the entire top of the semiconductor pillar;
  • the second impurity region is in contact with the silicide layer, and a lower end of the second impurity region is located at a height of an upper end of the first conductor layer. It is preferable.
  • the outer periphery of the contact hole viewed from the upper surface of the semiconductor substrate is circular. It is preferable.
  • a method for manufacturing a semiconductor device includes: A semiconductor pillar forming step of forming a semiconductor pillar on the semiconductor substrate; A first impurity region forming step of forming a first impurity region containing a donor or acceptor impurity at the bottom of the semiconductor pillar; A second impurity that is spaced apart from the first impurity region and that forms a second impurity region containing a donor or acceptor impurity having the same conductivity as the first impurity region at the top of the semiconductor pillar A region forming step; A first insulating layer forming step of forming a first insulating layer so as to surround an outer periphery of the semiconductor pillar between the first impurity region and the second impurity region; A first conductor layer forming step of forming a first conductor layer so as to surround an outer periphery of the first insulating layer; A second insulating layer forming step of forming a second insulating layer so as to be in contact with the upper
  • the second conductor is in contact with the surface layer portion of the second insulating layer in the contact hole and in contact with the side surface of the top of the semiconductor pillar in which the second impurity region is formed.
  • a second conductor layer forming step of forming a layer When one of the first impurity region and the second impurity region functions as a source, the other functions as a drain; A part of the semiconductor pillar between the first impurity region and the second impurity region functions as a channel; The first insulating layer functions as a gate insulating layer; The first conductor layer functions as a gate conductor layer; The second conductor layer forms an SGT (Surrounding Gate Transistor) electrically connected to the second impurity region located at the top of the semiconductor pillar; It is characterized by that.
  • SGT Standard Rounding Gate Transistor
  • the second impurity region is formed at the top of the semiconductor pillar. It is preferable.
  • the contact hole forming step is performed in a plasma atmosphere containing etching ions in which an etching rate of the third insulating layer is higher than an etching rate of the second insulating layer; It is preferable.
  • the second insulating layer is formed so as to be in contact with upper end surfaces of the first conductor layer and the fourth insulating layer. It is preferable.
  • the contact hole is formed so that an outer periphery viewed from the upper surface of the semiconductor substrate is circular. It is preferable.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 2nd Embodiment.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 2nd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 2nd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 2nd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 2nd Embodiment.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 3rd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 3rd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 3rd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 3rd Embodiment.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 3rd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 3rd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 3rd Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 4th Embodiment.
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 4th Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 4th Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 5th Embodiment. It is the top view and sectional drawing of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 6th Embodiment. It is a CMOS inverter circuit diagram of a prior art example.
  • (First embodiment) 1A to 1O show a method of manufacturing a CMOS inverter circuit having an SGT according to the first embodiment of the present invention.
  • FIG. 1A shows a plan view and a cross-sectional view for explaining a first manufacturing process of a CMOS inverter circuit having an SGT.
  • (A) is a plan view
  • (b) is a sectional view taken along line XX ′ in (a)
  • (c) is a sectional view taken along line YY ′ in (a).
  • the figure is shown.
  • the relationships between the drawings shown in (a), (b), and (c) are the same.
  • SiO 2 layers 2a and 2b are formed on an i-layer substrate 1 by thermal oxidation. Subsequently, Si pillars P1 and P2 are formed by, for example, RIE (Reactive Ion Etching) using the SiO 2 layers 2a and 2b as etching masks.
  • RIE reactive Ion Etching
  • a SiO 2 layer is deposited on the i-layer substrate 1 and the Si pillars P1 and P2 by using CVD (Chemical Vapor Deposition). Subsequently, the entire SiO 2 layer is etched by isotropic plasma etching. Thereby, the SiO 2 layers on the side surfaces of the Si pillars P1 and P2 are removed, and the SiO 2 layers 3 and the SiO 2 layers 4a and 4b are left on the tops of the Si pillars P1 and P2, respectively.
  • CVD Chemical Vapor Deposition
  • the SiO 2 film is deposited by CVD because the SiO 2 film is relatively disposed on the side surfaces of the Si pillars P 1 and P 2 according to CVD. This is because the thickness is deposited thin, and the i-layer substrate 1 is deposited relatively thick.
  • an HfO layer 5 (hafnium oxide layer) as a gate insulating layer and a gate metal layer so as to cover the entire SiO 2 layer 3 and Si pillars P1 and P2.
  • the TiN layer 6 (titanium nitride layer) and the poly Si layer 7 doped with, for example, a donor or an acceptor are formed by, for example, ALD (Atomic Layer Deposition) or CVD.
  • a resist is applied so as to cover the whole of the i-layer substrate 1 and the Si pillars P1 and P2, and the resist surface is uniformly etched by etch back. To do. Thereby, the resist layer 8 whose surface position is a predetermined position in the height direction of the Si pillars P1 and P2 is formed. Subsequently, by using the resist layer 8 as an etching mask, the exposed poly-Si layer 7, TiN layer 6 and HfO layer 5 on the Si pillars P1 and P2 are etched, respectively, so that the poly-Si layer 7a and the TiN layer 6a are etched. And the HfO layer 5a are left. Here, SiO 2 layers 4a and 4b remain at the tops of the Si pillars P1 and P2. Thereafter, the resist layer 8 is removed.
  • an HfO layer 9 is formed by CVD so as to cover the whole of the poly Si layer 7a on the i-layer substrate 1 and the Si pillars P1 and P2.
  • HfO layer 9 on the side surfaces of the Si pillars P1 and P2 using plasma etching, the poly Si layer 7a on the i-layer substrate 1 and the Si pillars P1 and P2 are removed.
  • HfO layers 9a, 9ba, 9bb, 9ca, and 9cb are formed on the upper end surfaces of the poly Si layer 7a, the TiN layer 6a, and the HfO layer 5a and on the flat portions above the Si pillars P1 and P2.
  • a resist layer 10 is formed by lithography so as to cover the Si pillars P1 and P2 and the HfO layer 9a formed between the Si pillars P1 and P2.
  • the HfO layer 9aa, the poly-Si layer 7a, the TiN layer 6a, the HfO layer 5a, and the SiO 2 layer 3 are etched using the resist layer 10 as an etching mask. Thereafter, the resist layer 10 is removed.
  • a resist layer 11a is formed by lithography so as to cover the outer periphery of the Si pillar P1.
  • arsenic (As) is ion-implanted from the entire upper surface of the i-layer substrate 1.
  • This ion implantation is performed on the i-layer substrate 1 from both a vertical direction and an oblique direction.
  • the HfO layers 9ba, 9bb, 9ca, and 9cb are used as masks, and the surface layer portion of the i-layer substrate 1 that is exposed without being covered with the resist layer 11a and the top portion of the Si pillar P2 are each N. + Regions 12a and 12b are formed. Thereafter, the resist layer 11a is removed.
  • a resist layer 11b is formed by lithography so as to cover the outer periphery of the Si pillar P2.
  • boron (B) is ion-implanted from the entire surface of the i-layer substrate 1.
  • This ion implantation is performed on the i-layer substrate 1 from both a vertical direction and an oblique direction. Accordingly, the HfO layers 9ba, 9bb, 9ca, and 9cb are used as masks, and the surface layer portion of the i-layer substrate 1 exposed without being covered with the resist layer 11b and the top portion of the Si pillar P2 are respectively P + Regions 13a and 13b are formed. Thereafter, the resist layer 11b is removed.
  • the Ni silicide layers 14a, 14b, the exposed surface of the i-layer substrate 1, the exposed side surface of the poly-Si layer 7a, and the exposed top surfaces of the Si pillars P1, P2, 14c, 14d, 14e, 14f, 14g, and 14h are formed.
  • a SiO 2 layer 15 is formed by CVD. Subsequently, the SiO 2 layer 15 is covered with a resist layer (not shown). Thereby, the contact hole 16 is formed on the poly Si layer 7a between the Si pillars P1 and P2 by lithography and RIE to the SiO 2 layer 15. Thereafter, the resist layer (not shown) is removed, and a Ni silicide layer 14i is formed on the surface layer portion of the poly-Si layer 7a in the contact hole 16 by the method described with reference to FIG. 1K.
  • the SiO 2 layer 15 is covered with a resist layer 17, and lithography and RIE on the SiO 2 layer 15 are performed on the N + region 12aa of the surface layer portion of the i-layer substrate 1, A contact hole 18 is formed on the Ni silicide layers 14a and 14e formed on the P + region 13aa.
  • the SiO 2 layer 15 is covered with a resist layer 19, and lithography and RIE on the SiO 2 layer 15 are performed on the Si pillars P1 and P2 and on the Si pillars P1 and P2.
  • Contact holes 20a, 20b are formed on the HfO layers 5ba, 9bb located on the upper surfaces of the HfO layer 5a, TiN layer 6a, poly Si layer 7a, and Ni silicide layers 14c, 14g formed on the outer periphery.
  • FIG. 1N the SiO 2 layer 15 is covered with a resist layer 19, and lithography and RIE on the SiO 2 layer 15 are performed on the Si pillars P1 and P2 and on the Si pillars P1 and P2.
  • Contact holes 20a, 20b are formed on the HfO layers 5ba, 9bb located on the upper surfaces of the HfO layer 5a, TiN layer 6a, poly Si layer 7a, and Ni silicide layers 14c, 14g formed on the outer periphery.
  • the HfO layer 5a, the TiN layer 6a, the poly-Si layer 7a, and the Ni silicide layers 14c and 14g corresponding to the SGT channel on the outer periphery of the Si pillars P1 and P2 are formed.
  • the gate layers are g1 and g2
  • contact holes 20a and 20b are formed on the HfO layers 9ba and 9bb on the upper surfaces of the gate layers g1 and g2.
  • the HfO layers 9ba and 9bb serve as an etching stopper layer for etching the SiO 2 layer 15. Thereafter, the resist layer 19 is removed.
  • a metal layer formed by multilayering titanium (Ti), tantalum (Ta), aluminum (Al), copper (Cu), and the like is formed into Si pillars P1, P2, and an HfO layer 9ba. , 9 bb, formed on the SiO 2 layer 15.
  • the input wiring metal layer Vin, the power supply wiring metal layer Vdd, the ground wiring metal layer Vss, and the output wiring metal layer Vout are formed by using lithography and etching.
  • the input wiring metal layer Vin is connected to the poly-Si layer 7a and the TiN layer 6a serving as the gate of the P channel SGT through the contact hole 16 and the Ni silicide layer 14i.
  • the power supply wiring metal layer Vdd is connected to the P + region 13bb serving as the source of the P channel SGT through the contact hole 20a and the Ni silicide layer 14c.
  • the ground wiring metal layer Vss is connected to the N + region 12bb serving as the source of the N channel SGT via the contact hole 20b and the Ni silicide layer 14h.
  • the output wiring metal layer Vout is connected to the P + region 13aa and the N + region 12aa serving as the drains of the P channel SGT and the N channel SGT through the contact hole 18 and the Ni silicide layers 14a and 14e.
  • a CMOS inverter circuit having SGT is formed on the i-layer substrate 1.
  • the following (1) to (3) are obtained.
  • the connection between the P + region 13bb and the N + region 12bb serving as the source of SGT and the power wiring metal layer Vdd and the ground wiring metal layer Vss at the top of the Si pillars P1 and P2 is connected to the P + region 13bb.
  • N + region 12bb is in contact with the entire surface of the low resistance Ni silicide layers 14c and 14h formed on the outer peripheral side surfaces of the Si pillars P1 and P2.
  • the power supply wiring metal layer Vdd and the ground wiring metal layer Vss are electrically connected to the P + region 13bb and N + region 12bb serving as the source of the SGT in the vicinity of the boundary with the channel.
  • the P + region 13b and the N + region 12b are further subjected to heat treatment, and the boundary position between the P + region 13bb and N + region 12bb serving as the source of the SGT and the channel region is the TiN layer 6a serving as the gate conductor layer and It is formed so as to coincide with the position of the upper end of the poly-Si layer 7a.
  • the Ni silicide layers 14c and 14h are formed by self-alignment on the side surfaces of the P + region 13bb and the N + region 12bb which are exposed by using the HfO layers 9ba and 9bb as a mask.
  • connection position of the lower end portions of the power supply wiring metal layer Vdd and the ground wiring metal layer Vss at the bottom of the contact holes 20a and 20b and the P + region 13bb and N + region 12bb serving as the source, and the Ni silicide layer 14c , 14h and the position of the boundary between the source P + region 13bb and the channel of the N + region 12bb are self-aligned with the HfO layers 9ba and 9bb on the gate layers g1 and g2 interposed therebetween.
  • the contact holes 20a, 20b on the HfO layers 9ba, 9bb are made of SiO 2 by RIE using, for example, a mixed gas of carbon fluoride (CF 4 ) and hydrogen (H 2 ) as an etching gas using the resist layer 19 as an etching mask.
  • the layer 15 is formed by etching. In this case, the etching rate of the SiO 2 layer 15 is higher than the etching rates of the HfO layers 9ba and 9bb and the Ni silicide layers 14c and 14g, so that the contact holes 20a and 20b are left in a state where the Ni silicide layers 14c and 14g are left. Can be formed on the HfO layers 9ba and 9bb.
  • the HfO layers 9ca and 9cb at the tops of the Si pillars P1 and P2 serve as etching masks for the Ni silicide layers 14c and 14g. Therefore, the etching rate of the HfO layers 9ba and 9bb is higher than the etching rate of the SiO 2 layer 15.
  • the contact holes 20a and 20b can be formed on the HfO layers 9ba and 9bb with the Ni silicide layers 14c and 14g remaining.
  • the etching rate of the insulating layer in which the contact hole is formed depends on the contact hole. If the etching rate is higher than the etching stopper layer, it means that the SiO 2 layer 15 and the HfO layers 9ba and 9bb are not limited to the combination of SiO 2 and HfO but may be a combination of layers made of other materials. is doing.
  • the contact hole / etching stopper layer is insulated so as not to cause an electrical short circuit between the TiN layer 6a and the poly-Si layer 7a serving as the gate of the SGT and the power wiring metal layer Vdd and the ground wiring metal layer Vss. It is necessary to ensure the property. Therefore, it is not always necessary that the contact hole / etching stopper layer is entirely formed of an insulating layer, like the HfO layers 9ba and 9bb used as the contact hole / etching stopper layer in this embodiment. For example, a layer in which a silicon (Si) layer formed by the ALD method is provided on the HfO layers 9ba and 9bb can be used as a contact hole / etching stopper layer.
  • (Second Embodiment) 2A to 2E show a method for manufacturing a CMOS inverter circuit having an SGT according to the second embodiment of the present invention.
  • Si pillars P ⁇ b> 1 and P ⁇ b> 2 are formed on the i-layer substrate 1.
  • SiO 2 layers 3, 4 a and 4 b are formed on the i-layer substrate 1 and the Si pillars P 1 and P 2 .
  • an HfO layer 5, a TiN layer 6, and a poly-Si layer 7 are formed so as to cover the entire Si pillars P1, P2 and the SiO 2 layer 3 (so far, FIGS. 1A to 1C in the first embodiment).
  • the Af method is used to form the HfO layer 21 so as to cover the whole.
  • a resist (not shown) is applied so as to cover the entire i-layer substrate 1 and the Si pillars P1 and P2.
  • the resist layer 8 whose surface is located at a predetermined position in the height direction (Z direction) of the Si pillars P1 and P2 is formed by etching the surface layer of the resist uniformly by etch back. To do.
  • the resist layer 8 as an etching mask, the HfO layer 21, the poly Si layer 7, the TiN layer 6, and the HfO layer 5 above the Si pillars P1 and P2 are removed by etching, and the Si pillars P1 and P2 are removed.
  • the HfO layer 21a, the poly-Si layer 7a, the TiN layer 6a, and the HfO layer 5a are left on the side surfaces.
  • SiO 2 layers 4a and 4b remain at the tops of the Si pillars P1 and P2.
  • the resist layer 8 is removed (similar to the process shown in FIG. 1D in the first embodiment except that the exposed HfO layer 21 is removed by etching).
  • the HfO layer 21a is covered with HfO using CVD so as to cover the whole of the i-layer substrate 1 and the Si pillars P1 and P2. Subsequently, the HfO layer 21a on the side surfaces of the Si pillars P1 and P2 is removed by plasma etching.
  • the poly Si layer 7a on the i-layer substrate 1, the upper surface of the HfO layer 21a surrounding the Si pillars P1 and P2, the poly Si layer 7a, the TiN layer 6a, and the HfO layer 5a, and the Si pillars P1 and P2 HfO layers 22aa, 22ba, 22bb, 22ca, and 22cb are formed on the upper flat portion (this step is the same as the steps shown in FIGS. 1E and 1F in the first embodiment).
  • FIGS. 1G to 1N in the first embodiment the same process is performed except that the HfO layer 21a is further etched in the process shown in FIG. 1N.
  • the SiO 2 layer 15 is etched on the HfO layers 22ba and 22bb above using the resist layer 19 as an RIE etching mask.
  • contact holes 20a and 20b are formed.
  • the HfO layer 21a that is an insulating layer remains on the outermost periphery of the gate layers g1 and g2.
  • the power wiring metal layer Vdd, the input wiring metal layer Vin, the output wiring metal layer Vout, and the ground wiring metal layer Vss are formed in the same manner as the process shown in FIG. 1O in the first embodiment.
  • the CMOS inverter circuit having SGT having the same function as the CMOS inverter circuit having SGT according to the first embodiment is formed on the i-layer substrate 1.
  • the HfO layer 21a which is an insulating layer is formed on the outermost periphery of the gate layers g1 and g2
  • the lithography process for forming the contact holes 20a and 20b is performed by the HfO layer 21a. Even when the bottoms of the contact holes 20a and 20b are located outside the HfO layers 22ba and 22bb due to mask misalignment, the power wiring metal layer Vdd and the ground wiring metal layer Vss and the poly Si layer An electrical short circuit with 7a is prevented.
  • FIG. 3A to 3E, 4A, and 4B show a method for manufacturing a CMOS inverter circuit having SGTs according to a third embodiment of the present invention.
  • Si pillars P ⁇ b> 1 and P ⁇ b> 2 are formed on the i-layer substrate 1.
  • SiO 2 layers 3, 4 a and 4 b are formed on the i-layer substrate 1 and the Si pillars P 1 and P 2 .
  • an HfO layer 5, a TiN layer 6, and a poly Si layer 7 are formed so as to cover the entire Si pillars P 1 and P 2 and the SiO 2 layer 3.
  • a resist (not shown) is applied so as to cover the entire i-layer substrate 1 and the Si pillars P1 and P2.
  • the resist layer 8 whose surface is located at a predetermined position in the height direction (Z direction) of the Si pillars P1 and P2 is formed by etching the surface layer portion of the resist uniformly by etch back.
  • the resist layer 8 as an etching mask, the HfO layer 21, the poly Si layer 7, the TiN layer 6, and the HfO layer 5 above the Si pillars P1 and P2 are removed by etching, and the side surfaces of the Si pillars P1 and P2 are removed.
  • the poly Si layer 7a, the TiN layer 6a, and the HfO layer 5a are left.
  • the SiO 2 layers 4a and 4b remain at the tops of the Si pillars P1 and P2 (the steps so far are the same as the steps shown in FIGS. 1A to 1D in the first embodiment). Subsequently, as shown in FIG. 3A, the upper end portions 24a and 24b of the TiN layer 6a are removed by etching using the poly-Si layer 7a as an etching mask. Thereafter, the resist layer 8 is removed.
  • an HfO layer 23 is formed using an ALD (Atomic Layer Deposition) so as to cover the entire Si pillars P1 and P2 and the i-layer substrate 1. Thereby, the upper end portions 24 a and 24 b of the TiN layer 6 a are buried with the HfO layer 23.
  • ALD Atomic Layer Deposition
  • the side surfaces of the Si pillars P1 and P2 and the HfO layer 23 on the poly-Si layer 7a are removed by etching using isotropic plasma etching, and the upper end 24a of the TiN layer 6a is removed.
  • the HfO layers 23a and 23b are left on 24b.
  • the HfO layer 9a is formed on the poly Si layer 7a at the bottom in the same manner as the steps shown in FIGS. 1E and 1F in the first embodiment. Further, HfO layers 9ba and 9bb are formed on the HfO layers 23a and 23b at the upper end portions of the HfO layer 5a and the TiN layer 6a and on the upper end surface of the poly-Si layer 7a. Further, HfO layers 9ca and 9cb are formed on the SiO 2 layers 4a and 4b.
  • contact holes 20a and 20b are formed in the SiO 2 layer 15 on the HfO layers 9ba and 9bb on the gate layers g1 and g2 made of the poly Si layer 7a, the TiN layer 6a, and the HfO layer 5a.
  • a power wiring metal layer Vdd, an input wiring metal layer Vin, an output wiring metal layer Vout, and a ground wiring metal layer Vss are formed.
  • the CMOS inverter circuit having SGT having the same function as the CMOS inverter circuit having SGT according to the first embodiment is formed on the i-layer substrate 1.
  • the following (1) to (3) are obtained.
  • heat treatment is performed on the N + regions 12a and 12b and the P + regions 13a and 13b formed by ion implantation above and below the Si pillars P1 and P2 shown in FIG. 1J, as shown in FIG. 1K.
  • the N + regions 12aa and 12bb and the P + regions 13aa and 13bb were formed by thermally diffusing donor and acceptor impurities.
  • it is preferable that the positions of the lower ends of the P + regions 13bb and N + regions 12bb at the tops of the Si pillars P1 and P2 are located at the same height as the upper end of the TiN layer 6a serving as the SGT gate.
  • the height position is set by adjusting the thickness of the HfO layers 9ba and 9bb and the heat treatment time for impurity diffusion.
  • the etching depth of the upper end portions 24a and 24b of the TiN layer 6a is further increased. Is adjusted so that the lower ends of the P + regions 13bb and N + regions 12bb at the tops of the Si pillars P1 and P2 are positioned at the same height as the upper end of the TiN layer 6a serving as the SGT gate. This further facilitates the setting of the height position.
  • the HfO layer 23 is formed by ALD, the HfO layer 23 is formed with the same thickness Lh on the side surfaces of the Si pillars P1 and P2 and above the i-layer substrate 1.
  • the thickness Lh ( ⁇ m) of the HfO layer 23 is set so that the thickness of the TiN layer 6a is Lt ( ⁇ m). Lh> (1/2) ⁇ Lt It is preferable to satisfy the relationship.
  • the HfO layers 23a and 23b are uniformly embedded in the upper end portions 24a and 24b of the TiN layer 6a.
  • the upper ends of the TiN layer 6a and the poly-Si layer 7a between the HfO layers 5a and 21a formed on the outer periphery of the Si pillars P1 and P2 are etched to a predetermined depth.
  • HfO layers 25a and 25b are embedded in the upper ends of the etched TiN layer 6a and poly Si layer 7a by the method shown in FIGS. 3B and 3C.
  • the HfO layers 22ba and 22bb can be formed on the buried HfO layers 25a and 25b. Also by such a method, the same effect as the third embodiment can be obtained.
  • a CMOS inverter circuit having SGTs is formed as shown in FIG. 4B.
  • the embedded HfO layers 25a and 25b and the HfO layer are interposed between the TiN layer 6a and the poly-Si layer 7a, which are the gate conductor layers of the SGT, and the power supply wiring metal layer Vdd and the ground wiring metal layer Vss.
  • (Fourth embodiment) 5A to 5C show a method for manufacturing a CMOS inverter circuit having an SGT according to the fourth embodiment of the present invention.
  • steps similar to those shown in FIGS. 1A to 1D of the first embodiment are performed.
  • the SiO 2 layers 4a and 4b are left on the tops of the Si pillars P1 and P2, but in the fourth embodiment, as shown in FIG. 5A, the SiO 2 layer 4a 4b is removed. Thereafter, the resist layer is removed.
  • the steps shown in FIGS. 1E and 1F of the first embodiment are performed, and as shown in FIG. 5B, a resist is applied so as to cover the entire i-layer substrate 1 and Si pillars P1 and P2, and etch back is performed.
  • the surface layer portion of the resist is etched uniformly.
  • the resist layer 27 is formed so as to cover the HfO layers 9ba and 9bb and to expose the HfO layers 9ca and 9ab at the tops of the Si pillars P1 and P2.
  • the HfO layers 9ca and 9cb at the tops of the Si pillars P1 and P2 are removed by etching. Thereafter, the resist layer 27 is removed.
  • CMOS inverter circuit having SGTs is formed as shown in FIG. 5C.
  • the SiO 2 layers 4a, 4b and the HfO layers 9ca, 9cb at the tops of the Si pillars P1, P2 in FIG. 1O of the first embodiment are not formed.
  • Ni silicide layers 28a and 28b are formed on the side surfaces and the upper surfaces of the P + regions 13bb and the N + regions 12bb at the tops of the Si pillars P1 and P2, respectively.
  • a CMOS inverter circuit is formed in which the resistances of the P + region 13bb and N + region 12bb serving as drains are low (SGT circuits with low source resistance can be obtained depending on the circuit). Thereby, further high-speed driving of the circuit is realized.
  • FIG. 6 shows a method for manufacturing a CMOS inverter circuit having SGTs according to the fifth embodiment of the present invention.
  • Ni silicide layers 14d and 14h are formed on the outer periphery of the N + regions 12bb and P + regions 13bb at the tops of the Si pillars P1 and P2 (first and first). The same applies to the second embodiment).
  • Ni silicide layers 26d and 26h are formed in the entire interior of the Si pillars P1 and P2 in contact with the contact holes 20a and 20b.
  • P + regions 27a and N + regions 27b are formed which are in contact with the Ni silicide layers 26d and 26h and whose impurity diffusion ends are located near the upper ends of the gate layers g1 and g2.
  • the Ni silicide layers 26d and 26h are formed by extending the heat treatment time after the Ni silicide layers 14a, 14b, 14d, 14e, and 14h shown in FIG. 1K are formed. At the same time as the Ni silicide layers 26d and 26h are formed, the Ni silicide layers 26a, 26b, 26e, and 26f are deeply formed on the P + regions 13aa and N + regions 12aa and on the side surfaces below the poly Si layer 7a. Is formed. Further, the Ni silicide layer 14i at the bottom of the contact hole 16 can also be formed to a deeper position by performing the above-described heat treatment when forming the Ni silicide layer 14i.
  • the following (1) to (3) are obtained.
  • the low resistance Ni silicide layers 26d and 26h are formed in the entire inside of the Si pillars P1 and P2 that are in contact with the contact holes 20a and 20b, the Si pillars P1 and P2 that are in contact with the contact holes 20a and 20b are formed.
  • a CMOS inverter circuit having a lower drain resistance is formed (SGT circuits having a lower source resistance depending on the circuit). Is obtained).
  • the Si pillars P1 and P2 are formed as in the third embodiment.
  • a CMOS inverter circuit having a low drain resistance is formed without adding a step of removing the top SiO 2 layers 4a, 4b and the HfO layers 9ca, 9ab (SGT circuits having a low source resistance can be obtained depending on the circuit). ).
  • FIG. 7 shows a method for manufacturing a CMOS inverter circuit having SGTs according to the sixth embodiment of the present invention.
  • the outer periphery of the shape of the resist layer 19 for forming the contact holes 30 a and 30 b by lithography is viewed from the upper surface of the i-layer substrate 1.
  • the contact holes 30a and 30b are formed on the HfO layers 9ba and 9bb so as to be circular.
  • the contact hole having a rectangular cross section is formed on the HfO layers 9ba and 9bb formed concentrically on the outer periphery of the Si pillars P1 and P2.
  • the resist layer 19 for forming the contact holes 30a and 30b has a circular shape, mask alignment is simplified, and mask alignment is easier than in the first embodiment. Become.
  • the Si pillar made of silicon is used.
  • the technical idea of the present invention can also be applied to an SGT that uses a semiconductor pillar made of a material other than silicon.
  • TiN 6a and the poly-Si layer 7a containing donor or acceptor impurities are used as the gate conductive layer, but these may be other metal layers.
  • the gate conductor layer may be formed of a multilayer structure including TiN and poly-Si and other material layers.
  • the Ni silicide layers 14a, 14b, 14c, 14d, 14e, 14h, 26a, 26b, 26c, 26d, 26e, 26h, 28a, and 28b are used.
  • the silicide layer with a metal other than Ni there may be.
  • the silicide layers at the tops of the Si pillars P1 and P2 may be formed by covering Ti, Ta, W, Ni, etc. after forming the contact holes 20a, 20b, 30a, 30b.
  • the N + regions 12bb and 27b and the P + regions 13bb and 27a at the tops of the Si pillars P1 and P2 are formed by using a method such as a doping / epitaxy method, a molecular beam method, or an ALD method in addition to the ion implantation method. It may be formed.
  • N + regions 12bb and 27b and P + regions 13bb and 27a at the tops of the Si pillars P1 and P2 are not necessarily formed simultaneously with the N + regions 12aa and P + regions 13aa at the outer periphery of the bottoms of the Si pillars P1 and P2. good.
  • an SOI substrate having an insulating substrate at the bottom of the i-layer substrate 1 can be used instead of the i-layer substrate 1.
  • the sixth embodiment has been described in comparison with the first embodiment. However, in the first to fifth embodiments as well, the effect of facilitating the formation of the contact holes 20a, 20b, 30a, 30b can be obtained. .
  • the HfO layers 5, 5a, 9, 9a, 9ba, 9bb, 9ca, 9cb, 9aa, 21, 21a, 22aa, 22ba, 22bb, 22ca, 22cb, 23a, 23b, 25a, 25b are used as the insulating layers.
  • the present invention is not limited to HfO, and other insulating materials may be used.
  • the HfO layers 23a, 23b, 25a, and 25b are used as the buried insulating layers.
  • the HfO layers 22ba and 22bb formed on the buried insulating layers are different insulating materials from HfO having insulation properties.
  • zirconium oxide (ZrO 2 ), cobalt oxide / titanium oxide (CoTiO 3 ), or the like may be used.
  • HfO 2 Since the HfO layers 5 and 5a are gate insulating layers, HfO 2 is usually used.
  • the other HfO layers 9, 9a, 9ba, 9bb, 9ca, 9cb, 9aa, 21, 21a, 22aa, 22ba, 22bb, 22ca, 22cb, 23 may be made of other materials as long as they function as insulating layers.
  • etching of the upper end portions 24a and 24b of the TiN layer 6a is performed using the resist layer 8 as an etching mask, and the TiO layer 5a, the TiN layer 6a, and the poly-Si layer 7a are formed. I went later.
  • the etching of the upper end portions 24a and 24b of the TiN layer 6a is not limited to this, and can be performed simultaneously with the etching for forming the TiO layer 5a, the TiN layer 6a, and the poly-Si layer 7a using the resist layer 8 as an etching mask. .
  • FIG. 4A The same applies to FIG. 4A.
  • the description of the embodiment of the present invention has been made on the case where one SGT is formed on the Si pillars P1 and P2. ), The present invention can be applied to the formation of a circuit having an SGT having an SGT source or drain impurity region at the top of the semiconductor pillar.
  • the SGT has a structure in which a gate insulating film is formed on the outer periphery of the semiconductor pillar, and a gate conductor layer is formed on the outer periphery of the gate insulating film.
  • a flash memory element having an electrically floating conductor layer between the gate conductor layer and the gate insulating layer is also one form of SGT, and the technical idea of the present invention is applicable.
  • the present invention is capable of various embodiments and modifications without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for describing an example of the present invention, and does not limit the scope of the present invention. The said Example and modification can be combined arbitrarily. Further, even if a part of the configuration requirements of the embodiment is removed as necessary, it is within the scope of the technical idea of the present invention.
  • the semiconductor device having SGT and the manufacturing method thereof according to the present invention are useful for realizing a semiconductor device having SGT and capable of high-speed operation.

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Abstract

　ｉ層基板１上に形成されたＳｉ柱（Ｐ１、Ｐ２）の頭頂部にあるＳＧＴのドレインとなるＰ＋領域（１３ｂｂ）、Ｎ＋領域（１２ｂｂ）と、電源配線金属層（Ｖｄｄ）及びグランド配線金属層（Ｖｓｓ）との接続が、Ｐ＋領域（１３ｂｂ）、Ｎ＋領域（１２ｂｂ）に接触するとともにＳｉ柱（Ｐ１、Ｐ２）の外周に形成された低抵抗なＮｉシリサイド層（１４ｃ、１４ｈ）の全面で行われる。電源配線金属層（Ｖｄｄ）及びグランド配線金属層（Ｖｓｓ）の下端が、Ｐ＋領域（１３ｂｂ）、Ｎ＋領域（１２ｂｂ）のチャネルとの境界近傍のＨｆＯ層（９ｂａ、９ｂｂ）表面の高さに位置している。

Description

ＳＧＴを有する半導体装置とその製造方法
　本発明は、ＳＧＴ（Surrounding Gate MOS Transistor）を有する半導体装置と、その製造方法に関する。
　近年、ＳＧＴは、高集積半導体装置を提供する半導体素子としてますますその用途が拡大しつつある。これに伴い、ＳＧＴを有する半導体装置の更なる高速駆動化が求められている。
　図８に、ＭＯＳトランジスタを有するＣＭＯＳインバータ回路の代表例を示す。図８に示されているように、この回路は、Ｎチャネル型ＭＯＳトランジスタ１００ａとＰチャネル型ＭＯＳトランジスタ１００ｂと、から構成されている。Ｎチャネル型ＭＯＳトランジスタ１００ａのゲート１０１ａとＰチャネル型ＭＯＳトランジスタ１００ｂのゲート１０１ｂとが入力端子Ｖｉに接続されている。Ｎチャネル型ＭＯＳトランジスタ１００ａのドレイン１０２ａとＰチャネル型ＭＯＳトランジスタ１００ｂのドレイン１０２ｂとが出力端子Ｖｏに接続されている。Ｐチャネル型ＭＯＳトランジスタ１００ｂのソース１０３ｂは、電源配線金属層Ｖｄｄに接続され、Ｎチャネル型ＭＯＳトランジスタ１００ａのソース１０３ａは、グランド端子Ｖｓｓに接続されている。この回路において、入力端子Ｖｉに「１」又は「０」に相当する入力電圧が印加されると、その入力電圧と反転した「０」又は「１」に相当する出力電圧が出力端子Ｖｏから取り出される。
　このようなＣＭＯＳインバータ回路は、マイクロプロセッサなどの多くの回路チップに用いられており、ＣＭＯＳインバータ回路を用いた回路の高速駆動化が求められている。
　図９に、従来例のプレナー（Planer）型ＣＭＯＳインバータ回路の断面図を示す。
　図９に示すように、Ｐ型半導体基板１０４（以下、アクセプタ不純物を含む半導体基板を「Ｐ型半導体基板」と称す。）にＮウエル領域１０５（以下、ドナー不純物を含むＰチャネルＭＯＳトランジスタを形成する半導体領域を「Ｎウエル領域」と称す。）が形成されている。Ｎウエル領域１０５の表層部とＰ型半導体基板１０４の表層部との間に、素子分離用絶縁層１０６ａ、１０６ｂが形成されている。Ｐ型半導体基板１０４の表面上と、Ｎウエル領域１０５の表面上とに、ＰチャネルＭＯＳトランジスタ用ゲート酸化膜１０７ａとＮチャネルＭＯＳトランジスタ用ゲート酸化膜１０７ｂとが形成されている。これらゲート酸化膜１０７ａ、１０７ｂ上にＰチャネルＭＯＳトランジスタ用ゲート導体層１０８ａとＮチャネルＭＯＳトランジスタ用ゲート導体層１０８ｂとが形成されている。
　また、図９に示すように、ＰチャネルＭＯＳトランジスタ用ゲート導体層１０８ａの左右両側のＮウエル領域１０５の表層部に、アクセプタ不純物が低濃度でドープされたＰ－領域１４１ａ（以下、アクセプタ不純物を低濃度で含む半導体領域を「Ｐ―領域」と称す。）が形成されている。これと同様に、ＮチャネルＭＯＳトランジスタ用ゲート導体層１０８ｂの両側において、ドナー不純物が低濃度でドープされたＮ－領域１４１ａ（以下、ドナー不純物を低濃度で含む半導体領域を「Ｎ―領域」と称す。）が形成されている。ゲート導体層１０８ａ、１０８ｂの両側のＮウエル領域１０５上とＰ型半導体基板１０４上とに、サイドウォール絶縁層１４２ａ、１４２ｂが形成されている。ＰチャネルＭＯＳトランジスタのソースＰ＋領域１０９ａ（以下、アクセプタ不純物を多く含む半導体領域を「Ｐ＋領域」とする。）とドレインＰ＋領域１０９ｂとが、ゲート導体層１０８ａの両側に形成されている。Ｐ型半導体基板１０４の表層部に、ソースＮ＋領域１１０ｂ（以下、ドナー不純物を多く含む半導体領域を「Ｎ＋領域」とする。）と、ドレインＮ＋領域１１０ａと、が形成されている。ソースＰ＋領域１０９ａ及びドレインＰ＋領域１０９ｂの表層部と、ドレインＮ＋領域１１０ａ及びソースＮ＋領域１１０ｂの表層部と、にシリサイド層１４３ａ、１４３ｂ、１４３ｃ、１４３ｄが形成されている。Ｎウエル領域１０５上と、Ｐ型半導体基板１０４上と、に第１の層間絶縁層１１１が形成されている。第１の層間絶縁層１１１を貫通するように、ソースＰ＋領域１０９ａ及びドレインＰ＋領域１０９ｂの上方と、ドレインＮ＋領域１１０ａ及びソースＮ＋領域１１０ｂの上方と、に、シリサイド層１４３ａ、１４３ｂ、１４３ｃ、１４３ｄを介してコンタクトホール１１２ａ、１１２ｂ、１１２ｃ、１１２ｄが形成されている。
　図９に示すように、コンタクトホール１１２ａを介して、第１の層間絶縁層１１１上に形成された電源配線金属層Ｖｄｄと、Ｐ型ＭＯＳトランジスタ・ソースＰ＋領域１０９ａと、が接続されている。コンタクトホール１１２ｂを介して、第１の層間絶縁層１１１上に形成された出力配線金属層Ｖｏｕｔと、ＰチャネルＭＯＳトランジスタのドレインＰ＋領域１０９ｂと、が接続されている。コンタクトホール１１２ｃを介して、出力配線金属層Ｖｏｕｔと、ＮチャネルＭＯＳトランジスタのドレインＮ＋領域１１０ａと、が接続されている。コンタクトホール１１２ｄを介して、グランド配線金属層Ｖｓｓと、ＮチャネルＭＯＳトランジスタのソースＮ＋領域１１０ｂと、が接続されている。第１の層間絶縁層１１１上に第２の層間絶縁層１１３が形成されている。第１の層間絶縁層１１１と第２の層間絶縁層１１３を貫通するように、ＰチャネルＭＯＳトランジスタ用ゲート導体層１０８ａ上と、ＮチャネルＭＯＳトランジスタ用ゲート導体層１０８ｂ上と、にコンタクトホール１１４ａ、１１４ｂがそれぞれ形成されている。コンタクトホール１１４ａを介して、第２の層間絶縁層１１３上に形成した入力配線金属層Ｖｉｎと、ＰチャネルＭＯＳトランジスタ用ゲート導体層１０８ａと、が接続されている。コンタクトホール１１４ｂを介して、入力配線金属層Ｖｉｎと、ＮチャネルＭＯＳトランジスタ用ゲート導体層１０８ｂと、が接続されている。
　図９に示すプレナー型ＣＭＯＳインバータ回路を含め、多くのＣＭＯＳ回路は、更なる高速駆動が求められている。ＣＭＯＳ回路の高速駆動を実現するには、Ｐ、ＮチャネルＭＯＳトランジスタのドレイン、ソースＮ＋領域１１０ａ、１１０ｂ、ソース、ドレインＰ＋領域１０９ａ、１０９ｂの低抵抗化が必要となる。このため、ドレイン、ソースＮ＋領域１１０ａ、１１０ｂ、ソース、ドレインＰ＋領域１０９ａ、１０９ｂ上に形成したシリサイド層１４３ａ、１４３ｂ、１４３ｃ、１４３ｄを、可能な限りゲート導体層１０８ａ、１０８ｂに接近した状態で形成することが必要となる。一般に、回路の信号伝播速度は、抵抗（Ｒ）と容量（Ｃ）との積ＲＣで支配される。このため、Ｐ、ＮチャネルＭＯＳトランジスタのドレイン、ソースＮ＋領域１１０ａ、１１０ｂ、ソース、ドレインＰ＋領域１０９ａ、１０９ｂの低抵抗化のみならず、ドレイン、ソースＮ＋領域１１０ａ、１１０ｂ、及び、ソース、ドレインＰ＋領域１０９ａ、１０９ｂと、ゲート導体層１０８ａ、１０８ｂと、の結合容量を、ドレイン、ソースＮ＋領域１１０ａ、１１０ｂ、及び、ソース、ドレインＰ＋領域１０９ａ、１０９ｂと、ゲート導体層１０８ａ、１０８ｂと、の間にサイドウォール絶縁層１４２ａ、１４２ｂを設けることで低結合容量化している。さらに、このようなソース、ドレインＰ＋領域１０９ａ、１０９ｂ、ドレイン、ソースＮ＋領域１１０ａ、１１０ｂの低抵抗化と、ソース、ドレインＰ＋領域１０９ａ、１０９ｂ、ドレイン、ソースＮ＋領域１１０ａ、１１０ｂと、ゲート導体層１２６ａ、１２６ｂと、の低結合容量化とを、制御性良好に実現することが必要である。また、図９に示すプレナー型ＣＭＯＳインバータ回路の高密度化に伴って、Ｐ、ＮチャネルＭＯＳトランジスタのドレイン、ソースＮ＋領域１１０ａ、１１０ｂ、ソース、ドレインＰ＋領域１０９ａ、１０９ｂのサイズの縮小化が行われているため、更なるＰ、ＮチャネルＭＯＳトランジスタのドレイン、ソースＮ＋領域１１０ａ、１１０ｂ、ソース、ドレインＰ＋領域１０９ａ、１０９ｂの低抵抗化及び低結合容量化を実現するための改善が求められている。
　プレナー型ＭＯＳトランジスタでは、Ｐ、ＮチャネルＭＯＳトランジスタのチャネルは、ソース、ドレイン間のＰ型半導体基板１０４及びＮウエル領域１０５の表面に沿う水平方向に形成されている。これに対し、ＳＧＴのチャネルは、半導体基板表面に対して垂直方向に形成されている（例えば、特許文献１、非特許文献１を参照）。
　図１０に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）のＳｉ柱１１５（以下、シリコン半導体柱を「Ｓｉ柱」と称す。）の上下の位置に、一方がソースとして機能するときに、他方がドレインとして機能し、一方がドレインとして機能するときに、他方がソースとして機能するＮ＋領域１１６ａ、１１６ｂが形成されている。ソース、ドレインＮ＋領域１１６ａ、１１６ｂの間のＳｉ柱１１５がチャネル領域１１７となる。このチャネル領域１１７を囲むようにゲート絶縁層１１８が形成され、ゲート絶縁層１１８を囲むようにゲート導体層１１９が形成されている。ＳＧＴでは、ソース、ドレインＮ＋領域１１６ａ、１１６ｂ、チャネル領域１１７、ゲート絶縁層１１８、ゲート導体層１１９が、単一のＳｉ柱１１５に形成されている。このため、ＳＧＴの表面の占有面積は、見かけ上、プレナーＭＯＳトランジスタの単一のソース又はドレインＮ＋領域の占有面積に相当するものになる。そのため、ＳＧＴを有する回路チップでは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化を実現することが可能である。
　図１１に、ＳＧＴを用いたＣＭＯＳインバータ回路の断面図を示す（例えば、特許文献２を参照）。
　絶縁層基板１２０上にｉ層１２１（「ｉ層」は、真性型Ｓｉ層を示す。）が形成され、このｉ層１２１上に、ＰチャネルＳＧＴのためのＳｉ柱ＳＰ１とＮチャネルＳＧＴのためのＳｉ柱ＳＰ２とが形成されている。
　ＰチャネルＳＧＴのためのＳｉ柱ＳＰ１の下部に繋がるｉ層１２１に、ＰチャネルＳＧＴのドレインＰ＋領域１２２が、ｉ層１２１と同層に、かつ、Ｓｉ柱ＳＰ１の下部を囲むように形成されている。また、ＮチャネルＳＧＴのドレインＮ＋領域１２３が、ｉ層１２１と同層に、かつ、Ｓｉ柱ＳＰ２の下部を囲むように形成されている。
　さらに、ＰチャネルＳＧＴのためのＳｉ柱ＳＰ１の上部にＰチャネルＳＧＴのソースＰ＋領域１２４が形成され、ＮチャネルＳＧＴのためのＳｉ柱ＳＰ２の上部にＮチャネルＳＧＴのソースＮ＋領域１２５が形成されている。
　さらにまた、図１１に示すように、Ｓｉ柱ＳＰ１、ＳＰ２を囲むように、ゲート絶縁層１２６ａ、１２６ｂが形成され、ゲート絶縁層１２６ａ、１２６ｂを囲むように、ＰチャネルＳＧＴのゲート導体層１２７ａと、ＮチャネルＳＧＴのゲート導体層１２７ｂと、が形成されている。
　これらゲート導体層１２７ａ、１２７ｂを囲むように、絶縁層であるサイドウォール窒化膜１２８ａ、１２８ｂが形成されている。これと同様に、Ｓｉ柱ＳＰ１、ＳＰ２の頭頂部のＰ＋領域、Ｎ＋領域をそれぞれ囲むように、絶縁層であるサイドウォール窒化膜１２８ｃ、１２８ｄが形成されている。
　ＰチャネルＳＧＴのドレインＰ＋領域１２２と、ＮチャネルＳＧＴのドレインＮ＋領域１２３と、は、シリサイド層１２９ｂを介して接続されている。ＰチャネルＳＧＴのソースＰ＋領域１２４上にシリサイド層１２９ａが形成され、ＮチャネルＳＧＴのソースＮ＋領域１２５上にもシリサイド層１２９ｃが形成されている。さらに、ゲート絶縁層１２６ａ、１２６ｂの頭頂部にもシリサイド層１２９ｂ、１２９ｅが形成されている。
　Ｓｉ柱ＳＰ１の上下の位置にあるＰ＋領域１２２、１２４間のｉ層１３０ａがＰチャネルＳＧＴのチャネルとなり、Ｓｉ柱ＳＰ２の上下の位置にあるＮ＋領域１２３、１２５間のｉ層１３０ｂがＮチャネルＳＧＴのチャネルとなる。
　図１１に示すように、ＣＶＤ（Chemical Vapor deposition）を用いて、絶縁層基板１２０、ｉ層１２１及びＳｉ柱ＳＰ１、ＳＰ２を覆うように、ＳｉＯ２層１３１を形成する。さらに、このＳｉＯ２層１３１にコンタクトホール１３２ａ、１３２ｂ、１３２ｃを、Ｓｉ柱ＳＰ１、ＳＰ２上、ＰチャネルＳＧＴのドレインＰ＋領域１２２上、及びＮチャネルＳＧＴのＮ＋領域１２３上に形成する。
　コンタクトホール１３２ａを介して、ＳｉＯ２層１３１上に形成された電源配線金属層Ｖｄｄと、ＰチャネルＳＧＴのソースＰ＋領域１２４及びシリサイド層１２９ａと、が接続されている。コンタクトホール１３２ｂを介して、ＳｉＯ２層１３１上に形成された出力配線金属層Ｖｏと、ＰチャネルＳＧＴのドレインＰ＋領域１２２、ＮチャネルＳＧＴのドレインＮ＋領域１２３及びシリサイド層１２９ｂと、が接続されている。さらに、コンタクトホール１３２ｃを介して、ＳｉＯ２層１３１上に形成されたグランド配線金属層Ｖｓｓと、ＮチャネルＳＧＴのソースＮ＋領域１２５及びシリサイド層１２９ｃと、が接続されている。
　ＰチャネルＳＧＴのゲート導体層１２７ａとＮチャネルＳＧＴのゲート導体層１２７ｂとは、互いに接続された状態で入力配線金属層（図示せず）に繋がっている。このＳＧＴを有するインバータ回路では、ＰチャネルＳＧＴとＮチャネルＳＧＴとが、それぞれＳｉ柱ＳＰ１、ＳＰ２内に形成されている。このため、垂直方向から平面視した場合の回路面積が縮小される。この結果、従来例のプレナー型ＭＯＳトランジスタを有するインバータ回路と比較して、さらなる回路の縮小化が実現される。
　図１１に示すＳＧＴを有するＣＭＯＳ回路においても、従来例のプレナー型ＭＯＳトランジスタを有するインバータ回路と同様に、更なる回路の高速駆動化が求められている。この回路の高速駆動化には、ドレイン、ソースとして機能するＰ＋領域１２２、１２４、Ｎ＋領域１２３、１２５の低抵抗化が必要とされている。Ｓｉ柱ＳＰ１、ＳＰ２の下部のＰ＋領域１２２、Ｎ＋領域１２３は、Ｓｉ柱ＳＰ１、ＳＰ２の外周に存在する、占有面積が相対的に広いシリサイド層１２９ｃを介して、出力配線金属層Ｖｏｕｔに接続されている。一方、Ｓｉ柱ＳＰ１、ＳＰ２の頭頂部にあるＰ＋領域１２４、Ｎ＋領域１２５は、占有面積が相対的に狭い、Ｐ＋領域１２４、Ｎ＋領域１２５の頭頂部の表面に形成されたシリサイド層１２９ａ、１２９ｃを介して、電源配線金属層Ｖｄｄ、グランド配線金属層Ｖｓｓに接続されている。このため、さらに回路の高密度化が進むと、それに伴ってＳｉ柱ＳＰ１、ＳＰ２の直径（幅）が小さくなり、Ｐ＋領域１２４、Ｎ＋領域１２５の抵抗が増大する問題が生じる。
　一般に、回路の信号伝播速度は、抵抗（Ｒ）と容量（Ｃ）との積ＲＣにより支配されるので、Ｓｉ柱ＳＰ１、ＳＰ２の頭頂部にあるＰ＋領域１２４、Ｎ＋領域１２５の抵抗を低減するだけでなく、Ｐ＋領域１２４、Ｎ＋領域１２５とゲート導体層１２６ａ、１２６ｂとの結合容量を低減することが必要となる。さらに、Ｐ＋領域１２４、Ｎ＋領域１２５の低抵抗化と、Ｐ＋領域１２４、Ｎ＋領域１２５とゲート導体層１２６ａ、１２６ｂとの低結合容量化を、制御性よく実現する手段が必要となる。
　Ｓｉ柱ＳＰ１、ＳＰ２の頭頂部のソース、ドレインの低抵抗化に対して、ＳＧＴにおいて、Ｓｉ柱ＳＰ１、ＳＰ２の頭頂部のソース、ドレインとなる不純物領域の側面と、取り出し配線とを接続することによりソース、ドレインの低抵抗化を実現している技術が存在する（例えば、特許文献３、４を参照）。これらの技術では、取り出し配線と不純物領域とが接続されたＳｉ柱の側面の下部位置と、チャネル領域と接触するソース、ドレイン不純物領域の端部の位置と、ゲート導体層の上端の位置とが、ゲート導体層の上端の位置が定まれば、ソース、ドレイン不純物領域の端部の位置が定まる関係となる自己整合で形成されていない。このため、ソース、ドレインの低抵抗化と、ソース、ドレインとなる不純物領域及びゲート導体層との低結合容量化と、が、制御性良好に実現されることが必要となる。また、特許文献３では、Ｓｉ柱の側面の不純物領域と接続される配線金属層の厚さが、ゲート絶縁層の厚さと等しくなっている。この場合、回路の高密度化に伴い、ゲート絶縁層の厚さが２～３ｎｍと薄くなるので、配線金属層をコンタクトホールに埋め込むことに技術的困難性が生じるとともに、この厚さの薄い配線金属層の抵抗が増大する問題がある。
特開平２－１８８９６６号公報 米国特許出願公開第２０１０／０２６４４８４号明細書 特開２０１１－４０４２１号公報 特開２００４－１８６６０１号公報 特開２０１０－２３２６３１号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol. 38, No. 3, pp. 573-578 (1991) 関根誠："プラズマエッチング装置技術開発の経緯、課題と展望(Background and Challenges for Plasma Etching Tool development)", J. Plasma Fusion res. Vol. 83, No. 4, pp. 319-324 (2007) Hyoungiun Na and Tetsuo Endoh :"A New Compact SRAM cell by Vertical MOSFET for Low-power and Stable Operation", Memory Workshop, 201 3rd IEEE International Digest, pp.1～4 (2011)
　本発明は、回路の高速駆動化が図れる、ＳＧＴを有する半導体装置を提供することを目的とする。
　本発明の第１の観点に係る半導体装置は、
　半導体基板上に形成された半導体柱と、
　前記半導体柱の下方に形成されたドナー又はアクセプタ不純物を含む第１の不純物領域と、
　前記第１の不純物領域から上方に離間するとともに、前記半導体柱の頭頂部に形成され、前記第１の不純物領域と同じ導電性を有するドナー又はアクセプタ不純物を含む第２の不純物領域と、
　前記第１の不純物領域と前記第２の不純物領域との間において、前記半導体柱の外周を囲む第１の絶縁層と、
　前記第１の絶縁層の外周を囲む第１の導体層と、
　前記第１の導体層の上端面に接触する第２の絶縁層と、
　前記半導体基板と前記半導体柱とを覆う第３の絶縁層と、
　前記第３の絶縁層に形成され、前記半導体柱の頭頂部を囲むとともに、前記第２の絶縁層の表層部と接触する底部を有し、かつ、その底部の外周が、前記第２の絶縁層上に位置するコンタクトホールと、
　前記コンタクトホール内において、前記第２の絶縁層の表層部に接触し、かつ前記第２の不純物領域が形成された前記半導体柱の頭頂部の側面と接触する第２の導体層と、を有し、
　前記第１の不純物領域と前記第２の不純物領域とは、一方がソースとして機能するときに、他方がドレインとして機能し、
　前記第１の不純物領域と前記第２の不純物領域との間における前記半導体柱の一部がチャネルとして機能し、
　前記第１の絶縁層が、ゲート絶縁層として機能し、
　前記第１の導体層が、ゲート導体層として機能し、
　前記第２の導体層が、前記半導体柱の頭頂部に位置する前記第２の不純物領域に電気的に接続されている、ＳＧＴ（Surrounding Gate Transistor）が構成されている、
　ことを特徴とする。
　前記第２の絶縁層が形成された後に、前記第２の絶縁層をマスクとして用いることで、前記半導体柱の頭頂部に、前記第２の不純物領域が形成されている、
　ことが好ましい。
　前記第１の導体層の外周を囲む第４の絶縁層をさらに有し、
　前記第２の絶縁層は、前記第１の導体層及び前記第４の絶縁層の上端面に接触するように形成されている、
　ことが好ましい。
　前記第１の導体層と前記第２の絶縁層との間に第５の絶縁層が形成されている、
　ことが好ましい。
　前記第２の不純物領域と前記第２の導体層との電気的接続が、前記半導体柱に形成され、前記コンタクトホールに繋がるシリサイド層を介してなされている、
　ことが好ましい。
　前記シリサイド層が、前記半導体柱の頭頂部の内部全体に形成され、
　前記第２の不純物領域は、前記シリサイド層に接触するとともに、前記第２の不純物領域の下端が前記第１の導体層の上端の高さに位置する、
　ことが好ましい。
　前記コンタクトホールの、前記半導体基板の上面から観た外周が円形である、
　ことが好ましい。
　本発明の第２の観点に係る半導体装置の製造方法は、
　前記半導体基板上に、半導体柱を形成する半導体柱形成工程と、
　前記半導体柱の底部に、ドナー又はアクセプタ不純物を含む第１の不純物領域を形成する第１不純物領域形成工程と、
　前記第１の不純物領域から上方に離間するとともに、前記第１の不純物領域と同じ導電性を有するドナー又はアクセプタ不純物を含む第２の不純物領域を、前記半導体柱の頭頂部に形成する第２不純物領域形成工程と、
　前記第１の不純物領域と前記第２の不純物領域との間に、前記半導体柱の外周を囲むように第１の絶縁層を形成する第１絶縁層形成工程と、
　前記第１の絶縁層の外周を囲むように第１の導体層を形成する第１導体層形成工程と、
　前記第１の導体層の上端面に接触するように第２の絶縁層を形成する第２絶縁層形成工程と、
　前記半導体基板と前記半導体柱とを覆うように第３の絶縁層を形成する第３絶縁層形成工程と、
　前記第３の絶縁層に、前記半導体柱の頭頂部を囲むとともに、前記第２の絶縁層の表層部と接触する底部を有し、かつ、前記底部の外周が、前記第２の絶縁層上に位置するようにコンタクトホールを形成するコンタクトホール形成工程と、
　前記コンタクトホール内に、前記第２の絶縁層の表層部に接触するように、かつ前記第２の不純物領域が形成された前記半導体柱の頭頂部の側面と接触するように、第２の導体層を形成する第２導体層形成工程と、を有し、
　前記第１の不純物領域と前記第２の不純物領域とは、一方がソースとして機能するときに、他方がドレインとして機能し、
　前記第１の不純物領域と前記第２の不純物領域との間における前記半導体柱の一部がチャネルとして機能し、
　前記第１の絶縁層がゲート絶縁層として機能し、
　前記第１の導体層がゲート導体層として機能し、
　前記第２の導体層が、前記半導体柱の頭頂部に位置する前記第２の不純物領域に電気的に接続されるＳＧＴ（Surrounding Gate Transistor）を形成する、
　ことを特徴とする。
　前記第２の絶縁層を形成した後に、前記第２の絶縁層をマスクとして用いることで、前記半導体柱の頭頂部に、前記第２の不純物領域を形成する、
　ことが好ましい。
　前記コンタクトホール形成工程が、前記第３の絶縁層のエッチング速度が前記第２の絶縁層のエッチング速度よりも速くなるエッチングイオンを含むプラズマ雰囲気で行われる、
　ことが好ましい。
　前記第１の導体層の外周を囲むように第４の絶縁層を形成する第４絶縁層形成工程をさらに有し、
　前記第２絶縁層形成工程では、前記第２の絶縁層を、前記第１の導体層及び前記第４の絶縁層の上端面に接触するように形成する、
　ことが好ましい。
　前記第１の導体層と前記第２の絶縁層との間に第５の絶縁層を形成する第５絶縁層形成工程をさらに有する、
　ことが好ましい。
　前記第１の導体層の外周を囲むようにエッチングストッパ層を形成するエッチングストッパ層形成工程と、
　前記エッチングストッパ層をエッチングマスクとして用い、前記第１の導体層の上端部を除去するエッチング工程と、
　前記半導体基板と前記半導体柱との全体を絶縁層で被覆する絶縁膜被覆工程と、
　等方プラズマエッチングを用いて前記絶縁層のエッチングを行い、前記第１の導体層の上端に、前記第５の絶縁層を形成する工程と、を有し、
　前記第５の絶縁層の厚さを、前記第１の導体層の厚さの１／２よりも厚くする、
　ことが好ましい。
　前記コンタクトホールに繋がるように、前記半導体柱に、前記第２の不純物領域と前記第２の導体層との電気的接続を行うシリサイド層を形成するシリサイド層形成工程をさらに有する、
　ことが好ましい。
　前記シリサイド層を、前記半導体柱の頭頂部の内部全体に、かつ前記コンタクトホールに繋がるように形成し、
　前記第２の不純物領域を、前記シリサイド層に接触するとともに、前記第２の不純物領域の下端が前記第１の導体層の上端の高さに位置するように形成する、
　ことが好ましい。
　前記コンタクトホールを、前記半導体基板の上面から観た外周が、円形となるように形成する、
　ことが好ましい。
　本発明によれば、回路の高速駆動化が図れる、ＳＧＴを有する半導体装置が提供できる。
第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第５実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 第６実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。 従来例のＣＭＯＳインバータ回路図である。 従来例のプレナー型ＣＭＯＳインバータ回路の断面図である。 従来例のＳＧＴを示す模式構造図である。 従来例のＳＧＴを有するＣＭＯＳインバータ回路の断面図である。
　以下、本発明の実施形態に係る、ＳＧＴを有する半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
　図１Ａ～図１Ｏに、本発明の第１実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。
　図１Ａに、ＳＧＴを有するＣＭＯＳインバータ回路の最初の製造工程を説明するための、平面図と断面図とを示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ－Ｙ’線に沿った断面図を示す。以下の説明で参照するその他の各図面においても、（ａ）、（ｂ）、（ｃ）で示す各図同士の関係は同様である。
　図１Ａに示すように、ｉ層基板１上に、熱酸化処理によりＳｉＯ２層２ａ、２ｂを形成する。続いて、ＳｉＯ２層２ａ、２ｂをエッチングマスクとして、例えばＲＩＥ（Reactive Ion Etching）によって、Ｓｉ柱Ｐ１、Ｐ２を形成する。
　次に、図１Ｂに示すように、ｉ層基板１、Ｓｉ柱Ｐ１、Ｐ２上に、ＣＶＤ（Chemical Vapor Deposition）を用いてＳｉＯ２層を堆積する。続いて、このＳｉＯ２層全体を等方性プラズマエッチングによりエッチングする。これにより、Ｓｉ柱Ｐ１、Ｐ２の側面のＳｉＯ２層を除去し、ｉ層基板１上にＳｉＯ２層３、Ｓｉ柱Ｐ１、Ｐ２の頭頂部上にＳｉＯ２層４ａ、４ｂをそれぞれ残存させる。ここで、ＳｉＯ２層３、４ａ、４ｂを残存させるにあたり、ＳｉＯ２膜をＣＶＤで堆積しているのは、ＣＶＤによれば、ＳｉＯ２膜がＳｉ柱Ｐ１、Ｐ２の側面には相対的に厚さが薄く堆積され、ｉ層基板１上には相対的に厚さが厚く堆積されるためである。
　続いて、図１Ｃに示すように、ＳｉＯ２層３と、Ｓｉ柱Ｐ１、Ｐ２と、の全体を覆うように、ゲート絶縁層としてのＨｆＯ層５（酸化ハフニウム層）と、ゲート金属層としてのＴｉＮ層６（窒化チタン層）と、例えば、ドナー又はアクセプタをドープしたポリＳｉ層７と、を、例えばＡＬＤ（Atomic Layer Deposition）又はＣＶＤによって形成する。
　続いて、図１Ｄに示すように、ｉ層基板１と、Ｓｉ柱Ｐ１、Ｐ２と、の全体を覆うようにレジストを塗布し、エッチバック（Etch Back）によって、レジストの表面を一様にエッチングする。これにより、表面位置がＳｉ柱Ｐ１、Ｐ２の高さ方向における所定の位置となるレジスト層８を形成する。続いて、レジスト層８をエッチングマスクとして用い、Ｓｉ柱Ｐ１、Ｐ２の上部の露出したポリＳｉ層７、ＴｉＮ層６、及びＨｆＯ層５をそれぞれエッチングすることで、ポリＳｉ層７ａ、ＴｉＮ層６ａ、及びＨｆＯ層５ａを残存させる。ここでは、Ｓｉ柱Ｐ１、Ｐ２の頭頂部には、ＳｉＯ２層４ａ、４ｂが残存する。その後、レジスト層８を除去する。
　続いて、図１Ｅに示すように、ｉ層基板１上のポリＳｉ層７ａとＳｉ柱Ｐ１、Ｐ２との全体を覆うように、ＣＶＤを用いてＨｆＯ層９を形成する。
　続いて、図１Ｆに示すように、プラズマエッチングを用いて、Ｓｉ柱Ｐ１、Ｐ２の側面のＨｆＯ層９を除去することで、ｉ層基板１上のポリＳｉ層７ａと、Ｓｉ柱Ｐ１、Ｐ２を囲む、ポリＳｉ層７ａ、ＴｉＮ層６ａ、及びＨｆＯ層５ａの上端面上と、Ｓｉ柱Ｐ１、Ｐ２の上方の平坦部に、ＨｆＯ層９ａ、９ｂａ、９ｂｂ、９ｃａ、９ｃｂを形成する。
　続いて、図１Ｇに示すように、Ｓｉ柱Ｐ１、Ｐ２と、Ｓｉ柱Ｐ１、Ｐ２との間に形成されたＨｆＯ層９ａと、を覆うように、リソグラフィを用いてレジスト層１０を形成する。
　続いて、図１Ｈに示すように、レジスト層１０をエッチングマスクとして用い、ＨｆＯ層９ａａ、ポリＳｉ層７ａ、ＴｉＮ層６ａ、ＨｆＯ層５ａ、ＳｉＯ２層３をエッチングする。その後、レジスト層１０を除去する。
　続いて、図１Ｉに示すように、Ｓｉ柱Ｐ１の外周を覆うように、レジスト層１１ａをリソグラフィにより形成する。続いて、ｉ層基板１の上面の全体からヒ素（Ａｓ）をイオン注入する。このイオン注入は、ｉ層基板１に対して、垂直方向と斜め方向との両方向から行う。これにより、ＨｆＯ層９ｂａ、９ｂｂ、９ｃａ、９ｃｂをマスクとして用い、レジスト層１１ａで覆われずに露出しているｉ層基板１の表層部と、Ｓｉ柱Ｐ２の頭頂部と、に、それぞれＮ＋領域１２ａ、１２ｂが形成される。その後、レジスト層１１ａを除去する。
　続いて、図１Ｊに示すように、Ｓｉ柱Ｐ２の外周を覆うように、レジスト層１１ｂをリソグラフィにより形成する。その後、ｉ層基板１の面の全体からボロン（Ｂ）をイオン注入する。このイオン注入は、ｉ層基板１に対して、垂直方向と斜め方向との両方向から行う。これにより、ＨｆＯ層９ｂａ、９ｂｂ、９ｃａ、９ｃｂをマスクとして用い、レジスト層１１ｂで覆われずに露出しているｉ層基板１の表層部と、Ｓｉ柱Ｐ２の頭頂部と、に、それぞれＰ＋領域１３ａ、１３ｂが形成される。その後、レジスト層１１ｂを除去する。
　続いて、図１Ｋに示すように、熱処理を行うことで、Ｐ＋領域１３ａ、１３ｂ及びＮ＋領域１２ａ、１２ｂに含まれるドナー及びアクセプタ不純物を熱拡散させる。これにより、Ｐ＋領域１３ａａ、１３ｂｂ及びＮ＋領域１２ａａ、１２ｂｂが形成される。その後、ＡＬＤを用いて、ニッケル（Ｎｉ）により、Ｓｉ柱Ｐ１、Ｐ２とｉ層基板１とを被覆する。さらに、熱処理を行い、残存するＮｉ膜を除去する。これにより、露出しているｉ層基板１の表面、露出しているポリＳｉ層７ａの側部表面、露出しているＳｉ柱Ｐ１、Ｐ２の頭頂部の表面に、Ｎｉシリサイド層１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈを形成する。
　続いて、図１Ｌに示すように、ＣＶＤによりＳｉＯ２層１５を形成する。続いて、このＳｉＯ２層１５上をレジスト層（図示せず）で被覆する。これにより、リソグラフィと、ＳｉＯ２層１５へのＲＩＥと、により、コンタクトホール１６をＳｉ柱Ｐ１、Ｐ２間のポリＳｉ層７ａ上に形成する。その後、レジスト層（図示せず）を除去し、図１Ｋを参照して説明した方法により、コンタクトホール１６内のポリＳｉ層７ａの表層部にＮｉシリサイド層１４ｉを形成する。
　続いて、図１Ｍに示すように、ＳｉＯ２層１５をレジスト層１７で被覆し、リソグラフィと、ＳｉＯ２層１５へのＲＩＥと、により、ｉ層基板１の表層部のＮ＋領域１２ａａ上、及び、Ｐ＋領域１３ａａ上に形成されたＮｉシリサイド層１４ａ、１４ｅ上に、コンタクトホール１８を形成する。
　続いて、図１Ｎに示すように、ＳｉＯ２層１５をレジスト層１９で被覆し、リソグラフィと、ＳｉＯ２層１５へのＲＩＥと、により、Ｓｉ柱Ｐ１、Ｐ２上と、Ｓｉ柱Ｐ１、Ｐ２の外周に形成されたＨｆＯ層５ａ、ＴｉＮ層６ａ、ポリＳｉ層７ａ、及びＮｉシリサイド層１４ｃ、１４ｇの上面に位置するＨｆＯ層９ｂａ、９ｂｂ上と、にコンタクトホール２０ａ、２０ｂを形成する。ここで、図１Ｎ（ｂ）に示すように、Ｓｉ柱Ｐ１、Ｐ２の外周のＳＧＴチャネルに相当する部分の、ＨｆＯ層５ａ、ＴｉＮ層６ａ、ポリＳｉ層７ａ、及びＮｉシリサイド層１４ｃ、１４ｇを、ゲート層ｇ１、ｇ２とすると、ゲート層ｇ１、ｇ２の上面のＨｆＯ層９ｂａ、９ｂｂ上に、コンタクトホール２０ａ、２０ｂが形成されている。このＨｆＯ層９ｂａ、９ｂｂは、ＳｉＯ２層１５のエッチングに対するエッチングストッパ層の役割を果たしている。その後、レジスト層１９を除去する。
　続いて、図１Ｏに示すように、例えばチタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などが多層化されてなる金属層を、Ｓｉ柱Ｐ１、Ｐ２、ＨｆＯ層９ｂａ、９ｂｂ、ＳｉＯ２層１５上に形成する。その後、リソグラフィとエッチングとを用い、入力配線金属層Ｖｉｎ、電源配線金属層Ｖｄｄ、グランド配線金属層Ｖｓｓ、及び出力配線金属層Ｖｏｕｔを形成する。入力配線金属層Ｖｉｎは、コンタクトホール１６及びＮｉシリサイド層１４ｉを介して、ＰチャネルＳＧＴのゲートとなるポリＳｉ層７ａ及びＴｉＮ層６ａに接続されている。電源配線金属層Ｖｄｄは、コンタクトホール２０ａ及びＮｉシリサイド層１４ｃを介して、ＰチャネルＳＧＴのソースとなるＰ＋領域１３ｂｂに接続されている。グランド配線金属層Ｖｓｓは、コンタクトホール２０ｂ及びＮｉシリサイド層１４ｈを介して、ＮチャネルＳＧＴのソースとなるＮ＋領域１２ｂｂに接続されている。出力配線金属層Ｖｏｕｔは、コンタクトホール１８及びＮｉシリサイド層１４ａ、１４ｅと、を介して、ＰチャネルＳＧＴ、ＮチャネルＳＧＴのドレインとなるＰ＋領域１３ａａ、Ｎ＋領域１２ａａに接続されている。これにより、ＳＧＴを有するＣＭＯＳインバータ回路がｉ層基板１上に形成されている。
　第１実施形態によれば、以下の（１）～（３）が得られる。
（１）Ｓｉ柱Ｐ１、Ｐ２の頭頂部にある、ＳＧＴのソースとなるＰ＋領域１３ｂｂ及びＮ＋領域１２ｂｂと、電源配線金属層Ｖｄｄ及びグランド配線金属層Ｖｓｓとの接続が、Ｐ＋領域１３ｂｂ、Ｎ＋領域１２ｂｂに接触するとともにＳｉ柱Ｐ１、Ｐ２の外周側面に形成された低抵抗なＮｉシリサイド層１４ｃ、１４ｈの全面を介して行われる。さらに電源配線金属層Ｖｄｄ及びグランド配線金属層Ｖｓｓが、ＳＧＴのソースとなるＰ＋領域１３ｂｂ及びＮ＋領域１２ｂｂと、チャネルとの境界近傍にて電気的に接続される。これにより、Ｓｉ柱Ｐ１、Ｐ２の頭頂部に形成されているソース（他の回路ではドレインにもなる。）の抵抗値が低く抑えられたＳＧＴが形成される。これにより、回路の高速駆動化が実現される。
（２）ＳＧＴのソースとなるＰ＋領域１３ｂ及びＮ＋領域１２ｂが、ゲート導体層となるＴｉＮ層６ａ及びポリＳｉ層７ａをマスクとして用いたイオン注入により、自己整合により形成される。Ｐ＋領域１３ｂ及びＮ＋領域１２ｂは、さらに熱処理を経て、ＳＧＴのソースとなるＰ＋領域１３ｂｂ及びＮ＋領域１２ｂｂと、チャネル領域と、の境界位置が、ゲート導体層となるＴｉＮ層６ａ及びポリＳｉ層７ａの上端の位置と一致するように形成される。Ｎｉシリサイド層１４ｃ、１４ｈは、ＨｆＯ層９ｂａ、９ｂｂをマスクとすることで露出した、ソースとなるＰ＋領域１３ｂｂ、Ｎ＋領域１２ｂｂの側面に自己整合により形成される。これらにより、コンタクトホール２０ａ、２０ｂの底部の電源配線金属層Ｖｄｄ及びグランド配線金属層Ｖｓｓと、ソースとなるＰ＋領域１３ｂｂ及びＮ＋領域１２ｂｂと、の下端部の接続位置と、Ｎｉシリサイド層１４ｃ、１４ｈの下端部の位置と、ソースとなるＰ＋領域１３ｂｂ、Ｎ＋領域１２ｂｂのチャネルとの境界位置と、の関係が、ゲート層ｇ１、ｇ２上のＨｆＯ層９ｂａ、９ｂｂを挟み、自己整合により設定される。このため、バラツキの小さいソース（他の回路では、ドレインにもなる。）抵抗を有するとともに、低抵抗なソース、ゲート導体層間の低結合容量を有するＳＧＴを形成することができる。
（３）Ｓｉ柱Ｐ１、Ｐ２の外周に形成したＴｉＮ層６ａ、ポリＳｉ層７ａ、及びＮｉシリサイド層１４ｃ、１４ｇからなるゲート層ｇ１、ｇ２の上端に形成されたＨｆＯ層９ｂａ、９ｂｂ上にコンタクトホール２０ａ、２０ｂが形成されている。このＨｆＯ層９ｂａ、９ｂｂは、ＳｉＯ２層１５のエッチングに対するエッチングストッパ層の役割を果たしている。これにより、コンタクトホール２０ａ、２０ｂを形成するためのＳｉＯ２層１５のエッチング工程が制御性良好に行なえる。
　ＨｆＯ層９ｂａ、９ｂｂ上のコンタクトホール２０ａ、２０ｂは、レジスト層１９をエッチングマスクとして用い、例えば弗化カーボン（ＣＦ４）と水素（Ｈ２）との混合ガスをエッチングガスとしたＲＩＥによりＳｉＯ２層１５をエッチングすることで形成する。この場合、ＳｉＯ２層１５のエッチング速度は、ＨｆＯ層９ｂａ、９ｂｂ、Ｎｉシリサイド層１４ｃ、１４ｇのエッチング速度よりも大きいので、Ｎｉシリサイド層１４ｃ、１４ｇを残存させた状態で、コンタクトホール２０ａ、２０ｂをＨｆＯ層９ｂａ、９ｂｂ上に形成することができる。ＲＩＥでは、Ｓｉ柱Ｐ１、Ｐ２の頭頂部のＨｆＯ層９ｃａ、９ｃｂがＮｉシリサイド層１４ｃ、１４ｇに対するエッチングマスクの役割を果たすので、ＨｆＯ層９ｂａ、９ｂｂのエッチング速度がＳｉＯ２層１５のエッチング速度よりも十分に小さいことのみで、Ｎｉシリサイド層１４ｃ、１４ｇを残存させた状態で、コンタクトホール２０ａ、２０ｂをＨｆＯ層９ｂａ、９ｂｂ上に形成することができる。このことは、ＳｉＯ２層１５をコンタクトホールが形成される絶縁層とし、ＨｆＯ層９ｂａ、９ｂｂをコンタクトホール・エッチングストッパ層とした場合、コンタクトホールが形成される絶縁層のエッチング速度が、コンタクトホール・エッチングストッパ層のエッチング速度よりも大きければ、ＳｉＯ２層１５とＨｆＯ層９ｂａ、９ｂｂとは、そのＳｉＯ２とＨｆＯとの組み合わせに限らず、他の材料からなる層の組み合わせでもよいことを意味している。
　また、コンタクトホール・エッチングストッパ層は、ＳＧＴのゲートとなるＴｉＮ層６ａ及びポリＳｉ層７ａと、電源配線金属層Ｖｄｄ及びグランド配線金属層Ｖｓｓと、の間の電気的短絡が生じないように絶縁性が確保されることが必要である。このため、本実施形態でコンタクトホール・エッチングストッパ層として用いたＨｆＯ層９ｂａ、９ｂｂのように、必ずしもコンタクトホール・エッチングストッパ層の全部が絶縁層で形成されることは必要でない。例えば、ＨｆＯ層９ｂａ、９ｂｂ上に、ＡＬＤ法で形成したシリコン（Ｓｉ）層を設けた層を、コンタクトホール・エッチングストッパ層とすることもできる。弗化カーボン（ＣＦ４）と水素（Ｈ２）との混合ガスをエッチングガスとしたＲＩＥでＳｉＯ２層１５のエッチングを行う場合では、水素の割合を増やすことによって、ＳｉＯ２に対するＳｉのエッチング速度を相当程度に小さくすることができる（例えば、非特許文献２を参照）。これにより、コンタクトホール・エッチングストッパ層に、ＨｆＯ（酸化ハフニウム）よりも絶縁性の高い材料を使用することができ、確実に電気的短絡を発生させないコンタクトホール２０ａ、２０ｂを形成することができる。
　（第２実施形態）
　図２Ａ～図２Ｅに、本発明の第２実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。
　まず、図２Ａに示すように、ｉ層基板１上に、Ｓｉ柱Ｐ１、Ｐ２を形成する。続いて、ｉ層基板１上とＳｉ柱Ｐ１、Ｐ２上とに、ＳｉＯ２層３、４ａ、４ｂを形成する。続いて、Ｓｉ柱Ｐ１、Ｐ２とＳｉＯ２層３との全体を覆うようにＨｆＯ層５、ＴｉＮ層６、ポリＳｉ層７を形成する（ここまでは、第１実施形態における図１Ａ～図１Ｃに示す工程と同様である）。その後、ＡＬＤ法を用いて、全体を覆うようにＨｆＯ層２１を形成する。
　続いて、図２Ｂに示すように、ｉ層基板１とＳｉ柱Ｐ１、Ｐ２との全体を覆うようにレジスト（図示せず）を塗布する。続いて、エッチバック（Etch Back）により一様にレジストの表層部をエッチングすることで、Ｓｉ柱Ｐ１、Ｐ２の高さ方向（Ｚ方向）の所定の位置に表面が位置するレジスト層８を形成する。続いて、レジスト層８をエッチングマスクとして用い、Ｓｉ柱Ｐ１、Ｐ２の上方にあるＨｆＯ層２１、ポリＳｉ層７、及びＴｉＮ層６、ＨｆＯ層５をエッチングで除去し、Ｓｉ柱Ｐ１、Ｐ２の側面にＨｆＯ層２１ａ、ポリＳｉ層７ａ、ＴｉＮ層６ａ、及びＨｆＯ層５ａを残存させる。ここで、Ｓｉ柱Ｐ１、Ｐ２の頭頂部には、ＳｉＯ２層４ａ、４ｂが残存する。その後、レジスト層８を除去する（露出したＨｆＯ層２１をエッチングにより除去すること以外は、第１実施形態における図１Ｄに示す工程と同様である）。
　続いて、図２Ｃに示すように、ｉ層基板１上とＳｉ柱Ｐ１、Ｐ２上との全体を覆うように、ＣＶＤを用いてＨｆＯによりＨｆＯ層２１ａを被覆する。続いて、プラズマエッチングにより、Ｓｉ柱Ｐ１、Ｐ２の側面のＨｆＯ層２１ａを除去する。これにより、ｉ層基板１上のポリＳｉ層７ａと、Ｓｉ柱Ｐ１、Ｐ２を囲むＨｆＯ層２１ａ、ポリＳｉ層７ａ、ＴｉＮ層６ａ、ＨｆＯ層５ａの上端面上と、Ｓｉ柱Ｐ１、Ｐ２の上方の平坦部上とに、ＨｆＯ層２２ａａ、２２ｂａ、２２ｂｂ、２２ｃａ、２２ｃｂを形成する（この工程は、第１実施形態における図１Ｅ、図１Ｆに示す工程と同様である）。
　続いて、第１実施形態における図１Ｇ～図１Ｎにおいて、図１Ｎに示す工程で、さらにＨｆＯ層２１ａをエッチングすることを除いて、同様な工程を行う。これによって、図２Ｄに示すように、Ｓｉ柱Ｐ１、Ｐ２のＳＧＴチャネルに相当する外周に形成されたＨｆＯ層２１ａ、ポリＳｉ層７ａ、ＴｉＮ層６ａ、及びＨｆＯ層５ａからなるゲート層ｇ１、ｇ２上にあるＨｆＯ層２２ｂａ、２２ｂｂ上に、レジスト層１９をＲＩＥのエッチングマスクとして用い、ＳｉＯ２層１５がエッチングされる。これによりコンタクトホール２０ａ、２０ｂが形成される。この場合、第１実施形態と異なり、ゲート層ｇ１、ｇ２の最外周には、絶縁層であるＨｆＯ層２１ａが残存している。
　続いて、図２Ｅに示すように、第１実施形態における図１Ｏに示す工程と同様にして、電源配線金属層Ｖｄｄ、入力配線金属層Ｖｉｎ、出力配線金属層Ｖｏｕｔ、及びグランド配線金属層Ｖｓｓを形成する。これにより、第１実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路と同様な機能を備えるＳＧＴを有するＣＭＯＳインバータ回路がｉ層基板１上に形成される。
　第２実施形態によれば、ゲート層ｇ１、ｇ２の最外周には絶縁層であるＨｆＯ層２１ａが形成されているので、このＨｆＯ層２１ａによって、コンタクトホール２０ａ、２０ｂの形成のためのリソグラフィ工程においてマスク合せズレが生じることでコンタクトホール２０ａ、２０ｂの底部がＨｆＯ層２２ｂａ、２２ｂｂの外側に位置した場合であっても、これによる電源配線金属層Ｖｄｄ及びグランド配線金属層Ｖｓｓと、ポリＳｉ層７ａとの電気的な短絡が防止される。
　（第３実施形態）
　図３Ａ～図３Ｅ、図４Ａ、図４Ｂに、本発明の第３実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。
　まず、図３Ａに示すように、ｉ層基板１上に、Ｓｉ柱Ｐ１、Ｐ２を形成する。続いて、ｉ層基板１上とＳｉ柱Ｐ１、Ｐ２上とに、ＳｉＯ２層３、４ａ、４ｂを形成する。続いて、Ｓｉ柱Ｐ１、Ｐ２とＳｉＯ２層３との全体を覆うようにＨｆＯ層５、ＴｉＮ層６、ポリＳｉ層７を形成する。続いて、ｉ層基板１とＳｉ柱Ｐ１、Ｐ２との全体を覆うようにレジスト（図示せず）を塗布する。続いて、エッチバックによって一様にレジストの表層部をエッチングすることで、Ｓｉ柱Ｐ１、Ｐ２の高さ方向（Ｚ方向）の所定の位置に表面が位置するレジスト層８を形成する。続いて、レジスト層８をエッチングマスクとして用い、Ｓｉ柱Ｐ１、Ｐ２の上方にあるＨｆＯ層２１、ポリＳｉ層７、ＴｉＮ層６、ＨｆＯ層５をエッチングで除去し、Ｓｉ柱Ｐ１、Ｐ２の側面にポリＳｉ層７ａ、ＴｉＮ層６ａ、ＨｆＯ層５ａを残存させる。ここでは、Ｓｉ柱Ｐ１、Ｐ２の頭頂部に、ＳｉＯ２層４ａ、４ｂが残存している（ここまでは、第１実施形態における図１Ａ～図１Ｄに示す工程と同様である）。続いて、図３Ａに示すように、ポリＳｉ層７ａエッチングマスクとして用い、ＴｉＮ層６ａの上端部２４ａ、２４ｂをエッチングにより除去する。その後、レジスト層８を除去する。
　次に、図３Ｂに示すように、Ｓｉ柱Ｐ１、Ｐ２とｉ層基板１上との全体を覆うように、ＡＬＤ（Atomic Layer Deposition；原子層堆積装置）を用いてＨｆＯ層２３を形成する。これにより、ＴｉＮ層６ａの上端部２４ａ、２４ｂがＨｆＯ層２３によって埋め込まれる。
　続いて、図３Ｃに示すように、等方プラズマエッチングを用いて、Ｓｉ柱Ｐ１、Ｐ２の側面及びポリＳｉ層７ａ上のＨｆＯ層２３をエッチングにより除去して、ＴｉＮ層６ａの上端部２４ａ、２４ｂに、ＨｆＯ層２３ａ、２３ｂを残存させる。
　続いて、図３Ｄに示すように、第１実施形態における図１Ｅ、図１Ｆに示す工程と同様にして、底部にあるポリＳｉ層７ａ上にＨｆＯ層９ａを形成する。また、ＨｆＯ層５ａ及びＴｉＮ層６ａの上端部のＨｆＯ層２３ａ、２３ｂ上、及び、ポリＳｉ層７ａの上端面上に、ＨｆＯ層９ｂａ、９ｂｂを形成する。さらに、ＳｉＯ２層４ａ、４ｂ上にＨｆＯ層９ｃａ、９ｃｂを形成する。
　続いて、図３Ｅに示すように、第１実施形態における図１Ｇ～図１Ｏに示す工程と同様にして、Ｓｉ柱Ｐ１、Ｐ２において、ＳＧＴのチャネルに相当する外周に形成されたＮｉシリサイド層１４ｃ、１４ｇ、ポリＳｉ層７ａ、ＴｉＮ層６ａ、及びＨｆＯ層５ａからなるゲート層ｇ１、ｇ２上にあるＨｆＯ層９ｂａ、９ｂｂ上のＳｉＯ２層１５内に、コンタクトホール２０ａ、２０ｂを形成する。また、電源配線金属層Ｖｄｄ、入力配線金属層Ｖｉｎ、出力配線金属層Ｖｏｕｔ、及びグランド配線金属層Ｖｓｓを形成する。これによって、第１実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路と同様な機能を備えるＳＧＴを有するＣＭＯＳインバータ回路がｉ層基板１上に形成される。
　第３実施形態によれば、以下の（１）～（３）が得られる。
（１）第１実施形態では、図１Ｊに示すＳｉ柱Ｐ１、Ｐ２の上下にイオン注入により形成したＮ＋領域１２ａ、１２ｂ、Ｐ＋領域１３ａ、１３ｂについて熱処理を行い、図１Ｋで示すように、ドナー、アクセプタ不純物を熱拡散させることで、Ｎ＋領域１２ａａ、１２ｂｂ、Ｐ＋領域１３ａａ、１３ｂｂを形成した。この場合、Ｓｉ柱Ｐ１、Ｐ２の頭頂部のＰ＋領域１３ｂｂ、Ｎ＋領域１２ｂｂの下端の位置は、ＳＧＴゲートとなるＴｉＮ層６ａの上端と等しい高さに位置することが好ましい。第１実施形態では、このような高さ位置の設定を、ＨｆＯ層９ｂａ、９ｂｂの厚さと、不純物拡散の熱処理時間とを調整することにより行う。これに対し、第２実施形態では、第１実施形態における、ＨｆＯ層９ｂａ、９ｂｂの厚さと、不純物拡散の熱処理時間との調整に加え、さらにＴｉＮ層６ａの上端部２４ａ、２４ｂのエッチング深さを調整することで、Ｓｉ柱Ｐ１、Ｐ２の頭頂部のＰ＋領域１３ｂｂ、Ｎ＋領域１２ｂｂの下端を、ＳＧＴゲートとなるＴｉＮ層６ａの上端と等しい高さに位置させる。これにより、さらに高さ位置の設定が容易となる。
（２）図３Ｅに示すように、ＴｉＮ層６ａと、電源配線金属層Ｖｄｄ及びグランド配線金属層Ｖｓｓと、の間に、ＨｆＯ層９ｂａ、９ｂｂに加え、ＴｉＮ層６ａの上端部２４ａ、２４ｂにあるＨｆＯ層２３ａ、２３ｂが介在するため、第１実施形態と比べ、ＴｉＮ層６ａと、電源配線金属層Ｖｄｄ及びグランド配線金属層Ｖｓｓと、の間の電気的短絡の発生がさらに効果的に防止される。
　なお、図３Ｂでは、ＨｆＯ層２３は、ＡＬＤで形成されるので、Ｓｉ柱Ｐ１、Ｐ２の側面とｉ層基板１の上方とに互いに等しい厚さＬｈで形成されている。このＨｆＯ層２３の厚さＬｈ（μｍ）は、ＴｉＮ層６ａの厚さをＬｔ（μｍ）とすると、
　　Ｌｈ＞(１／２)×Ｌｔ
　の関係を満たすことが好ましい。これによって、図３Ｃに示すように、ＴｉＮ層６ａの上端部２４ａ、２４ｂに、ＨｆＯ層２３ａ、２３ｂが一様に埋め込められる。
　また、図４Ａに示すように、Ｓｉ柱Ｐ１、Ｐ２の外周に形成したＨｆＯ層５ａ、２１ａの間にあるＴｉＮ層６ａ及びポリＳｉ層７ａの上端部を所定の深さにエッチングする。そして、エッチングされたＴｉＮ層６ａ及びポリＳｉ層７ａの上端部に、図３Ｂ、図３Ｃに示す方法でＨｆＯ層２５ａ、２５ｂを埋め込む。そして埋め込まれたＨｆＯ層２５ａ、２５ｂ上にＨｆＯ層２２ｂａ、２２ｂｂを形成することもできる。このような方法によっても、第３実施形態と同様な効果が得られる。
　この後、第２実施形態の図２Ｄ、図２Ｅで示す工程を経て、図４Ｂに示すように、ＳＧＴを有するＣＭＯＳインバータ回路が形成される。これにより、ＳＧＴのゲート導体層であるＴｉＮ層６ａ及びポリＳｉ層７ａと、電源配線金属層Ｖｄｄ及びグランド配線金属層Ｖｓｓと、の間には、埋め込まれたＨｆＯ層２５ａ、２５ｂと、ＨｆＯ層２５ａ、２５ｂ上に形成されたＨｆＯ層２２ｂａ、２２ｂｂと、の２層の絶縁層が存在する。これによって、図３Ａ～図３Ｅを参照して説明したＳＧＴと同様な機能が得られる上に、ＴｉＮ層６ａ及びポリＳｉ層７ａと、電源配線金属層Ｖｄｄ及びグランド配線金属層Ｖｓｓと、の間での電気的短絡の発生が防止される。
（第４実施形態）
　図５Ａ～図５Ｃに、本発明の第４実施形態に係るＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。
　まず、第１実施形態の図１Ａ～図１Ｄに示す工程と同様な工程を行う。ここで、第１実施形態の図１Ｄでは、Ｓｉ柱Ｐ１、Ｐ２の頭頂部にＳｉＯ２層４ａ、４ｂを残存させたが、第４実施形態では、図５Ａに示すように、ＳｉＯ２層４ａ、４ｂを除去する。その後、レジスト層を除去する。
　続いて、第１実施形態の図１Ｅ、図１Ｆに示す工程を行い、図５Ｂに示すように、ｉ層基板１とＳｉ柱Ｐ１、Ｐ２との全体を覆うようにレジストを塗布し、エッチバックにより一様にレジストの表層部をエッチングする。これにより、ＨｆＯ層９ｂａ、９ｂｂを覆うとともに、Ｓｉ柱Ｐ１、Ｐ２の頭頂部のＨｆＯ層９ｃａ、９ａｂが露出するように、レジスト層２７を形成する。続いて、Ｓｉ柱Ｐ１、Ｐ２の頭頂部のＨｆＯ層９ｃａ、９ｃｂをエッチングにより除去する。その後、レジスト層２７を除去する。
　続いて、第１実施形態における図１Ｇ～図１Ｏに示す工程を行うことで、図５Ｃに示すように、ＳＧＴを有するＣＭＯＳインバータ回路が形成される。
　第４実施形態では、図５Ｂに示すように、第１実施形態の図１Ｏにおける、Ｓｉ柱Ｐ１、Ｐ２の頭頂部のＳｉＯ２層４ａ、４ｂ及びＨｆＯ層９ｃａ、９ｃｂが形成されておらず、Ｓｉ柱Ｐ１、Ｐ２の頭頂部のＰ＋領域１３ｂｂとＮ＋領域１２ｂｂとの側面及び上面に、Ｎｉシリサイド層２８ａ、２８ｂが形成されている。これにより、第１実施形態と比べて、ドレインとなるＰ＋領域１３ｂｂ、Ｎ＋領域１２ｂｂの抵抗が低いＣＭＯＳインバータ回路が形成される（回路によっては、ソース抵抗が低いＳＧＴ回路が得られる）。これにより、回路の更なる高速駆動化が実現される。
（第５実施形態）
　図６に、本発明の第５実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。
　第３実施形態では、図４Ｂに示すように、Ｓｉ柱Ｐ１、Ｐ２の頭頂部のＮ＋領域１２ｂｂ、Ｐ＋領域１３ｂｂの外周にＮｉシリサイド層１４ｄ、１４ｈが形成されている（第１、第２実施形態でも同様である）。これに対して、第５実施形態では、図６に示すように、コンタクトホール２０ａ、２０ｂに接触するＳｉ柱Ｐ１、Ｐ２の内部全体に、Ｎｉシリサイド層２６ｄ、２６ｈが形成されている。そして、Ｎｉシリサイド層２６ｄ、２６ｈに接触するとともに、不純物拡散端の位置がゲート層ｇ１、ｇ２の上端近傍に位置するＰ＋領域２７ａ、Ｎ＋領域２７ｂが形成されている。Ｎｉシリサイド層２６ｄ、２６ｈは、図１Ｋに示すＮｉシリサイド層１４ａ、１４ｂ、１４ｄ、１４ｅ、１４ｈを形成した後に行う熱処理時間を長くすることで形成されている。また、Ｎｉシリサイド層２６ｄ、２６ｈが形成されると同時に、Ｐ＋領域１３ａａ、Ｎ＋領域１２ａａ上と、ポリＳｉ層７ａ下部の側面に、Ｎｉシリサイド層２６ａ、２６ｂ、２６ｅ、２６ｆが深い位置まで形成されている。また、コンタクトホール１６の底部のＮｉシリサイド層１４ｉも、上述した熱処理をＮｉシリサイド層１４ｉの形成時に行うことでさらに深い位置まで形成できる。
　第５実施形態によれば、以下の（１）～（３）が得られる。
（１）コンタクトホール２０ａ、２０ｂに接触するＳｉ柱Ｐ１、Ｐ２の内部全体に低抵抗なＮｉシリサイド層２６ｄ、２６ｈが形成されているので、コンタクトホール２０ａ、２０ｂに接触するＳｉ柱Ｐ１、Ｐ２の表層部に形成されたＮｉシリサイド層１４ｄ、１４ｈ、２８ａ、２８ｂを有する第１～第３実施形態と比べ、ドレイン抵抗が低いＣＭＯＳインバータ回路が形成される（回路によっては、ソース抵抗が低いＳＧＴ回路が得られる）。
（２）コンタクトホール２０ａ、２０ｂに接触するＳｉ柱Ｐ１、Ｐ２の内部全体に低抵抗なＮｉシリサイド層２６ｄ、２６ｈが形成されているので、第３実施形態のように、Ｓｉ柱Ｐ１、Ｐ２の頭頂部のＳｉＯ２層４ａ、４ｂ及びＨｆＯ層９ｃａ、９ａｂを除去する工程を追加することなく、ドレイン抵抗が低いＣＭＯＳインバータ回路が形成される（回路によっては、ソース抵抗が低いＳＧＴ回路が得られる）。
（第６実施形態）
　図７に、本発明の第６実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。
　図７に示すように、第１実施形態の図１Ｎに相当する工程において、リソグラフィ法によるコンタクトホール３０ａ、３０ｂを形成するためのレジスト層１９の形状を、ｉ層基板１の上面から観た外周が円形となるように、コンタクトホール３０ａ、３０ｂをＨｆＯ層９ｂａ、９ｂｂ上に形成する。
　図１Ｎでは、コンタクトホール２０ａ、２０ｂのレジスト層１９の形状は矩形状であるため、Ｓｉ柱Ｐ１、Ｐ２の外周に同心円状に形成されたＨｆＯ層９ｂａ、９ｂｂ上に、断面矩形状のコンタクトホール２０ａ、２０ｂを確実に形成するために、このコンタクトホール２０ａ、２０ｂの４つの角部でのマスク合せを精度よく行うことが必要となる。これに対して、第６実施形態では、コンタクトホール３０ａ、３０ｂを形成するためのレジスト層１９の形状が円形であるため、マスク合せが簡素化され、第１実施形態よりもマスク合わせが容易になる。
　なお、上記各実施形態では、シリコンからなるＳｉ柱を用いたが、シリコン以外の材料からなる半導体柱を用いるＳＧＴにも本発明の技術的思想を適用することができる。
　上記各実施形態では、ゲート導電層としてＴｉＮ６ａ、ドナー又はアクセプタ不純物を含むポリＳｉ層７ａを用いたが、これらは他の金属層であってもよい。また、ゲート導体層は、ＴｉＮ及びポリＳｉと、それ以外の材料層とからなる多層構造から形成してもよい。
　上記各実施形態では、Ｎｉシリサイド層１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｈ、２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ、２６ｈ、２８ａ、２８ｂを用いたが、Ｎｉ以外の金属とのシリサイド層であってもよい。
　Ｓｉ柱Ｐ１、Ｐ２の頭頂部のシリサイド層は、コンタクトホール２０ａ、２０ｂ、３０ａ、３０ｂを形成した後に、Ｔｉ、Ｔａ、Ｗ、Ｎｉなどを被覆することで形成してもよい。
　Ｓｉ柱Ｐ１、Ｐ２の頭頂部のＮ＋領域１２ｂｂ、２７ｂ、Ｐ＋領域１３ｂｂ、２７ａは、イオン注入法以外に、例えば、ドープ・エピタキシ法、モレキュラビーム法、ＡＬＤ法などの方法を用いて形成してもよい。
　Ｓｉ柱Ｐ１、Ｐ２の頭頂部のＮ＋領域１２ｂｂ、２７ｂ、Ｐ＋領域１３ｂｂ、２７ａは、必ずしもＳｉ柱Ｐ１、Ｐ２の底部の外周のＮ＋領域１２ａａ、Ｐ＋領域１３ａａと同時に形成しなくとも良い。
　上記各実施形態では、ｉ層基板１の代わりに、ｉ層基板１の底部に絶縁基板を有するＳＯＩ基板を用いることもできる。
　第６実施形態は、第１実施形態と対比しながら説明したが、第１～５実施形態においても、これと同様にコンタクトホール２０ａ、２０ｂ、３０ａ、３０ｂの形成を容易とする効果が得られる。
　上記各実施形態では、絶縁層としてＨｆＯ層５、５ａ、９、９ａ、９ｂａ、９ｂｂ、９ｃａ、９ｃｂ、９ａａ、２１、２１ａ、２２ａａ、２２ｂａ、２２ｂｂ、２２ｃａ、２２ｃｂ、２３ａ、２３ｂ、２５ａ、２５ｂを用いたが、ＨｆＯに限定されず、他の絶縁材料を使用してもよい。
　第３実施形態では、埋め込み絶縁層としてＨｆＯ層２３ａ、２３ｂ、２５ａ、２５ｂを用いたが、この埋め込み絶縁層上に形成されているＨｆＯ層２２ｂａ、２２ｂｂは、絶縁性を有するＨｆＯと異なる絶縁材料層、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化コバルト・チタン（ＣｏＴｉＯ３）などを用いても良い。
　ＨｆＯ層５、５ａは、ゲート絶縁層であることから、通常、ＨｆＯ２が用いられる。他のＨｆＯ層９、９ａ、９ｂａ、９ｂｂ、９ｃａ、９ｃｂ、９ａａ、２１、２１ａ、２２ａａ、２２ｂａ、２２ｂｂ、２２ｃａ、２２ｃｂ、２３は、絶縁層として機能すればその他の材料からなるものでもよい。
　第４実施形態は、第２実施形態に基づいて説明したが、第４実施形態の技術的思想は、他の実施形態にも適用できる。
　第３実施形態では、図３Ａで示すように、ＴｉＮ層６ａの上端部２４ａ、２４ｂのエッチングを、レジスト層８をエッチングマスクとして用い、ＴｉＯ層５ａ、ＴｉＮ層６ａ、ポリＳｉ層７ａを形成した後に行った。これに限られず、このＴｉＮ層６ａの上端部２４ａ、２４ｂのエッチングは、レジスト層８をエッチングマスクとして用い、ＴｉＯ層５ａ、ＴｉＮ層６ａ、ポリＳｉ層７ａを形成するエッチングと同時に行うこともできる。このことは、図４Ａにおいても同様である。
　本発明の実施形態の説明は、Ｓｉ柱Ｐ１，Ｐ２に１つのＳＧＴを形成する場合について行ったが、１つの半導体柱に複数のＳＧＴを形成する場合（特許文献５、非特許文献３を参照）についても、半導体柱の頭頂部にＳＧＴのソース、又はドレイン不純物領域を有するＳＧＴを有する回路形成に本発明を適用できる。
　ＳＧＴは、半導体柱の外周にゲート絶縁膜が形成され、このゲート絶縁膜の外周にゲート導体層が形成されている構造を有する。このゲート導体層とゲート絶縁層の間に電気的に浮遊した導体層を有するフラッシュメモリ素子もＳＧＴの１形態であり、本発明の技術的思想が適用可能である。
　上記各実施形態では、半導体柱にＳＧＴのみが形成されている場合について説明したが、本発明の技術的思想は、ＳＧＴとそれ以外の素子（例えばフォトダイオードなど）が組み込まれた半導体装置の製造方法にも適用できる。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされているものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて実施形態の構成要件の一部を除いても本発明の技術的思想の範囲内となる。
　本発明に係る、ＳＧＴを有する半導体装置とその製造方法は、ＳＧＴを有する、高速動作が可能な半導体装置を実現するために有用である。
１　ｉ層基板
２ａ、２ｂ、３　ＳｉＯ２層
５、５ａ、９、９ａ、９ｂａ、９ｂｂ、９ｃａ、９ｃｂ、９ａａ、２１、２１ａ、２２ａａ、２２ｂａ、２２ｂｂ、２２ｃａ、２２ｃｂ、２３　ＨｆＯ層
６、６ａ　ＴｉＮ層
７、７ａ　ポリＳｉ層
８、１０、１１ａ、１１ｂ、１５、２７　レジスト層
１２ａ、１２ｂ　、１２ａａ、１２ｂｂ　Ｎ＋領域
１３ａ、１３ｂ、１３ａａ、１３ｂｂ　Ｐ＋領域
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｇ、１４ｈ、１４ｉ、２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ、２６ｆ、２６ｈ、２８ａ、２８ｂ、　Ｎｉシリサイド層
１６、１８、２０ａ、２０ｂ、３０ａ、３０ｂ　コンタクトホール
２３ａ、２３ｂ、２５ａ、２５ｂ　（埋め込まれた）ＨｆＯ層
２４ａ、２４ｂ　ＴｉＮ層の上端部
ｇ１、ｇ２　ゲート層
Ｐ１、Ｐ２　Ｓｉ柱
Ｖｄｄ　電源配線金属層
Ｖｓｓ　グランド配線金属層
Ｖｉｎ　入力配線金属層
Ｖｏｕｔ　出力配線金属層

Claims (16)

  1. 　半導体基板上に形成された半導体柱と、
    　前記半導体柱の下方に形成されたドナー又はアクセプタ不純物を含む第１の不純物領域と、
    　前記第１の不純物領域から上方に離間するとともに、前記半導体柱の頭頂部に形成され、前記第１の不純物領域と同じ導電性を有するドナー又はアクセプタ不純物を含む第２の不純物領域と、
    　前記第１の不純物領域と前記第２の不純物領域との間において、前記半導体柱の外周を囲む第１の絶縁層と、
    　前記第１の絶縁層の外周を囲む第１の導体層と、
    　前記第１の導体層の上端面に接触する第２の絶縁層と、
    　前記半導体基板と前記半導体柱とを覆う第３の絶縁層と、
    　前記第３の絶縁層に形成され、前記半導体柱の頭頂部を囲むとともに、前記第２の絶縁層の表層部と接触する底部を有し、かつ、その底部の外周が、前記第２の絶縁層上に位置するコンタクトホールと、
    　前記コンタクトホール内において、前記第２の絶縁層の表層部に接触し、かつ前記第２の不純物領域が形成された前記半導体柱の頭頂部の側面と接触する第２の導体層と、を有し、
    　前記第１の不純物領域と前記第２の不純物領域とは、一方がソースとして機能するときに、他方がドレインとして機能し、
    　前記第１の不純物領域と前記第２の不純物領域との間における前記半導体柱の一部がチャネルとして機能し、
    　前記第１の絶縁層が、ゲート絶縁層として機能し、
    　前記第１の導体層が、ゲート導体層として機能し、
    　前記第２の導体層が、前記半導体柱の頭頂部に位置する前記第２の不純物領域に電気的に接続されている、ＳＧＴ（Surrounding Gate Transistor）が構成されている、
    　ことを特徴とするＳＧＴを有する半導体装置。
  2. 　前記第２の絶縁層が形成された後に、前記第２の絶縁層をマスクとして用いることで、前記半導体柱の頭頂部に、前記第２の不純物領域が形成されている、
    　ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
  3. 　前記第１の導体層の外周を囲む第４の絶縁層をさらに有し、
    　前記第２の絶縁層は、前記第１の導体層及び前記第４の絶縁層の上端面に接触するように形成されている、
    　ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
  4. 　前記第１の導体層と前記第２の絶縁層との間に第５の絶縁層が形成されている、
    　ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
  5. 　前記第２の不純物領域と前記第２の導体層との電気的接続が、前記半導体柱に形成され、前記コンタクトホールに繋がるシリサイド層を介してなされている、
    　ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
  6. 　前記シリサイド層が、前記半導体柱の頭頂部の内部全体に形成され、
    　前記第２の不純物領域は、前記シリサイド層に接触するとともに、前記第２の不純物領域の下端が前記第１の導体層の上端の高さに位置する、
    　ことを特徴とする請求項５に記載のＳＧＴを有する半導体装置。
  7. 　前記コンタクトホールの、前記半導体基板の上面から観た外周が円形である、
    　ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
  8. 　前記半導体基板上に、半導体柱を形成する半導体柱形成工程と、
    　前記半導体柱の底部に、ドナー又はアクセプタ不純物を含む第１の不純物領域を形成する第１不純物領域形成工程と、
    　前記第１の不純物領域から上方に離間するとともに、前記第１の不純物領域と同じ導電性を有するドナー又はアクセプタ不純物を含む第２の不純物領域を、前記半導体柱の頭頂部に形成する第２不純物領域形成工程と、
    　前記第１の不純物領域と前記第２の不純物領域との間に、前記半導体柱の外周を囲むように第１の絶縁層を形成する第１絶縁層形成工程と、
    　前記第１の絶縁層の外周を囲むように第１の導体層を形成する第１導体層形成工程と、
    　前記第１の導体層の上端面に接触するように第２の絶縁層を形成する第２絶縁層形成工程と、
    　前記半導体基板と前記半導体柱とを覆うように第３の絶縁層を形成する第３絶縁層形成工程と、
    　前記第３の絶縁層に、前記半導体柱の頭頂部を囲むとともに、前記第２の絶縁層の表層部と接触する底部を有し、かつ、前記底部の外周が、前記第２の絶縁層上に位置するようにコンタクトホールを形成するコンタクトホール形成工程と、
    　前記コンタクトホール内に、前記第２の絶縁層の表層部に接触するように、かつ前記第２の不純物領域が形成された前記半導体柱の頭頂部の側面と接触するように、第２の導体層を形成する第２導体層形成工程と、を有し、
    　前記第１の不純物領域と前記第２の不純物領域とは、一方がソースとして機能するときに、他方がドレインとして機能し、
    　前記第１の不純物領域と前記第２の不純物領域との間における前記半導体柱の一部がチャネルとして機能し、
    　前記第１の絶縁層がゲート絶縁層として機能し、
    　前記第１の導体層がゲート導体層として機能し、
    　前記第２の導体層が、前記半導体柱の頭頂部に位置する前記第２の不純物領域に電気的に接続されるＳＧＴ（Surrounding Gate Transistor）を形成する、
    　ことを特徴とするＳＧＴを有する半導体装置の製造方法。
  9. 　前記第２の絶縁層を形成した後に、前記第２の絶縁層をマスクとして用いることで、前記半導体柱の頭頂部に、前記第２の不純物領域を形成する、
    　ことを特徴とする請求項８に記載のＳＧＴを有する半導体装置の製造方法。
  10. 　前記コンタクトホール形成工程が、前記第３の絶縁層のエッチング速度が前記第２の絶縁層のエッチング速度よりも速くなるエッチングイオンを含むプラズマ雰囲気で行われる、
    　ことを特徴とする請求項８に記載のＳＧＴを有する半導体装置の製造方法。
  11. 　前記第１の導体層の外周を囲むように第４の絶縁層を形成する第４絶縁層形成工程をさらに有し、
    　前記第２絶縁層形成工程では、前記第２の絶縁層を、前記第１の導体層及び前記第４の絶縁層の上端面に接触するように形成する、
    　ことを特徴とする請求項８に記載のＳＧＴを有する半導体装置の製造方法。
  12. 　前記第１の導体層と前記第２の絶縁層との間に第５の絶縁層を形成する第５絶縁層形成工程をさらに有する、
    　ことを特徴とする請求項８に記載のＳＧＴを有する半導体装置の製造方法。
  13. 　前記第１の導体層の外周を囲むようにエッチングストッパ層を形成するエッチングストッパ層形成工程と、
    　前記エッチングストッパ層をエッチングマスクとして用い、前記第１の導体層の上端部を除去するエッチング工程と、
    　前記半導体基板と前記半導体柱との全体を絶縁層で被覆する絶縁膜被覆工程と、
    　等方プラズマエッチングを用いて前記絶縁層のエッチングを行い、前記第１の導体層の上端に、前記第５の絶縁層を形成する工程と、を有し、
    　前記第５の絶縁層の厚さを、前記第１の導体層の厚さの１／２よりも厚くする、
    　ことを特徴とする請求項１２に記載のＳＧＴを有する半導体装置の製造方法。
  14. 　前記コンタクトホールに繋がるように、前記半導体柱に、前記第２の不純物領域と前記第２の導体層との電気的接続を行うシリサイド層を形成するシリサイド層形成工程をさらに有する、
    　ことを特徴とする請求項８に記載のＳＧＴを有する半導体装置の製造方法。
  15. 　前記シリサイド層を、前記半導体柱の頭頂部の内部全体に、かつ前記コンタクトホールに繋がるように形成し、
    　前記第２の不純物領域を、前記シリサイド層に接触するとともに、前記第２の不純物領域の下端が前記第１の導体層の上端の高さに位置するように形成する、
    　ことを特徴とする請求項１４に記載のＳＧＴを有する半導体装置の製造方法。
  16. 　前記コンタクトホールを、前記半導体基板の上面から観た外周が、円形となるように形成する、
    　ことを特徴とする請求項８に記載のＳＧＴを有する半導体装置の製造方法。
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