[go: up one dir, main page]

WO2015015566A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2015015566A1
WO2015015566A1 PCT/JP2013/070589 JP2013070589W WO2015015566A1 WO 2015015566 A1 WO2015015566 A1 WO 2015015566A1 JP 2013070589 W JP2013070589 W JP 2013070589W WO 2015015566 A1 WO2015015566 A1 WO 2015015566A1
Authority
WO
WIPO (PCT)
Prior art keywords
channel mos
mos transistor
gate
contact
transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2013/070589
Other languages
English (en)
French (fr)
Inventor
舛岡　富士雄
正通 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Priority to PCT/JP2013/070589 priority Critical patent/WO2015015566A1/ja
Priority to JP2014535842A priority patent/JP5686931B1/ja
Publication of WO2015015566A1 publication Critical patent/WO2015015566A1/ja
Priority to US14/824,565 priority patent/US9627496B2/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0195—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6728—Vertical TFTs

Definitions

  • the present invention relates to a semiconductor device.
  • Non-Patent Document 1 it is necessary to completely separate the N-well region for forming the PMOS and the P-type silicon substrate (or P-well region) for forming the NMOS, In addition, the N-well region and the P-type silicon substrate each need a body terminal for applying a potential, which is a factor of increasing the area.
  • SGT Surrounding Gate Transistor
  • FIG. 17 is an equivalent circuit diagram showing an inverter
  • Qp is a P-channel MOS transistor (hereinafter referred to as a PMOS transistor)
  • Qn is an N-channel MOS transistor (hereinafter referred to as an NMOS transistor)
  • IN is an input signal
  • OUT is an output signal.
  • Vcc is a power supply and Vss is a reference power supply.
  • FIG. 18a shows, as an example, a plan view of a layout in which the inverter of FIG. 18b shows a cross-sectional view in the direction of the cut line AA ′ in the plan view of FIG. 18a.
  • planar silicon layers 2p and 2n are formed on an insulating film such as a buried oxide film layer (BOX) 1 formed on the substrate, and the planar silicon layers 2p and 2n are used for impurity implantation or the like.
  • a p + diffusion layer and an n + diffusion layer are formed.
  • 3 is a silicide layer formed on the surface of the planar silicon layer (2p, 2n), and connects the planar silicon layers 2p, 2n.
  • 4n is an n-type silicon pillar
  • 4p is a p-type silicon pillar
  • 5 is a gate insulating film surrounding the silicon pillars 4n and 4p
  • 6 is a gate electrode
  • 6a is a gate wiring.
  • a p + diffusion layer 7p and an n + diffusion layer 7n are respectively formed on the uppermost portions of the silicon pillars 4n and 4p by impurity implantation or the like.
  • 8 is a silicon nitride film for protecting the gate insulating film 5 and the like
  • 9p and 9n are p + diffusion layers 7p
  • 10p and 10n are silicide layers 9p and 9n and a metal 13a
  • Reference numerals 11b and 13b respectively denote contacts for connecting the gate wiring 6a and the metal wiring 13c.
  • the silicon pillar 4n, the diffusion layer 2p, the diffusion layer 7p, the gate insulating film 5, and the gate electrode 6 constitute a PMOS transistor Qp.
  • the silicon pillar 4p, the diffusion layer 2n, the diffusion layer 7n, the gate insulating film 5 and the gate electrode 6 constitute the PMOS transistor Qp.
  • the NMOS transistor Qn is configured. Diffusion layers 7p and 7n serve as sources, and diffusion layers 2p and 2n serve as drains.
  • the power supply Vcc is supplied to the metal 13a
  • the reference power supply Vss is supplied to the metal 13b
  • the input signal IN is connected to the metal 13c.
  • the silicide layer 3 connecting the drain diffusion layer 2p of the PMOS transistor Qp and the drain diffusion layer 2n of the NMOS transistor Qn becomes the output OUT.
  • the PMOS transistor and the NMOS transistor are completely separated from each other in structure, and no well separation is required unlike the planar transistor. Since it becomes a floating body, there is no need for a body terminal for supplying a potential to the well unlike a planar transistor, and the layout (arrangement) can be very compact.
  • the greatest feature of SGT is that, based on the structural principle, a lower layer wiring by a silicide layer existing on the silicon column substrate side and an upper wiring by contact connection on the upper side of the silicon column can be used.
  • the present invention makes use of the characteristics of the SGT to arrange the two-input NOR circuits most often used in the logic circuit in a single row, to arrange them in a compact manner, and to minimize the area, thereby reducing the cost of the logic semiconductor device. Is the purpose.
  • a semiconductor device that constitutes a NOR circuit by arranging four transistors in which a source, a drain, and a gate are arranged hierarchically in a direction perpendicular to the substrate, in a row on the substrate.
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the four transistors are: A first N-channel MOS transistor; A second N-channel MOS transistor; A first P-channel MOS transistor; A second P-channel MOS transistor; The gates of the first N-channel MOS transistor and the first P-channel MOS transistor are connected to each other, The gates of the second N-channel MOS transistor and the second P-channel MOS transistor are connected to each other, The drain regions of the first N-channel MOS transistor, the second N-channel MOS transistor, and the first P-channel MOS transistor are disposed on the substrate side from the silicon pillar, The source region of the second P-channel MOS transistor is disposed on the substrate side from the silicon pillar, The drain regions of the first N-channel MOS
  • the four transistors are the first P-channel MOS transistor, the first N-channel MOS transistor, the second N-channel MOS transistor, and the second P-channel MOS transistor.
  • the channel MOS transistors are arranged in one row in the order.
  • the four transistors are the second N-channel MOS transistor, the first N-channel MOS transistor, the first P-channel MOS transistor, and the second P-channel MOS transistor.
  • the channel MOS transistors are arranged in one row in the order.
  • the gates of the second N channel MOS transistor and the second P channel MOS transistor are connected via a contact.
  • the four transistors include the first N-channel MOS transistor, the first P-channel MOS transistor, the second N-channel MOS transistor, and the second P-channel MOS transistor.
  • the channel MOS transistors are arranged in one row in the order.
  • a semiconductor device is configured in which a NOR circuit is configured by arranging four transistors, in which a source, a drain, and a gate are arranged hierarchically in a direction perpendicular to the substrate, in a row on the substrate.
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the four transistors are: A first N-channel MOS transistor; A second N-channel MOS transistor; A first P-channel MOS transistor; A second P-channel MOS transistor; The gates of the first N-channel MOS transistor and the first P-channel MOS transistor are connected to each other, The gates of the second N-channel MOS transistor and the second P-channel MOS transistor are connected to each other, The drain regions of the first N-channel MOS transistor, the second N-channel MOS transistor, the first P-channel MOS transistor, and the second P-channel MOS transistor are disposed on the substrate side from the silicon pillar.
  • the drain regions of the first N-channel MOS transistor, the second N-channel MOS transistor, and the first P-channel MOS transistor are connected to each other via a silicide region
  • the source region of the first P-channel MOS transistor is connected to the drain region of the second P-channel MOS transistor via a contact and a silicide region
  • the sources of the first N-channel MOS transistor and the second N-channel MOS transistor are connected to a reference power supply terminal via a contact
  • a semiconductor device is provided in which the source region of the second PMOS transistor is connected to a power supply terminal via a contact.
  • the four transistors include the first P channel MOS transistor, the first N channel MOS transistor, the second N channel MOS transistor, and the second transistor. Arranged in one column in the order of P-channel MOS transistors.
  • the four transistors are the second N-channel MOS transistor, the first N-channel MOS transistor, the first P-channel MOS transistor, and the second P-channel MOS transistor.
  • the channel MOS transistors are arranged in a line in the order of the channel MOS transistors.
  • the gates of the second N-channel MOS transistor and the second P-channel MOS transistor are connected via a contact.
  • the four transistors are the first N-channel MOS transistor, the first P-channel MOS transistor, the second N-channel MOS transistor, and the second P-channel MOS transistor.
  • the channel MOS transistors are arranged in a line in the order of the channel MOS transistors.
  • a semiconductor device that constitutes a NOR circuit by arranging four transistors in which a source, a drain, and a gate are arranged hierarchically in a direction perpendicular to the substrate, is arranged in a line on the substrate.
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the four transistors are: A first N-channel MOS transistor; A second N-channel MOS transistor; A first P-channel MOS transistor; A second P-channel MOS transistor; The gates of the first N-channel MOS transistor and the first P-channel MOS transistor are connected to each other, The gates of the second N-channel MOS transistor and the second P-channel MOS transistor are connected to each other, Source regions of the first N-channel MOS transistor, the second N-channel MOS transistor, and the first P-channel MOS transistor are disposed on the substrate side from the silicon pillar, The drain region of the second P-channel MOS transistor is disposed on the substrate side from the silicon pillar, The drain regions of the first N-channel MOS transistor
  • the four transistors include the first N-channel MOS transistor, the first P-channel MOS transistor, the second P-channel MOS transistor, and the second transistor.
  • N-channel MOS transistors are arranged in one row in the order.
  • the four transistors are arranged in a row in the source regions of the first N-channel MOS transistor and the second N-channel MOS transistor, respectively.
  • a silicide region extending in a direction perpendicular to the column direction is provided, and the extended silicide region is connected to a reference power supply terminal via a contact.
  • a plurality of circuits each including four transistors arranged in one column are arranged in a direction perpendicular to the direction arranged in one column, and extended.
  • the silicide regions are commonly connected to each other, and are connected to the reference power supply terminal via the contact with the extended silicide region at a ratio of one to a plurality.
  • the four transistors are the second N-channel MOS transistor, the first N-channel MOS transistor, the first P-channel MOS transistor, and the second P-channel MOS transistor.
  • the channel MOS transistors are arranged in one row in the order.
  • gate wirings of the second N-channel MOS transistor and the second P-channel MOS transistor are supplied by different signal lines through contacts.
  • FIG. 1 is a plan view of a NOR circuit according to a first embodiment of the present invention. It is sectional drawing of the NOR circuit of 1st Example of this invention. It is a top view of the NOR circuit of the 2nd example of the present invention. It is sectional drawing of the NOR circuit of the 2nd Example of this invention. It is a top view of the NOR circuit of the 3rd example of the present invention. It is sectional drawing of the NOR circuit of the 3rd Example of this invention. It is a top view of the NOR circuit of the 4th example of the present invention. It is sectional drawing of the NOR circuit of the 4th Example of this invention.
  • FIG. 1 shows an equivalent circuit diagram of a two-input NOR circuit applied to the present invention.
  • Qn1 and Qn2 are NMOS transistors composed of SGT, and Qp1 and Qp2 are PMOS transistors also composed of SGT.
  • the sources of the NMOS transistors Qn1 and Qn2 are commonly connected to the reference power supply Vss, and the drains are commonly connected to the node N1.
  • the drain of the PMOS transistor Qp1 is connected to the node N1, the source is connected to the drain of the PMOS transistor Qp2 via the node N2, and the source of the PMOS transistor Qp2 is connected to the supply power supply Vcc.
  • the input signal IN1 is connected to the gates of the NMOS transistor Qn1 and the PMOS transistor Qp1, and the input signal IN2 is connected to the gates of the NMOS transistor Qn2 and the PMOS transistor Qp2.
  • FIG. 2a and 2b show a first embodiment.
  • FIG. 2a is a plan view of the two-input NOR layout (arrangement) of the present invention
  • FIG. 2b is a cross-sectional view along the cut line AA ′.
  • the PMOS transistor Qp1, NMOS transistor Qn1, NMOS transistor Qn2, and PMOS transistor Qp2 of the NOR circuit of FIG. 1 are arranged in one column from the right.
  • FIGS. 2a and 2b portions having the same structure as in FIGS. 18a and 18b are denoted by equivalent symbols in the 100s.
  • Planar silicon layers 102pa, 102n, and 102pb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate.
  • the planar silicon layers 102pa, 102n, and 102pb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and a p + diffusion layer.
  • 103 is a silicide layer formed on the surface of the planar silicon layer (102pa, 102n, 102pb), and connects the planar silicon layers 102pa, 102n.
  • 104p1 and 104p2 are p-type silicon pillars
  • 104n1 and 104n2 are n-type silicon pillars
  • 105 is a gate insulating film surrounding the silicon pillars 104p1, 104p2, 104n1, and 104n2
  • 106 is a gate electrode
  • 106a and 106b are gate wirings.
  • N + diffusion layers 107n1 and 107n2 are formed on the tops of the silicon pillars 104p1 and 104p2, respectively, by impurity implantation
  • p + diffusion layers 107p1 and 107p2 are formed on the tops of the silicon pillars 104n1 and 104n2, respectively. Is done.
  • 108 is a silicon nitride film for protecting the gate insulating film 105
  • 109n1, 109n2, 109p1, and 109p2 are silicide layers connected to the n + diffusion layers 107n1 and 107n2 and the p + diffusion layers 107p1 and 107p2, respectively
  • 110n1, 110n2, and 110p1, 110p2 is a contact for connecting the silicide layers 109n1, 109n2, 109p1, and 109p2 and the first metal wirings 113c, 113c, 113a, and 113e
  • 111a is a contact for connecting the gate wiring 106a and the first metal wiring 113b
  • 111b is a gate.
  • Reference numeral 112 denotes a contact connecting the silicide layer 103 connected to the p + diffusion layer 102pb and the first metal wiring 113f.
  • 114p1 is a contact for connecting the first metal wiring 113a and the second metal wiring 115, and 114p2 is a contact for connecting the first metal wiring 113e and the second metal wiring 115.
  • the silicon pillar 104p1, the lower diffusion layer 102n, the upper diffusion layer 107n1, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn1, and the silicon pillar 104p2, the lower diffusion layer 102n, the upper diffusion layer 107n2, the gate insulating film 105,
  • the gate electrode 106 constitutes the NMOS transistor Qn2, and the silicon pillar 104n1, the lower diffusion layer 102pa, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp1, and the silicon pillar 104n2 and the lower diffusion layer 102 pb, the upper diffusion layer 107 p 2, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Qp 2.
  • the gate wiring 106a is connected to the gate electrode 106 of the NMOS transistor Qn1
  • the gate wiring 106b is connected to the gate electrode 106 of the NMOS transistor Qn2
  • the gate wiring 106a is connected to the gate electrode 106 of the PMOS transistor Qp1.
  • a gate wiring 106b is connected to the gate electrode 106 of the PMOS transistor Qp2.
  • the lower diffusion layers 102pa and 102n serve as a common drain for the PMOS transistor Qp1 and the NMOS transistors Qn1 and Qn2, and are connected to the output OUT1.
  • the upper diffusion layer 107n1 that is the source of the NMOS transistor Qn1 is connected to the first metal wiring 113c via the silicide 109n1 and the contact 110n1, and the reference power supply Vss is supplied to the first metal wiring 113c.
  • the upper diffusion layer 107n2 that is the source of the NMOS transistor Qn2 is connected to the first metal wiring 113c via the silicide 109n2 and the contact 110n2.
  • the upper diffusion layer 107p1 which is the source of the PMOS transistor Qp1 is connected to the first metal wiring 113a via the silicide 109p1 and the contact 110p1, and the first metal wiring 113a is further connected to the second metal wiring 115 via the contact 114p1.
  • the upper diffusion layer 107p2 which is the drain of the PMOS transistor Qp2 is connected to the first metal wiring 113e via the silicide 109p2 and the contact 110p2, and the first metal wiring 113e is further connected to the second metal wiring 115 via the contact 114p2.
  • the source of the PMOS transistor Qp 1 and the drain of the PMOS transistor Qp 2 are connected via the second metal wiring 115.
  • the lower diffusion layer 102pb serves as the source of the PMOS transistor Qp2 and is connected to the first metal wiring 113f via the silicide 103 and the contact 112, and the first power supply Vcc is supplied to the first metal wiring 113f.
  • An input signal IN1 is supplied to the first metal wiring 113b, connected to the gate wiring 106a through the contact 111a, and supplied to the gate electrodes of the PMOS transistor Qp1 and the NMOS transistor Qn1.
  • An input signal IN2 is supplied to the first metal wiring 113d, connected to the gate wiring 106b through the contact 111b, and connected to the gate electrodes of the PMOS transistor Qp2 and the NMOS transistor Qn2.
  • four SGTs constituting a two-input NOR circuit can be arranged in one row without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided.
  • FIG. 3a and 3b show a second embodiment.
  • FIG. 3a is a plan view of the two-input NOR layout (arrangement) of the present invention
  • FIG. 3b is a cross-sectional view along the cut line AA ′.
  • NMOS transistors Qn2 and Qn1 and PMOS transistors Qp1 and Qp2 of the NOR circuit of FIG. 1 are arranged in one column from the right.
  • FIGS. 3a and 3b portions having the same structure as in FIGS. 2a and 2b are indicated by equivalent symbols in the 200s.
  • Planar silicon layers 202n, 202pa, 202pb are formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate, and these planar silicon layers 202n, 202pa, 202pb are formed by impurity implantation or the like, respectively. It is composed of an n + diffusion layer, a p + diffusion layer, and a p + diffusion layer.
  • a silicide layer 203 is formed on the surface of the planar silicon layer (202n, 202pa, 202pb), and connects the planar silicon layers 202n, 202pa.
  • 204p1 and 204p2 are p-type silicon pillars
  • 204n1 and 204n2 are n-type silicon pillars
  • 205 is a gate insulating film surrounding the silicon pillars 204p1, 204p2, 204n1, and 204n2
  • 206 is a gate electrode
  • 206a, 206b, and 206c are gate wirings, respectively. is there.
  • N + diffusion layers 207n1 and 207n2 are formed on the uppermost portions of the silicon pillars 204p1 and 204p2, respectively, by impurity implantation
  • p + diffusion layers 207p1 and 207p2 are formed on the uppermost portions of the silicon pillars 204n1 and 204n2, respectively. Is done.
  • 208 is a silicon nitride film for protecting the gate insulating film 205
  • 209n1, 209n2, 209p1, and 209p2 are silicide layers connected to the n + diffusion layers 207n1 and 207n2, and p + diffusion layers 207p1 and 207p2, 210n1, 210n2, 210p1, and 210p2 Is a contact connecting the silicide layers 209n1, 209n2, 209p1, 209p2 and the first metal wirings 213b, 213b, 213d, and 213d
  • 211a is a contact connecting the gate wiring 206a and the first metal wiring 213c
  • 211c is a gate wiring A contact connecting 206c and the first metal wiring 213e.
  • a contact 212 connects the silicide layer 203 connected to the p + diffusion layer 202pb and the first metal wiring 213f.
  • the gate wiring 206b is a wiring that connects a gate electrode 206 of the NMOS transistor Qn2 and a gate electrode 206 of the PMOS transistor Qp2, which will be described later.
  • the silicon pillar 204p1, the lower diffusion layer 202n, the upper diffusion layer 207n1, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor Qn1, and the silicon pillar 204p2, the lower diffusion layer 202n, the upper diffusion layer 207n2, the gate insulating film 205,
  • the gate electrode 206 constitutes the NMOS transistor Qn2, and the silicon pillar 204n1, lower diffusion layer 202pa, upper diffusion layer 207p1, gate insulating film 205, and gate electrode 206 constitute the PMOS transistor Qp1, and the silicon pillar 204n2 and lower diffusion layer.
  • the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor Qn1
  • the gate wiring 206b is connected to the gate electrode 206 of the NMOS transistor Qn2
  • the gate wiring 206a is connected to the gate electrode 206 of the PMOS transistor Qp1.
  • the gate lines 206b and 206c are connected to the gate electrode 206 of the PMOS transistor Qp2.
  • the lower diffusion layer 202n and the diffusion layer 202pa serve as a common drain for the NMOS transistors Qn1, Qn2 and the PMOS transistor Qp1, and are connected to the output OUT1.
  • the upper diffusion layer 207n1 which is the source of the NMOS transistor Qn1 is connected to the first metal wiring 213b via the silicide 209n1 and the contact 210n1, and the reference power supply Vss is supplied to the first metal wiring 213b.
  • the upper diffusion layer 207n2 that is the source of the NMOS transistor Qn2 is connected to the first metal wiring 213b via the silicide 209n2 and the contact 210n2.
  • the upper diffusion layer 207p1 that is the source of the PMOS transistor Qp1 is connected to the first metal wiring 213d through the silicide 209p1 and the contact 210p1.
  • the upper diffusion layer 207p2 which is the drain of the PMOS transistor Qp2 is connected to the first metal wiring 213d via the silicide 209p2 and the contact 210p2.
  • the upper diffusion layer 207p1 which is the source of the PMOS transistor Qp1 and the upper diffusion layer 207p2 which is the drain of the PMOS transistor Qp2 are connected via the second metal wiring 213d.
  • the lower diffusion layer 202pb serves as the source of the PMOS transistor Qp2, and is connected to the first metal wiring 213f via the silicide 203 and the contact 212, and the first power supply Vcc is supplied to the first metal wiring 213f.
  • the first metal wiring 213c is supplied with the input signal IN1, connected to the gate wiring 206a through the contact 211a, and supplied to the gate electrodes of the PMOS transistor Qp1 and the NMOS transistor Qn1.
  • An input signal IN2 is supplied to the first metal wiring 213e, connected to the gate wiring 206c through the contact 211c, supplied to the gate electrode of the PMOS transistor Qp2, and the gate of the NMOS transistor Qn2 through the gate wiring 206b. Supplied to the electrode.
  • the gate wiring 206b in which the gate electrodes of the NMOS transistor Qn2 and the PMOS transistor Qp2 are extended is connected, but it passes through the diffusion layer which is an empty area.
  • four SGTs constituting a two-input NOR circuit can be arranged in one row without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided. Further, by extending the gate wiring 206b, it is possible to connect only with the first metal, and the second metal can be used effectively. Further, since the first metal wiring 213b serving as the reference power supply Vss is arranged at the right end and the first metal wiring 213f serving as the supply power supply Vcc is arranged at the left end, the power supply can be shared when the circuit is repeatedly arranged left and right. Therefore, the area can be further reduced.
  • Example 3 4a and 4b show a third embodiment.
  • FIG. 4a is a plan view of the two-input NOR layout (arrangement) of the present invention
  • FIG. 4b is a cross-sectional view along the cut line AA ′.
  • the arrangement of the transistors in FIG. 4 is the same as that in FIG. 3, and NMOS transistors Qn2, Qn1 and PMOS transistors Qp1, Qp2 are arranged in one column from the right.
  • the difference from FIG. 3 is that the gate input signal connection method of the NMOS transistor Qn2 and the PMOS transistor Qp2 is different.
  • FIGS. 4a and 4b portions having the same structure as those in FIGS. 3a and 3b are indicated by the same symbols in the 200s.
  • Planar silicon layers 202n, 202pa, 202pb are formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate, and these planar silicon layers 202n, 202pa, 202pb are formed by impurity implantation or the like, respectively. It is composed of an n + diffusion layer, a p + diffusion layer, and a p + diffusion layer.
  • a silicide layer 203 is formed on the surface of the planar silicon layer (202n, 202pa, 202pb), and connects the planar silicon layers 202n, 202pa.
  • 204p1 and 204p2 are p-type silicon pillars
  • 204n1 and 204n2 are n-type silicon pillars
  • 205 is a gate insulating film surrounding the silicon pillars 204p1, 204p2, 204n1, and 204n2
  • 206 is a gate electrode
  • 206a, 206b, and 206c are gate wirings, respectively. is there.
  • N + diffusion layers 207n1 and 207n2 are formed on the uppermost portions of the silicon pillars 204p1 and 204p2, respectively, by impurity implantation
  • p + diffusion layers 207p1 and 207p2 are formed on the uppermost portions of the silicon pillars 204n1 and 204n2, respectively. Is done.
  • 208 is a silicon nitride film for protecting the gate insulating film 205
  • 209n1, 209n2, 209p1, and 209p2 are silicide layers connected to the n + diffusion layers 207n1 and 207n2, and p + diffusion layers 207p1 and 207p2, 210n1, 210n2, 210p1, and 210p2 Is a contact connecting the silicide layers 209n1, 209n2, 209p1, 209p2 and the first metal wirings 213b, 213b, 213d, and 213d
  • 211a is a contact connecting the gate wiring 206a and the first metal wiring 213c
  • 211b is a gate wiring.
  • a contact 206b connects the first metal wiring 213a, and 211c a contact connects the gate wiring 206c and the first metal wiring 213e.
  • 214b is a contact for connecting the first metal wiring 213a and the second metal wiring 215, and 214c is a contact for connecting the first metal wiring 203e and the second metal wiring 215.
  • a contact 212 connects the silicide layer 203 connected to the p + diffusion layer 202pb and the first metal wiring 213f.
  • the silicon pillar 204p1, the lower diffusion layer 202n, the upper diffusion layer 207n1, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor Qn1, and the silicon pillar 204p2, the lower diffusion layer 202n, the upper diffusion layer 207n2, the gate insulating film 205,
  • the gate electrode 206 constitutes the NMOS transistor Qn2, and the silicon pillar 204n1, lower diffusion layer 202pa, upper diffusion layer 207p1, gate insulating film 205, and gate electrode 206 constitute the PMOS transistor Qp1, and the silicon pillar 204n2 and lower diffusion layer.
  • the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor Qn1, the gate wiring 206b is connected to the gate electrode 206 of the NMOS transistor Qn2, and the gate wiring 206a is connected to the gate electrode 206 of the PMOS transistor Qp1.
  • the gate wiring 206c is connected to the gate electrode 206 of the PMOS transistor Qp2.
  • the lower diffusion layer 202n and the diffusion layer 202pa serve as a common drain for the NMOS transistors Qn1, Qn2 and the PMOS transistor Qp1, and are connected to the output OUT1.
  • the upper diffusion layer 207n1 which is the source of the NMOS transistor Qn1 is connected to the first metal wiring 213b via the silicide 209n1 and the contact 210n1, and the reference power supply Vss is supplied to the first metal wiring 213b.
  • the upper diffusion layer 207n2 that is the source of the NMOS transistor Qn2 is connected to the first metal wiring 213b via the silicide 209n2 and the contact 210n2.
  • the upper diffusion layer 207p1 that is the source of the PMOS transistor Qp1 is connected to the first metal wiring 213d through the silicide 209p1 and the contact 210p1.
  • the upper diffusion layer 207p2 which is the drain of the PMOS transistor Qp2 is connected to the first metal wiring 213d via the silicide 209p2 and the contact 210p2.
  • the source of the PMOS transistor Qp1 and the drain of the PMOS transistor Qp2 are connected via the first metal wiring 213d.
  • the lower diffusion layer 202pb serves as the source of the PMOS transistor Qp2, and is connected to the first metal wiring 213f via the silicide 203 and the contact 212, and the first power supply Vcc is supplied to the first metal wiring 213f.
  • the first metal wiring 213c is supplied with the input signal IN1, connected to the gate wiring 206a through the contact 211a, and supplied to the gate electrodes of the PMOS transistor Qp1 and the NMOS transistor Qn1.
  • An input signal IN2 is supplied to the first metal wiring 213a, connected to the gate wiring 206b through the contact 211b, connected to the gate electrode 206 of the NMOS transistor Qn2, and connected to the second metal 215 through the contact 214b.
  • four SGTs constituting a two-input NOR circuit can be arranged in one row without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided. Further, by using the second metal, the gate wiring 206b of the second embodiment can be omitted.
  • FIG. 5a is a plan view of the two-input NOR layout (arrangement) of the present invention
  • FIG. 5b is a cross-sectional view along the cut line AA ′.
  • the arrangement of the transistors in FIG. 5 is the same as the arrangement in FIG. 2, and the PMOS transistors Qp1, NMOS transistors Qn1, Qn2, and PMOS transistors Qp2 are arranged in one column from the right.
  • the difference from FIG. 2 is that the connection of the source and drain of the PMOS transistor Qp2 is switched.
  • Parts having the same structure as in FIGS. 2a and 2b are denoted by the same equivalent symbols in the 100s.
  • the drain and the source are located in the lower layer portion and the upper layer portion, respectively, and the physical positions are structurally different.
  • manufacturing is performed as much as possible.
  • the current characteristics may be different due to different directions of the drain and the source. In the present invention, this point is improved.
  • Planar silicon layers 102pa, 102n, and 102pb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate.
  • the planar silicon layers 102pa, 102n, and 102pb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and a p + diffusion layer.
  • 103 is a silicide layer formed on the surface of the planar silicon layer (102pa, 102n, 102pb), and connects the planar silicon layers 102pa, 102n.
  • 104p1 and 104p2 are p-type silicon pillars
  • 104n1 and 104n2 are n-type silicon pillars
  • 105 is a gate insulating film surrounding the silicon pillars 104p1, 104p2, 104n1, and 104n2
  • 106 is a gate electrode
  • 106a and 106b are gate wirings.
  • N + diffusion layers 107n1 and 107n2 are formed on the tops of the silicon pillars 104p1 and 104p2, respectively, by impurity implantation
  • p + diffusion layers 107p1 and 107p2 are formed on the tops of the silicon pillars 104n1 and 104n2, respectively. Is done.
  • 108 is a silicon nitride film for protecting the gate insulating film 105
  • 109n1, 109n2, 109p1, and 109p2 are silicide layers connected to the n + diffusion layers 107n1 and 107n2 and the p + diffusion layers 107p1 and 107p2, respectively
  • 110n1, 110n2, and 110p1, 110p2 is a contact for connecting the silicide layers 109n1, 109n2, 109p1, and 109p2 and the first metal wirings 113c, 113c, 113a, and 113e
  • 111a is a contact for connecting the gate wiring 106a and the first metal wiring 113b
  • 111b is a gate.
  • a contact for connecting the wiring 106b and the first metal wiring 113d denotes a contact connecting the silicide layer 103 connected to the p + diffusion layer 102pb and the first metal wiring 113f.
  • 114p1 is a contact for connecting the first metal wiring 113a and the second metal wiring 115, and 114 is a contact for connecting the first metal wiring 113f and the second metal wiring 115.
  • the silicon pillar 104p1, the lower diffusion layer 102n, the upper diffusion layer 107n1, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn1, and the silicon pillar 104p2, the lower diffusion layer 102n, the upper diffusion layer 107n2, the gate insulating film 105,
  • the gate electrode 106 constitutes the NMOS transistor Qn2, and the silicon pillar 104n1, the lower diffusion layer 102pa, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp1, and the silicon pillar 104n2 and the lower diffusion layer 102 pb, the upper diffusion layer 107 p 2, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Qp 2.
  • the gate wiring 106a is connected to the gate electrode 106 of the NMOS transistor Qn1
  • the gate wiring 106b is connected to the gate electrode 106 of the NMOS transistor Qn2
  • the gate wiring 106a is connected to the gate electrode 106 of the PMOS transistor Qp1.
  • a gate wiring 106b is connected to the gate electrode 106 of the PMOS transistor Qp2.
  • the lower diffusion layers 102pa and 102n serve as a common drain for the PMOS transistor Qp1 and the NMOS transistors Qn1 and Qn2, and are connected to the output OUT1.
  • the upper diffusion layer 107n1 that is the source of the NMOS transistor Qn1 is connected to the first metal wiring 113c via the silicide 109n1 and the contact 110n1, and the reference power supply Vss is supplied to the first metal wiring 113c.
  • the upper diffusion layer 107n2 that is the source of the NMOS transistor Qn2 is connected to the first metal wiring 113c via the silicide 109n2 and the contact 110n2.
  • the upper diffusion layer 107p1 which is the source of the PMOS transistor Qp1 is connected to the first metal wiring 113a via the silicide 109p1 and the contact 110p1, and the first metal wiring 113a is further connected to the second metal wiring 115 via the contact 114p1.
  • the lower diffusion layer 102pb which is the drain of the PMOS transistor Qp2 is connected to the second metal 115 via the silicide layer 103, the contact 112, the first metal 113f, and the contact 114, and the PMOS transistor Qp1 via the second metal 115.
  • the upper diffusion layer 107p1 which is the source of the PMOS transistor Qp and the lower diffusion layer 102pb which is the drain of the PMOS transistor Qp2 are connected.
  • the upper diffusion layer 107p2 which is the source of the PMOS transistor Qp2 is connected to the first metal wiring 113e via the silicide 109p2 and the contact 110p2, and the supply power Vcc is supplied to the first metal 113e.
  • An input signal IN1 is supplied to the first metal wiring 113b, connected to the gate wiring 106a through the contact 111a, and supplied to the gate electrodes of the PMOS transistor Qp1 and the NMOS transistor Qn1.
  • An input signal IN2 is supplied to the first metal wiring 113d, connected to the gate wiring 106b through the contact 111b, and connected to the gate electrodes of the PMOS transistor Qp2 and the NMOS transistor Qn2.
  • four SGTs constituting a two-input NOR circuit can be arranged in one row without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided. Furthermore, since the current flow direction (the direction of the drain and the source) of the PMOS transistor Qp1 and the PMOS transistor Qp2 can be made the same, the current characteristics can be matched, and good characteristics can be obtained.
  • FIGS. 6a and 6b A fifth embodiment is shown in FIGS. 6a and 6b.
  • FIG. 6A is a plan view of the two-input NOR layout (arrangement) of the present invention
  • FIG. 6B is a cross-sectional view taken along the cut line AA ′.
  • the arrangement of the transistors in FIG. 6 is the same as the arrangement in FIG.
  • the difference from FIG. 3 is that the connection between the source and drain of the PMOS transistor Qp2 is switched.
  • the parts having the same structure as in FIGS. 3a and 3b are indicated by the same symbols in the 200s.
  • the drain and the source are located in the lower layer portion and the upper layer portion, respectively, and the physical positions are structurally different. In the manufacturing process, manufacturing is performed as much as possible. However, depending on the case, there is a possibility that the current characteristics may be different due to different directions of the drain and the source. In the present invention, this point is improved.
  • Planar silicon layers 202n, 202pa, 202pb are formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate, and these planar silicon layers 202n, 202pa, 202pb are formed by impurity implantation or the like, respectively. It is composed of an n + diffusion layer, a p + diffusion layer, and a p + diffusion layer.
  • a silicide layer 203 is formed on the surface of the planar silicon layer (202n, 202pa, 202pb), and connects the planar silicon layers 202n, 202pa.
  • 204p1 and 204p2 are p-type silicon pillars
  • 204n1 and 204n2 are n-type silicon pillars
  • 205 is a gate insulating film surrounding the silicon pillars 204p1, 204p2, 204n1, and 204n2
  • 206 is a gate electrode
  • 206a and 206b are gate wirings.
  • N + diffusion layers 207n1 and 207n2 are formed on the uppermost portions of the silicon pillars 204p1 and 204p2, respectively, by impurity implantation
  • p + diffusion layers 207p1 and 207p2 are formed on the uppermost portions of the silicon pillars 204n1 and 204n2, respectively. Is done.
  • 208 is a silicon nitride film for protecting the gate insulating film 205
  • 209n1, 209n2, 209p1, and 209p2 are silicide layers connected to the n + diffusion layers 207n1 and 207n2, and p + diffusion layers 207p1 and 207p2, 210n1, 210n2, 210p1, and 210p2 Is a contact connecting the silicide layers 209n1, 209n2, 209p1, 209p2 and the first metal wirings 213b, 213b, 213d, and 213f
  • 211a is a contact connecting the gate wiring 206a and the first metal wiring 213c
  • 211c is a gate wiring A contact for connecting 206b and the first metal wiring 213e.
  • a contact 212 connects the silicide layer 203 connected to the p + diffusion layer 202pb and the first metal wiring 213d.
  • the gate wiring 206b is a wiring that connects a gate electrode 206 of the NMOS transistor Qn2 and a gate electrode 206 of the PMOS transistor Qp2, which will be described later.
  • the silicon pillar 204p1, the lower diffusion layer 202n, the upper diffusion layer 207n1, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor Qn1, and the silicon pillar 204p2, the lower diffusion layer 202n, the upper diffusion layer 207n2, the gate insulating film 205,
  • the gate electrode 206 constitutes the NMOS transistor Qn2, and the silicon pillar 204n1, lower diffusion layer 202pa, upper diffusion layer 207p1, gate insulating film 205, and gate electrode 206 constitute the PMOS transistor Qp1, and the silicon pillar 204n2 and lower diffusion layer.
  • the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor Qn1, the gate wiring 206b is connected to the gate electrode 206 of the NMOS transistor Qn2, and the gate wiring 206a is connected to the gate electrode 206 of the PMOS transistor Qp1.
  • the gate wiring 206b is connected to the gate electrode 206 of the PMOS transistor Qp2.
  • the lower diffusion layer 202n and the diffusion layer 202pa serve as a common drain for the NMOS transistors Qn1, Qn2 and the PMOS transistor Qp1, and are connected to the output OUT1.
  • the upper diffusion layer 207n1 which is the source of the NMOS transistor Qn1 is connected to the first metal wiring 213b via the silicide 209n1 and the contact 210n1, and the reference power supply Vss is supplied to the first metal wiring 213b.
  • the upper diffusion layer 207n2 that is the source of the NMOS transistor Qn2 is connected to the first metal wiring 213b via the silicide 209n2 and the contact 210n2.
  • the upper diffusion layer 207p1 that is the source of the PMOS transistor Qp1 is connected to the first metal wiring 213d through the silicide 209p1 and the contact 210p1.
  • the lower diffusion layer 202pb which is the drain of the PMOS transistor Qp2 is connected to the first metal wiring 213d via the silicide 203 and the contact 212.
  • the upper diffusion layer 207p1 which is the source of the PMOS transistor Qp1 and the lower diffusion layer 202pb which is the drain of the PMOS transistor Qp2 are connected via the first metal wiring 213d.
  • the upper diffusion layer 207p2 of the PMOS transistor Qp2 serves as a source and is connected to the first metal wiring 213f via the silicide layer 209p2 and the contact 210p2, and the first metal wiring 213f is supplied with the power supply Vcc.
  • An input signal IN1 is supplied to the first metal wiring 213c, connected to the gate wiring 206a through the contact 211a, and supplied to the gate electrodes of the NMOS transistor Qn1 and the PMOS transistor Qp1.
  • An input signal IN2 is supplied to the first metal wiring 213e, connected to the gate wiring 206b via the contact 211c, supplied to the gate electrode of the PMOS transistor Qp2, and the gate wiring 206b is connected to the gate electrode of the NMOS transistor Qn2. Connected.
  • four SGTs constituting a two-input NOR circuit can be arranged in one row without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided.
  • connection can be made only with the first metal, and the second metal can be used effectively. Furthermore, since the current flow direction (the direction of the drain and the source) of the PMOS transistor Qp1 and the PMOS transistor Qp2 can be made the same, the current characteristics can be matched, and good characteristics can be obtained.
  • FIG. 7a and 7b show a sixth embodiment.
  • FIG. 7a is a plan view of the two-input NOR layout (arrangement) of the present invention
  • FIG. 7b is a cross-sectional view along the cut line AA ′.
  • the arrangement of the transistors in FIG. 7 is the same as the arrangement in FIG. 4, and NMOS transistors Qn2, Qn1 and PMOS transistors Qp1, Qp2 are arranged in one column from the right.
  • the difference from FIG. 4 is that the connection between the source and drain of the PMOS transistor Qp2 is switched. Parts having the same structure as in FIGS. 4a and 4b are denoted by the same symbols in the 200s.
  • the drain and the source are located in the lower layer portion and the upper layer portion, respectively, and the physical positions are structurally different.
  • manufacturing is performed as much as possible.
  • the current characteristics may be different due to different directions of the drain and the source. In the present invention, this point is improved.
  • Planar silicon layers 202n, 202pa, 202pb are formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate, and these planar silicon layers 202n, 202pa, 202pb are formed by impurity implantation or the like, respectively. It is composed of an n + diffusion layer, a p + diffusion layer, and a p + diffusion layer.
  • a silicide layer 203 is formed on the surface of the planar silicon layer (202n, 202pa, 202pb), and connects the planar silicon layers 202n, 202pa.
  • 204p1 and 204p2 are p-type silicon pillars
  • 204n1 and 204n2 are n-type silicon pillars
  • 205 is a gate insulating film surrounding the silicon pillars 204p1, 204p2, 204n1, and 204n2
  • 206 is a gate electrode
  • 206a, 206b, and 206c are gate wirings, respectively. is there.
  • N + diffusion layers 207n1 and 207n2 are formed on the uppermost portions of the silicon pillars 204p1 and 204p2, respectively, by impurity implantation
  • p + diffusion layers 207p1 and 207p2 are formed on the uppermost portions of the silicon pillars 204n1 and 204n2, respectively. Is done.
  • 208 is a silicon nitride film for protecting the gate insulating film 205
  • 209n1, 209n2, 209p1, and 209p2 are silicide layers connected to the n + diffusion layers 207n1 and 207n2, and p + diffusion layers 207p1 and 207p2, 210n1, 210n2, 210p1, and 210p2 Is a contact connecting the silicide layers 209n1, 209n2, 209p1, 209p2 and the first metal wirings 213b, 213b, 213d, and 213f
  • 211a is a contact connecting the gate wiring 206a and the first metal wiring 213c
  • 211b is a gate wiring
  • a contact 206b connects the first metal wiring 213a
  • 211c a contact connects the gate wiring 206c and the first metal wiring 213e.
  • 214b is a contact for connecting the first metal wiring 213a and the second metal wiring 21
  • 214c is a contact for connecting the first metal wiring 203e and the second metal wiring 215.
  • a contact 212 connects the silicide layer 203 connected to the p + diffusion layer 202pb and the first metal wiring 213d.
  • the silicon pillar 204p1, the lower diffusion layer 202n, the upper diffusion layer 207n1, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor Qn1, and the silicon pillar 204p2, the lower diffusion layer 202n, the upper diffusion layer 207n2, the gate insulating film 205,
  • the gate electrode 206 constitutes the NMOS transistor Qn2, and the silicon pillar 204n1, lower diffusion layer 202pa, upper diffusion layer 207p1, gate insulating film 205, and gate electrode 206 constitute the PMOS transistor Qp1, and the silicon pillar 204n2 and lower diffusion layer.
  • the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor Qn1, the gate wiring 206b is connected to the gate electrode 206 of the NMOS transistor Qn2, and the gate wiring 206a is connected to the gate electrode 206 of the PMOS transistor Qp1.
  • the gate wiring 206c is connected to the gate electrode 206 of the PMOS transistor Qp2.
  • the lower diffusion layer 202n and the diffusion layer 202pa serve as a common drain for the NMOS transistors Qn1, Qn2 and the PMOS transistor Qp1, and are connected to the output OUT1.
  • the upper diffusion layer 207n1 which is the source of the NMOS transistor Qn1 is connected to the first metal wiring 213b via the silicide 209n1 and the contact 210n1, and the reference power supply Vss is supplied to the first metal wiring 213b.
  • the upper diffusion layer 207n2 that is the source of the NMOS transistor Qn2 is connected to the first metal wiring 213b via the silicide 209n2 and the contact 210n2.
  • the upper diffusion layer 207p1 that is the source of the PMOS transistor Qp1 is connected to the first metal wiring 213d through the silicide 209p1 and the contact 210p1.
  • the lower diffusion layer 202pb which is the drain of the PMOS transistor Qp2 is connected to the first metal wiring 213d through the silicide layer 203 and the contact 212.
  • the source of the PMOS transistor Qp1 and the drain of the PMOS transistor Qp2 are connected via the first metal wiring 213d.
  • the upper diffusion layer 207p2 serves as the source of the PMOS transistor Qp2 and is connected to the first metal wiring 213f via the silicide 209p2 and the contact 210p2, and the first metal wiring 213f is supplied with the power supply Vcc.
  • An input signal IN1 is supplied to the first metal wiring 213c, connected to the gate wiring 206a through the contact 211a, and supplied to the gate electrodes of the NMOS transistor Qn1 and the PMOS transistor Qp1.
  • An input signal IN2 is supplied to the first metal wiring 213a, connected to the gate wiring 206b through the contact 211b, connected to the gate electrode 206 of the NMOS transistor Qn2, and connected to the second metal 215 through the contact 214b. Connected to the gate wiring 206c via the contact 214c, the first metal 213e and the contact 211c, and connected to the gate electrode 206 of the PMOS transistor Qp2.
  • four SGTs constituting a two-input NOR circuit can be arranged in one row without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided. Further, by using the second metal, the gate wiring 206b of the second embodiment can be omitted. Furthermore, since the current flow direction (the direction of the drain and the source) of the PMOS transistor Qp1 and the PMOS transistor Qp2 can be made the same, the current characteristics can be matched, and good characteristics can be obtained.
  • FIG. 8 shows a modification of the 2-input NOR circuit of FIG.
  • the reference power supply terminal Vss supplied to the sources of the first NMOS transistor Qn1 and the second NMOS transistor Qn2 is connected in common, but in FIG. 8, the first NMOS transistor Qn10 and the second NMOS transistor Qn10 are connected to the second NMOS transistor Qn2.
  • a reference power supply voltage Vss is supplied to each source of the NMOS transistor Qn20.
  • Example 7 shows an arrangement based on FIG. 9a and 9b show the arrangement of the seventh embodiment.
  • FIG. 9a and 9b show the arrangement of the seventh embodiment.
  • FIG. 9a is a plan view of the two-input NOR layout (arrangement) of the present invention
  • FIG. 9b is a cross-sectional view along the cut line AA ′.
  • the NMOS transistor Qn10, PMOS transistor Qp10, NMOS transistor Qn20, and PMOS transistor Qp20 of the NOR circuit of FIG. 8 are arranged in one column from the right.
  • 9a and 9b portions having the same structure as in FIGS. 2a and 2b are indicated by equivalent symbols in the 300s.
  • Planar silicon layers 302na, 302pa, 302nb, and 302pb are formed on an insulating film such as a buried oxide film layer (BOX) 301 formed on the substrate.
  • the planar silicon layers 302na, 302pa, 302nb, and 302pb are impurity-implanted.
  • the n + diffusion layer, the p + diffusion layer, the n + diffusion layer, and the p + diffusion layer are respectively formed.
  • a silicide layer 303 is formed on the surface of the planar silicon layer (302na, 302pa, 302nb, 302pb), and connects the planar silicon layers 302na, 302pa, 302nb.
  • 304p1 and 304p2 are p-type silicon pillars
  • 304n1 and 304n2 are n-type silicon pillars
  • 305 is a gate insulating film surrounding the silicon pillars 304p1, 304p2, 304n1, and 304n2
  • 306 is a gate electrode
  • 306a and 306b are gate wirings.
  • N + diffusion layers 307n1 and 307n2 are formed on the uppermost portions of the silicon pillars 304p1 and 304p2, respectively by impurity implantation
  • p + diffusion layers 307p1 and 307p2 are formed on the uppermost portions of the silicon pillars 304n1 and 304n2, respectively. Is done.
  • 308 is a silicon nitride film for protecting the gate insulating film 305
  • 309n1, 309n2, 309p1, and 309p2 are silicide layers connected to the n + diffusion layers 307n1, 307n2 and p + diffusion layers 307p1, 307p2, 310n1, 310n2, 310p1, and 310p2
  • 311a is a contact for connecting the gate wiring 306a and the first metal wiring 313b
  • 311b is a gate wiring.
  • Reference numeral 312 denotes a contact connecting the silicide layer 303 connected to the p + diffusion layer 302pb and the first metal wiring 313g.
  • 314p1 is a contact for connecting the first metal wiring 313c and the second metal wiring 315, and 314p2 is a contact for connecting the first metal wiring 303f and the second metal wiring 315.
  • the silicon pillar 304p1, the lower diffusion layer 302na, the upper diffusion layer 307n1, the gate insulating film 305, and the gate electrode 306 constitute the NMOS transistor Qn10.
  • the gate electrode 306 constitutes the NMOS transistor Qn20
  • the silicon pillar 304n1, the lower diffusion layer 302pa, the upper diffusion layer 307p1, the gate insulating film 305, and the gate electrode 306 constitute the PMOS transistor Qp10
  • the silicon pillar 304n2 and the lower diffusion layer 302pb, the upper diffusion layer 307p2, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor Qp20.
  • the gate wiring 306a is connected to the gate electrode 306 of the NMOS transistor Qn10
  • the gate wiring 306b is connected to the gate electrode 306 of the NMOS transistor Qn20
  • the gate wiring 306a is connected to the gate electrode 306 of the PMOS transistor Qp10.
  • the gate wiring 306b is connected to the gate electrode 306 of the PMOS transistor Qp20.
  • the lower diffusion layers 302na, 302pa, and 302nb serve as a common drain for the NMOS transistor Qn10, the PMOS transistor Qp10, and the NMOS transistor Qn20, and are connected to the output OUT10.
  • the upper diffusion layer 307n1 which is the source of the NMOS transistor Qn10 is connected to the first metal wiring 313a via the silicide 309n1 and the contact 310n1, and the reference power supply Vss is supplied to the first metal wiring 313a.
  • the upper diffusion layer 307n2 that is the source of the NMOS transistor Qn20 is connected to the first metal wiring 313d through the silicide 309n2 and the contact 310n2, and the reference power supply Vss is supplied to the first metal wiring 313d.
  • the upper diffusion layer 307p1 which is the source of the PMOS transistor Qp10 is connected to the first metal wiring 313c via the silicide 309p1 and the contact 310p1, and the first metal wiring 313c is further connected to the second metal wiring 315 via the contact 314p1.
  • the upper diffusion layer 307p2 which is the drain of the PMOS transistor Qp20 is connected to the first metal wiring 313f via the silicide 309p2 and the contact 310p2, and the first metal wiring 313f is further connected to the second metal wiring 315 via the contact 314p2.
  • the source of the PMOS transistor Qp10 and the drain of the PMOS transistor Qp20 are connected via the second metal wiring 315.
  • the lower diffusion layer 302pb serves as the source of the PMOS transistor Qp20, and is connected to the first metal wiring 313g via the silicide 303 and the contact 312.
  • the power supply Vcc is supplied to the first metal wiring 313g.
  • An input signal IN1 is supplied to the first metal wiring 313b, connected to the gate wiring 306a through the contact 311a, and supplied to the gate electrodes of the PMOS transistor Qp10 and the NMOS transistor Qn10.
  • the first metal wiring 313e is supplied with the input signal IN2, connected to the gate wiring 306b through the contact 311b, and connected to the gate electrodes of the PMOS transistor Qp20 and the NMOS transistor Qn20.
  • the reference power supply Vss supplied to the first metal wiring 313a and the reference power supply Vss supplied to the first metal wiring 313d are connected at a location not shown, and are supplied as the same power supply.
  • the reference power source Vss is supplied separately to the first metal wiring 313a and the first metal wiring 313d.
  • the reference power supply Vss is arranged above the NMOS transistors Qn10 and Qn20, there is no increase in area.
  • the layout area can be reduced by taking advantage of the characteristics of SGT.
  • four SGTs constituting a two-input NOR circuit can be arranged in one row without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided.
  • the source and drain of the PMOS transistor Qp20 can be switched to match the direction of the current with the PMOS transistor Qp10. Further, although not shown, in FIGS.
  • the first metal wiring 313e for supplying the gate signals of the NMOS transistor Qn20 and the PMOS transistor Qp20, the contact 311b, and the gate wiring 306b are arranged on the left side of the PMOS transistor Qp20.
  • the first metal wiring 313e for supplying the input signal IN2 can be arranged without being restricted by the second metal if it is arranged outside the second metal wiring 315, the degree of freedom in arrangement is improved.
  • FIG. 10 shows still another embodiment.
  • the equivalent circuit diagram of this embodiment follows FIG. This embodiment differs greatly from the first to seventh embodiments described above in that the directions of the sources and drains of the NMOS transistors Qn10 and Qn20 and the PMOS transistors Qp10 and Qp20 are arranged upside down.
  • FIG. 10a is a plan view of the two-input NOR layout (arrangement) of the present invention
  • FIG. 10b is a cross-sectional view along the cut line AA ′.
  • the NMOS transistor Qn10, PMOS transistors Qp10, Qp20, and NMOS transistor Qn20 of the NOR circuit of FIG. 8 are arranged in one column from the right. 10a and 10b, portions having the same structure as in FIGS. 2a and 2b are indicated by equivalent symbols in the 400s.
  • Planar silicon layers 402na, 402p, and 402nb are formed on an insulating film such as a buried oxide film layer (BOX) 401 formed on the substrate. These planar silicon layers 402na, 402p, and 402nb are formed by impurity implantation or the like, respectively. It is composed of an n + diffusion layer, a p + diffusion layer, and an n + diffusion layer.
  • Reference numeral 403 denotes a silicide layer formed on the surface of the planar silicon layer (402na, 402p, 402nb).
  • 404p1 and 404p2 are p-type silicon pillars
  • 404n1 and 404n2 are n-type silicon pillars
  • 405 is a gate insulating film surrounding the silicon pillars 404p1, 404p2, 404n1, and 404n2
  • 406 is a gate electrode
  • 406a and 406b are gate wirings.
  • N + diffusion layers 407n1 and 407n2 are formed on the uppermost portions of the columnar silicon layers 404p1 and 404p2, respectively by impurity implantation, and p + diffusion layers 407p1 and 407p2 are implanted on the uppermost portions of the columnar silicon layers 404n1 and 404n2, respectively. It is formed by.
  • 408 is a silicon nitride film for protecting the gate insulating film 405, 409n1, 409n2, 409p1, and 409p2 are silicide layers connected to the n + diffusion layers 407n1, 407n2, p + diffusion layers 407p1, 407p2, 410n1, 410n2, 410p1, 410p2 Are contacts for connecting the silicide layers 409n1, 409n2, 409p1, 409p2 and the first metal wirings 413b, 413g, 413d, and 413e, 411a is a contact for connecting the gate wiring 406a and the first metal wiring 413c, and 411b is a gate wiring. A contact connecting 406b and the first metal wiring 413f.
  • 412a is a contact connecting the silicide layer 403 connected to the n + diffusion layer 402na and the first metal wiring 413a
  • 412b is a contact connecting the silicide layer 403 connected to the n + diffusion layer 402nb and the first metal wiring 413h.
  • 414n1 is a contact connecting the first metal wiring 413b and the second metal wiring 415
  • 414n2 is a contact connecting the first metal wiring 413g and the second metal wiring 415
  • 414p1 is a contact connecting the first metal wiring 413d and the second metal wiring 415. It is a contact to be connected.
  • the silicon pillar 404p1, the lower diffusion layer 402na, the upper diffusion layer 407n1, the gate insulating film 405, and the gate electrode 406 constitute the NMOS transistor Qn10.
  • the gate electrode 406 constitutes the NMOS transistor Qn20
  • the silicon pillar 404n1, the lower diffusion layer 402p, the upper diffusion layer 407p1, the gate insulating film 405, and the gate electrode 406 constitute the PMOS transistor Qp10
  • the silicon pillar 404n2 and the lower diffusion layer 402p, the upper diffusion layer 407p2, the gate insulating film 405, and the gate electrode 406 constitute a PMOS transistor Qp20.
  • a gate wiring 406a is connected to the gate electrode 406 of the NMOS transistor Qn10
  • a gate wiring 406b is connected to the gate electrode 406 of the NMOS transistor Qn20
  • a gate wiring 406a is connected to the gate electrode 406 of the PMOS transistor Qp10.
  • a gate wiring 406b is connected to the gate electrode 406 of the PMOS transistor Qp20.
  • the second metal wiring 415 serves as a common drain for the NMOS transistors Qn10 and Qn20 and the PMOS transistor Qp10 and is connected to the output OUT10.
  • the lower diffusion layer 402na serving as the source of the NMOS transistor Qn10 is connected to the first metal wiring 413a via the silicide 403 and the contact 412a, and the reference power supply Vss is supplied to the first metal wiring 413a.
  • the lower diffusion layer 402nb serving as the source of the NMOS transistor Qn20 is connected to the first metal wiring 413h via the silicide 403 and the contact 412b, and the reference power supply Vss is supplied to the first metal wiring 413h.
  • the upper diffusion layer 407p2 serving as the source of the PMOS transistor Qp20 is connected to the first metal wiring 413e via the silicide 409p2 and the contact 410p2, and the first power supply Vcc is supplied to the first metal wiring 413e.
  • An input signal IN1 is supplied to the first metal wiring 413c, connected to the gate wiring 406a through the contact 411a, and supplied to the gate electrodes 406 of the PMOS transistor Qp10 and the NMOS transistor Qn10.
  • the first metal wiring 413f is supplied with the input signal IN2, connected to the gate wiring 406b through the contact 411b, and supplied to the gate electrode 406 of the PMOS transistor Qp20 and the NMOS transistor Qn20.
  • the reference power source Vss is supplied separately to the first metal wiring 413a and the first metal wiring 413h. However, the reference power supply Vss is arranged at the left and right ends on the drawing, respectively.
  • the output OUT10 can be output by the second metal, there is a degree of freedom in taking out the output.
  • the second metal 415 serving as the output wiring can be freely taken out both in the right direction and the left direction in FIG.
  • four SGTs constituting a two-input NOR circuit can be arranged in one row without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided.
  • FIGS. 11a, 11b and 11c show a modification of the eighth embodiment as the ninth embodiment.
  • 11a is a plan view of the two-input NOR layout (arrangement) of the present invention
  • FIG. 11b is a cross-sectional view along the cut line AA ′
  • FIG. 11c is a cross-sectional view along the cut line BB ′.
  • the power supply Vcc is supplied in common, it follows the circuit diagram of FIG.
  • the NMOS transistor Qn1, PMOS transistors Qp1, Qp2, and NMOS transistor Qn2 of the NOR circuit of FIG. 1 are arranged in one column from the right.
  • FIGS. 11a and 11b portions having the same structure as in FIGS.
  • FIGS. 10a and 10b are indicated by equivalent symbols in the 500s.
  • the difference between this embodiment and the eighth embodiment (FIGS. 10a and 10b) is that contacts 512a and 512b for supplying the reference power source Vss to the NMOS transistors Qn1 and Qn2 are arranged on the left and right in FIGS. 10a and 10b.
  • FIG. 11a it has arrange
  • Planar silicon layers 502na, 502p, and 502nb are formed on an insulating film such as a buried oxide film layer (BOX) 501 formed on the substrate.
  • the planar silicon layers 502na, 502p, and 502nb are formed by impurity implantation or the like, respectively. It is composed of an n + diffusion layer, a p + diffusion layer, and an n + diffusion layer.
  • Reference numeral 503 denotes a silicide layer formed on the surface of the planar silicon layer (502na, 502p, 502nb).
  • 504p1 and 504p2 are p-type silicon pillars
  • 504n1 and 504n2 are n-type silicon pillars
  • 505 is a gate insulating film surrounding the silicon pillars 504p1, 504p2, 504n1, and 504n2
  • 506 is a gate electrode
  • 506a, 506b, 506c, and 506d are gates, respectively.
  • N + diffusion layers 507n1 and 507n2 are formed on the uppermost portions of the silicon pillars 504p1 and 504p2, respectively, by impurity implantation
  • p + diffusion layers 507p1 and 507p2 are formed on the uppermost portions of the silicon pillars 504n1 and 504n2, respectively. Is done.
  • 508 is a silicon nitride film for protecting the gate insulating film 505, 509n1, 509n2, 509p1, and 509p2 are silicide layers connected to the n + diffusion layers 507n1, 507n2, and p + diffusion layers 507p1, 507p2, 510n1, 510n2, 510p1, and 510p2 Are contacts for connecting the silicide layers 509n1, 509n2, 509p1, and 509p2 and the first metal wires 513b, 513e, 513c, and 513d, 511a is a contact for connecting the gate wire 506a and the first metal wire 513a, and 511b is a gate wire. A contact connecting 506d and the first metal wiring 513f.
  • 512a is a contact connecting the silicide layer 503 connected to the n + diffusion layer 502na and the first metal wiring 513g.
  • 512b is a contact connecting the silicide layer 503 connected to the n + diffusion layer 502nb and the first metal wiring 513h.
  • 514n1 is a contact connecting the first metal wiring 513b and the second metal wiring 515
  • 514n2 is a contact connecting the first metal wiring 513e and the second metal wiring 515
  • 514p1 is a contact connecting the first metal wiring 513c and the second metal wiring 515. It is a contact to be connected.
  • the silicon pillar 504p1, the lower diffusion layer 502na, the upper diffusion layer 507n1, the gate insulating film 505, and the gate electrode 506 constitute the NMOS transistor Qn1, and the silicon pillar 504p2, the lower diffusion layer 502nb, the upper diffusion layer 507n2, the gate insulating film 505,
  • the gate electrode 506 constitutes an NMOS transistor Qn2
  • the silicon pillar 504n1, lower diffusion layer 502p, upper diffusion layer 507p1, gate insulating film 505, and gate electrode 506 constitute the PMOS transistor Qp1, and silicon pillar 504n2, lower diffusion layer
  • the PMOS transistor Qp2 is configured by 502p, the upper diffusion layer 507p2, the gate insulating film 505, and the gate electrode 506.
  • a gate wiring 506a is connected to the gate electrode 506 of the NMOS transistor Qn1, a gate wiring 506d is connected to the gate electrode 506 of the NMOS transistor Qn2, and the gate electrode 506 of the PMOS transistor Qp1 is connected to the gate electrode 506b via the gate wiring 506b.
  • the gate wiring 506a is connected to the gate electrode 506 of the PMOS transistor Qp2, and the gate wiring 506d is connected via the gate wiring 506c.
  • the second metal wiring 515 serves as a common drain for the NMOS transistors Qn1 and Qn2 and the PMOS transistor Qp1, and is connected to the output OUT1.
  • the lower diffusion layer 502na serving as the source of the NMOS transistor Qn1 is connected to the first metal wiring 513g via the silicide 503 and the contact 512a, and further connected to the second metal wiring 516 via the contact 514a.
  • a reference power supply Vss is supplied to the second metal wiring 516.
  • the lower diffusion layer 502nb serving as the source of the NMOS transistor Qn2 is connected to the first metal wiring 513h via the silicide 503 and the contact 512b, and further connected to the second metal wiring 516 via the contact 514b.
  • the lower diffusion layer 502p, which is the source of the PMOS transistor Qp1 serves as the drain of the PMOS transistor Qp2.
  • the upper diffusion layer 507p2 serving as the source of the PMOS transistor Qp2 is connected to the first metal wiring 513d through the silicide 509p2 and the contact 510p2, and the first power supply Vcc is supplied to the first metal wiring 513d.
  • An input signal IN1 is supplied to the first metal wiring 513a, connected to the gate wiring 506a via the contact 511a, and supplied to the gate electrodes 506 of the NMOS transistor Qn1 and the PMOS transistor Qp1.
  • An input signal IN2 is supplied to the first metal wiring 513f, connected to the gate wiring 506d via the contact 511b, and supplied to the gate electrodes 506 of the NMOS transistor Qn2 and the PMOS transistor Qp2.
  • the basic unit of the layout of this circuit is a unit block, and UB 500 is indicated by a one-dot chain line.
  • this embodiment has contacts 512a and 512b for supplying Vss power to the transistors Qn1 and Qn2 arranged at the top and bottom of the figure, so that the width on the left and right in the figure can be greatly reduced.
  • the second metal wiring 516 for supplying the reference power supply Vss is connected to the upper and lower sides and the left side of the figure, and thus has a degree of freedom of connection from the outside. According to this embodiment, four SGTs constituting a two-input NOR circuit can be arranged in one row without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided.
  • FIGS. 12a, 12b and 12c show a modification of the ninth embodiment as the tenth embodiment.
  • 12a is a plan view of the two-input NOR layout (arrangement) of the present invention
  • FIG. 12b is a cross-sectional view along the cut line AA ′
  • FIG. 12c is a cross-sectional view along the cut line BB ′.
  • FIG. 12a is an example in which four sets of the NOR circuit of FIG. 1 are arranged.
  • An NMOS transistor Qn11, PMOS transistors Qp11 and Qp12, and an NMOS transistor Qn12 are arranged in one row from the upper right part of the figure.
  • the NMOS transistor Qn21, the PMOS transistors Qp21, Qp22, and the NMOS transistor Qn22 are arranged in one column in the next column, and the NMOS transistor Qn31, the PMOS transistors Qp31, Qp32, and the NMOS transistor Qn32 are in the lower column.
  • the NMOS transistor Qn41, the PMOS transistors Qp41 and Qp42, and the NMOS transistor Qn42 are arranged in one column in the fourth column.
  • a contact 612a for supplying the reference power supply Vss to the NMOS transistors Qn11, Qn21, Qn31, and Qn41 and a contact 612b for supplying the reference power supply Vss to the NMOS transistors Qn12, Qn22, Qn32, and Qn42 are included in the NOR circuit 4 set.
  • a pair is provided.
  • a second metal 616 arranged to extend in the left-right direction in FIG. 12A is provided as a metal wiring for supplying the reference power source Vss.
  • NMOS transistors Qn11, Qn21, Qn31, and Qn41 have sources connected to the planar silicon layer 602na, and are connected to the first metal wiring 613k via the silicide 603 connected to the planar silicon layer 602na and the contact 612a.
  • the first metal wiring 613k is connected to the second metal wiring 616 through the contact 614k.
  • the second metal wiring 616 extends in the upper left and right, the lower left and right, and the left and right upper and lower in the drawing, and can freely supply the reference power source Vss from the left and right.
  • the vertical direction in the figure can be arranged at the minimum interval with respect to the embodiment of FIG.
  • a pair of contacts are provided in the NOR circuit 4 sets.
  • the number of sets may be determined in consideration of the current consumption and the resistance value.
  • four SGTs constituting a two-input NOR circuit can be arranged in one row without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided.
  • FIG. 13A and 13b show the arrangement of the eleventh embodiment.
  • FIG. 13A is a plan view of the two-input NOR layout (arrangement) of the present invention
  • FIG. 13B is a cross-sectional view along the cut line AA ′.
  • NMOS transistors Qn2, Qn1 and PMOS transistors Qp1, Qp2 of the NOR circuit of FIG. 1 are arranged in one column from the right.
  • FIGS. 13a and 13b portions having the same structure as in FIGS. 2a and 2b are indicated by equivalent symbols in the 700s.
  • Planar silicon layers 702n and 702p are formed on an insulating film such as a buried oxide film layer (BOX) 701 formed on the substrate, and these planar silicon layers 702n and 702p are formed as n + diffusion layers, It is composed of a p + diffusion layer.
  • Reference numeral 703 denotes a silicide layer formed on the surface of the planar silicon layer (702n, 702p).
  • 704p1 and 704p2 are p-type silicon pillars
  • 704n1 and 704n2 are n-type silicon pillars
  • 705 is a gate insulating film surrounding the silicon pillars 704p1, 704p2, 704n1, and 704n2
  • 706 is a gate electrode
  • 706a, 706b, and 706c are gate wirings, respectively. It is.
  • N + diffusion layers 707n1 and 707n2 are formed on the uppermost portions of the silicon pillars 704p1 and 704p2, respectively by impurity implantation, and p + diffusion layers 707p1 and 707p2 are formed on the uppermost portions of the silicon pillars 704n1 and 704n2, respectively, by impurity implantation or the like. Is done.
  • 708 is a silicon nitride film for protecting the gate insulating film 705, 709n1, 709n2, 709p1, and 709p2 are silicide layers connected to the n + diffusion layers 707n1, 707n2, p + diffusion layers 707p1, 707p2, 710n1, 710n2, 710p1, 710p2 Is a contact connecting the silicide layers 709n1, 709n2, 709p1, 709p2 and the first metal wirings 713d, 713c, 713f, 713g, 711a is a contact connecting the gate wiring 706a and the first metal wiring 713e, and 711b is a gate wiring A contact for connecting 706b and the first metal wiring 713b.
  • Reference numeral 712 denotes a contact for connecting the silicide layer 703 connected to the n + diffusion layer 702n and the first metal wiring 713a.
  • 714n1 is a contact connecting the first metal wiring 713d and the second metal wiring 715
  • 714n2 is a contact connecting the first metal wiring 713c and the second metal wiring 715
  • 714p1 is a contact connecting the first metal wiring 713f and the second metal wiring 715. It is a contact to be connected.
  • the silicon pillar 704p1, the lower diffusion layer 702n, the upper diffusion layer 707n1, the gate insulating film 705, and the gate electrode 706 constitute the NMOS transistor Qn1, and the silicon pillar 704p2, the lower diffusion layer 702n, the upper diffusion layer 707n2, the gate insulating film 705,
  • the gate electrode 706 constitutes an NMOS transistor Qn2
  • the silicon pillar 704n1, lower diffusion layer 702p, upper diffusion layer 707p1, gate insulating film 705, and gate electrode 706 constitute the PMOS transistor Qp1, and silicon pillar 704n2, lower diffusion layer
  • the PMOS transistor Qp2 is configured by the 702p, the upper diffusion layer 707p2, the gate insulating film 705, and the gate electrode 706.
  • the gate wiring 706a is connected to the gate electrode 706 of the NMOS transistor Qn1, the gate wiring 706b is connected to the gate electrode 706 of the NMOS transistor Qn2, and the gate wiring 706a is connected to the gate electrode 706 of the PMOS transistor Qp1.
  • the gate wiring 706b is connected to the gate electrode 706 of the PMOS transistor Qp2 via the gate wiring 706c.
  • the second metal wiring 715 serves as a common drain for the NMOS transistors Qn1 and Qn2 and the PMOS transistor Qp1, and is connected to the output OUT1.
  • the lower diffusion layer 702n serving as the source of the NMOS transistors Qn1 and Qn2 is connected to the first metal wiring 713a via the silicide 703 and the contact 712, and the reference power supply Vss is supplied to the first metal wiring 713a.
  • the lower diffusion layer 702p that is the source of the PMOS transistor Qp1 serves as the drain of the PMOS transistor Qp2.
  • the upper diffusion layer 707p2 serving as the source of the PMOS transistor Qp2 is connected to the first metal wiring 713g via the silicide 709p2 and the contact 710p2, and the power supply Vcc is supplied to the first metal wiring 713g.
  • An input signal IN1 is supplied to the first metal wiring 713e, connected to the gate wiring 706a through the contact 711a, and supplied to the gate electrodes 706 of the NMOS transistor Qn1 and the PMOS transistor Qp1.
  • the first metal wiring 713b is supplied with the input signal IN2, is connected to the gate wiring 706b through the contact 711b, is supplied to the gate electrode 706 of the NMOS transistor Qn2, and is also connected to the PMOS transistor Qp2 through the gate wiring 706c. Is supplied to the gate electrode 706.
  • the supply of the reference power source Vss can be wired from the rightmost side of the drawing and the supply of the supply power supply Vcc can be wired from the leftmost side of the drawing.
  • the power supplies Vss can be shared and arranged, and the area can be further reduced.
  • four SGTs constituting a two-input NOR circuit can be arranged in one row without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided.
  • FIG. 14 shows another NOR equivalent circuit diagram.
  • the difference from FIG. 1 is that the input signals of the NMOS transistor Qn200 and the PMOS transistor Qp200 are connected by separate wiring.
  • the signal IN2a is input to the gate of the NMOS transistor Qn200
  • the signal IN2b is input to the gate of the PMOS transistor Qp200. Since the signal IN2a and the signal IN2b are connected to the common signal IN2 at different points as shown in the figure, the operation is the same as in FIG. For convenience of arrangement, the input signals IN2a and IN2b are wired in different systems.
  • FIG. 15 is a modification of FIG. 15a and 15b show the arrangement of the twelfth embodiment.
  • FIG. 15a is a plan view of the two-input NOR layout (arrangement) of the present invention
  • FIG. 15b is a cross-sectional view along the cut line AA ′.
  • NMOS transistors Qn200 and Qn100 and PMOS transistors Qp100 and Qp200 of the NOR circuit of FIG. 14 are arranged in one column from the right.
  • FIGS. 15a and 15b the same structure as in FIGS. 13a and 13b is indicated by the same symbol in the 700s.
  • Planar silicon layers 702n and 702p are formed on an insulating film such as a buried oxide film layer (BOX) 701 formed on the substrate, and these planar silicon layers 702n and 702p are formed as n + diffusion layers, It is composed of a p + diffusion layer.
  • Reference numeral 703 denotes a silicide layer formed on the surface of the planar silicon layer (702n, 702p).
  • 704p1 and 704p2 are p-type silicon pillars
  • 704n1 and 704n2 are n-type silicon pillars
  • 705 is a gate insulating film surrounding the silicon pillars 704p1, 704p2, 704n1, and 704n2
  • 706 is a gate electrode
  • 706a, 706b, and 706c are gate wirings, respectively. It is.
  • N + diffusion layers 707n1 and 707n2 are formed on the uppermost portions of the silicon pillars 704p1 and 704p2, respectively by impurity implantation, and p + diffusion layers 707p1 and 707p2 are formed on the uppermost portions of the silicon pillars 704n1 and 704n2, respectively, by impurity implantation or the like. Is done.
  • 708 is a silicon nitride film for protecting the gate insulating film 705, 709n1, 709n2, 709p1, and 709p2 are silicide layers connected to the n + diffusion layers 707n1, 707n2, p + diffusion layers 707p1, 707p2, 710n1, 710n2, 710p1, 710p2 Is a contact connecting the silicide layers 709n1, 709n2, 709p1, 709p2 and the first metal wirings 713d, 713c, 713f, 713g, 711a is a contact connecting the gate wiring 706a and the first metal wiring 713e, and 711b is a gate wiring 706b is a contact connecting the first metal wiring 713b, and 711c is a contact connecting the gate wiring 706c and the first metal wiring 713h.
  • Reference numeral 712 denotes a contact for connecting the silicide layer 703 connected to the n + diffusion layer 702n and the first metal wiring 713a.
  • 714n1 is a contact connecting the first metal wiring 713d and the second metal wiring 715
  • 714n2 is a contact connecting the first metal wiring 713c and the second metal wiring 715
  • 714p1 is a contact connecting the first metal wiring 713f and the second metal wiring 715. It is a contact to be connected.
  • the silicon pillar 704p1, the lower diffusion layer 702n, the upper diffusion layer 707n1, the gate insulating film 705, and the gate electrode 706 constitute the NMOS transistor Qn100.
  • the gate electrode 706 constitutes the NMOS transistor Qn200
  • the silicon pillar 704n1, the lower diffusion layer 702p, the upper diffusion layer 707p1, the gate insulating film 705, and the gate electrode 706 constitute the PMOS transistor Qp100
  • the PMOS transistor Qp200 is configured by the 702p, the upper diffusion layer 707p2, the gate insulating film 705, and the gate electrode 706.
  • the gate wiring 706a is connected to the gate electrode 706 of the NMOS transistor Qn100
  • the gate wiring 706b is connected to the gate electrode 706 of the NMOS transistor Qn200
  • the gate wiring 706a is connected to the gate electrode 706 of the PMOS transistor Qp100
  • the gate wiring 706c is connected to the gate electrode 706 of the PMOS transistor Qp200.
  • the second metal wiring 715 serves as a common drain for the NMOS transistors Qn100 and Qn200 and the PMOS transistor Qp100, and is connected to the output OUT100.
  • the lower diffusion layer 702n serving as the source of the NMOS transistors Qn100 and Qn200 is connected to the first metal wiring 713a via the silicide 703 and the contact 712, and the reference power supply Vss is supplied to the first metal wiring 713a.
  • the upper diffusion layer 707p2 serving as the source of the PMOS transistor Qp200 is connected to the first metal wiring 713g via the silicide 709p2 and the contact 710p2, and the power supply Vcc is supplied to the first metal wiring 713g.
  • An input signal IN1 is supplied to the first metal wiring 713e, connected to the gate wiring 706a through the contact 711a, and supplied to the gate electrodes 706 of the NMOS transistor Qn100 and the PMOS transistor Qp100.
  • An input signal IN2a is supplied to the first metal wiring 713b, connected to the gate wiring 706b through the contact 711b, and supplied to the gate electrode 706 of the NMOS transistor Qn200.
  • An input signal IN2b is supplied to the first metal wiring 713h, connected to the gate wiring 706c through the contact 711c, and supplied to the gate electrode 706 of the PMOS transistor Qp200.
  • the input signals IN2a and IN2b are equivalent to the input signal IN2 in FIG. 1, but the signal names are distinguished for convenience because the connection locations of the first metal wiring are different.
  • the number of input signal wirings (first metal wiring 713c) is increased compared to FIG. 13, but the gate wiring 706c in FIG. 13 can be omitted.
  • the gate wiring 706c in FIG. 13 can be omitted.
  • four SGTs constituting a two-input NOR circuit can be arranged in one row without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided.
  • FIG. 16 shows an embodiment in which the embodiment of FIG. 2 is arranged by a bulk CMOS process.
  • FIG. 16A is a plan view of the 2-input NOR layout (arrangement) of the present invention
  • FIG. 16B is a cross-sectional view taken along the cut line AA ′.
  • the PMOS transistor Qp1, NMOS transistors Qn1, Qn2, and PMOS transistor Qp2 of the NOR circuit of FIG. 1 are arranged in one column from the right as in FIG.
  • FIGS. 16a and 16b portions having the same structure as those in FIGS. 2a and 2b are indicated by the same symbols in the 100s.
  • Patent Document 4 Japanese Patent No. 4756221
  • reference numeral 150 denotes a p-type silicon substrate.
  • Reference numeral 160 denotes an insulator for element isolation (isolation).
  • Reference numeral 170 denotes an n ⁇ region which serves as a leakage preventing separation layer. Except for this p-type silicon substrate 150, the element isolation insulator 160, and the leak prevention isolation layer 170, the process and structure above the lower diffusion layer are exactly the same. Can be realized by a process. However, since the element isolation layer 160 and the leak prevention isolation layer 170 are provided, the area is slightly increased.
  • the silicon column of the PMOS transistor is defined as N-type silicon and the NMOS silicon column is defined as a P-type silicon layer for convenience.
  • the concentration by impurity implantation in a miniaturized process. Therefore, both the PMOS transistor and the NMOS transistor use a so-called neutral semiconductor that does not inject impurities into the silicon pillar, and the channel control, that is, the threshold values of the PMOS and NMOS are specific to the metal gate material. In some cases, the difference in work function (Work Function) is used.
  • the essence of the present invention is that the arrangement of the four transistors is defined in an optimal form, and in the case of following this arrangement order, the wiring method of the gate wiring, the wiring position, the wiring method of the metal wiring, and the wiring position Those other than those shown in the drawings of this embodiment belong to the technical scope of the present invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、ＣＭＯＳ２入力ＮＯＲ回路を構成する半導体装置を小さい面積で提供することが課題である。　１列に配置された４個のＭＯＳトランジスタを用いて構成された２入力ＮＯＲ回路において、前記ＮＯＲ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のＮＯＲ回路を構成する半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ－ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されており、従来の平面形成トランジスタ、いわゆるプレーナー型トランジスタは、非特許文献１に示されるように、ＰＭＯＳを形成するＮ－ｗｅｌｌ領域とＮＭＯＳを形成するＰ型シリコン基板（あるいはＰ－ｗｅｌｌ領域）を完全に分離する必要があり、また、Ｎ－ｗｅｌｌ領域およびＰ型シリコン基板には、それぞれ電位を与えるボディ端子が必要であり、さらに面積が大きくなる要因となっている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路あるいはＳＲＡＭセルが開示されている。例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報 国際公開ＷＯ２００９／０９６４６５号公報
ＣＭＯＳ　ＯＰアンプ回路実務設計の基礎（吉澤浩和　著）ＣＱ出版社　ｐａｇｅ２３
図１７、図１８ａ、図１８ｂに、ＳＧＴを用いたインバータの回路図とレイアウト図を示す。
図１７は、インバータを示す等価回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯSトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは供給電源、Ｖｓｓは基準電源である。
図１８ａには、一例として、図１７のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図１８ｂには、図１８ａの平面図においてカットラインＡ－Ａ’方向の断面図を示す。
図１８ａ、図１８ｂにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、上記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面上シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り巻くゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、拡散層２ｐ、拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、拡散層２ｎ、拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。拡散層７ｐ、７ｎはソース、拡散層２ｐ、２ｎはドレインとなる。メタル１３ａには供給電源Ｖｃｃが供給され、メタル１３ｂには基準電源Ｖｓｓが供給され、メタル１３ｃには、入力信号ＩＮが接続される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図１７、図１８ａ、図１８ｂで示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
上述したように、ＳＧＴの最大の特徴は、構造原理的に、シリコン柱基板側に存在するシリサイド層による下層配線と、シリコン柱上部のコンタクト接続による上部配線が利用できる点にある。本発明は、このＳＧＴの特徴を利用して、論理回路でもっとも良く用いられる２入力ＮＯＲ回路を１列に並べることによりコンパクトに配置し、面積を最小にすることにより、低価格なロジック半導体装置を提供することが目的である。
本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に１列に配列することによりＮＯＲ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記４つのトランジスタは、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと
で構成され、
前記第１のＮチャネルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第１のＰチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第１のＰチャネルＭＯＳトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタのソース領域は、前記第２のＰチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタのソースは、コンタクトを介して基準電源端子に接続されており、
前記第２のＰＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源供給端子に接続されていることを特徴とする半導体装置が提供される。
本発明の好ましい態様では、前記半導体装置において、前記４つのトランジスタは、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置される。
また、別の態様では、前記半導体装置において、前記４つのトランジスタは、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置される。
更なる別の態様では、前期半導体装置において、前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタのゲートが、コンタクトを介して接続されることを特徴とする。
また、別の態様では、前記半導体装置において、前記４つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置される。
本発明の別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に１列に配列することによりＮＯＲ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記４つのトランジスタは、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと
で構成され、
前記第１のＮチャネルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第１のＰチャネルＭＯＳトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタのソース領域は、前記第２のＰチャネルＭＯＳトランジスタのドレイン領域とコンタクトとシリサイド領域を介して接続されており、
前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタのソースは、コンタクトを介して基準電源端子に接続されており、
前記第２のＰＭＯＳトランジスタのソース領域は、コンタクトを介して電源供給端子に接続されていることを特徴とする半導体装置が提供される。
本発明の別の態様では、前記半導体装置において、前記４つのトランジスタは、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置される。
また、別の態様では、前記半導体装置において、前記４つのトランジスタは、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする。
また、更なる別の態様では、前記半導体装置において、前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタのゲートが、コンタクトを介して接続されている。
更なる別の態様では、前記半導体装置において、前記４つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする。
本発明の別の好ましい態様では、ソース、ドレイン及びゲートが、基板に垂直な方向に階層的に配置される４つのトランジスタを、基板上に１列に配列することによりＮＯＲ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記４つのトランジスタは、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと
で構成され、
前記第１のＮチャネルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第１のＰチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び、前記第１のＰチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタのソース領域は、前記第２のＰチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して基準電源端子に接続されており、
前記第２のＰＭＯＳトランジスタのソース領域は、コンタクトを介して電源供給端子に接続されていることを特徴とする半導体装置が提供される。
本発明の別の態様では、前記半導体装置において、前記４つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
また、本発明の別の態様では、前記半導体装置において、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタのソース領域を、各々、前記４つのトランジスタが１列に配置された列方向と垂直方向に延在させたシリサイド領域を設けて、前記延在させたシリサイド領域とコンタクトを介して基準電源端子と接続することを特徴とする。
更なる別の態様では、前記半導体装置において、前記１列に配置された４つのトランジスタで構成される回路を、１列に配置された方向と垂直方向に複数個配置し、前記延在させたシリサイド領域を各々共通接続させて、且つ、複数個にひとつの割合で、前記延在させたシリサイド領域とコンタクトを介して基準電源端子と接続することを特徴とする。
また、別の態様では、前記半導体装置において、前記４つのトランジスタは、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置される。
また、更なる別の態様では、前記半導体装置において、前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタのゲート配線が、コンタクトを介して、各々異なる信号線により供給される。
本発明の実施例のＮＯＲ回路を示す等価回路図である。 本発明の第１の実施例のＮＯＲ回路の平面図である。 本発明の第１の実施例のＮＯＲ回路の断面図である。 本発明の第２の実施例のＮＯＲ回路の平面図である。 本発明の第２の実施例のＮＯＲ回路の断面図である。 本発明の第３の実施例のＮＯＲ回路の平面図である。 本発明の第３の実施例のＮＯＲ回路の断面図である。 本発明の第４の実施例のＮＯＲ回路の平面図である。 本発明の第４の実施例のＮＯＲ回路の断面図である。 本発明の第５の実施例のＮＯＲ回路の平面図である。 本発明の第５の実施例のＮＯＲ回路の断面図である。 本発明の第６の実施例のＮＯＲ回路の平面図である。 本発明の第６の実施例のＮＯＲ回路の断面図である。 本発明の実施例のＮＯＲ回路を示す第２の等価回路である。 本発明の第７の実施例のＮＯＲ回路の平面図である。 本発明の第７の実施例のＮＯＲ回路の断面図である。 本発明の第８の実施例のＮＯＲ回路の平面図である。 本発明の第８の実施例のＮＯＲ回路の断面図である。 本発明の第９の実施例のＮＯＲ回路の平面図である。 本発明の第９の実施例のＮＯＲ回路の断面図である。 本発明の第９の実施例のＮＯＲ回路の断面図である。 本発明の第１０の実施例のＮＯＲ回路の平面図である。 本発明の第１０の実施例のＮＯＲ回路の断面図である。 本発明の第１０の実施例のＮＯＲ回路の断面図である。 本発明の第１１の実施例のＮＯＲ回路の平面図である。 本発明の第１１の実施例のＮＯＲ回路の断面図である。 本発明の実施例のＮＯＲ回路を示す第３の等価回路である。 本発明の第１２の実施例のＮＯＲ回路の平面図である。 本発明の第１２の実施例のＮＯＲ回路の断面図である。 本発明の第１３の実施例のＮＯＲ回路の平面図である。 本発明の第１３の実施例のＮＯＲ回路の断面図である。 従来例を示すインバータ回路の等価回路である。 従来のインバータの平面図である。 従来のインバータの断面図である。
（実施例１）
図１に本発明に適用する２入力ＮＯＲ回路の等価回路図を示す。Ｑｎ１、Ｑｎ２は、ＳＧＴで構成されたＮＭＯＳトランジスタ、Ｑｐ１、Ｑｐ２は、同じくＳＧＴで構成されたＰＭＯＳトランジスタである。前記ＮＭＯＳトランジスタＱｎ１、Ｑｎ２のソースは共通に基準電源Ｖｓｓに接続され、ドレインは共通にノードＮ１に接続される。ＰＭＯＳトランジスタＱｐ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＰＭＯＳトランジスタＱｐ２のドレインに接続され、ＰＭＯＳトランジスタＱｐ２のソースは供給電源Ｖｃｃに接続される。また、ＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１のゲートには入力信号ＩＮ１が接続され、ＮＭＯＳトランジスタＱｎ２、ＰＭＯＳトランジスタＱｐ２のゲートには入力信号ＩＮ２が接続される。
図２ａおよび図２ｂに、第１の実施例を示す。図２ａは、本発明の２入力ＮＯＲレイアウト（配置）の平面図、図２ｂは、カットラインＡ－Ａ’に沿った断面図を示す。
図２ａにおいて、図１のＮＯＲ回路のＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１、ＮＭＯＳトランジスタＱｎ２、ＰＭＯＳトランジスタＱｐ２が右より１列に配置されている。
なお、図２ａ、図２ｂにおいて、図１８ａ、図１８ｂと同じ構造の箇所については、１００番台の同等の記号で示す。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐａ、１０２ｎ、１０２ｐｂが形成され、この平面状シリコン層１０２ｐａ、１０２ｎ、１０２ｐｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｐ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐａ、１０２ｎ、１０２ｐｂ）の表面に形成されるシリサイド層であり、平面上シリコン層１０２ｐａ、１０２ｎを接続する。１０４ｐ１、１０４ｐ２はｐ型シリコン柱、１０４ｎ１、１０４ｎ２はｎ型シリコン柱、１０５はシリコン柱１０４ｐ１、１０４ｐ２、１０４ｎ１、１０４ｎ２を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂはそれぞれゲート配線である。シリコン柱１０４ｐ１、１０４ｐ２の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２が不純物注入等により形成され、シリコン柱１０４ｎ１、１０４ｎ２の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｎ１、１０９ｎ２、１０９ｐ１、１０９ｐ２はそれぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、ｐ＋拡散層１０７ｐ１、１０７ｐ２に接続されるシリサイド層、１１０ｎ１、１１０ｎ２、１１０ｐ１、１１０ｐ２は、シリサイド層１０９ｎ１、１０９ｎ２、１０９ｐ１、１０９ｐ２と第１メタル配線１１３ｃ、１１３ｃ、１１３ａ、１１３ｅとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｂを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｄを接続するコンタクトである。１１２はｐ＋拡散層１０２ｐｂと接続しているシリサイド層１０３と第１メタル配線１１３ｆを接続するコンタクトである。
１１４ｐ１は第１メタル配線１１３ａと第２メタル配線１１５を接続するコンタクト、１１４ｐ２は第１メタル配線１１３ｅと第２メタル配線１１５とを接続するコンタクトである。
シリコン柱１０４ｐ１、下部拡散層１０２ｎ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｎ１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成する。
また、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｂが接続される。
下部拡散層１０２ｐａおよび１０２ｎはＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２の共通ドレインとなり、出力ＯＵＴ１に接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｃに接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはさらに、コンタクト１１４ｐ１を介して第２メタル配線１１５に接続される。ＰＭＯＳトランジスタＱｐ２のドレインである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｅに接続され、第１メタル配線１１３ｅはさらに、コンタクト１１４ｐ２を介して第２メタル配線１１５に接続される。ここで、ＰＭＯＳトランジスタＱｐ１のソースとＰＭＯＳトランジスタＱｐ２のドレインは、第２メタル配線１１５を介して接続される。また、下部拡散層１０２ｐｂはＰＭＯＳトランジスタＱｐ２のソースとなり、シリサイド１０３、コンタクト１１２を介して第１メタル配線１１３ｆに接続され、第１メタル配線１１３ｆには供給電源Ｖｃｃが供給される。
第１メタル配線１１３ｂには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２およびＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＯＲ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例２）
図３ａ及び図３ｂに、第２の実施例を示す。図３ａは、本発明の２入力ＮＯＲレイアウト（配置）の平面図、図３ｂは、カットラインＡ－Ａ’に沿った断面図を示す。
図３ａにおいて、図１のＮＯＲ回路のＮＭＯＳトランジスタＱｎ２、Ｑｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２が右より１列に配置されている。
図３ａ、図３ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、２００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎ、２０２ｐａ、２０２ｐｂが形成され、この平面状シリコン層２０２ｎ、２０２ｐａ、２０２ｐｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｐ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｎ、２０２ｐａ、２０２ｐｂ）の表面に形成されるシリサイド層であり、平面上シリコン層２０２ｎ、２０２ｐａを接続する。２０４ｐ１、２０４ｐ２はｐ型シリコン柱、２０４ｎ１、２０４ｎ２はｎ型シリコン柱、２０５はシリコン柱２０４ｐ１、２０４ｐ２、２０４ｎ１、２０４ｎ２を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃはそれぞれゲート配線である。シリコン柱２０４ｐ１、２０４ｐ２の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２が不純物注入等により形成され、シリコン柱２０４ｎ１、２０４ｎ２の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｎ１、２０９ｎ２、２０９ｐ１、２０９ｐ２はｎ＋拡散層２０７ｎ１、２０７ｎ２、ｐ＋拡散層２０７ｐ１、２０７ｐ２に接続されるシリサイド層、２１０ｎ１、２１０ｎ２、２１０ｐ１、２１０ｐ２は、シリサイド層２０９ｎ１、２０９ｎ２、２０９ｐ１、２０９ｐ２と第１メタル配線２１３ｂ、２１３ｂ、２１３ｄ、２１３ｄとをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｃを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線２１３ｅを接続するコンタクトである。２１２はｐ＋拡散層２０２ｐｂと接続しているシリサイド層２０３と第１メタル配線２１３ｆを接続するコンタクトである。
また、ゲート配線２０６ｂは、後述する、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６とＰＭＯＳトランジスタＱｐ２のゲート電極２０６とを接続する配線である。
シリコン柱２０４ｐ１、下部拡散層２０２ｎ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱２０４ｎ１、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐｂ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ２を構成する。
また、ＮＭＯＳトランジスタＱｎ１のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６にはゲート配線２０６ｂが接続され、ＰＭＯＳトランジスタＱｐ１のゲート電極２０６には、ゲート配線２０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６にはゲート配線２０６ｂ及び２０６ｃが接続される。
下部拡散層２０２ｎおよび拡散層２０２ｐａはＮＭＯＳトランジスタＱｎ１、Ｑｎ２、ＰＭＯＳトランジスタＱｐ１の共通ドレインとなり、出力ＯＵＴ１に接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ２のソースである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｂに接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｄに接続される。
ＰＭＯＳトランジスタＱｐ２のドレインである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｄに接続される。ここで、ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層２０７ｐ１とＰＭＯＳトランジスタＱｐ２のドレインである上部拡散層２０７ｐ２は、第２メタル配線２１３ｄを介して接続される。また、下部拡散層２０２ｐｂはＰＭＯＳトランジスタＱｐ２のソースとなり、シリサイド２０３、コンタクト２１２を介して第１メタル配線２１３ｆに接続され、第１メタル配線２１３ｆには供給電源Ｖｃｃが供給される。
第１メタル配線２１３ｃには、入力信号ＩＮ１が供給され、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線２１３ｅには、入力信号ＩＮ２が供給され、コンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極に供給され、且つ、ゲート配線２０６ｂを介してＮＭＯＳトランジスタＱｎ２のゲート電極に供給される。なお、本実施例では、メタル配線を省略するために、ＮＭＯＳトランジスタＱｎ２とＰＭＯＳトランジスタＱｐ２のゲート電極を延在させたゲート配線２０６ｂで接続しているが、空き領域である拡散層の間を通しているので、面積の増加にはならない。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＯＲ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
また、ゲート配線２０６ｂを延在させることにより第１メタルのみで結線が可能であり、第２メタルを有効に使用できる。さらに、基準電源Ｖｓｓとなる第１メタル配線２１３ｂが右端に、供給電源Ｖｃｃとなる第１メタル配線２１３ｆが左端に配置されるので、本回路を左右に繰り返して配置する場合にそれぞれ電源を共有できるため、さらに面積を縮小することができる。
（実施例３）
図４ａ及び図４ｂに、第３の実施例を示す。図４ａは、本発明の２入力ＮＯＲレイアウト（配置）の平面図、図４ｂは、カットラインＡ－Ａ’に沿った断面図を示す。
図４のトランジスタの配置は、図３の配置と同じであり、ＮＭＯＳトランジスタＱｎ２、Ｑｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２が右より１列に配置されている。
図３と異なるところは、ＮＭＯＳトランジスタＱｎ２とＰＭＯＳトランジスタＱｐ２のゲート入力信号の接続方法が異なるところである。図４ａ及び図４ｂにおいて、図３ａ、図３ｂと同じ構造の箇所については、同じ、２００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎ、２０２ｐａ、２０２ｐｂが形成され、この平面状シリコン層２０２ｎ、２０２ｐａ、２０２ｐｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｐ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｎ、２０２ｐａ、２０２ｐｂ）の表面に形成されるシリサイド層であり、平面上シリコン層２０２ｎ、２０２ｐａを接続する。２０４ｐ１、２０４ｐ２はｐ型シリコン柱、２０４ｎ１、２０４ｎ２はｎ型シリコン柱、２０５はシリコン柱２０４ｐ１、２０４ｐ２、２０４ｎ１、２０４ｎ２を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃはそれぞれゲート配線である。シリコン柱２０４ｐ１、２０４ｐ２の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２が不純物注入等により形成され、シリコン柱２０４ｎ１、２０４ｎ２の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｎ１、２０９ｎ２、２０９ｐ１、２０９ｐ２はｎ＋拡散層２０７ｎ１、２０７ｎ２、ｐ＋拡散層２０７ｐ１、２０７ｐ２に接続されるシリサイド層、２１０ｎ１、２１０ｎ２、２１０ｐ１、２１０ｐ２は、シリサイド層２０９ｎ１、２０９ｎ２、２０９ｐ１、２０９ｐ２と第１メタル配線２１３ｂ、２１３ｂ、２１３ｄ、２１３ｄとをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｃを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１メタル配線２１３ａを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線２１３ｅを接続するコンタクトである。
２１４ｂは第１メタル配線２１３ａと第２メタル配線２１５を接続するコンタクト、２１４ｃは第１メタル配線２０３ｅと第２メタル配線２１５とを接続するコンタクトである。
２１２はｐ＋拡散層２０２ｐｂと接続しているシリサイド層２０３と第１メタル配線２１３ｆを接続するコンタクトである。
シリコン柱２０４ｐ１、下部拡散層２０２ｎ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱２０４ｎ１、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐｂ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ２を構成する。
また、ＮＭＯＳトランジスタＱｎ１のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６にはゲート配線２０６ｂが接続され、ＰＭＯＳトランジスタＱｐ１のゲート電極２０６には、ゲート配線２０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６にはゲート配線２０６ｃが接続される。
下部拡散層２０２ｎおよび拡散層２０２ｐａはＮＭＯＳトランジスタＱｎ１、Ｑｎ２、ＰＭＯＳトランジスタＱｐ１の共通ドレインとなり、出力ＯＵＴ１に接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ２のソースである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｂに接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｄに接続される。
ＰＭＯＳトランジスタＱｐ２のドレインである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｄに接続される。ここで、ＰＭＯＳトランジスタＱｐ１のソースとＰＭＯＳトランジスタＱｐ２のドレインは、第１メタル配線２１３ｄを介して接続される。また、下部拡散層２０２ｐｂはＰＭＯＳトランジスタＱｐ２のソースとなり、シリサイド２０３、コンタクト２１２を介して第１メタル配線２１３ｆに接続され、第１メタル配線２１３ｆには供給電源Ｖｃｃが供給される。
第１メタル配線２１３ｃには、入力信号ＩＮ１が供給され、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線２１３ａには、入力信号ＩＮ２が供給され、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６に接続され、且つ、コンタクト２１４ｂを介して第２メタル２１５に接続され、コンタクト２１４ｃ、第１メタル２１３ｅ及びコンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＯＲ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
また、第２メタルを用いることにより、実施例２のゲート配線２０６ｂが省略できる。
（実施例４）
図５ａおよび図５ｂに、第４の実施例を示す。図５ａは、本発明の２入力ＮＯＲレイアウト（配置）の平面図、図５ｂは、カットラインＡ－Ａ’に沿った断面図を示す。
図５のトランジスタの配置は、図２の配置と同じであり、ＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、ＰＭＯＳトランジスタＱｐ２が右より１列に配置されている。
図２と異なるところは、ＰＭＯＳトランジスタＱｐ２のソースとドレインの接続を入れ替えたところである。図２ａ、図２ｂと同じ構造の箇所については、同じ、１００番台の同等の記号で示す。
ＳＧＴは、ドレインとソースがそれぞれ下層部、上層部に位置し、構造上物理的な位置が異なる。製造工程上、できるだけ同等になるような製造を行うが、場合によっては、ドレインとソースの向きが異なることにより、電流特性に違いが出る可能性がある。本発明では、その点を改良したものである。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐａ、１０２ｎ、１０２ｐｂが形成され、この平面状シリコン層１０２ｐａ、１０２ｎ、１０２ｐｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｐ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐａ、１０２ｎ、１０２ｐｂ）の表面に形成されるシリサイド層であり、平面上シリコン層１０２ｐａ、１０２ｎを接続する。１０４ｐ１、１０４ｐ２はｐ型シリコン柱、１０４ｎ１、１０４ｎ２はｎ型シリコン柱、１０５はシリコン柱１０４ｐ１、１０４ｐ２、１０４ｎ１、１０４ｎ２を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂはそれぞれゲート配線である。シリコン柱１０４ｐ１、１０４ｐ２の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２が不純物注入等により形成され、シリコン柱１０４ｎ１、１０４ｎ２の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｎ１、１０９ｎ２、１０９ｐ１、１０９ｐ２はそれぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、ｐ＋拡散層１０７ｐ１、１０７ｐ２に接続されるシリサイド層、１１０ｎ１、１１０ｎ２、１１０ｐ１、１１０ｐ２は、シリサイド層１０９ｎ１、１０９ｎ２、１０９ｐ１、１０９ｐ２と第１メタル配線１１３ｃ、１１３ｃ、１１３ａ、１１３ｅとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｂを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｄを接続するコンタクトである。１１２はｐ＋拡散層１０２ｐｂと接続しているシリサイド層１０３と第１メタル配線１１３ｆを接続するコンタクトである。
１１４ｐ１は第１メタル配線１１３ａと第２メタル配線１１５を接続するコンタクト、１１４は第１メタル配線１１３ｆと第２メタル配線１１５とを接続するコンタクトである。
シリコン柱１０４ｐ１、下部拡散層１０２ｎ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｎ１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成する。
また、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｂが接続される。
下部拡散層１０２ｐａおよび１０２ｎはＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２の共通ドレインとなり、出力ＯＵＴ１に接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｃに接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはさらに、コンタクト１１４ｐ１を介して第２メタル配線１１５に接続される。ＰＭＯＳトランジスタＱｐ２のドレインである下部拡散層１０２ｐｂは、シリサイド層１０３、コンタクト１１２、第１メタル１１３ｆ、コンタクト１１４を介して第２メタル１１５に接続されており、第２メタル１１５を介してＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１とＰＭＯＳトランジスタＱｐ２のドレインである下部拡散層１０２ｐｂが接続される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｅに接続され、第１メタル１１３ｅには供給電源Ｖｃｃが供給される。このような接続により、ＰＭＯＳトランジスタＱｐ１とＱｐ２のドレインとソースの向きを同じにすることができ、すなわち電流の流れる方向を同じにできるため、電流特性を合わせることができる。
第１メタル配線１１３ｂには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２およびＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＯＲ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
さらに、ＰＭＯＳトランジスタＱｐ１とＰＭＯＳトランジスタＱｐ２の電流の流れる方向（ドレインとソースの向き）を同じにできるため、電流特性を合わせることができ、良好な特性が得られる。
（実施例５）
図６ａ及び図６ｂに、第５の実施例を示す。図６ａは、本発明の２入力ＮＯＲレイアウト（配置）の平面図、図６ｂは、カットラインＡ－Ａ’に沿った断面図を示す。
図６のトランジスタの配置は、図３の配置と同じであり、ＮＭＯＳトランジスタＱｎ２、Ｑｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、の順番で右より１列に配置されている。
図３と異なるところは、ＰＭＯＳトランジスタＱｐ２のソースとドレインの接続を入れ替えたところである。図３ａ、図３ｂと同じ構造の箇所については、同じ、２００番台の同等の記号で示す。
ＳＧＴは、ドレインとソースがそれぞれ下層部、上層部に位置し、構造上物理的な位置が異なる。製造工程上、できるだけ同等になるような製造を行うが、場合によっては、ドレインとソースの向きが異なることにより、電流特性に違いが出る可能性がある。本発明では、その点を改良したものである。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎ、２０２ｐａ、２０２ｐｂが形成され、この平面状シリコン層２０２ｎ、２０２ｐａ、２０２ｐｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｐ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｎ、２０２ｐａ、２０２ｐｂ）の表面に形成されるシリサイド層であり、平面上シリコン層２０２ｎ、２０２ｐａを接続する。２０４ｐ１、２０４ｐ２はｐ型シリコン柱、２０４ｎ１、２０４ｎ２はｎ型シリコン柱、２０５はシリコン柱２０４ｐ１、２０４ｐ２、２０４ｎ１、２０４ｎ２を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂはそれぞれゲート配線である。シリコン柱２０４ｐ１、２０４ｐ２の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２が不純物注入等により形成され、シリコン柱２０４ｎ１、２０４ｎ２の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｎ１、２０９ｎ２、２０９ｐ１、２０９ｐ２はｎ＋拡散層２０７ｎ１、２０７ｎ２、ｐ＋拡散層２０７ｐ１、２０７ｐ２に接続されるシリサイド層、２１０ｎ１、２１０ｎ２、２１０ｐ１、２１０ｐ２は、シリサイド層２０９ｎ１、２０９ｎ２、２０９ｐ１、２０９ｐ２と第１メタル配線２１３ｂ、２１３ｂ、２１３ｄ、２１３ｆとをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｃを接続するコンタクト、２１１ｃはゲート配線２０６ｂと第１メタル配線２１３ｅを接続するコンタクトである。２１２はｐ＋拡散層２０２ｐｂと接続しているシリサイド層２０３と第１メタル配線２１３ｄを接続するコンタクトである。
また、ゲート配線２０６ｂは、後述する、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６とＰＭＯＳトランジスタＱｐ２のゲート電極２０６とを接続する配線である。
シリコン柱２０４ｐ１、下部拡散層２０２ｎ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱２０４ｎ１、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐｂ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ２を構成する。
また、ＮＭＯＳトランジスタＱｎ１のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６にはゲート配線２０６ｂが接続され、ＰＭＯＳトランジスタＱｐ１のゲート電極２０６には、ゲート配線２０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６にはゲート配線２０６ｂが接続される。
下部拡散層２０２ｎおよび拡散層２０２ｐａはＮＭＯＳトランジスタＱｎ１、Ｑｎ２、ＰＭＯＳトランジスタＱｐ１の共通ドレインとなり、出力ＯＵＴ１に接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ２のソースである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｂに接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｄに接続される。
ＰＭＯＳトランジスタＱｐ２のドレインである下部拡散層２０２ｐｂはシリサイド２０３、コンタクト２１２を介して第１メタル配線２１３ｄに接続される。ここで、ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層２０７ｐ１とＰＭＯＳトランジスタＱｐ２のドレインである下部拡散層２０２ｐｂは、第１メタル配線２１３ｄを介して接続される。また、ＰＭＯＳトランジスタＱｐ２の上部拡散層２０７ｐ２はソースとなり、シリサイド層２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｆに接続され、第１メタル配線２１３ｆには供給電源Ｖｃｃが供給される。
第１メタル配線２１３ｃには、入力信号ＩＮ１が供給され、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ＮＭＯＳトランジスタＱｎ１およびＰＭＯＳトランジスタＱｐ１のゲート電極に供給される。
第１メタル配線２１３ｅには、入力信号ＩＮ２が供給され、コンタクト２１１ｃを介してゲート配線２０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極に供給され、且つ、ゲート配線２０６ｂはＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＯＲ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
また、第１メタルのみで結線が可能であり、第２メタルを有効に使用できる。さらに、ＰＭＯＳトランジスタＱｐ１とＰＭＯＳトランジスタＱｐ２の電流の流れる方向（ドレインとソースの向き）を同じにできるため、電流特性を合わせることができ、良好な特性が得られる。
（実施例６）
図７ａ及び図７ｂに、第６の実施例を示す。図７ａは、本発明の２入力ＮＯＲレイアウト（配置）の平面図、図７ｂは、カットラインＡ－Ａ’に沿った断面図を示す。
図７のトランジスタの配置は、図４の配置と同じであり、ＮＭＯＳトランジスタＱｎ２、Ｑｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２が右より１列に配置されている。
図４と異なるところは、ＰＭＯＳトランジスタＱｐ２のソースとドレインの接続を入れ替えたところである。図４ａ、図４ｂと同じ構造の箇所については、同じ、２００番台の同等の記号で示す。
ＳＧＴは、ドレインとソースがそれぞれ下層部、上層部に位置し、構造上物理的な位置が異なる。製造工程上、できるだけ同等になるような製造を行うが、場合によっては、ドレインとソースの向きが異なることにより、電流特性に違いが出る可能性がある。本発明では、その点を改良したものである。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎ、２０２ｐａ、２０２ｐｂが形成され、この平面状シリコン層２０２ｎ、２０２ｐａ、２０２ｐｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｐ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｎ、２０２ｐａ、２０２ｐｂ）の表面に形成されるシリサイド層であり、平面上シリコン層２０２ｎ、２０２ｐａを接続する。２０４ｐ１、２０４ｐ２はｐ型シリコン柱、２０４ｎ１、２０４ｎ２はｎ型シリコン柱、２０５はシリコン柱２０４ｐ１、２０４ｐ２、２０４ｎ１、２０４ｎ２を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃはそれぞれゲート配線である。シリコン柱２０４ｐ１、２０４ｐ２の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２が不純物注入等により形成され、シリコン柱２０４ｎ１、２０４ｎ２の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｎ１、２０９ｎ２、２０９ｐ１、２０９ｐ２はｎ＋拡散層２０７ｎ１、２０７ｎ２、ｐ＋拡散層２０７ｐ１、２０７ｐ２に接続されるシリサイド層、２１０ｎ１、２１０ｎ２、２１０ｐ１、２１０ｐ２は、シリサイド層２０９ｎ１、２０９ｎ２、２０９ｐ１、２０９ｐ２と第１メタル配線２１３ｂ、２１３ｂ、２１３ｄ、２１３ｆとをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｃを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１メタル配線２１３ａを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線２１３ｅを接続するコンタクトである。
２１４ｂは第１メタル配線２１３ａと第２メタル配線２１５を接続するコンタクト、２１４ｃは第１メタル配線２０３ｅと第２メタル配線２１５とを接続するコンタクトである。
２１２はｐ＋拡散層２０２ｐｂと接続しているシリサイド層２０３と第１メタル配線２１３ｄを接続するコンタクトである。
シリコン柱２０４ｐ１、下部拡散層２０２ｎ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱２０４ｎ１、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐｂ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ２を構成する。
また、ＮＭＯＳトランジスタＱｎ１のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６にはゲート配線２０６ｂが接続され、ＰＭＯＳトランジスタＱｐ１のゲート電極２０６には、ゲート配線２０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６にはゲート配線２０６ｃが接続される。
下部拡散層２０２ｎおよび拡散層２０２ｐａはＮＭＯＳトランジスタＱｎ１、Ｑｎ２、ＰＭＯＳトランジスタＱｐ１の共通ドレインとなり、出力ＯＵＴ１に接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ２のソースである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｂに接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｄに接続される。
ＰＭＯＳトランジスタＱｐ２のドレインである下部部拡散層２０２ｐｂはシリサイド層２０３、コンタクト２１２を介して第１メタル配線２１３ｄに接続される。ここで、ＰＭＯＳトランジスタＱｐ１のソースとＰＭＯＳトランジスタＱｐ２のドレインは、第１メタル配線２１３ｄを介して接続される。また、上部拡散層２０７ｐ２はＰＭＯＳトランジスタＱｐ２のソースとなり、シリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｆに接続され、第１メタル配線２１３ｆには供給電源Ｖｃｃが供給される。
第１メタル配線２１３ｃには、入力信号ＩＮ１が供給され、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ＮＭＯＳトランジスタＱｎ１およびＰＭＯＳトランジスタＱｐ１のゲート電極に供給される。
第１メタル配線２１３ａには、入力信号ＩＮ２が供給され、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６に接続され、且つ、コンタクト２１４ｂを介して第２メタル２１５に接続され、コンタクト２１４ｃ、第１メタル２１３ｅ及びコンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＯＲ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
また、第２メタルを用いることにより、実施例２のゲート配線２０６ｂが省略できる。さらに、ＰＭＯＳトランジスタＱｐ１とＰＭＯＳトランジスタＱｐ２の電流の流れる方向（ドレインとソースの向き）を同じにできるため、電流特性を合わせることができ、良好な特性が得られる。
（実施例７）
図８に、図１の２入力ＮＯＲ回路の変形例を示す。図１では、第１のＮＭＯＳトランジスタＱｎ１と第２のＮＭＯＳトランジスタＱｎ２のソースに供給される基準電源端子Ｖｓｓが共通に接続されているが、図８では、第１のＮＭＯＳトランジスタＱｎ１０と第２のＮＭＯＳトランジスタＱｎ２０のソースには、各々基準電源電圧Ｖｓｓが供給されている。動作としては同じであるが、トランジスタを配置する場合に、電源配線の配線方法が異なる。実施例７に、図８に基づいた配置を示す。
図９ａおよび図９ｂに、第７の実施例の配置を示す。図９ａは、本発明の２入力ＮＯＲレイアウト（配置）の平面図、図９ｂは、カットラインＡ－Ａ’に沿った断面図を示す。
図９ａにおいて、図８のＮＯＲ回路のＮＭＯＳトランジスタＱｎ１０、ＰＭＯＳトランジスタＱｐ１０、ＮＭＯＳトランジスタＱｎ２０、ＰＭＯＳトランジスタＱｐ２０が右より１列に配置されている。
図９ａ、図９ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、３００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）３０１などの絶縁膜上に平面状シリコン層３０２ｎａ、３０２ｐａ、３０２ｎｂ、３０２ｐｂが形成され、この平面状シリコン層３０２ｎａ、３０２ｐａ、３０２ｎｂ、３０２ｐｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層、ｐ＋拡散層から構成される。３０３は、平面状シリコン層（３０２ｎａ、３０２ｐａ、３０２ｎｂ、３０２ｐｂ）の表面に形成されるシリサイド層であり、平面上シリコン層３０２ｎａ、３０２ｐａ、３０２ｎｂを接続する。３０４ｐ１、３０４ｐ２はｐ型シリコン柱、３０４ｎ１、３０４ｎ２はｎ型シリコン柱、３０５はシリコン柱３０４ｐ１、３０４ｐ２、３０４ｎ１、３０４ｎ２を取り巻くゲート絶縁膜、３０６はゲート電極、３０６ａ、３０６ｂはそれぞれゲート配線である。シリコン柱３０４ｐ１、３０４ｐ２の最上部には、それぞれｎ＋拡散層３０７ｎ１、３０７ｎ２が不純物注入等により形成され、シリコン柱３０４ｎ１、３０４ｎ２の最上部には、それぞれｐ＋拡散層３０７ｐ１、３０７ｐ２が不純物注入等により形成される。３０８はゲート絶縁膜３０５を保護するためのシリコン窒化膜、３０９ｎ１、３０９ｎ２、３０９ｐ１、３０９ｐ２はｎ＋拡散層３０７ｎ１、３０７ｎ２、ｐ＋拡散層３０７ｐ１、３０７ｐ２に接続されるシリサイド層、３１０ｎ１、３１０ｎ２、３１０ｐ１、３１０ｐ２は、シリサイド層３０９ｎ１、３０９ｎ２、３０９ｐ１、３０９ｐ２と第１メタル配線３１３ａ、３１３ｄ、３１３ｃ、３１３ｆとをそれぞれ接続するコンタクト、３１１ａはゲート配線３０６ａと第１メタル配線３１３ｂを接続するコンタクト、３１１ｂはゲート配線３０６ｂと第１メタル配線３１３ｅを接続するコンタクトである。３１２はｐ＋拡散層３０２ｐｂと接続しているシリサイド層３０３と第１メタル配線３１３ｇを接続するコンタクトである。
３１４ｐ１は第１メタル配線３１３ｃと第２メタル配線３１５を接続するコンタクト、３１４ｐ２は第１メタル配線３０３ｆと第２メタル配線３１５とを接続するコンタクトである。
シリコン柱３０４ｐ１、下部拡散層３０２ｎａ、上部拡散層３０７ｎ１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ１０を構成し、シリコン柱３０４ｐ２、下部拡散層３０２ｎｂ、上部拡散層３０７ｎ２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ２０を構成し、シリコン柱３０４ｎ１、下部拡散層３０２ｐａ、上部拡散層３０７ｐ１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ１０を構成し、シリコン柱３０４ｎ２、下部拡散層３０２ｐｂ、上部拡散層３０７ｐ２、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ２０を構成する。
また、ＮＭＯＳトランジスタＱｎ１０のゲート電極３０６にはゲート配線３０６ａが接続され、ＮＭＯＳトランジスタＱｎ２０のゲート電極３０６にはゲート配線３０６ｂが接続され、ＰＭＯＳトランジスタＱｐ１０のゲート電極３０６には、ゲート配線３０６ａが接続され、ＰＭＯＳトランジスタＱｐ２０のゲート電極３０６にはゲート配線３０６ｂが接続される。
下部拡散層３０２ｎａ、３０２ｐａおよび３０２ｎｂはＮＭＯＳトランジスタＱｎ１０、ＰＭＯＳトランジスタＱｐ１０、ＮＭＯＳトランジスタＱｎ２０の共通ドレインとなり、出力ＯＵＴ１０に接続される。ＮＭＯＳトランジスタＱｎ１０のソースである上部拡散層３０７ｎ１はシリサイド３０９ｎ１、コンタクト３１０ｎ１を介して第１メタル配線３１３ａに接続され、第１メタル配線３１３ａには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ２０のソースである上部拡散層３０７ｎ２はシリサイド３０９ｎ２、コンタクト３１０ｎ２を介して第１メタル配線３１３ｄに接続され、第１メタル配線３１３ｄには基準電源Ｖｓｓが供給される。ＰＭＯＳトランジスタＱｐ１０のソースである上部拡散層３０７ｐ１はシリサイド３０９ｐ１、コンタクト３１０ｐ１を介して第１メタル配線３１３ｃに接続され、第１メタル配線３１３ｃはさらに、コンタクト３１４ｐ１を介して第２メタル配線３１５に接続される。ＰＭＯＳトランジスタＱｐ２０のドレインである上部拡散層３０７ｐ２はシリサイド３０９ｐ２、コンタクト３１０ｐ２を介して第１メタル配線３１３ｆに接続され、第１メタル配線３１３ｆはさらに、コンタクト３１４ｐ２を介して第２メタル配線３１５に接続される。ここで、ＰＭＯＳトランジスタＱｐ１０のソースとＰＭＯＳトランジスタＱｐ２０のドレインは、第２メタル配線３１５を介して接続される。また、下部拡散層３０２ｐｂはＰＭＯＳトランジスタＱｐ２０のソースとなり、シリサイド３０３、コンタクト３１２を介して第１メタル配線３１３ｇに接続され、第１メタル配線３１３ｇには供給電源Ｖｃｃが供給される。
第１メタル配線３１３ｂには、入力信号ＩＮ１が供給され、コンタクト３１１ａを介してゲート配線３０６ａに接続され、ＰＭＯＳトランジスタＱｐ１０およびＮＭＯＳトランジスタＱｎ１０のゲート電極に供給される。
第１メタル配線３１３ｅには、入力信号ＩＮ２が供給され、コンタクト３１１ｂを介してゲート配線３０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２０およびＮＭＯＳトランジスタＱｎ２０のゲート電極に接続される。
なお、第１メタル配線３１３ａに供給される基準電源Ｖｓｓと第１メタル配線３１３ｄに供給される基準電源Ｖｓｓは図示しない箇所で接続されており、同一の電源として供給される。
実施例の図では、基準電源Ｖｓｓが第１メタル配線３１３ａと第１メタル配線３１３ｄに分かれて供給されるが、各々、ＮＭＯＳトランジスタＱｎ１０とＱｎ２０の上部に配置されるので、面積の増加はなく、ＳＧＴの特徴を生かして、配置面積が縮小できる。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＯＲ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
なお、図示しないが、図５あるいは図６のように、ＰＭＯＳトランジスタＱｐ２０のソースとドレインの接続を入れ替えて、電流の向きをＰＭＯＳトランイスタＱｐ１０と合わせることも可能である。
さらに、図示はしないが、図９ａ、図９ｂにおいて、ＮＭＯＳトランジスタＱｎ２０とＰＭＯＳトランジスタＱｐ２０のゲート信号を供給する第１メタル配線３１３ｅ、コンタクト３１１ｂ、ゲート配線３０６ｂを、ＰＭＯＳトランジスタＱｐ２０の左側に配置すれば、すなわち、第２メタル配線３１５の外側に配置すれば、入力信号ＩＮ２を供給する第１メタル配線３１３ｅを第２メタルに制約されずに配置できるので、配置の自由度が向上する。
（実施例８）
図１０に、さらなる別の実施例を示す。本実施例の等価回路図は図８に従っている。
本実施例において、上述した実施例１～実施例７と大きく異なるところは、ＮＭＯＳトランジスタＱｎ１０、Ｑｎ２０、ＰＭＯＳトランジスタＱｐ１０及びＱｐ２０のソースとドレインの向きを上下逆に配置したことである。
図１０ａは、本発明の２入力ＮＯＲレイアウト（配置）の平面図、図１０ｂは、カットラインＡ－Ａ’に沿った断面図を示す。
図１０ａにおいて、図８のＮＯＲ回路のＮＭＯＳトランジスタＱｎ１０、ＰＭＯＳトランジスタＱｐ１０、Ｑｐ２０、ＮＭＯＳトランジスタＱｎ２０が右より１列に配置されている。
図１０ａ、図１０ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、４００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）４０１などの絶縁膜上に平面状シリコン層４０２ｎａ、４０２ｐ、４０２ｎｂが形成され、この平面状シリコン層４０２ｎａ、４０２ｐ、４０２ｎｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。４０３は、平面状シリコン層（４０２ｎａ、４０２ｐ、４０２ｎｂ）の表面に形成されるシリサイド層である。４０４ｐ１、４０４ｐ２はｐ型シリコン柱、４０４ｎ１、４０４ｎ２はｎ型シリコン柱、４０５はシリコン柱４０４ｐ１、４０４ｐ２、４０４ｎ１、４０４ｎ２を取り巻くゲート絶縁膜、４０６はゲート電極、４０６ａ、４０６ｂはそれぞれゲート配線である。柱状シリコン層４０４ｐ１、４０４ｐ２の最上部には、それぞれｎ＋拡散層４０７ｎ１、４０７ｎ２が不純物注入等により形成され、柱状シリコン層４０４ｎ１、４０４ｎ２の最上部には、それぞれｐ＋拡散層４０７ｐ１、４０７ｐ２が不純物注入等により形成される。４０８はゲート絶縁膜４０５を保護するためのシリコン窒化膜、４０９ｎ１、４０９ｎ２、４０９ｐ１、４０９ｐ２はｎ＋拡散層４０７ｎ１、４０７ｎ２、ｐ＋拡散層４０７ｐ１、４０７ｐ２に接続されるシリサイド層、４１０ｎ１、４１０ｎ２、４１０ｐ１、４１０ｐ２は、シリサイド層４０９ｎ１、４０９ｎ２、４０９ｐ１、４０９ｐ２と第１メタル配線４１３ｂ、４１３ｇ、４１３ｄ、４１３ｅとをそれぞれ接続するコンタクト、４１１ａはゲート配線４０６ａと第１メタル配線４１３ｃを接続するコンタクト、４１１ｂはゲート配線４０６ｂと第１メタル配線４１３ｆを接続するコンタクトである。４１２ａはｎ＋拡散層４０２ｎａと接続しているシリサイド層４０３と第１メタル配線４１３ａを接続するコンタクト、４１２ｂはｎ＋拡散層４０２ｎｂと接続しているシリサイド層４０３と第１メタル配線４１３ｈを接続するコンタクトである。
４１４ｎ１は第１メタル配線４１３ｂと第２メタル配線４１５を接続するコンタクト、４１４ｎ２は第１メタル配線４１３ｇと第２メタル配線４１５を接続するコンタクト、４１４ｐ１は第１メタル配線４１３ｄと第２メタル配線４１５を接続するコンタクトである。
シリコン柱４０４ｐ１、下部拡散層４０２ｎａ、上部拡散層４０７ｎ１、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＱｎ１０を構成し、シリコン柱４０４ｐ２、下部拡散層４０２ｎｂ、上部拡散層４０７ｎ２、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＱｎ２０を構成し、シリコン柱４０４ｎ１、下部拡散層４０２ｐ、上部拡散層４０７ｐ１、ゲート絶縁膜４０５、ゲート電極４０６により、ＰＭＯＳトランジスタＱｐ１０を構成し、シリコン柱４０４ｎ２、下部拡散層４０２ｐ、上部拡散層４０７ｐ２、ゲート絶縁膜４０５、ゲート電極４０６により、ＰＭＯＳトランジスタＱｐ２０を構成する。
また、ＮＭＯＳトランジスタＱｎ１０のゲート電極４０６にはゲート配線４０６ａが接続され、ＮＭＯＳトランジスタＱｎ２０のゲート電極４０６にはゲート配線４０６ｂが接続され、ＰＭＯＳトランジスタＱｐ１０のゲート電極４０６にはゲート配線４０６ａが接続され、ＰＭＯＳトランジスタＱｐ２０のゲート電極４０６にはゲート配線４０６ｂが接続される。
第２メタル配線４１５はＮＭＯＳトランジスタＱｎ１０、Ｑｎ２０、ＰＭＯＳトランジスタＱｐ１０の共通ドレインとなり、出力ＯＵＴ１０に接続される。ＮＭＯＳトランジスタＱｎ１０のソースとなる下部拡散層４０２ｎａはシリサイド４０３、コンタクト４１２ａを介して第１メタル配線４１３ａに接続され、第１メタル配線４１３ａには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ２０のソースとなる下部拡散層４０２ｎｂはシリサイド４０３、コンタクト４１２ｂを介して第１メタル配線４１３ｈに接続され、第１メタル配線４１３ｈには基準電源Ｖｓｓが供給される。ＰＭＯＳトランジスタＱｐ１０のソースである下部拡散層４０２ｐはＰＭＯＳトランジスタＱｐ２０のドレインとなる。ＰＭＯＳトランジスタＱｐ２０のソースとなる上部拡散層４０７ｐ２はシリサイド４０９ｐ２、コンタクト４１０ｐ２を介して第１メタル配線４１３ｅに接続され、第１メタル配線４１３ｅには供給電源Ｖｃｃが供給される。
第１メタル配線４１３ｃには入力信号ＩＮ１が供給され、コンタクト４１１ａを介してゲート配線４０６ａに接続され、ＰＭＯＳトランジスタＱｐ１０およびＮＭＯＳトランジスタＱｎ１０のゲート電極４０６に供給される。
第１メタル配線４１３ｆには、入力信号ＩＮ２が供給され、コンタクト４１１ｂを介してゲート配線４０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２０およびＮＭＯＳトランジスタＱｎ２０のゲート電極４０６に供給される。
実施例では、基準電源Ｖｓｓが第１メタル配線４１３ａと第１メタル配線４１３ｈに分かれて供給されるが、各々、図面上の左右の端に配置されるので、図示しない本発明の実施例を左右に連続で配置する場合に、繰り返し部分は共有化でき、面積増にはならないで配置が可能であり、ＳＧＴの特徴を生かして、配置面積が縮小できる。
また、本実施例では、出力ＯＵＴ１０を第２メタルで出力できるので、出力の取り出し方に自由度がある。例えば、出力配線となる第２メタル４１５は、図１０ａの右方向にも、左方向にも、自由に取り出せる。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＯＲ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例９）
図１１ａ、図１１ｂ及び図１１ｃに、第９の実施例として、第８の実施例の変形例を示す。図１１ａは、本発明の２入力ＮＯＲレイアウト（配置）の平面図、図１１ｂは、カットラインＡ－Ａ’に沿った断面図、図１１ｃは、カットラインＢ－Ｂ’に沿った断面図を示す。電源Ｖｃｃは共通で供給するので、図１の回路図に従う。
図１１ａにおいて、図１のＮＯＲ回路のＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ２が右より１列に配置されている。
図１１ａ、図１１ｂにおいて、図１０ａ、図１０ｂと同じ構造の箇所については、５００番台の同等の記号で示してある。
本実施例と第８実施例（図１０ａ、図１０ｂ）との違いは、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２に基準電源Ｖｓｓを供給するコンタクト５１２ａ、５１２ｂを、図１０ａ、図１０ｂでは、左右に配置しているのに対して、図１１ａでは図の上下（図１１ｃでは図の左右）に配置していることである。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）５０１などの絶縁膜上に平面状シリコン層５０２ｎａ、５０２ｐ、５０２ｎｂが形成され、この平面状シリコン層５０２ｎａ、５０２ｐ、５０２ｎｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。５０３は、平面状シリコン層（５０２ｎａ、５０２ｐ、５０２ｎｂ）の表面に形成されるシリサイド層である。５０４ｐ１、５０４ｐ２はｐ型シリコン柱、５０４ｎ１、５０４ｎ２はｎ型シリコン柱、５０５はシリコン柱５０４ｐ１、５０４ｐ２、５０４ｎ１、５０４ｎ２を取り巻くゲート絶縁膜、５０６はゲート電極、５０６ａ、５０６ｂ、５０６ｃ、５０６ｄはそれぞれゲート配線である。シリコン柱５０４ｐ１、５０４ｐ２の最上部には、それぞれｎ＋拡散層５０７ｎ１、５０７ｎ２が不純物注入等により形成され、シリコン柱５０４ｎ１、５０４ｎ２の最上部には、それぞれｐ＋拡散層５０７ｐ１、５０７ｐ２が不純物注入等により形成される。５０８はゲート絶縁膜５０５を保護するためのシリコン窒化膜、５０９ｎ１、５０９ｎ２、５０９ｐ１、５０９ｐ２はｎ＋拡散層５０７ｎ１、５０７ｎ２、ｐ＋拡散層５０７ｐ１、５０７ｐ２に接続されるシリサイド層、５１０ｎ１、５１０ｎ２、５１０ｐ１、５１０ｐ２は、シリサイド層５０９ｎ１、５０９ｎ２、５０９ｐ１、５０９ｐ２と第１メタル配線５１３ｂ、５１３ｅ、５１３ｃ、５１３ｄとをそれぞれ接続するコンタクト、５１１ａはゲート配線５０６ａと第１メタル配線５１３ａを接続するコンタクト、５１１ｂはゲート配線５０６ｄと第１メタル配線５１３ｆを接続するコンタクトである。図１１ａ、図１１ｃにおいて、５１２ａはｎ＋拡散層５０２ｎａと接続しているシリサイド層５０３と第１メタル配線５１３ｇを接続するコンタクトである。図１１ａにおいて、５１２ｂはｎ＋拡散層５０２ｎｂと接続しているシリサイド層５０３と第１メタル配線５１３ｈを接続するコンタクトである。
５１４ｎ１は第１メタル配線５１３ｂと第２メタル配線５１５を接続するコンタクト、５１４ｎ２は第１メタル配線５１３ｅと第２メタル配線５１５を接続するコンタクト、５１４ｐ１は第１メタル配線５１３ｃと第２メタル配線５１５を接続するコンタクトである。
シリコン柱５０４ｐ１、下部拡散層５０２ｎａ、上部拡散層５０７ｎ１、ゲート絶縁膜５０５、ゲート電極５０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱５０４ｐ２、下部拡散層５０２ｎｂ、上部拡散層５０７ｎ２、ゲート絶縁膜５０５、ゲート電極５０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱５０４ｎ１、下部拡散層５０２ｐ、上部拡散層５０７ｐ１、ゲート絶縁膜５０５、ゲート電極５０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱５０４ｎ２、下部拡散層５０２ｐ、上部拡散層５０７ｐ２、ゲート絶縁膜５０５、ゲート電極５０６により、ＰＭＯＳトランジスタＱｐ２を構成する。
また、ＮＭＯＳトランジスタＱｎ１のゲート電極５０６にはゲート配線５０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極５０６にはゲート配線５０６ｄが接続され、ＰＭＯＳトランジスタＱｐ１のゲート電極５０６には、ゲート配線５０６ｂを経由してゲート配線５０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極５０６にはゲート配線５０６ｃを経由してゲート配線５０６ｄが接続される。
第２メタル配線５１５はＮＭＯＳトランジスタＱｎ１、Ｑｎ２、ＰＭＯＳトランジスタＱｐ１の共通ドレインとなり、出力ＯＵＴ１に接続される。ＮＭＯＳトランジスタＱｎ１のソースとなる下部拡散層５０２ｎａはシリサイド５０３、コンタクト５１２ａを介して第１メタル配線５１３ｇに接続され、さらに、コンタクト５１４ａを介して第２メタル配線５１６に接続される。第２メタル配線５１６には基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ２のソースとなる下部拡散層５０２ｎｂはシリサイド５０３、コンタクト５１２ｂを介して第１メタル配線５１３ｈに接続され、さらに、コンタクト５１４ｂを介して第２メタル配線５１６に接続される。ＰＭＯＳトランジスタＱｐ１のソースである下部拡散層５０２ｐはＰＭＯＳトランジスタＱｐ２のドレインとなる。ＰＭＯＳトランジスタＱｐ２のソースとなる上部拡散層５０７ｐ２はシリサイド５０９ｐ２、コンタクト５１０ｐ２を介して第１メタル配線５１３ｄに接続され、第１メタル配線５１３ｄには供給電源Ｖｃｃが供給される。
第１メタル配線５１３ａには入力信号ＩＮ１が供給され、コンタクト５１１ａを介してゲート配線５０６ａに接続され、ＮＭＯＳトランジスタＱｎ１およびＰＭＯＳトランジスタＱｐ１のゲート電極５０６に供給される。
第１メタル配線５１３ｆには、入力信号ＩＮ２が供給され、コンタクト５１１ｂを介してゲート配線５０６ｄに接続され、ＮＭＯＳトランジスタＱｎ２およびＰＭＯＳトランジスタＱｐ２のゲート電極５０６に供給される。
この回路のレイアウトの基本単位をユニットブロックとして、１点鎖線でＵＢ５００を示す。このユニット単位で、複数のＮＯＲ回路を上下に配置すれば、電源Ｖｓｓを供給するコンタクト５１２ａ、５１２ｂを共有でき、面積増を抑えることが可能である。
本実施例は第８実施例に対して、トランジスタＱｎ１、Ｑｎ２にＶｓｓ電源を供給するコンタクト５１２ａ、５１２ｂを、図の上下に配置していることにより、図において、左右の幅が大幅に縮小できる。なお、基準電源Ｖｓｓを供給する第２メタル配線５１６は、図上下と左側に繋がって配線されているので、外部からの接続の自由度がある。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＯＲ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例１０）
図１２ａ、図１２ｂおよび図１２ｃに、第１０の実施例として、第９の実施例の変形例を示す。図１２ａは、本発明の２入力ＮＯＲレイアウト（配置）の平面図、図１２ｂは、カットラインＡ－Ａ’に沿った断面図、図１２ｃは、カットラインＢ－Ｂ’に沿った断面図を示す。
図１２ａは、図１のＮＯＲ回路を４セット配置した例である。図の右最上部より、ＮＭＯＳトランジスタＱｎ１１、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２、ＮＭＯＳトランジスタＱｎ１２が１列に配置されている。同様にして、次の列に、ＮＭＯＳトランジスタＱｎ２１、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２、ＮＭＯＳトランジスタＱｎ２２が１列に配置され、さらに下の列に、ＮＭＯＳトランジスタＱｎ３１、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２、ＮＭＯＳトランジスタＱｎ３２が１列に配置され、４列目にＮＭＯＳトランジスタＱｎ４１、ＰＭＯＳトランジスタＱｐ４１、Ｑｐ４２、ＮＭＯＳトランジスタＱｎ４２が１列に配置されている。これらのＮＯＲ回路４セットを一つにまとめて、ＮＯＲ回路ユニットブロックＵＢ６００を構成する。
図１２ａ、図１２ｂ、図１２ｃにおいて、図１１ａ、図１１ｂ、図１１ｃと同じ構造の箇所については、６００番台の同等の記号で示してあり、同じところは説明を省略し、本発明と第９実施例と異なるところのみを説明する。
本実施例では、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ２１、Ｑｎ３１、Ｑｎ４１に基準電源Ｖｓｓを供給するためのコンタクト６１２ａ、ＮＭＯＳトランジスタＱｎ１２、Ｑｎ２２、Ｑｎ３２、Ｑｎ４２に基準電源Ｖｓｓを供給するコンタクト６１２ｂをＮＯＲ回路４セットに一対設けている。さらに、基準電源Ｖｓｓを供給するメタル配線として、図１２ａの左右方向に延在して配置された第２メタル６１６を設けている。図１２ｃにおいて、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ２１、Ｑｎ３１、Ｑｎ４１は平面状シリコン層６０２ｎａにソースを接続されており、平面状シリコン層６０２ｎａに接続されたシリサイド６０３、コンタクト６１２ａを介して第１メタル配線６１３ｋに接続され、第１メタル配線６１３ｋはコンタクト６１４ｋを介して第２メタル配線６１６に接続される。第２メタル配線６１６は図１２ａに示す通り、図の上側左右、下側左右及び左側上下に延在配置されており、左右から自由に基準電源Ｖｓｓを供給できる。さらに、基準電源Ｖｓｓをブロック単位で供給することで、図１１の実施例に対して図の上下方向も最小間隔で配置できるため、さらに縮小できる。
なお、本実施例では、ＮＯＲ回路４セットに一対のコンタクトを設けたが、電源の供給経路は、シリサイド層６０３を経由して電流が流れるので、シリサイド配線の抵抗により、電圧降下を引き起こす場合がある。消費電流量と抵抗値を考慮してセット数を決めれば良い。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＯＲ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例１１）
図１３ａおよび図１３ｂに、第１１の実施例の配置を示す。図１３ａは、本発明の２入力ＮＯＲレイアウト（配置）の平面図、図１３ｂは、カットラインＡ－Ａ’に沿った断面図を示す。
図１３ａにおいて、図１のＮＯＲ回路のＮＭＯＳトランジスタＱｎ２、Ｑｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２が右より１列に配置されている。
図１３ａ、図１３ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、７００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）７０１などの絶縁膜上に平面状シリコン層７０２ｎ、７０２ｐが形成され、この平面状シリコン層７０２ｎ、７０２ｐは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層から構成される。７０３は、平面状シリコン層（７０２ｎ、７０２ｐ）の表面に形成されるシリサイド層である。７０４ｐ１、７０４ｐ２、はｐ型シリコン柱、７０４ｎ１、７０４ｎ２はｎ型シリコン柱、７０５はシリコン柱７０４ｐ１、７０４ｐ２、７０４ｎ１、７０４ｎ２を取り巻くゲート絶縁膜、７０６はゲート電極、７０６ａ、７０６ｂ、７０６ｃはそれぞれゲート配線である。シリコン柱７０４ｐ１、７０４ｐ２の最上部には、それぞれｎ＋拡散層７０７ｎ１、７０７ｎ２が不純物注入等により形成され、シリコン柱７０４ｎ１、７０４ｎ２の最上部には、それぞれｐ＋拡散層７０７ｐ１、７０７ｐ２が不純物注入等により形成される。７０８はゲート絶縁膜７０５を保護するためのシリコン窒化膜、７０９ｎ１、７０９ｎ２、７０９ｐ１、７０９ｐ２はｎ＋拡散層７０７ｎ１、７０７ｎ２、ｐ＋拡散層７０７ｐ１、７０７ｐ２に接続されるシリサイド層、７１０ｎ１、７１０ｎ２、７１０ｐ１、７１０ｐ２は、シリサイド層７０９ｎ１、７０９ｎ２、７０９ｐ１、７０９ｐ２と第１メタル配線７１３ｄ、７１３ｃ、７１３ｆ、７１３ｇとをそれぞれ接続するコンタクト、７１１ａはゲート配線７０６ａと第１メタル配線７１３ｅを接続するコンタクト、７１１ｂはゲート配線７０６ｂと第１メタル配線７１３ｂを接続するコンタクトである。７１２はｎ＋拡散層７０２ｎと接続しているシリサイド層７０３と第１メタル配線７１３ａを接続するコンタクトである。
７１４ｎ１は第１メタル配線７１３ｄと第２メタル配線７１５を接続するコンタクト、７１４ｎ２は第１メタル配線７１３ｃと第２メタル配線７１５を接続するコンタクト、７１４ｐ１は第１メタル配線７１３ｆと第２メタル配線７１５を接続するコンタクトである。
シリコン柱７０４ｐ１、下部拡散層７０２ｎ、上部拡散層７０７ｎ１、ゲート絶縁膜７０５、ゲート電極７０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱７０４ｐ２、下部拡散層７０２ｎ、上部拡散層７０７ｎ２、ゲート絶縁膜７０５、ゲート電極７０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱７０４ｎ１、下部拡散層７０２ｐ、上部拡散層７０７ｐ１、ゲート絶縁膜７０５、ゲート電極７０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱７０４ｎ２、下部拡散層７０２ｐ、上部拡散層７０７ｐ２、ゲート絶縁膜７０５、ゲート電極７０６により、ＰＭＯＳトランジスタＱｐ２を構成する。
また、ＮＭＯＳトランジスタＱｎ１のゲート電極７０６にはゲート配線７０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極７０６にはゲート配線７０６ｂが接続され、ＰＭＯＳトランジスタＱｐ１のゲート電極７０６には、ゲート配線７０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極７０６にはゲート配線７０６ｃを介してゲート配線７０６ｂが接続される。
第２メタル配線７１５はＮＭＯＳトランジスタＱｎ１、Ｑｎ２、ＰＭＯＳトランジスタＱｐ１の共通ドレインとなり、出力ＯＵＴ１に接続される。ＮＭＯＳトランジスタＱｎ１およびＱｎ２のソースとなる下部拡散層７０２ｎはシリサイド７０３、コンタクト７１２を介して第１メタル配線７１３ａに接続され、第１メタル配線７１３ａには基準電源Ｖｓｓが供給される。ＰＭＯＳトランジスタＱｐ１のソースである下部拡散層７０２ｐはＰＭＯＳトランジスタＱｐ２のドレインとなる。ＰＭＯＳトランジスタＱｐ２のソースとなる上部拡散層７０７ｐ２はシリサイド７０９ｐ２、コンタクト７１０ｐ２を介して第１メタル配線７１３ｇに接続され、第１メタル配線７１３ｇには供給電源Ｖｃｃが供給される。
第１メタル配線７１３ｅには入力信号ＩＮ１が供給され、コンタクト７１１ａを介してゲート配線７０６ａに接続され、ＮＭＯＳトランジスタＱｎ１およびＰＭＯＳトランジスタＱｐ１のゲート電極７０６に供給される。
第１メタル配線７１３ｂには、入力信号ＩＮ２が供給され、コンタクト７１１ｂを介してゲート配線７０６ｂに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極７０６に供給されるとともに、ゲート配線７０６ｃを経由してＰＭＯＳトランジスタＱｐ２のゲート電極７０６に供給される。
本実施例では、基準電源Ｖｓｓの供給が図の最右側、供給電源Ｖｃｃの供給が図の最左側から配線できるので、図示しない、本回路を左右に複数配置する場合に、供給電源Ｖｃｃ、基準電源Ｖｓｓ同士を共有化して配置でき、更なる面積の縮小化が可能となる。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＯＲ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例１２）
図１４には、さらに別のＮＯＲ等価回路図を示す。図１との違いは、ＮＭＯＳトランジスタＱｎ２００と、ＰＭＯＳトランジスタＱｐ２００の入力信号が、別配線にて接続されていることである。ＮＭＯＳトランジスタＱｎ２００ゲートには信号ＩＮ２ａが入力され、ＰＭＯＳトランジスタＱｐ２００のゲートには、信号ＩＮ２ｂが入力される。信号ＩＮ２ａと信号ＩＮ２ｂは、図で示す通り、別な箇所において、共通の信号ＩＮ２に接続されているので、動作としては、図１と同じである。配置の都合で、入力信号ＩＮ２ａ、ＩＮ２ｂを別系統で配線したものである。
図１４の接続に従った実施例を図１５に示す。図１５は、図１３の変形例である。
図１５ａおよび図１５ｂに、第１２の実施例の配置を示す。図１５ａは、本発明の２入力ＮＯＲレイアウト（配置）の平面図、図１５ｂは、カットラインＡ－Ａ’に沿った断面図を示す。
図１５ａにおいて、図１４のＮＯＲ回路のＮＭＯＳトランジスタＱｎ２００、Ｑｎ１００、ＰＭＯＳトランジスタＱｐ１００、Ｑｐ２００が右より１列に配置されている。
図１５ａ、図１５ｂにおいて、図１３ａ、図１３ｂと同じ構造の箇所については、同じ７００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）７０１などの絶縁膜上に平面状シリコン層７０２ｎ、７０２ｐが形成され、この平面状シリコン層７０２ｎ、７０２ｐは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層から構成される。７０３は、平面状シリコン層（７０２ｎ、７０２ｐ）の表面に形成されるシリサイド層である。７０４ｐ１、７０４ｐ２、はｐ型シリコン柱、７０４ｎ１、７０４ｎ２はｎ型シリコン柱、７０５はシリコン柱７０４ｐ１、７０４ｐ２、７０４ｎ１、７０４ｎ２を取り巻くゲート絶縁膜、７０６はゲート電極、７０６ａ、７０６ｂ、７０６ｃはそれぞれゲート配線である。シリコン柱７０４ｐ１、７０４ｐ２の最上部には、それぞれｎ＋拡散層７０７ｎ１、７０７ｎ２が不純物注入等により形成され、シリコン柱７０４ｎ１、７０４ｎ２の最上部には、それぞれｐ＋拡散層７０７ｐ１、７０７ｐ２が不純物注入等により形成される。７０８はゲート絶縁膜７０５を保護するためのシリコン窒化膜、７０９ｎ１、７０９ｎ２、７０９ｐ１、７０９ｐ２はｎ＋拡散層７０７ｎ１、７０７ｎ２、ｐ＋拡散層７０７ｐ１、７０７ｐ２に接続されるシリサイド層、７１０ｎ１、７１０ｎ２、７１０ｐ１、７１０ｐ２は、シリサイド層７０９ｎ１、７０９ｎ２、７０９ｐ１、７０９ｐ２と第１メタル配線７１３ｄ、７１３ｃ、７１３ｆ、７１３ｇとをそれぞれ接続するコンタクト、７１１ａはゲート配線７０６ａと第１メタル配線７１３ｅを接続するコンタクト、７１１ｂはゲート配線７０６ｂと第１メタル配線７１３ｂを接続するコンタクト、７１１ｃはゲート配線７０６ｃと第１メタル配線７１３ｈを接続するコンタクトである。７１２はｎ＋拡散層７０２ｎと接続しているシリサイド層７０３と第１メタル配線７１３ａを接続するコンタクトである。
７１４ｎ１は第１メタル配線７１３ｄと第２メタル配線７１５を接続するコンタクト、７１４ｎ２は第１メタル配線７１３ｃと第２メタル配線７１５を接続するコンタクト、７１４ｐ１は第１メタル配線７１３ｆと第２メタル配線７１５を接続するコンタクトである。
シリコン柱７０４ｐ１、下部拡散層７０２ｎ、上部拡散層７０７ｎ１、ゲート絶縁膜７０５、ゲート電極７０６により、ＮＭＯＳトランジスタＱｎ１００を構成し、シリコン柱７０４ｐ２、下部拡散層７０２ｎ、上部拡散層７０７ｎ２、ゲート絶縁膜７０５、ゲート電極７０６により、ＮＭＯＳトランジスタＱｎ２００を構成し、シリコン柱７０４ｎ１、下部拡散層７０２ｐ、上部拡散層７０７ｐ１、ゲート絶縁膜７０５、ゲート電極７０６により、ＰＭＯＳトランジスタＱｐ１００を構成し、シリコン柱７０４ｎ２、下部拡散層７０２ｐ、上部拡散層７０７ｐ２、ゲート絶縁膜７０５、ゲート電極７０６により、ＰＭＯＳトランジスタＱｐ２００を構成する。
また、ＮＭＯＳトランジスタＱｎ１００のゲート電極７０６にはゲート配線７０６ａが接続され、ＮＭＯＳトランジスタＱｎ２００のゲート電極７０６にはゲート配線７０６ｂが接続され、ＰＭＯＳトランジスタＱｐ１００のゲート電極７０６には、ゲート配線７０６ａが接続され、ＰＭＯＳトランジスタＱｐ２００のゲート電極７０６にはゲート配線７０６ｃが接続される。
第２メタル配線７１５はＮＭＯＳトランジスタＱｎ１００、Ｑｎ２００、ＰＭＯＳトランジスタＱｐ１００の共通ドレインとなり、出力ＯＵＴ１００に接続される。ＮＭＯＳトランジスタＱｎ１００およびＱｎ２００のソースとなる下部拡散層７０２ｎはシリサイド７０３、コンタクト７１２を介して第１メタル配線７１３ａに接続され、第１メタル配線７１３ａには基準電源Ｖｓｓが供給される。ＰＭＯＳトランジスタＱｐ１００のソースである下部拡散層７０２ｐはＰＭＯＳトランジスタＱｐ２００のドレインとなる。ＰＭＯＳトランジスタＱｐ２００のソースとなる上部拡散層７０７ｐ２はシリサイド７０９ｐ２、コンタクト７１０ｐ２を介して第１メタル配線７１３ｇに接続され、第１メタル配線７１３ｇには供給電源Ｖｃｃが供給される。
第１メタル配線７１３ｅには入力信号ＩＮ１が供給され、コンタクト７１１ａを介してゲート配線７０６ａに接続され、ＮＭＯＳトランジスタＱｎ１００およびＰＭＯＳトランジスタＱｐ１００のゲート電極７０６に供給される。
第１メタル配線７１３ｂには、入力信号ＩＮ２ａが供給され、コンタクト７１１ｂを介してゲート配線７０６ｂに接続され、ＮＭＯＳトランジスタＱｎ２００のゲート電極７０６に供給される。
第１メタル配線７１３ｈには入力信号ＩＮ２ｂが供給され、コンタクト７１１ｃを介してゲート配線７０６ｃに接続され、ＰＭＯＳトランジスタＱｐ２００のゲート電極７０６に供給される。
なお、入力信号ＩＮ２ａ、ＩＮ２ｂは図１の入力信号ＩＮ２と同等であるが、第１メタル配線の接続箇所が異なるため、便宜上、信号名を区別してある。
本実施例では、入力信号用の配線（第１メタル配線７１３ｃ）が図１３に対して増加するが、図１３におけるゲート配線７０６ｃが省略できるので、図示しない、図の上下に複数回路を配置した場合に、最小ピッチにて配置できるので、上下方向に縮小が可能である。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＯＲ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
以上の実施例では、基板上に形成された埋め込み酸化膜層（ＢＯＸ）などの絶縁膜上に平面状シリコンを配置したプロセスの例を用いて配置を説明したが、バルクのＣＭＯＳプロセスを用いても同様である。一例として、図１６に、図２の実施例を、バルクＣＭＯＳプロセスにて配置した実施例を示す。
図１６ａは、本発明の２入力ＮＯＲレイアウト（配置）の平面図、図１６ｂは、カットラインＡ－Ａ’に沿った断面図を示す。
図１６ａにおいて、図１のＮＯＲ回路のＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、ＰＭＯＳトランジスタＱｐ２が右より１列に配置されていることは、図２と同じである。また、図１６ａ、図１６ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、同じ１００番台の同等の記号で示してある。
特許文献４（特許第４７５６２２１号公報）を参照して、図２のＢＯＸプロセスと図１６のバルクＣＭＯＳプロセスでは、図１６ａの平面図では違いがない。図１６ｂの断面図において、異なる点がある。図１６ｂにおいて、１５０は、ｐ型シリコン基板である。１６０は、素子分離（アイソレーション）用の絶縁体である。また、１７０は、リーク防止の分離層となるｎ－領域である。このｐ型シリコン基板１５０、素子分離用の絶縁体１６０、リーク防止分離層１７０以外の、下層拡散層より上側の工程、構造はまったく同じであり、本発明の実施例１～１２までをバルクＣＭＯＳプロセスで実現できる。ただし、素子分離層１６０、リーク防止分離層１７０を設けるために、多少の面積増となる。
なお、本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はＮ型シリコン、ＮＭＯＳシリコン柱はＰ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ　Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本発明の本質は、４つのトランジスタの配置を最適な形で定義したものであり、この配置順序に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面等に示したもの以外のものも本発明の技術的範囲に属するものである。
Ｑｐ１、Ｑｐ２，Ｑｐ１０、Ｑｐ２０、Ｑｐ１００、Ｑｐ２００、Ｑｐ１１，Ｑｐ２１、Ｑｐ３１、Ｑｐ４１、Ｑｐ１２、Ｑｐ２２、Ｑｐ３２、Ｑｐ４２：ＰＭＯＳトランジスタ
Ｑｎ１、Ｑｎ２，Ｑｎ１０、Ｑｎ２０、Ｑｎ１００、Ｑｎ２００、Ｑｎ１１，Ｑｎ２１、Ｑｎ３１、Ｑｎ４１、Ｑｎ１２、Ｑｎ２２、Ｑｎ３２、Ｑｎ４２：ＮＭＯＳトランジスタ
１０１、２０１、３０１、４０１、５０１、６０１、７０１：埋め込み酸化膜層
１０２ｐ、１０２ｎ、２０２ｐ、２０２ｎ、３０２ｐ、３０２ｎ、４０２ｐ、４０２ｎ、５０２ｐ、５０２ｎ、６０２ｐ、６０２ｎ、７０２ｐ、７０２ｎ：平面状シリコン層
１０３、２０３、３０３、４０３、５０３、６０３、７０３：シリサイド層
１０４ｐ１、１０４ｐ２、２０４ｐ１、２０４ｐ２、３０４ｐ１、３０４ｐ２、４０４ｐ１、４０４ｐ２、５０４ｐ１、５０４ｐ２、６０４ｐ１、６０４ｐ２、７０４ｐ１、７０４ｐ２：ｐ型シリコン柱
１０４ｎ１、１０４ｎ２、２０４ｎ１、２０４ｎ２、３０４ｎ１、３０４ｎ２、４０４ｎ１、４０４ｎ２、５０４ｎ１、５０４ｎ２、６０４ｎ１、６０４ｎ２、７０４ｎ１、７０４ｎ２：ｎ型シリコン柱
１０５、２０５、３０５、４０５、５０５、６０５、７０５：ゲート絶縁膜
１０６、２０６、３０６、４０６、５０６、６０６、７０６：ゲート電極
１０６ａ、１０６ｂ、２０６ａ、２０６ｂ、２０６ｃ、３０６ａ、３０６ｂ、４０６ａ、４０６ｂ、５０６ａ、５０６ｂ、５０６ｃ、５０６ｄ、６０６ａ、６０６ｂ、６０６ｃ、６０６ｄ、７０６ａ、７０６ｂ、７０６ｃ：ゲート配線
１０７ｐ１、１０７ｐ２、２０７ｐ１、２０７ｐ２、３０７ｐ１、３０７ｐ２、４０７ｐ１、４０７ｐ２、５０７ｐ１、５０７ｐ２、６０７ｐ１、６０７ｐ２、７０７ｐ１、７０７ｐ２：ｐ＋拡散層
１０７ｎ１、１０７ｎ２、２０７ｎ１、２０７ｎ２、３０７ｎ１、３０７ｎ２、４０７ｎ１、４０７ｎ２、５０７ｎ１、５０７ｎ２、６０７ｎ１、６０７ｎ２、７０７ｎ１、７０７ｎ２：ｎ＋拡散層
１０８、２０８、３０８、４０８、５０８、６０８、７０８：シリコン窒化膜
１０９ｐ１、１０９ｐ２、１０９ｎ１、１０９ｎ２、２０９ｐ１、２０９ｐ２、２０９ｎ１、２０９ｎ２、３０９ｐ１、３０９ｐ２、３０９ｎ１、３０９ｎ２、４０９ｐ１、４０９ｐ２、４０９ｎ１、４０９ｎ２、５０９ｐ１、５０９ｐ２、５０９ｎ１、５０９ｎ２、６０９ｐ１、６０９ｐ２、６０９ｎ１、６０９ｎ２、７０９ｐ１、７０９ｐ２、７０９ｎ１、７０９ｎ２、：シリサイド層
１１０ｐ１、１１０ｐ２、１１０ｎ１、１１０ｎ２、２１０ｐ１、２１０ｐ２、２１０ｎ１、２１０ｎ、３１０ｐ１、３１０ｐ２、３１０ｎ１、３１０ｎ２、４１０ｐ１、４１０ｐ２、４１０ｎ１、４１０ｎ２、５１０ｐ１、５１０ｐ２、５１０ｎ１、５１０ｎ２、６１０ｐ１、６１０ｐ２、６１０ｎ１、６１０ｎ２、７１０ｐ１、７１０ｐ２、７１０ｎ１、７１０ｎ２：コンタクト
１１１ａ、１１１ｂ、２１１ａ、２１１ｂ、２１１ｃ、３１１ａ、３１１ｂ、４１１ａ、４１１ｂ、５１１ａ、５１１ｂ、６１１ａ、６１１ｂ、７１１ａ、７１１ｂ、７１１ｃ：コンタクト
１１２、２１２、３１２、４１２ａ、４１２ｂ、５１２ａ、５１２ｂ、６１２ａ、６１２ｂ、７１２：コンタクト
１１３、２１３、３１３、４１３、５１３、６１３、７１３：第１メタル配線
１１４、２１４、３１４、４１４、５１４、６１４、７１４：コンタクト
１１５、２１５、３１５、４１５、５１５、５１６、６１５、６１６、７１５：第２メタル配線

Claims (16)

  1. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に１列に配列することによりＮＯＲ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記４つのトランジスタは、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと
    で構成され、
    前記第１のＮチャネルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第１のＰチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
    前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第１のＰチャネルＭＯＳトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタのソース領域は、前記第２のＰチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタのソースは、コンタクトを介して基準電源端子に接続されており、
    前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源供給端子に接続されていることを特徴とする半導体装置。
  2. 前記４つのトランジスタは、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記４つのトランジスタは、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタのゲートが、コンタクトを介して接続されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記４つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  6. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に１列に配列することによりＮＯＲ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記４つのトランジスタは、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと
    で構成され、
    前記第１のＮチャネルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
    前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第１のＰチャネルＭＯＳトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタのソース領域は、前記第２のＰチャネルＭＯＳトランジスタのドレイン領域とコンタクトとシリサイド領域を介して接続されており、
    前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタのソースは、コンタクトを介して基準電源端子に接続されており、
    前記第２のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源供給端子に接続されていることを特徴とする半導体装置。
  7. 前記４つのトランジスタは、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記４つのトランジスタは、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項６に記載の半導体装置。
  9. 前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタのゲートが、コンタクトを介して接続されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記４つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項６に記載の半導体装置。
  11. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に１列に配列することによりＮＯＲ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記４つのトランジスタは、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと
    で構成され、
    前記第１のＮチャネルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第一のＰチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
    前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び、前記第１のＰチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタのソース領域は、前記第２のＰチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
    前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して基準電源端子に接続されており、
    前記第２のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源供給端子に接続されていることを特徴とする半導体装置。
  12. 前記４つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１１に記載の半導体装置。
  13. 前記４つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタのソース領域を、各々、前記４つのトランジスタが１列に配置された列方向と垂直方向に延在させたシリサイド領域を設けて、前記延在させたシリサイド領域とコンタクトを介して基準電源端子と接続することを特徴とする請求項１２に記載の半導体装置。
  14. 請求項１３に記載の半導体装置における１列に配置された４つのトランジスタで構成される回路を、１列に配置された方向と垂直方向に複数個配置し、前記延在させたシリサイド領域を各々共通接続させて、且つ、複数個にひとつの割合で、前記延在させたシリサイド領域とコンタクトを介して基準電源端子と接続することを特徴とする半導体装置。
  15. 前記４つのトランジスタは、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１１に記載の半導体装置。
  16. 前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタのゲート配線が、コンタクトを介して、各々異なる信号線により供給されることを特徴とする請求項１５に記載の半導体装置。
PCT/JP2013/070589 2013-07-30 2013-07-30 半導体装置 Ceased WO2015015566A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
PCT/JP2013/070589 WO2015015566A1 (ja) 2013-07-30 2013-07-30 半導体装置
JP2014535842A JP5686931B1 (ja) 2013-07-30 2013-07-30 半導体装置
US14/824,565 US9627496B2 (en) 2013-07-30 2015-08-12 Semiconductor with a two-input NOR circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/070589 WO2015015566A1 (ja) 2013-07-30 2013-07-30 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/824,565 Continuation US9627496B2 (en) 2013-07-30 2015-08-12 Semiconductor with a two-input NOR circuit

Publications (1)

Publication Number Publication Date
WO2015015566A1 true WO2015015566A1 (ja) 2015-02-05

Family

ID=52431147

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/070589 Ceased WO2015015566A1 (ja) 2013-07-30 2013-07-30 半導体装置

Country Status (3)

Country Link
US (1) US9627496B2 (ja)
JP (1) JP5686931B1 (ja)
WO (1) WO2015015566A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947664B1 (en) 2016-10-14 2018-04-17 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
JP2020519019A (ja) * 2017-05-01 2020-06-25 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 垂直ゲートオールアラウンドライブラリアーキテクチャ
JP2023553413A (ja) * 2020-12-07 2023-12-21 インターナショナル・ビジネス・マシーンズ・コーポレーション 共有エピタキシャル層を有する半導体構造体

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10218357B2 (en) 2013-11-02 2019-02-26 Wave Computing, Inc. Logical elements with switchable connections for multifunction operation
US10290639B2 (en) * 2017-09-12 2019-05-14 Globalfoundries Inc. VNW SRAM with trinity cross-couple PD/PU contact and method for producing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009096464A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置およびその製造方法
JP2010251586A (ja) * 2009-04-17 2010-11-04 Unisantis Electronics Japan Ltd 半導体装置
JP2010258345A (ja) * 2009-04-28 2010-11-11 Unisantis Electronics Japan Ltd Ｍｏｓトランジスタ及びｍｏｓトランジスタを備えた半導体装置の製造方法
JP2011108702A (ja) * 2009-11-13 2011-06-02 Unisantis Electronics Japan Ltd 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2593428A1 (fr) 1986-01-29 1987-07-31 Stihl Andreas Chaine a scier
JPH02241346A (ja) 1989-03-13 1990-09-26 Hitachi Ltd 整流子付回転電機の電機子とその製造方法及び電機子コイル用導体
US5031809A (en) 1990-04-25 1991-07-16 Roberts Wendell J Fish stringer apparatus
JP5130596B2 (ja) 2007-05-30 2013-01-30 国立大学法人東北大学 半導体装置
US8188537B2 (en) 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
US8378425B2 (en) 2008-01-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device
WO2009095998A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
CN105140136B (zh) * 2009-03-30 2018-02-13 高通股份有限公司 使用顶部后钝化技术和底部结构技术的集成电路芯片
JP4756221B2 (ja) 2010-06-29 2011-08-24 日本ユニサンティスエレクトロニクス株式会社 半導体記憶装置
JP5686932B1 (ja) * 2013-07-30 2015-03-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009096464A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置およびその製造方法
JP2010251586A (ja) * 2009-04-17 2010-11-04 Unisantis Electronics Japan Ltd 半導体装置
JP2010258345A (ja) * 2009-04-28 2010-11-11 Unisantis Electronics Japan Ltd Ｍｏｓトランジスタ及びｍｏｓトランジスタを備えた半導体装置の製造方法
JP2011108702A (ja) * 2009-11-13 2011-06-02 Unisantis Electronics Japan Ltd 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947664B1 (en) 2016-10-14 2018-04-17 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
US10607992B2 (en) 2016-10-14 2020-03-31 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
US10978454B2 (en) 2016-10-14 2021-04-13 Elpis Technologies Inc. Semiconductor device and method of forming the semiconductor device
JP2020519019A (ja) * 2017-05-01 2020-06-25 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 垂直ゲートオールアラウンドライブラリアーキテクチャ
JP7343395B2 (ja) 2017-05-01 2023-09-12 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 垂直ゲートオールアラウンドライブラリアーキテクチャ
JP2023553413A (ja) * 2020-12-07 2023-12-21 インターナショナル・ビジネス・マシーンズ・コーポレーション 共有エピタキシャル層を有する半導体構造体
JP7671118B2 (ja) 2020-12-07 2025-05-01 インターナショナル・ビジネス・マシーンズ・コーポレーション 共有エピタキシャル層を有する半導体構造体
US12310102B2 (en) 2020-12-07 2025-05-20 International Business Machines Corporation Stacked vertical transport field-effect transistor logic gate structures with shared epitaxial layers

Also Published As

Publication number Publication date
US9627496B2 (en) 2017-04-18
US20150349078A1 (en) 2015-12-03
JPWO2015015566A1 (ja) 2017-03-02
JP5686931B1 (ja) 2015-03-18

Similar Documents

Publication Publication Date Title
JP5686932B1 (ja) 半導体装置
US8183600B2 (en) Semiconductor integrated circuit device with reduced cell size
JP5686931B1 (ja) 半導体装置
US8525552B2 (en) Semiconductor integrated circuit device having a plurality of standard cells for leakage current suppression
US9117528B2 (en) Semiconductor device
JP5677642B1 (ja) 半導体装置
JP5688189B1 (ja) 半導体装置
JP5688190B1 (ja) 半導体装置
JP5677643B1 (ja) 半導体装置
JP5688191B1 (ja) 半導体装置
US9876504B2 (en) Semiconductor device
US9627407B2 (en) Semiconductor device comprising a NOR decoder with an inverter
US9590631B2 (en) Semiconductor device
US9641179B2 (en) Semiconductor device
US20150069470A1 (en) Integrated circuit device
WO2015037086A1 (ja) 半導体装置
JP2010087341A (ja) 半導体装置

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2014535842

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13890713

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13890713

Country of ref document: EP

Kind code of ref document: A1