TW201039409A - Integrated circuit 3D memory array and manufacturing method - Google Patents
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Description
201039409 rynjuyj 30446twf.doc/n 六、發明說明： 【發明所屬之技術領域】 本發明是有關於高密度記憶體元件，且特別是有關於 其中多個記憶體單元平面經配置以提供三維 (three-dimensiona卜3D)陣列的記憶體元件。 【先前技術】 隨著積體電路中之元件的關鍵尺寸縮減至一般記憶 體單元技術之限值’設計者一直在尋找用於堆疊多個記憶 體單元平面以達成較大儲存容量且達成每位元之較低成本 的技術。舉例而s ’在Lai等人之「A Multi-Layer Stackable
Thin-Film Transistor (TFT) NAND-Type Flash Memory」 (IEEE國際電子元件會議，2006年12月11日至13曰） 中’以及在 Jung 專人之「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」（IEEE國際電子元件會議，2006年12月11 曰至13日）中’將薄膜電晶體技術應用於電荷捕集記憶體 技術。 而且’在 Johnson 等人的「512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells」 (2003年11月的IEEE固態電路期刊第38卷11期（IEEE J. of Solid-State Circuits, vol. 38, no. 11))中，已將交叉點陣 列（cross-point array)技術應用於反熔絲（anti-fuse)記憶 體。在Johnson等人描述之設計中，提供多個字元線層及 位元線層，其中在交叉點處具有記憶體構件。記憶體構件 201039409， ry/ui/u 30446twf.doc/n 包括連接至字元線之p+多晶矽陽極，以及連接至位元線之 η-多晶矽陰極，其中陽極與陰極藉由反熔絲材料而分離。 在Lai等人、Jung等人以及J〇hnson等人描述之製程 中，針對每一記憶體層存在若干關鍵微影步驟。因此，製 造元件所需之關鍵微影步驟的數目由所構建之層的數目倍 增。關鍵微影步驟是昂貴的，且因此需在製造積體電路之 過程中使關鍵微影步驟減至最少。因此，儘管使用3D陣 列達成較南密度之益處，但較高製造成本限制所述技術之 使用。 在 Tanaka 等人的「Bit Cost Scalable Technology with
Punch and Plug Process for Ultra High Density Flash Memory」（2007 VLSI技術討論會技術論文彙編（2〇〇7
Symposium on VLSI Technology Digest of Technical
Papers) ; 2007年6月12曰至14曰，第14至15頁）中描 述另一結構，其在電荷捕集記憶體技術中提供垂直「反及」 (NAND)單元。Tanaka等人描述之結構包含具有類似於 NAND閘而操作之垂直通道的多閘極場效電晶體結構，其 使用石夕-氧化物-氮化物-氧化物-矽 (silicon-oxide-nitride-oxide-silicon ’ SONOS)電荷捕集技 術來在每一閘極/垂直通道界面處產生儲存位點 。所述記憶 體結構疋基於配置為用於多閘極單元之垂直通道的半導體 材料柱，其具有鄰近於基板之下部選擇閘極、位於頂部之 上遥擇閘極。使用與所述柱相交之平面電極層來形成多 ，水平控制閘極。用於控制閘極之平面電極層不需要關鍵 微衫，且因此節省成本。然而，在上述垂直單元之每一者 201039409 a p /\j i t \ /w 30446twf.doc/n 的頂及底部需要關鍵微影步驟。而且，在可以此方式成 層之控制閘極的數目上存在限制，所述數目由諸如垂直通 道之傳導性、所使用之程式化及抹除過程等因素決定。 需要提供一種具有較低製造成本之用於三維積體電 路記憶體的結構，其包含可靠的、非常小的記憶體構 【發明内容】 o o 種3D 5己憶體元件是基於電極柱陣列及多個電極平 面的’所述多個電極平面在界面區與所述_柱相交 逑界面區包含記龍構件^使用二_碼來選擇所述 極柱’且可使用第三維上之解碼來選擇所述多個電極平面。 描述一實施例，所述實施例包括積體電路基板，苴呈 ^己憶體單元存取層’所述記憶體單元存取層具有存取二 ，陣列及對應的位於頂面上之觸點陣列。多個導電層位於 列上方或下方’藉由絕緣層彼此分離且i所述 =件陣列分離。電極柱陣列延伸穿過所述多個犀 及、、、巴緣層。電極柱（諸如）夢由接觸總^ 轉接至掛雍沾;Μ从 由接觸觸點陣列中之觸點而 電芦之严憶體構件位於所述柱與所述導 中;其中所述記憶體構件中之每 炫體）串聯之可程式化構件（諸如反 在替代例中，可使用薄膜電曰 上或之間形成存取元件陣列。 ㈣打在¥電層 實施，中’電極柱包括具有第 曰石夕’且所述多個導電層 晶秒，藉此在界面區中形成包含二:¾ 30446twf.d〇c/n 201039409 絲材料（諸如氧化矽）或其他 於所述二極體之陽極與陰極之二斗之層形成 術。 间亦可利用其他整流器技 列解碼騎解碼電_接轉取 以回應於位址而選擇電極柱。平 且用 電層，且用以回應於位址而選擇導搞接至多個導 使未選定導電層之界面區中之整二 =向偏置，且 陣二====，點 材料層。記憶體構件中 =極柱包含呈導電材料芯之形式的接觸觸 對應觸闕導體，以及所述訂之記贿㈣層，以= ^所述讀體材料層上且接觸所述多 =_件中之可程式化構件包括芯與半導= 卜 間的界面區之記憶體材料層中的主動區。 之 每記憶體單元存取層中之存取元件在本文所述之 =例中包括垂直電晶體或水平電晶體，其中位元線及字 元線耦接至所述電晶體之汲極及閘極。 使用毯覆式沈積製程序列來形成所述多個導電居，並 中進行圖案化以組態所述層之周邊以便與平面解^ ^ 觸。可使用漸龜刻（taperedetching)製程來圖案 層’使得連續層在錐體（taper)上後退以形成突出部= (ledges) ’且沿所述錐體形成接觸所述層之突出部分的觸 201039409 3〇446twf.doc/n 點 片婉ίϊ―實施例中’導電層具有沿周邊之翼片，所述翼 電路接觸。積體電路包含丄所述多 碼電路i導體、其包含將所述多個導電層減立解 且向上延伸ΐ佈、插ί接Ϊ所述多個導電層上之翼片， Ο 麵接;兩積：翼片用以使得 歹i配=、’所相在由所述交錯翼Μ定之扣上延伸。 體單體元件之製造方法，其包含：形成記憶 形成存取元件陣列；形成上覆於所述 層中之存取元件陣列上的多個導電層；形 多個導==34多個導電層之電極柱_，其具有在所述 ^二間；丨笔貝之後，針對每—導電層，執行形成毯覆式 ❹ ί材雜多晶矽)層之步驟以及在所述毯覆式導 式絕緣材料層的步驟。用於形成電極 ί個ΐ;=列中之觸點中的一個觸點上方穿過所述 成諸如反轉材料=通側壁上形 上之電極通路，從而❹較高導電性材料^者 類似於鵁之金屬，錢似純化鈇之金屬氮化物）= 7 201039409 r^/υι,υ 30446twf.d〇c/n 立導電芯。 在本文所述之一製程t ’用於在毯覆式導電材料層上 界定周邊之技術包含圖案化所述周邊之多個部分，使得所 述部分包含經組態以與解碼電路接觸的翼片。在形成多個 導電層之後形成多個導電插塞，其接觸所述多個導電層上 之相應翼片，且向上延伸至上覆於所述多個導電層上之佈 線平面。所述翼片可以交錯方式配置，使得耗接至不同導 電層上之交錯翼片的導電插塞以列配置，所述列在由所述 交錯翼片界定之方向上延伸。 描述一種多個導電層之製造方法，包括：形成導電材 料與絕緣材料之多個交錯層；在所述多個交錯層上形成漸 縮蝕刻罩幕；使用所述漸縮蝕刻罩幕來蝕刻所述多個交錯 層，以界定使所述多個交錯層中之導電層之周邊暴露的錐 體，使得所述多個交錯層中之導電層之周邊在超過上方導 電層之周邊的架中延伸；以及形成多個導電插塞，所述導 電插塞接觸相應的架，且向上延伸至上覆於所述多個交錯 層上之佈線平面。使用單個漸縮蝕刻罩幕以及諸如反應性 離子蝕刻之蝕刻技術，來將罩幕之錐體轉移至所述多{固交 ，層之側面’從而在無需額外罩幕步驟之情況下述 架。 ^述-種新穎的三維-次程式化記憶體單元結構。在 ^實例巾，使用字元線及位元線來轉 接至電極柱。電極柱包含至少在外表面上之: ^夕4層’以及位於所述多_層上之介電反料層。 1極柱之側壁由多個摻雜多晶碎層接觸，所述摻雜多曰^夕 30446twf.doc/n 201039409 層具有與所述柱上之多晶矽之導電型相反的導電 多晶石夕層與電極柱之周邊之_界面區提供—記情體 元。在界面區巾提供聽絲㈣或其他可程式化電^ 藉由啟用耦接至用於選定柱之存取電晶體的一個 元線及-錄喊㈣記憶體單城行程式化。 與選定多晶石夕層之間的偏壓將擊穿（breakd〇wn)反熔=
他方式對界面區中之可程式化電阻記憶體構件 。由界面區中之p-n接面建立之整流器提供柱 1不同層上之記憶體單元之間的隔離。藉由感測選定位元 線上或所料電層巾與敎記憶體單元祕之—個 上的電流來讀出資訊。 ，曰 在審閱所附之圖式、詳細描述及申請專利範圍後可見 本發明之其他態樣及優點。 【實施方式】 參看圖1至圖19而提供本發明之實施例的詳細描述。 Ώ 1為夕層級5己丨思體單元之剖面。所述記憶體單元形 =積體電路基板上，所述積體電路基板在此實例中包含 雜^體主體1〇’其具有以列形式圖案化於表面上的溝渠隔 、、、。構12。在溝渠隔離結構12之間，沈積植入物以形成 一式擴散位元線11。繪示用於單個記憶體單元柱之存取 兀4 ’其由具有由閘極介電層29圍繞之汲極13、通道14 ^及源極15的垂SFET<t晶體組成。絕緣層16上覆於半 、=歧上。子元線17橫穿陣列’且圍繞垂直FET之 I逼14。在此實例中，絕緣層18上覆於字元線上。矽化 30446twf.d〇c/n 201039409 物層19形成於源極I〗 19上界定並圖案化鎢接觸焊塾=此實=在^夕化物層 及層22之絕緣層上覆於接 ^^ ^包含層21 自接觸焊墊20至半導體 〇上圖中所示結構之 為包含記憶體單元存取層1〇〇 =如，塊體石夕）的部分 多個導電層23-i /23 n上^^電路基板的部分。 層以。絕緣層叫至及絕緣 :分^絕緣層2“覆蓋頂部導電層Μ:。= 所述多個‘ 用，多層級記憶體之電極柱由包含中央導電芯2 =二:述中央導電芯25 (例如）由鎢或其他合適電 ^衣成’且由多晶料鞘2 6圍繞。反縣材料或盆他 軸&多㈣外鞠26 ^斤 夕個導電層幻^至力 7 ^ 例中心盾 n在此實 =中包括相對〶度摻雜之η型多轉，而多晶料 =相S對輕度摻雜之？型多晶梦。較佳的是，多晶石夕外鞍 況之立厚度大於由ρ-η接面形成之空乏區之深度。空乏區之 深度邛分由用於形成其之η型及ρ型多晶矽之相對摻雜濃 度決定。亦可使用非晶矽來構建導電層23-1至23-η以及 外鞘26。而且，可利用其他半導體材料。 所述多個導電層23-1至23-η與柱之間的界面區（諸 如區30)包含記憶體構件，所述記憶體構件包括與如下文 參看圖3Α及圖3Β更詳細地闡釋之整流器串聯的可程式化 構件。 10 30446twf.doc/n 201039409 圖2緣示包含導電芯25、多晶石夕外鞍％以及記憶鄉 材料層27之電極柱的俯視圖佈局。位第 方且字元線Π佈設於正交的方向上。電極柱由= 3己憶脰材料層27圍繞。柱令之記憶體枯料層與所述導 中之每—者之間的環形界面界^包含記憶體構件之界 圖3Α !會示包含導電々况、多晶石夕外鞠％、導電芯 ❹ 25以及反麟㈣層27之記紐構件（諸如在界面㈣ 中）的一部分。在原生狀態下，例如具有大約5至1〇夺 2度的反料材料層27 (其可為二氧切、氮氧化石夕或 if氧切）具有高餘。可使用其他反熔賴料，諸如 氮化砍。 在程式化之後，反熔絲材料如圖3B所示而斷裂，且 絲材料内之主動區域31呈現低電阻狀態。在典型實施 善使SA化⑦反H程式化脈衝可包括在如下文參 >二19而描述之曰曰片上控制電路（on chiP contr〇l circuit) 衛1 制下施加的具有約1微秒之脈衝寬度的5至7伏脈 =買取脈衝可包括在如下文參看圖19响狀晶片上控 電路之控制下施加的具有取決独態之_寬度的（至 。讀取脈衝可比程式化脈衝短得多。記憶體構件 〇括串聯連接的可程式化構件、反熔絲層以及 面形成之整流器。 P ^ 電々圖情示電極柱之#代組態，其中省略圖丨之中央導 之二作為替代，電極柱包括由反熔絲材料層37圍繞 *歧多晶矽芯35。給予圖4之其他構件與如圖丨中所使 11 30446twf.doc/n 201039409 用之相同參考標號，且不再描述。 圖5為圖1之結構的示意性說明 存取電晶體41，使用位元線42 $★柱40耦接至 晶體41。多個記憶體構件至44:存取電 件中之每一者包含與整流器49=〇程： 構件48。此串聯電路示意圖表示圖3A及 ί式化 構，儘管反熔絲材料層被置於 \ =不之結 48由常用於指示反熔絲之^妾=處。可程式化構件 其他類型之可程式化電阻材#yi構^將理解’可利用 構建:;流:的抑接面 iff化鍺之固態電解質或其他合適材料的整流3 G供1 。對於其他代表性固態電解質材料，請：見
Gopalaknshnan之美國專利第7,382 647號。 月/見 記憶體構件44-1至44-n中之每一者耦接5料庵μ ;:面45-—其t電極平面:本; 層提供。電極平面4M至45_接至平面解碼 回應於位址而將諸如接地47之施加至 ^ ^使得記憶體構件中之整流肢向偏置或導電，且將ί 施加至未選定電極平面或使未選定電極平面浮置 传記憶體構件t之整流n反向偏置或不導電。 使
圖6提i、2個子元線以個位元線奶個平二 =體陣觸示纽麵。賴_包含字—及% D 其與位元線62及63相交。存取元件64、65、的及及J 於位兀線與字几線之間的交又點處。每一存取元件執接至 12 3〇446twf.doc/n Ο Ο 201039409 ί應的m68、69、m電極柱包含深度為數 目n」鮮面之記賴構件堆疊。因此 η=ί72^69轉接至記憶體構件^至 73-n。柱70輕接至記憶體構件叫至^。柱71柄接至 件3至75_n。圖6中未說明導電層以避免使圖 1擁擠/ 6所示之2χ2χη _可擴展至具有任一數目 之千面的數千字元録讀付元線 3中/St數目η可為2的冪以促進二進制解Ϊ，ΐ 如 4、8、16、32、64、128 等。 圖7為具有水平FET存取元件之級 =實體電路基板上，： 开;表面上以隔離元件之區。沈積植入物以 :成用於所赫取讀之源極81及祕82。字 =閘極介電質上位於源極81纽極82 二 質％上覆於半導體主體8G中之字元線上。插塞 951 ° 含位元 i 之、、二圖案化的金屬層。她86延伸至層間 之表面，且提供上面形成有電極柱的觸點（咖⑽、 如圖7之實施例中之括號所識制記憶體單元存取 包含自層，電質95之表面至半導體主體8〇的構二 在此實例中，多個導電層93_!至93_4上覆 92上，絕緣層92形成於記憶體單元存取層ι〇ι之了^緣層 絕緣層94-丨至94_3分離所述多個導電層。絕緣層9 ° 覆於導電層93-4上。 13 3〇446twf.doc/n 201039409 多層級電極柱由導電芯組成，所述導電芯包含由 =外賴88圍繞之中央導電芯87。反_材料或其他可= =電阻材料之層89形成於多晶石夕外勒88與多個導電^ ^ 93-4之間，從而在界面區中提供記憶體構件（你丨 古产才it90)。用於此實例之導電層93一1至93-4包括相^ ，而半導體外鞘88包括相對較輕度 圖8繪示使用類似於圖7所示之水平fet之存取亓 的佈局目。所料列包含用於電極柱之接觸 於位元線之接觸插塞84。位元線糾至3 直方式配置=存=83-1至83_2在此佈局中以垂 化，使得其本質上與;如圖;示圖案 2 (未圖示)可選擇性地在鄰 二 層與内圖之9導Br^9c說明用於界定多個交錯導電 接觸以用於解碼的;便與個別導電層形成 疊，其包含交替3段/在圖9a中，說明一堆 層 165、166、167、168 1 169 :8二 149 及 150 以及絕緣 毯覆式沈積而沈積，1覆_ =層及絕緣層是以交替 域，如圖中之虛線所指;覆=以=憶體區 為罩ί:罩幕可:4有漸_ ^ 層。接著可®宰化積如氮切之硬罩幕材料 化7^阻層，且對其進行侧以在光阻上 14 30446twf.doc/n 201039409 界定漸縮側邊。接著钱刻所得結構，其中光阻層 (taper)被轉移至硬罩幕16〇上之對應錐體17〇。、隹 9B所§兒明’接著以類似方式使用 勝應用諸如反應性離子軸（職tive _触 錐上之錐體170被轉移至導電層堆 且=之，應錐體175。在-些實施例中，可能省略 且堆豐之錐體㈣期間使用漸縮光阻構件。導電芦 ❹ Ο f 邊緣是參差的（stagg_)，以形成圍繞其^邊之 :由母—層之間的參差產生之架的寬度可由導電層之間 的絶緣層之厚度以及錐體175之斜率決定。 日 用於在硬罩幕上界定錐體17〇以及在導電層堆尺 定錐體175 _刻製程可為—連軸刻製程。或者，可^ 用弟:製程在硬罩幕⑽上界定錐體m，且使用第二】 刻W程在導電層堆疊上界定錐體175。 Μ圖^說明所述製程中之下—階段。在形成錐體⑺ 吃<^積絕緣填充物176，且在導電層15〇至i47之堆 坦化。接著’使用微影步驟來界定通路（―， 射ϋ々驟同時目案化用於所有層的所有通路。應用一 Γΐ:其相對於填充層176，對導電層150至147中 料具有高度選擇性。以此方式，所述通路中之每 餘刻製程在對應的導電層上停止。接著在記憶體 之周邊之—側上用插塞m、178、179、⑽且在 ;列區域之周邊之另一側上用插塞⑻、182、183、 僅你充所述通路。因此，導電層之周邊被圖案化，且 用於Mst以界疋硬罩幕160之一個微影步驟以及用以界定 :觸2 177至184之通路的位置的—個微影步驟來形成 15 30446twf.doc/n 201039409 三個）蝕刻製程來 觸點通路。而且，僅應用兩個（或可能 形成圖9C所示之結構。 圖10為陣列之-部分的簡化 導電層堆疊連接至平轉碼魏之上/时件在H 中，說明頂部介電層150。電極柱 ^ 透介電層150。 U丨皁列穿 與圖9C中之插塞177至ι84針 妩宝王184對應之接觸插塞（諸如 插基1S2) A電層之周邊配置。位於沿層⑽之邊緣之
-列中的接_塞_至上覆於導電層堆疊上之内連線 153 〇 導電層149延伸至内連線153之右方，且位於沿層刚 之邊緣之-财的接觸插塞触至内連線⑽導電層148 延伸至内連線154之右方，且位於沿㉟148之邊緣之 中的接觸插餘接至内連線155。導電層147延伸至内連 線155之右S，且位於沿層147之邊緣之一列中的接觸插 塞耦接至内連線156。
上覆於陣列上之内連佈線153至156之簡化視圖意欲 說明將記憶體陣列中之多個導電層純至内連佈線的方 式。所述内連佈線接著可在必要時路由至（r〇ute)平面解 碼電路。而且，内連佈線可用以在陣列區域上更均勻地分 佈施加至導電材料層之偏壓。 圖11及圖12共同繪示包含3D記憶體陣列之積體電 路之一部分以及包含多個金屬化層及周邊電路之記憶體單 元存取結構的剖面。而且，可在下文參看圖13A至圖13B 陳述之製造方法的描述期間參考圖1丨及圖12。 16 30446twf.doc/n 201039409 圖11繪示形成於基板200上之記憶體陣列的一部 分。水平FET由基板200中之源極區163、265及汲極區 164、266界定。溝渠隔離結構161及162隔離基板中之區。 子元線267·及268提供用於存取元件之閘極。層間介電質 269上覆於字元線267、268及基板上。接觸插塞270、271、 272及273延伸穿過層間介電質269到達具有介電填充物 278之上覆金屬化平面，所述介電填充物278包含搞接至 觸點271及273之位元線275及274。接觸焊墊277及276 延伸穿過介電填充物278到達上覆觸點281及28〇，觸點 281及280延伸穿過另一層間介電質279。且有介雷措古私 辦之另-金屬化平面上覆於介電層279上^觸
Ο 及283耦接至下伏觸點280及281，從而提供到達下方存 取兀件之連接。在此實施例中，記憶體單元存取層I%包 含自接觸焊墊282、283穿過存取電晶體的組件，所述存取 電晶體包含位於基板200中之源極區及沒麵163、164、 265、266。基板200可包括位於此項技術中已知 撐積體電路之絕緣層或其他結構上的塊财切層。、叉 多個電姉配置於記憶體單元存取層185之^ 此圖中，說明包含導電芯192、多曰石々认赴、丨任 姑枓呙1Q4夕筮堂拉4 夕日日石夕外鞘193及反熔絲 材枓層194之弟-電極柱，以及包含導電芯、 外鞘190及反熔絲材料層191之第二带 …夕日日矽 麵接至焊塾282。第二電極桂轉接至了 —電極柱 上覆於記憶體單元存取層185上:3。絕緣層186-1 緣層上。交替的導電層層1874上覆於絕 186-2至186-4形成於導電岸以 187_4以及絕緣層 層_之頂部。介電填充物 17 201039409 λ /，v/ 九…30446t\vf.doc/n 188上覆於所述結構上，且具有平面頂面。 圖12繪示所述元件至周邊區中之延續，在周邊區中 形成支援電路，且形成與所述多個導電層之接觸。在圖12 中，說明包含導電芯189、多晶矽外鞘19〇及反熔絲層191 之電極柱，且應用與圖11中所使用之參考標號相同的曰參考 標號。如圖12所示，周邊元件包含由源極2〇4、閘極^〇7 以及汲極203形成之電晶體。圖中說明溝渠隔離結構2〇ι。 在周邊中構建許㈣元件，以支援積體電路上之解碼邏輯 及其他電路。在周邊電財使衫個金屬化平面以用於佈 線内連。因此，接觸插塞21〇自汲極2〇3延伸至上部層中 之導線217。插塞218自導線217延伸至另—層中之導線 21 Q 〇 導電層187-1至187-4耦接至對應的接觸插塞223、 222'22卜220。内連線224至227 _至所述插塞， 供所述多個導電層與元件周邊中之解碼電路之間的内連。 “士 fit圖13B包含可應用於製作圖11及圖12所示 之、、-口構的方法的流程圖。出於此應用之目的—+ =3〇〇涉及形成包含位元線、字元線 ^ 層。在此階段，積體電路基:上Si 中製程，元件之記憶體區 令之4體早7G存取層的頂面具有觸點陣列，其 之觸點282、283。在此階段，已應用標準製造技$入 形成周邊電路及存取元件所带° Η匕5 步称，用耐火金屬 層情涉及之，及内連件，使得大量多晶=== 斤#及之熱預异不會干擾下伏内連件。 、 J〇446twfd〇c/n 201039409 接下來，在記憶體單 如，186-〗）（3〇ί ) 取層上沈積層間介電質（ 化矽、氡化矽或其他層：d質可為二氧化矽、氡氡 層與介電層之交替毯覆式沈^2。接2，執行導電 供充當電極平面之多個導電声 J。此等毯覆式沈積提 所述導電層可為相對高度穆^ 1 ’ 187_1至187-4)。 所述導電層之典型厚度可為大約^太多晶石夕、(=多晶石夕）。 電層之間形成絕緣。在一個 不米。所述，丨電層在導 Ο 土 ”奈米。其他實例將定=心 或= 體,：，電層的二= 右而受的邊，對多晶矽層 于 矽之頂側形成矽化物層。在下— 丁=，从在多晶 界定並打通用於記憶體單元心 =圖案來 多個多晶料面到達記憶體單m杨路穿過所述 广am、 豆單兀存取層上之對鹿趨駐 户曰二應用反應性離子钱刻製程來形成穿過二氧^匕石夕及 ^曰夕g之較㈣高縱橫比孔，啸供用於電極柱之通 〇 熔通之^在_主通路之侧壁上沈積反 ms層（304)。可使用原子層沈積或化學氣 技術巧:積反溶絲介電質。合適的材料包含氧化石/、氮化 矽、氮氧化矽、諸如氧化物/氮化物/氧化物之多層結構 反熔絲介電質層之典型厚度可大約為5至10奈^了或多或 少。在使用二氧化矽作為反熔絲材料之實施你^中'，可用 熱氧化製程在所述多個多晶矽層之暴露邊緣上形成所述反 熔絲材料。在此實施例中，反熔絲材料可不在電極柱之側 面上形成連續層，而是僅在界面區中形成。 在形成反溶絲層之後’在電極柱通路之側壁上之反溶 19 201039409 30446twf.doc/n 上沈積多，層（3G5)。在—個實施例中，在反 溶絲電質上施加薄多S π @ ^ 之導電型相反的導電型阳因f，^具有與導電層中所使用 雜之p型多日㈣。 （！如）物加相對輕度摻 對反㈣材料及多晶奴所得層進行各向異性 伏impie、侧以打通電極柱通路之底部，從而暴露下 電極材料（307) I牛驟it ’在電極柱通路内沈積中央 m , ' 驟可涉及第一多晶矽沈積，使得步 石夕的έ人^沈積之薄多晶秒層與步驟3(36中所沈積之多晶 於由電贿與多個導電層之間的界面中之 a Λ ^立之空乏區的深度。藉由以比電極柱中所使
所述多個導電層，空乏區將位S 在額外的多晶石夕沈積之後，可在中 後'你田4 ^性更大之材料。在沈積中央電極材料之 結構 學機械研磨製程或其他平坦化製程來回姓所得 ϋ 在所述結構上沈積層間介電質（步驟 圖L 了述多個導電層之後，使用上文參看圖9Α至 區Μ 奴錐體侧製程在導電層之周邊上界定觸點 點ί域可使用#倾術在所述多個導電層上界定觸 #储術可涉及所賴程巾之其他·處的微与 ^如，所應用之技術將理解。下文參 ， =物並電:^邊之:，在結構上‘ 電層之周邊::觸:的2:;:過絕緣填充物到達導 20 30446twf.doc/n 201039409 化f 填充所述通路，且應用金屬 〇π 4 机1欠應用線BEOL製轾夕饴*山 (backend)來完成積體電路（312)。 而
Ο 圖14A及圖14B說明用於所述多個導電層中之 的圖案’其可應祕在包含交錯翼片（池）之平 邊上建立内連觸點。因此，目14A纟會示平面A，且圖刚 ，不平面B。翼片25GA至253A沿平面A之周邊而定位。 翼片251B至253B沿平面B之周邊而定位。將所述翼片定 位成使得當所述平面如圖15所示而重疊時，觸點（例如， 觸點255)交錯，且界定一平行於所述平面之周邊的列。 因此，用於平面A之内連線以及用於平面b之内連線可平 行路由至所述翼片。此技術顯著減少與所述多個導電層形 成接觸所需之面積。父錯可涉及2個以上平面，諸如8個 或16個平面或更多，以便顯著節省元件上之更多面積。然 而，此技術涉及具有導電材料之每一毯覆式沈積的非關鍵 圖案步驟。 圖16說明一種用於擴展可應用於單個電極枉中之導 電層之數目’同時維持相對較小之通路佔據面積 (footprint)的技術。圖16所示之結構包含一堆疊，其包 含若干導電層組400-402。第一導電層組400是藉由使絕 緣體層423-1至423-4及導電層424-1至424-4在層422上 交替而形成。其他組401及402包括類似結構。所述製程 涉及首先製作第一導電層組400，界定穿過所述第一組之 電極柱通路，以及形成電極柱之第一部分。電極枉接觸焊 21 30446twf.doc/n 201039409 塾420之第-部分輕接至存取元件419。接下來，在所述 第-組上界定第二導電層組4〇1。穿過第二組界定電 ，柱通路’其打通到達電極柱之第一部分的通路。在穿過 第二導電層組401之通路内形成電極柱之第二部分。 如圖中所示，電極柱之第二部分可與第一部分稍微失 對準^滅gned)’因為祕界定通路之微影製程中涉及 對準谷許度。選擇性地，可藉纟微影步 觸焊墊似，以在需要時在微影製程中提供較佳^對^ 命度。最後，穿過第三導電層組搬界定電極柱通路，盆 =^淑第二部分的通路。在第三導電層組4⑽ 内=成電極柱之弟三部分。圖式亦繪示電極柱 與第二部分之間的選擇性接觸焊塾 : 組四個導電層，但所述技術之實施例可涉; 之平面(諸如16個、32個、64個或更多)，= = 之每一堆疊部分。 ，、接觸包極柱 530，==^^施例，其包含位於頂部之觸點 用碼電_脑觀_530。可使 用（例如）薄膜％晶體在所述柱上製成列解碼 碼電路。在未圖示之積體電路基板上 订解 疊。絕緣層520上覆於基板上。多個導電單，堆 上覆於層520上。絕緣層524]至524別 至52^=此分離。絕緣層524_η覆蓋頂部導“ J 在此貫例中，用於多層級記憶體 a η。 W組成，半導體芯521 (例如)由？型;導體芯 絲材料或其他可程式化_材_^=半= 22 30446twf.doc/n 201039409 芯521與多個導電層523_丨至 f電層咖至523-η包括相對高度摻‘ ’ 反熔絲材料層522可如圖所示為带 圭夕日日矽。 :除用於侧穿過所述層以財伏解碼電IS:製S 位於所述多個導電層5234 區（諸如區529)包含記怜體構#戶口:、挺之間的界面 ^ L G體構件，所述記憶體構件包括 Ο Ο 如上文所_之與魏H㈣的可程式化構件。 圖18為又-替代例中之多層級記憶體單元的剖面， "中s己憶體構件包括與整流器串聯之反熔絲，1 面…區（諸純㈣）中之p+/氧化物㈣+結_ =用二 所况明之貫施例繪示類似於圖17之倒置柱的倒置柱，其中 位於頂部之觸點630用於連接至解碼電路。界面區中之p+/ 氧化物/p-/n+結構亦可應用於諸如上文所述之解碼電路在 底部的實施例中。記憶體單元堆疊形成於未圖示之積體電 路基板上。絕緣層620上覆於基板上。多個導電層623—1 至623-n上覆於層620上。絕緣層624-1至624-n-l使導電 層623-1至623-n彼此分離。絕緣層624-n覆蓋頂部導電 層623-n。 兒 如圖18所示之多層級記憶體之電極柱在此實例中由 包含中央芯625之導體組成，所述中央芯625 (例如）由 高度摻雜之p型多晶矽（p+)製成。中央芯625由諸如氣 化矽或氮化矽之反熔絲材料層622圍繞。半導體外鞘621 圍繞反熔絲材料層622，且包括輕度摻雜之p型（p-)多 晶矽或其他半導體。導電層623-1至623-n在此實例中包 23 3〇446twldoc/n 201039409 Γ。對高度雜之_(n+)彻，爛半導細 在所述多個導電層623_1 (諸如區629)包含記_體 〜柱之間的界面區 式化構件，所述可程所述記憶體構件包括可程 點、位於反溶絲層62/中之括位於芯625中之㈣ 令之p-節點，所述可程 器包含位於半導體外勘伽一串％•，所述整流 層中之n+節點。在此每之1^節點以及位於對應導電 含：在所述多個於電極柱之製造方法包 壁上沈積半導體以 料層aTj極材料填充反熔絲材心 圖。康本發明實施例之積體電路的簡化方塊 I 含位於半導體基板上之如本文所述 曰咖陣列460。列解碼器461輕接至多個字 丄至中之列而配置。行解碼器 陣列46G中之記憶體單元讀取資^=^ @ 458在線459上輕接至記憶體陣列 瑪哭偏，電極ί面。位址在匯流排465上供應至行解 二益_、、、列解碼器461以及平面解碼器458。區塊460 中之感測放大器及資料輸入結構在此實例中經由資料匯流 排I67減至行解碼1 463。資料經由資料輸入線仍自 積電路475上之輸入/輸出埠或自積體電路475内部或外 部之其他貢料源供應至區塊466中之資料輸入結構。在所 24 ^〇446twf.doc/n ❹ 〇 201039409 5兄明之貫施例令，稽轉兩 用處理器或特殊㈣: έ其他電路474，諸如通 單元陣列支援之'：片:路’或提供由薄膜炫絲相變記憶體 模組的組合。資;(System.a'chiP)功能性之 測放大器供應至線;72自區塊466中之感 積體:路，部或外邹之蟑’或供應至 制經由s 機爾建之控制器控 壓（諸如讀取及程式化=提供之偏心己置供電電 已知之特殊用途邏^電=加。可使用此項技術中 例中，丨％ 3 # 來構建所述控制器。在替代實施 中，特殊用途邏輯電路t雨=之操作。在又一些實施例 述控制器。 〇通用處理器之組合可用於構建所 雖然藉由參考上女 揭露本發明，但库理解，H描述之較佳實施例及實例而 制性意義。職孰習此㈣4貫例4欲具有說明性而非限 所述修改及組合將在样容易想到修改及組合， 之範疇内。 知月之精神以及隨附申請專利範圍 【圖式簡單說明】 圖1為垂直FET存取 元件之多個記憶體構件之多包含用於如本文所述之 圖2為已移除導電層之極柱的剖面。 圖认說明包含處於t層級電極柱的俯視圖。 級電極柱上的界面區。兔阻狀態之記憶體構件之多層 201039409 - — i0446twf.doc/n 圖3B 5兒明包含處於低電阻狀態之 級電極柱上的界面區。 〜。己丨思體構件之多層 圖4為包含ϋ體乡晶料之 例的剖面。 安極柱之替代實施 層級電極柱的示 意圖 圖5為諸如圖丨所示之存取元件及多 】：由多層級電極柱組成之記憶體陣列之—部 圖
分的示意圖 的多【=柱: 元二::：圖7所示而構建之記憶體陣列之字 周邊祕基於漸祕㈣圖案化導電層之 之内==及用於將導電層連接至平面解碼電路 圖11為包含水平FET存取元件之記憶辦列之 分的剖面。
圖12為记憶體陣列之另一部分的剖面，所述部分包 §水平FET存取元件以及導電層之周邊上的内連插塞及通 路。 圖13A至13B為用於製造如本文所述之記憶體陣列之 方法的流程圖。 圖14A至14B說明包含經配置以用於與内連通路及插 塞形成接觸之交錯翼㈣導電層之佈局。 圖15綠示包含交錯翼片以及用於與解碼電路内連之 26 3〇446twf.doc/n 201039409 上覆佈線的導電層的俯視圖。 目之5己憶體平面之電極柱 圖16為說明可用於極大數 堆豐的剖面圖。 園W马包含耦接至解碼 極柱之替代實施例的剖面。 ，一一 圖I8為包含Ρ+/反熔絲/純+結構作為記憶羞 夕層級電極柱之替代實施例的剖面。 心冓件之 Ο
圖19為包含具有列解碼電路、行解碼 碼電路之3D記憶體陣列之積體電路的示 及千面解 【主要構件符號說明】 10、 80 :半導體主體 、85-4、274、275、464 : 11、 42、63、85-1、85-2、85-3 位元線 12、161、162、201 :溝渠隔離結構 13 ' 82、164、203、266 :汲極/没極區 14 :通道 15、 81、163、204、265 :源極/源極區 16、 18、21、22、24-1、24-2、24-3、24-(n-2)' 24-(n—1)、 24-n、92、94-卜 94-2、94-3、94-4、95、176、186-1、188、 269、278、279、284、422、423-卜 423_2、423_3、423_4、 520 > 524-1 ^ 524-2 > 524-3 ^ 524-Π-2 > 524-n-l > 524-n > 620 > 624-1、624-2、624-3、624-n-2、624心卜 624-n :層/絕緣 層/層間介電質/介電層/祕體層/崎填充物/填充層/介電 填充物 268 、 462 : 17、43、60、61、83、83-1、83-2、267 字元線 27 3〇446twf.doc/n 201039409 19 :矽化物層 20、276〜277、282〜283、420、431〜432 :接觸焊塾 23-：1、23-2、23-3、23-(n-l)、23-n、93]、93-2、93 3 93-4、147〜150、187-卜 187-2、187-3、187_4、42M、4 _、 424-3 > 424-4 ^ 523-1.523-2 ^ 523-3 ^ 523-n-l > 523-n > 623-1 . 623-2、623-3、623-n-l、623-n :導電層 =、87、189、192、625 :中央導電芯/導電芯/中央芯 26、 88、190、193 :多晶矽外鞘 27、 37、89、191、194、W、Mo . …， 622 .反熔絲層/反熔絲 材化記憶體材料層/記憶體材料層/環形記憶體 何料層/可程式化電阻材料層 29 :閘極介電層 3〇、529、629 :界面區/區/記憶體構件 31、96 :主動區域/主動區 35 ·固體多晶石夕芯 40、68、69〜71、151 :電極柱/柱 41 :存取電晶體 45-1、45-2、45-3、45-n:電極平面 46、458 :平面解碼器 47 :接地 48 :可程式化構件 49 :整流器 64、65〜67、419 :存取元件 I」、44-2、44-3、44'n、72-1、72_2、72-3、72-n、 75_2、3-2、73-3、73-n、74-1、74-2、74-3、74-n、75-1、 二75-3、75-n、90 :記憶體構件/構件 4、86、152、177〜184、210、218、220〜223、255、 28 30446twf.doc/n 201039409 270〜273、280、281、530、630 :插塞/接觸插塞/觸點 100、101、185 :記憶體單元存取層 153、154〜156、224〜227 :内連線/内連佈線 160 ·•罩幕/硬罩幕 170 :漸縮側邊/錐體 175 :錐體 200 :基板 207 :閘極 217、219 :導線 D 250A、251A、252A、253A、251B、252B、253B :翼 片 、 400〜402 :導電層組 459 :線 460 : 3D記憶體陣列/記憶體陣列 461 :列解碼器 463 :行解碼器 465、 467 :匯流排 466、 468 :區塊 Ο 469 :偏壓配置狀態機 471 .資料輸入線 472 :資料輸出線 474:其他電路 475 :積體電路 521 :半導體芯 621 .半導體外鞘 BL ·_位元線 WL :字元線
Claims (1)
- 30446twf.doc/r] 201039409 七、申請專利範園： h 一種記憶體元件，包括： 積體電路基板，包含存取元件陣列； 件陣歹電層，藉由絕緣層而彼此分離且與所述存取元 括陳列，其延伸穿過所述多個導電層，所述電極 取元件電極柱接觸所述存取元件陣列中的對應存 之間的界面ί =電極柱與所述多個導電層中之導電層 〇 每—件二位於所述界面區，所述記憶體構件中之 者匕括可程式化構件及整流器。 ^ 4如申料鄕圍第1項所述之記憶體元件，包含： 路元件陣狀騎碼電路及行解碼電 用、擇所述電極柱陣列中之電極柱；以及 導+ ίϊ至所料解電層之平面解碼電路，用以使選定 面區中之所述整流器正向偏置，且以 =電層^之界面區中之所述整流器反向偏置。 ❹ 诚带把，土申請專利範圍第1項所述之記憶體元件，其中所 導^ ° _中之電錄包括與對應存取元件電性連接之 材料述ΐ體與所述多個導電層之間的記憶體 化H :中心憶體構件中之每—者中之所述可程式 區。0括位於所述界面區之所述記憶體材料層中的主動 4. 如中請專利範圍第1項所述之記憶體元件，龙中所 逃存取元件_巾之麵元件包括： 中所 C3 T9AL· __ ‘ 電晶體 具有閉極、第一端子及第二端子；以及 30 3〇446twf.doc/n 201039409 所^取元件卩㈣包含_ 線、耦接至所述閘極之字亓妗η甘丄為子之位兀 至所述兩仙泉其中所述第二端子輕接 至所述迅極柱陣列中之對應電極柱。 if 乂如::專利11帛1項所述之記憶體元件，其中所 迹存取兀件陣列中之存取元件包括垂直電晶體。 ㈣1項所述之記紐元件，其中所 1 中之電極柱包括與所述對應存取元件電性連 Ο 有弟一導電型的半導體材料，以及位於所述半導體 4與所述多個導電層之間的反㈣材料層；以及 言μ其中所述多個導電層包括具有第二導電型之摻雜半 !τ體材料’使得所述記憶體構件中之每一者中之所述整流 益包括ρ-η接面。 7.如申請專利範圍第丨項所述之記憶體元件，其中所 命f们&電層具有周邊’且所述周邊之相應部分經組態以 共解碼電路接觸。 、十、夕8·、如申請專利範圍帛1項所述之記憶體元件，其中所 二夕個導電層具有周邊，且所述周邊之相應部分包含經組 ❹ 4與2碼電路接觸之翼片，且所述記憶體元件包含： 道♦上復於所述多個導電層上之佈線層，包含將所述多個 接!:解碼電路的導體；以及 層。導电插塞，其接觸所述翼片，且向上延伸至所述佈線 、卜9.如巾請專利範圍第8項所述之記憶體元件，其中所 交錯方式㈣，使得所述多個導電插塞中麵接至 =夕個導電層中之不同導電層上之交錯翼片的導電插塞 '配置’所賴在由所述交錯翼片界定之方向上延伸。 31 30446twf.doc/n 10·如申請專利範圍第1項所述之記憶體元件，其中 所述電極柱包括電極部分之相應堆疊，其中每一部分^ 穿過一組對應的所述多個導電層。 刀 11. 如申請專利範圍第1項所述之記憶體元件，其中 所述存取元件陣列下伏於所述多個導電層下。 12. 如申請專利範圍第1項所述之記憶體元件，其中 所述電極柱陣列中之電極柱包括與對應存取元件電性連接 之中央芯導體’以及位於所述中央芯導體上之記憶體材料 層、位於所述記憶體材料層上並接觸所述多個導電層之半 導體外鞘’其中所述記憶體構件中之每一者中之所^可程 式化構件包括位於所述_央芯導體與所述半導體外勒之間 的所述界面區之所述記憶體材料層中的主動區。 13. —種記憶體元件之製造方法，包括： 形成存取元件陣列； 在所述存取元件陣列下方或上方形成多個導電層，所 述多個導電層藉由絕緣層而彼此分離且與所述存取元件陣 列分離； 开>成延伸穿過所述多個導電層之電極柱陣列，所述電 極柱陣列中的所述電極柱接觸所述存取元件陣列中的對應 存取元件’且界定所述柱與所述多個導電層中之導電層之 間的界面區；以及 在所述界面區中形成記憶體構件，所述記憶體構件中 之每一者包括與整流器串聯之可程式化構件。 14. 如申請專利範圍第13項所述之記憶體元件之製 造方法，其中所述形成多個導電層的步驟包含多晶矽之毯 覆式沈積。 30446twf.doc/n 201039409 y / \j l t \j 15.如申請專利範圍第13項所述之記憶體元件之製 造方法，其中所述形成多個導電層的步驟包含： 形成多個毯覆式導電材料層；以及 在所述毯覆式導電材料層之間形成毯覆式絕緣材科 層。 、16.如申請專利範圍第13項所述之記憶體元件之製 造方法，其中所述形成電極柱陣列的步驟包含： 界定穿過所述多個導電層之電極通路； 〇 在所述電極通路之側壁上沈積記憶體材料層；以及 用電極材料來填充所述記憶體材料層上之所述電趣 通路。 17.如申請專利範圍第16項所述之記憶體元件之製 造方法’其中所述電極材料包括摻雜半導體，且所述多個 導電層包括具有相反導電型之摻雜半導體材料，從而界定 所述界面區中之p-n接面。 _ 18.如申請專利範圍第Π項所述之用於製造記憶體 70件之方法，其中所述記憶體材料包括反熔絲材料。 〇 一 如申請專利範圍第13項所述之用於製造記憶體 力件之方法，其中所述形成多個導電層的步驟包含： 形成多個毯覆式導電材料層； 蝕刻所述多個毯覆式層，以界定使所述多個毯覆式層 中之每一者之周邊暴露的錐體，使得所述毯覆式層中之每 〜者之周邊在超過上方毯覆式層之所述周邊的架中延伸； 以及 形成多個導電插塞，所述導電插塞接觸相應的架，且 向上延伸至上覆於所述多個毯覆式層上的佈線平面。 201039409 x y ixjl 30446twf.doc/n 20.如申請專利範圍第項所述之用於製造記憶體 元件之方法，其中所述形成多個導電層的步驟包含： 形成多個毯覆式導電材料層； 、在所述多個毯覆式導電材料層上界定周邊，使得所述 周邊之相應部分包含經組態以與解碼電路接觸的翼片；以 及 / 形成多個導電插塞，所述導電插塞接觸相應翼片，且 向上延伸至上覆於所述多個導電層上之佈線平面。21.如申請專利範圍第20項所述之 製 元件之方法，其情職片歧錯方式配置^得所= ，導電插塞中耦接至所述多個導電層中之不同導電層上之 ，錯翼片的導電插塞關配置，所述列在由所述交^置 界定之方向上延伸。 一 - 如申明專利範圍第13項所述之用於製造記憶體 其中所述電極柱陣财之電極柱包括接觸所 ί Μ 子取兀件之導體，以及位於所述導體與所述多個導 去二之間的g己憶體材料層，其中所述記憶體構件中之每一^所述可程式化構件包括位於所述界面區述記 體材料層中的主動區。 -•如申請專利範圍第13項所述之用於製造記憶體 兀件之方法，其中所述形成電極柱陣列的步驟包含： 在所述多個導電層内界定電極通路； 在所述電極通路之側壁上沈積半導體材料層； 在=述半導體材料層上形成反炫絲材料層 ;以及 用電極材料來填充所述反熔絲材料層上之所述電極 34 i0446twf.doc/n 201039409 24.如申請專利範圍第13項所述之用於製造記憶體 凡件之方法’其情述電極㈣射之電極柱包括接觸所 ^對應存取元叙料體、錄所述料紅之記憶體材 =層、位於所述記憶體材料層與所述多個導電層之間的 導體材料層，其情述記憶體構件巾之每__者中之所述可 ，式化構件包括位於所述界面區之所述記舰材料層 主動區。 〇 25. —種記憶體元件，包括： 積體電路基板，包含電姉_以及在界面 电極柱相交之多個電極平面； k ^憶體構件，位於所述界面區且包括可程式化構件 整流器 及 中之電:ί行解碼電路，用以選擇所述㈣ 平面解碼電路，用以使選定電極平面中之 之所述整流器正向偏置，且使未 + ;| οσ 區中之所述整流器反向偏置。極千面中之界面 〇 26. —種多個導電層之製造方法，包括： 形成導電材料與絕緣材料之多個交錯層； 在所述多個交錯層上形成漸縮蝕刻罩^ 辣讀層中之導電層之周 t多個交錯層中之導電層之周邊在超過上方版 相邊的架中延伸；以及 攸心上方 以界 使得 ^、用，漸祕刻罩幕來_所述多個交錯層， 體， 導電層之所 且
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