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TWI802037B - 半導體記憶體裝置 - Google Patents

半導體記憶體裝置 Download PDF

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TWI802037B
TWI802037B TW110137262A TW110137262A TWI802037B TW I802037 B TWI802037 B TW I802037B TW 110137262 A TW110137262 A TW 110137262A TW 110137262 A TW110137262 A TW 110137262A TW I802037 B TWI802037 B TW I802037B
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朴台鎭
金圭鎭
朴哲權
韓成熙
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體記憶體裝置，包含：基底，包括記憶體單元區及包圍記憶體單元區的虛設單元區，記憶體單元區包含多個記憶體單元；多個主動區，位於記憶體單元區中，多個主動區中的每一者在長軸方向上延伸，長軸方向為相對於第一水平方向及與第一水平方向正交的第二水平方向的對角線方向，多個主動區中的每一者具有在與長軸方向正交的短軸方向上的第一寬度；以及多個虛設主動區，位於虛設單元區中，各自在長軸方向上延伸，多個虛設主動區中的每一者具有在短軸方向上的大於第一寬度的第二寬度。

Description

半導體記憶體裝置
本發明概念涉及半導體記憶體裝置，且更特定言之涉及具有記憶體單元區及周邊區的半導體記憶體裝置。
相關申請案的交叉參考
本申請案基於且主張2020年12月15日在韓國智慧財產局申請的韓國專利申請案第10-2020-0175837號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
電子裝置的大小正減小，例如根據電子產業的快速發展及其使用者要求而變得更小型化及/或輕量。因此，高度整合用於待用於電子裝置中的半導體記憶體裝置，使得半導體記憶體裝置的組態的設計規則減少以實現精細結構化。
本發明概念提供能夠確保可靠性的半導體記憶體裝置。
為實現所述半導體記憶體裝置，本發明概念提供以下半導體記憶體裝置。
根據本發明概念的一些實例實施例，提供一種半導體記憶體裝置，包含：基底，包括記憶體單元區及包圍記憶體單元區的 虛設單元區，記憶體單元區包含多個記憶體單元；多個主動區，位於記憶體單元區中，多個主動區中的每一者在長軸方向上延伸，長軸方向為相對於第一水平方向及與第一水平方向正交的第二水平方向的對角線方向，多個主動區中的每一者具有在與長軸方向正交的短軸方向上的第一寬度；以及多個虛設主動區，位於虛設單元區中，多個虛設主動區中的每一者在長軸方向上延伸，多個虛設主動區中的每一者具有在短軸方向上的大於第一寬度的第二寬度。
根據本發明概念的一些實例實施例，提供一種半導體記憶體裝置，包含：基底，包括記憶體單元區、周邊區以及在記憶體單元區與周邊區之間的虛設單元區，記憶體單元區包含多個記憶體單元，虛設單元區包含多個虛設記憶體單元；多個主動區，位於記憶體單元區中，多個主動區中的每一者在長軸方向上延伸，長軸方向為相對於第一水平方向及與第一水平方向正交的第二水平方向的對角線方向，多個主動區中的每一者具有在短軸方向上的第一寬度及在短軸方向上的第一間距，短軸方向與長軸方向正交；至少一個邏輯主動區，位於周邊區中；以及多個虛設主動區，位於虛設單元區中，多個虛設主動區中的每一者在長軸方向上延伸，多個虛設主動區中的每一者具有大於第一寬度的第二寬度及第一間距的兩倍的第二間距，第二寬度及第二間距在短軸方向上。多個虛設主動區中的至少一者限定多個虛設主動區中的至少一者的側壁上的多個側壁凹槽。
根據本發明概念的一些實例實施例，提供一種半導體記憶體裝置，包含：基底，包括記憶體單元區、周邊區以及記憶體單元區與周邊區之間的虛設單元區；多個主動區，位於記憶體單元區 中，多個主動區中的每一者在長軸方向上延伸，長軸方向為相對於第一水平方向及與第一水平方向正交的第二水平方向的對角線方向，多個主動區中的每一者具有第一寬度及第一間距，第一寬度及第一間距在與長軸方向正交的短軸方向上；至少一個邏輯主動區，安置於周邊區中；多個虛設主動區，位於虛設單元區中，多個虛設主動區中的每一者在長軸方向上延伸，多個虛設主動區中的每一者具有大於第一寬度的第二寬度及大於第一間距的第二間距，第一寬度及第二寬度在短軸方向上；裝置隔離結構，限定多個主動區、至少一個邏輯主動區以及多個虛設主動區；多個字元線，在第一水平方向上跨越多個主動區及多個虛設主動區彼此平行延伸；多個位元線，在第二水平方向上彼此平行延伸，多個位元線在基底上；多個內埋接觸件，填充基底上的多個位元線之間的空間的下部部分；多個著陸墊，填充多個位元線之間的空間的上部部分且延伸至多個位元線上；以及多個電容器，連接至多個著陸墊。多個虛設主動區中的至少一者限定多個虛設主動區中的至少一者的側壁上的填充有裝置隔離結構的多個側壁凹槽。
1:半導體記憶體裝置
10:緩衝層
20:硬遮罩層
22:第一硬遮罩圖案
24:第二硬遮罩圖案
26:硬遮罩圖案
30:第一遮罩層
32:第一基礎遮罩圖案
32G:移除空間
34:第一周邊遮罩圖案
40:第二遮罩層
42:第二基礎遮罩圖案
44:第二周邊遮罩圖案
50:間隔件圖案
110:基底
112、114:絕緣膜圖案
115:邏輯裝置隔離膜
115T:邏輯裝置隔離溝槽
116:裝置隔離膜
116T:裝置隔離溝槽
117:邏輯主動區
118:主動區
119:虛設主動區
119SR:側壁凹槽
120、WL:字元線
120a:下部字元線層
120b:上部字元線層
120T:字元線溝槽
122:閘極介電膜
124:內埋絕緣膜
132:導電半導體圖案
134:直接接觸導電圖案
134H:直接接觸孔
140:位元線結構
140P:閘極線結構
142:閘極絕緣膜圖案
145:第一金屬類導電圖案
146:第二金屬類導電圖案
147、BL:位元線
147P:閘極線
148:絕緣罩蓋線
150:絕緣間隔件結構
150P:閘極絕緣間隔件
152:第一絕緣間隔件
154:第二絕緣間隔件
156:第三絕緣間隔件
170、BC:內埋接觸件
170H:內埋接觸孔
172、174、176:填充絕緣層
180:絕緣擋板
190:著陸墊
190H:著陸墊孔
190R:凹槽部分
195:絕緣結構
200:電容器結構
210:下部電極
220:電容器介電層
230:上部電極
250:內埋絕緣層
A-A'、B-B'、C-C'、D-D'、E-E':線
ACT:主動區
ACTD:虛設主動區
ACTP:邏輯主動區
BC:內埋接觸件
CLR:單元區
CR:記憶體單元區
D1:第一間隔
D2:第二間隔
DC:直接接觸件
DR:虛設單元區
DS:裝置隔離結構
GLP:閘極線圖案
L1:第一長度
L2:第二長度
LP:著陸墊
M1:第一基礎結構
M2:第二基礎結構
MK:區遮罩層
MKO:區開口
OD1:第一長軸方向
OD2:第二長軸方向
P1:第一間距
P2:第二間距
P3:第三間距
P4:第四間距
P5:第五間距
PR:周邊區
PRR:主周邊區
SCB:單元區塊
SN:儲存節點
SPR:子周邊區
TRH:第一微調空間
TRP:第二微調空間
W1:第一寬度
W2:第二寬度
W3:第三寬度
自結合隨附圖式進行的以下詳細描述將更清楚地理解本發明概念的實施例，在隨附圖式中：圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A以及圖8A為依次示出具有用於製造/製作根據本發明概念的一些實例實施例的半導體記憶體裝置的主動區的基底的製造方法的平面圖，且圖1B、圖2B、圖3B、圖4B、圖5B、圖6B、圖7B以及圖8B 為依次示出具有用於製造根據本發明概念的一些實例實施例的半導體記憶體裝置的主動區的基底的製造方法的橫截面圖。
圖9及圖10為示出具有用於製造根據本發明概念的一些實例實施例的半導體記憶體裝置的主動區的基底的平面圖。
圖11A為用於解釋根據本發明概念的一些實例實施例的半導體記憶體裝置的方塊圖，且圖11B為用於解釋根據本發明概念的一些實例實施例的半導體記憶體裝置的主要組件的示意性平面佈局。
圖12A至圖12D、圖13A至圖13D以及圖14A至圖14D為依次示出根據本發明概念的一些實例實施例的半導體記憶體裝置的製作方法的橫截面圖，且圖15A至圖15E為示出根據本發明概念的一些實例實施例的半導體記憶體裝置的橫截面圖。
圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A以及圖8A為依次示出具有用於製作根據本發明概念的一些實例實施例的半導體記憶體裝置的主動區的基底的製造方法的平面圖，且圖1B、圖2B、圖3B、圖4B、圖5B、圖6B、圖7B以及圖8B為依次示出具有用於製造根據本發明概念的一些實例實施例的半導體記憶體裝置的主動區的基底的製造方法的橫截面圖。具體而言，圖1B、圖2B、圖3B、圖4B、圖5B、圖6B、圖7B以及圖8B為分別沿著圖1A的線IB-IB'、圖2A的線IIB-IIB'、圖3A的線IIIB-IIIB'、圖4A的線IVB-IVB'、圖5A的線V-V'、圖6A的線VI-VI'、圖7A的線VIIB-VIIB'以及圖8A的線VIIIB-VIIIB'截取的 橫截面圖。
一起參考圖1A及圖1B，緩衝層10、硬遮罩層20、第一初始遮罩層以及第二初始遮罩層依序堆疊在基底110上，且接著第一初始遮罩層及第二初始遮罩層經圖案化以形成第一遮罩層30及第二遮罩層40。第一遮罩層30可包含多個第一基礎遮罩圖案32及至少一個第一周邊遮罩圖案34，且第二遮罩層40可包含多個第二基礎遮罩圖案42及至少一個第二周邊遮罩圖案44。
第二初始遮罩層可經形成為比第二遮罩層40更厚。在圖案化第一初始遮罩層及第二初始遮罩層的製程中，第二初始遮罩層的上部側的一部分可丟失(例如可經蝕刻)，且因此第二遮罩層40可比第二初始遮罩層更薄。
多個第一基礎遮罩圖案32及多個第一基礎遮罩圖案32上的多個第二基礎遮罩圖案42可構成/對應於多個第一基礎結構M1。至少一個第一周邊遮罩圖案34及至少一個第一周邊遮罩圖案34上的至少一個第二周邊遮罩圖案44可構成/對應於至少一個第二基礎結構M2。
圖1A示出多個第一基礎結構M1中的每一者具有相同長度且多個第一基礎結構M1置放於平面圖中的平行四邊形區中，但實例實施例不限於此。舉例而言，多個第一基礎結構M1中的一些可具有相同長度且其餘部分可具有不同長度，且因此多個第一基礎結構M1可置放於平面圖中的矩形區中。
基底110可包含例如矽(Si)、結晶Si、多晶Si或非晶形Si，且可經摻雜，例如輕度摻雜，或可未摻雜。在一些實例實施例中，基底110可包含半導體元素，諸如鍺(Ge)，或由矽鍺(SiGe)、 碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)以及磷化銦(InP)中選出的至少一種化合物半導體。在一些實例實施例中，基底110可包含絕緣體上矽(silicon on insulator；SOI)結構。舉例而言，基底110可包含內埋氧化物(buried oxide；BOX)層。基底110可包含導電區，例如，摻雜有雜質的井或摻雜有雜質的結構。
緩衝層10可為或可包含例如氧化矽。硬遮罩層20可包含例如半導體材料。在一些實例實施例中，硬遮罩層20可包含多晶矽，例如摻雜或未摻雜多晶矽。第一遮罩層30可包含例如含碳材料。在一些實例實施例中，第一遮罩層30可包含非晶碳層(amorphous carbon layer；ACL)及/或碳類旋塗硬遮罩(carbon based spin-on hardmask；C-SOH)。第二遮罩層40可包含例如氮化矽。在一些實例實施例中，可省略，例如可不沈積或形成緩衝層10及硬遮罩層20中的至少一者。
構成多個第一基礎結構M1中的每一者的第一基礎遮罩圖案32及第二基礎遮罩圖案42可具有在一個平面內(例如在平行於基底110的頂部表面的平面內)具有短軸及長軸的相對長島形狀。在一些實例實施例中，構成多個第一基礎結構M1中的每一者的第一基礎遮罩圖案32及第二基礎遮罩圖案42可經配置以具有在相對於第一水平方向(X方向)及與第一水平方向(X方向)正交的第二水平方向(Y方向)的對角線方向上的長軸。X方向與長軸方向之間的角度可不為45度；例如，所述角度可在45度與90度之間，諸如70度；然而，實例實施例不限於此。
多個第一基礎結構M1可在相對於第一水平方向(X方向)及第二水平方向(Y方向)的對角線方向上彼此平行延伸。多 個第一基礎結構M1可具有第一寬度W1，且可在第一水平方向(X方向)上或在短軸方向上在第一間距P1下經配置。第一間距P1可具有第一寬度W1的至少2倍的值。在一些實例實施例中，第一間距P1可為約0.2微米至約2微米。在一些實例實施例中，第一間距P1可具有第一寬度W1的約4倍的值。在一些實例實施例中，第一間距P1可具有第一寬度W1的約整數倍的值；然而，實例實施例不限於此。
圖1A及圖1B繪示多個第一基礎結構M1由一個第二基礎結構M2包圍，但僅用於實例，且彼此間隔開的多個第二基礎結構M2可安置於多個第一基礎結構M1周圍。在一些實例實施例中，至少一個第二基礎結構M2可具有平面中的矩形形狀，但不限於此，且可具有各種平面形狀。
在一些實例實施例中，在藉由圖案化第一初始遮罩層及第二初始遮罩層形成多個第一基礎結構M1及至少一個第二基礎結構M2的製程中，第一基礎遮罩圖案32上的第二初始遮罩層的損失量(例如蝕刻損失的量)可大於第一周邊遮罩圖案34上的第二初始遮罩層的損失量(例如蝕刻損失量)，且因此，至少一個第二周邊遮罩圖案44的厚度可大於多個第二基礎遮罩圖案42中的每一者的厚度。第一基礎結構M1與至少一個第二基礎結構M2之間可存在根據負載效應或鄰域效應的差異。
一起參考圖2A及圖2B，覆蓋多個第一基礎結構M1及至少一個第二基礎結構M2的側壁的多個間隔件圖案50可經形成，例如可由原子層沈積(atomic layer deposition；ALD)製程形成。間隔件圖案50可包含例如氧化矽。多個間隔件圖案50可藉 由形成間隔件材料層且接著移除(例如蝕刻)間隔件材料層的部分來形成，所述間隔件材料層保形地覆蓋多個第一基礎結構M1及第二基礎結構M2形成於其上的基底110，所述間隔件材料層的部分覆蓋硬遮罩層20的上部表面及第二遮罩層40的上部表面。
在一些實例實施例中，間隔件材料層可具有類似於或等於第一寬度W1的厚度且可形成以保形地覆蓋多個第一基礎結構M1及第二基礎結構M2形成於其上的基底110。舉例而言，間隔件圖案50可形成為具有類似於或等於多個第一基礎結構M1及至少一個第二基礎結構M2的側壁的第一寬度W1的厚度。
一起參考圖3A及圖3B，可形成並不覆蓋多個第一基礎結構M1的部分但覆蓋多個第一基礎結構M1的其餘部分及所有至少一個第二基礎結構M2兩者的區遮罩層MK。在一些實例實施例中，區遮罩層MK可包含光阻劑及/或諸如抗反射塗層(anti-reflective coating；ARC)材料的其他材料。區遮罩層MK可具有暴露多個第一基礎結構M1的一部分的區開口MKO。區開口MKO可對應於圖11B中所繪示的記憶體單元區CR。區開口MKO可由諸如I線光微影製程光微影製程形成；然而，實例實施例不限於此。
由區遮罩層MK覆蓋的多個第一基礎結構M1的其餘部分可為或對應於多個第一基礎結構M1當中的鄰近於至少一個第二基礎結構M2的部分。由區遮罩層MK覆蓋的多個第一基礎結構M1的其餘部分可為或對應於安置於多個第一基礎結構M1的暴露於不由區遮罩層MK覆蓋的區開口MKO內的部分與至少一個第二基礎結構M2之間的部分。
一起參考圖3A、圖4A以及圖4B，多個移除空間32G可藉由移除各自由第一基礎遮罩圖案32及第二基礎遮罩圖案42構成的多個第一基礎結構M1當中的暴露於區開口MKO內且不由區遮罩層MK覆蓋的部分形成。舉例而言，可初始地移除多個第二基礎遮罩圖案42的暴露於區開口MKO內的部分，且接著可移除多個第一基礎遮罩圖案32的在移除多個第二基礎遮罩圖案42的部分之後暴露的部分以形成多個移除空間32G。
多個移除空間32G可為或可對應於多個間隔件圖案50的部分之間所限定的空間。在形成多個移除空間32G之後，可移除區遮罩層MK。
硬遮罩層20可暴露於移除空間32G的底部表面上。在對應於區開口MKO的區中，僅間隔件圖案50可安置於硬遮罩層20上，而在由區遮罩層MK覆蓋的區中，可一起安置多個第一基礎結構M1、至少一個第二基礎結構M2以及覆蓋其側壁的間隔件圖案50當中未移除的其餘部分。
參考圖4A、圖5A以及圖5B，在形成多個移除空間32G之後，可使用多個第一基礎結構M1、至少一個第二基礎結構M2以及多個間隔件圖案50作為蝕刻遮罩來執行用於移除硬遮罩層20的部分的圖案化製程，且因此可形成多個第一硬遮罩圖案22、多個第二硬遮罩圖案24以及至少三分之一硬遮罩圖案26。
多個第一硬遮罩圖案22可藉由圖案化安置於對應於圖3A及圖3B中繪示的區開口MKO的區中的硬遮罩層20的一部分來形成。舉例而言，多個第一硬遮罩圖案22可藉由使用多個間隔件圖案50的與多個移除空間32G接觸且並不與多個第一基礎結 構M1接觸的部分作為蝕刻遮罩移除硬遮罩層20的部分來形成。
多個第二硬遮罩圖案24可藉由在由圖3A及圖3B中繪示的區遮罩層MK覆蓋的區中使用多個第一基礎結構M1及覆蓋多個第一基礎結構M1的間隔件圖案50作為蝕刻遮罩移除硬遮罩層20的一部分來形成。舉例而言，多個第二硬遮罩圖案24可藉由使用多個第一基礎結構M1及多個間隔件圖案50的部分作為蝕刻遮罩移除硬遮罩層20的部分來形成，其中所述多個間隔件圖案50的部分接觸多個第一基礎結構M1。
至少三分之一硬遮罩圖案26可藉由使用圖3A及圖3B中繪示的至少一個第二基礎結構M2及覆蓋其側壁的間隔件圖案50作為蝕刻遮罩移除硬遮罩層20的一部分形成。
在多個間隔件圖案50當中，並不與多個第一基礎結構M1接觸的部分可用作用於形成多個第一硬遮罩圖案22的蝕刻遮罩，與多個第一基礎結構M1接觸的部分可與多個第一基礎結構M1一起用作用於形成多個第二硬遮罩圖案24的蝕刻遮罩，且與至少一個第二基礎結構M2接觸的部分可與至少一個第二基礎結構M2一起用作用於形成至少三分之一硬遮罩圖案26的蝕刻遮罩。
在形成多個第一硬遮罩圖案22的製程中，可移除多個第二硬遮罩圖案24以及至少三分之一硬遮罩圖案26、第一遮罩層30及第二遮罩層40的至少一部分。在一些實例實施例中，在形成多個第一硬遮罩圖案22的製程中，可移除多個第二硬遮罩圖案24以及至少三分之一硬遮罩圖案26、所有第二遮罩層40及第一遮罩層30的至少一部分，或可一起移除所有第二遮罩層40及間隔件圖案50的覆蓋第一遮罩層30的至少一部分的側壁的一部分。
多個第一硬遮罩圖案22可具有第二寬度W2且可在第一水平方向(X方向)上或在短軸方向上在第二間距P2下配置。第二間距P2可具有第二寬度W2的約2倍的值。在一些實例實施例中，第二寬度W2可具有等於或實質上類似於圖1A及圖1B中繪示的第一寬度W1的值，且第二間距P2可具有圖1A及圖1B中繪示的第一間距P1的約1/2的值。舉例而言，第二間距P2可為約0.1微米至約1微米。
多個第二硬遮罩圖案24可具有第三寬度W3且可在第一水平方向(X方向)上或在短軸方向上在第三間距P3下配置。第三間距P3可具有大於第三寬度W3的值。在一些實例實施例中，第三寬度W3可具有圖1A及圖1B中繪示的第一寬度W1的約3倍的值，且第三間距P3可具有類似於或等於圖1A及圖1B中繪示的第一間距P1的值。舉例而言，第三寬度W3可具有第二寬度W2的約3倍的值，且第三間距P3可具有第二間距P2的約2倍的值。舉例而言，第三間距P3可為約0.2微米至約2微米。
第三間距P3可為第二間距P2的整數倍，及/或第二間距P2可為第一間距P1的整數倍；另外或替代地，第三寬度W3可為第二寬度W2的整數倍，及/或第二寬度W2可為第一寬度W1的整數倍；然而，實例實施例不限於此。
一起參考圖6A及圖6B，可執行用於移除多個第一硬遮罩圖案22的一部分及多個第二硬遮罩圖案24的一部分的微調製程以形成多個第一微調空間TRH及至少一個第二微調空間TRP。多個第一微調空間TRH可為藉由移除多個第一硬遮罩圖案22形成的空間。至少一個第二微調空間TRP可為藉由移除鄰近於至少 三分之一硬遮罩圖案26的多個第二硬遮罩圖案24的一部分形成的空間。
在一些實例實施例中，多個第一微調空間TRH可形成為以蜂巢形狀配置，例如以六邊形或三角形晶格(諸如規則六邊形或三角形晶格)配置。舉例而言，多個第一微調空間TRH可在第一水平方向(X方向)上以線配置且在第二水平方向(Y方向)上以Z形配置。替代地，例如，多個第一微調空間TRH可在第二水平方向(Y方向)上以線配置且在第一水平方向(X方向)上以Z形配置。
第一硬遮罩圖案22可由第一微調空間TRH分離以具有在同一平面中具有短軸及長軸的相對長島形狀。由第一微調空間TRH分離的第一硬遮罩圖案22的部分可具有在相對於第一水平方向(X方向)及第二水平方向(Y方向)的對角線方向上的長軸，且可經配置以彼此平行延伸。由第一微調空間TRH分離的第一硬遮罩圖案22的部分可在長軸方向上延伸，同時具有大體上相同長度。
面向第三硬遮罩圖案26的多個第二硬遮罩圖案24的一個末端可配置於第二水平方向(Y方向)上，其中藉由至少一個第二微調空間TRP移除多個第二硬遮罩圖案24的部分。
由第一微調空間TRH分離的第一硬遮罩圖案22的部分可稱作多個主動區遮罩圖案。已藉由至少一個第二微調空間TRP自其移除多個第二硬遮罩圖案24的部分的多個第二硬遮罩圖案24可稱作多個虛設主動區遮罩圖案。至少三分之一硬遮罩圖案26可稱作至少一個邏輯主動區遮罩圖案。
圖6A及圖6B繪示在第一水平方向(X方向)上移除鄰近於至少三分之一硬遮罩圖案26的多個第二硬遮罩圖案24的一部分且因此形成至少一個第二微調空間TRP，但不限於此。在一些實例實施例中，可在第二水平方向(Y方向)上移除鄰近於至少三分之一硬遮罩圖案26的多個第二硬遮罩圖案24的部分。在一些其他實施例中，可在第一水平方向(X方向)及第二水平方向(Y方向)中的每一者上移除鄰近於至少三分之一硬遮罩圖案26的多個第二硬遮罩圖案24的部分。
一起參考圖6A、圖7A以及圖7B，在執行微調製程之後，使用多個第一硬遮罩圖案22、至少一個第二硬遮罩圖案24以及多個間隔件圖案50作為蝕刻遮罩，緩衝層10及基底110可圖案化以形成多個主動區118、多個虛設主動區119以及至少一個邏輯主動區117。
多個主動區118及多個虛設主動區119可為由裝置隔離溝槽116T限定的基底110的部分，且至少一個邏輯主動區117可為由邏輯裝置隔離溝槽115T限定的基底110的一部分。邏輯裝置隔離溝槽115T可安置於多個虛設主動區119與至少一個邏輯主動區117之間。
邏輯裝置隔離溝槽115T可比裝置隔離溝槽116T進入基底110中更深，例如可由於至少一個邏輯主動區117、多個主動區118、多個虛設主動區119當中的圖案密度的差異而更深；然而，實例實施例不限於此。
多個主動區118可為藉由使用由第一微調空間TRH分離的第一硬遮罩圖案22的部分(例如，多個主動區遮罩圖案)作為 蝕刻遮罩移除基底110的部分形成的部分。多個虛設主動區119可為藉由使用多個第二硬遮罩圖案24的其餘部分(例如，多個虛設主動區遮罩圖案)作為蝕刻遮罩移除基底110的部分形成的部分。至少一個邏輯主動區117可為藉由使用至少三分之一硬遮罩圖案26(即，至少一個邏輯主動區遮罩圖案)作為蝕刻遮罩移除基底110的一部分形成的一部分。
多個主動區118可具有在同一平面中具有短軸及長軸的相對長島形狀。島形狀可具有島形狀的中心附近的翼形件(圖中未示)，例如突起；然而，實例實施例不限於此。在一些實例實施例中，多個主動區118可經配置以具有在相對於第一水平方向(X方向)及第二水平方向(Y方向)的對角線方向上的長軸。多個主動區118可在長軸方向(即，第一長軸方向OD1)上以第四間距P4重複配置。多個主動區118可在第一長軸方向OD1上延伸，同時具有大體上相同長度。舉例而言，多個主動區118中的每一者可在第一長軸方向OD1上以第一長度L1延伸。多個主動區118可經配置以在於第一長軸方向OD1上實質上彼此相等的第一間隔D1下彼此間隔開。第四間距P4可為第一長度L1及第一間隔D1的總和。
多個主動區118可具有在第一水平方向(X方向)及/或與第一長軸方向OD1正交的第一短軸方向上的第二寬度W2及第二間距P2。第二間距P2可具有第二寬度W2的約2倍的值，或可具有第二寬度W2的約另一整數倍的值。
多個虛設主動區119可具有在同一平面中具有短軸及長軸的相對長島形狀。在一些實例實施例中，多個虛設主動區119可 經配置以具有在相對於第一水平方向(X方向)及第二水平方向(Y方向)的對角線方向上的長軸。多個虛設主動區119中的至少一者可具有在長軸方向(例如，與第一長軸方向OD1相同/平行的第二長軸方向OD2)上的其兩個側壁上的側壁凹槽119SR。
多個虛設主動區119可具有在第一水平方向(X方向)或替代或另外地與第二長軸方向OD2正交的第二短軸方向上的第三寬度W3及第三間距P3。第三間距P3可具有大於第三寬度W3的值。在一些實例實施例中，第三寬度W3與第二寬度W2的比率可具有大於第三間距P3與第二間距P2的比率的值。舉例而言，第三寬度W3可具有第二寬度W2的約3倍的值，且第三間距P3可具有第二間距P2的約2倍的值。
多個側壁凹槽119SR可在第二長軸方向OD2上在多個虛設主動區119中的至少一者的一個側壁中以第五間距P5重複。兩個側壁凹槽119SR可經配置以在第二長軸方向OD2上在虛設主動區119的一個側壁中間隔開第二長度L2。一個側壁凹槽119SR可具有在第二長軸方向OD2上的第二間隔D2的最大值。第一長軸方向OD1可為與第二長軸方向OD2相同的方向。
第五間距P5可為第二長度L2及第二間隔D2的總和。第五間距P5可實質上具有與第四間距P4相同的值。在一些實例實施例中，第一長度L1可實質上具有與第二長度L2相同的值，且第一間隔D1可實質上具有與第二間隔D2相同的值。
在一些實例實施例中，第一長度L1及第二長度L2可具有不同值，且第一間隔D1及第二間隔D2可具有不同值，但第一長度L1及第一間隔D1的總和(例如，第四間距P4)可實質上具 有與第二長度L2及第二間隔D2的總和(例如，第五間距P5)相同的值。
安置於在第一長軸方向OD1上彼此鄰近的主動區118及形成於多個虛設主動區119中的側壁凹槽119SR之間的裝置隔離溝槽116T的部分可形成於對應於藉由執行圖6A及圖6B中描述的微調製程形成的多個第一微調空間TRH的位置處。因此，安置於在第一長軸方向OD1上彼此鄰近的主動區118及形成於多個虛設主動區119中的側壁凹槽119SR之間的裝置隔離溝槽116T的部分可以相同配置方式配置。
因此，安置於在第一長軸方向OD1上彼此鄰近的主動區118及形成於多個虛設主動區119中的側壁凹槽119SR之間的裝置隔離溝槽116T的部分可形成為以蜂巢形狀/蜂巢晶格配置。舉例而言，安置於在第一長軸方向OD1上彼此鄰近的主動區118及形成於多個虛設主動區119中的側壁凹槽119SR之間的裝置隔離溝槽116T的部分可在第一水平方向(X方向)上一起以線配置且在第二水平方向(Y方向)上以Z形配置。替代或另外地，例如，安置於在第一長軸方向OD1上彼此鄰近的主動區118及形成於多個虛設主動區119中的側壁凹槽119SR之間的裝置隔離溝槽116T的部分可在第二水平方向(Y方向)上一起以線配置且在第一水平方向(X方向)上以Z形配置。
舉例而言，多個虛設主動區119的側壁凹槽119SR可沿著在第二水平方向(Y方向)上在相等間隔下安置的多個水平線YL1、水平線YL2以及水平線YL3以線配置，且裝置隔離溝槽116T當中的安置於在第一長軸方向OD1上彼此鄰近的主動區118 之間的部分可沿著多個水平線YL1、水平線YL2以及水平線YL3以線配置，其中多個虛設主動區119的側壁凹槽119SR亦跨越。舉例而言，安置於在第一長軸方向OD1上彼此鄰近的主動區118及形成於多個虛設主動區119中的側壁凹槽119SR之間的裝置隔離溝槽116T的部分可沿著在第二水平方向(Y方向)上在相等間隔下安置的多個水平線YL1、水平線YL2以及水平線YL3一起以線配置。
同樣地，例如，安置於在第一長軸方向OD1上彼此鄰近的主動區118及形成於多個虛設主動區119中的側壁凹槽119SR之間的裝置隔離溝槽116T的部分可沿著在第一水平方向(X方向)上在相等間隔下安置的多個水平線(圖中未示)一起以線配置。
一起參考圖8A及圖8B，可形成用於填充裝置隔離溝槽116T的裝置隔離膜116及用於填充邏輯裝置隔離溝槽115T的邏輯裝置隔離膜115。多個主動區118及多個虛設主動區119可藉由裝置隔離膜116限定於基底110中，且至少一個邏輯主動區117可藉由邏輯裝置隔離膜115限定於基底110中。邏輯裝置隔離膜115可安置於多個虛設主動區119與至少一個邏輯主動區117之間。
在一些實例實施例中，裝置隔離膜116及邏輯裝置隔離膜115可一起形成(例如在同一時間)，且可一起稱作裝置隔離結構DS。在多個虛設主動區119與至少一個邏輯主動區117之間，裝置隔離膜116及邏輯裝置隔離膜115可彼此並不明確區分。裝置隔離結構DS可填充多個側壁凹槽119SR。舉例而言，裝置隔離 膜116可填充多個側壁凹槽119SR。
在一些實例實施例中，裝置隔離膜116及邏輯裝置隔離膜115可包含由第一裝置隔離膜、第二裝置隔離膜以及第三裝置隔離膜構成的三層，但實例實施例不限於此。舉例而言，第一裝置隔離膜可保形地覆蓋裝置隔離溝槽116T及邏輯裝置隔離溝槽115T的內側表面及底部表面。在一些實例實施例中，第一裝置隔離膜可包含矽。舉例而言，第二裝置隔離膜可保形地覆蓋第一裝置隔離膜。在一些實例實施例中，第二裝置隔離膜可包含氮化矽。舉例而言，第三裝置隔離膜可填充裝置隔離溝槽116T及邏輯裝置隔離溝槽115T，同時覆蓋第二裝置隔離膜。在一些實例實施例中，第三裝置隔離膜可包含氧化矽。舉例而言，第三裝置隔離膜可包含由東燃矽氮烷(tonen silazene；TOSZ)形成的氧化矽。在一些實例實施例中，裝置隔離膜116及邏輯裝置隔離膜115可包含由一個種類的絕緣膜構成的單層，或由兩個種類的絕緣膜構成的雙層，或由至少四個種類的絕緣膜的組合構成的多層。舉例而言，裝置隔離膜116及邏輯裝置隔離膜115中的每一者可包含由氧化矽構成的單層。
裝置隔離結構DS可由諸如淺溝槽隔離(shallow trench isolation；STI)製程的製程形成，且可由諸如高密度電漿(high density plasma；HDP)的氧化物及/或旋塗式玻璃(spin-on glass；SOG)製程形成；然而，實例實施例不限於此。裝置隔離結構DS可經平坦化，例如可藉由化學機械平坦化(chemical mechanical planarization；CMP)製程及/或回蝕製程平坦化；然而，實例實施例不限於此。
由於多個虛設主動區119的第三寬度W3及第三間距P3具有大於多個主動區118的第二寬度W2及第二間距P2的值，當在形成由裝置隔離膜116及邏輯裝置隔離膜115構成的裝置隔離結構DS的製程中時，收縮可出現在形成裝置隔離結構DS的材料中，多個虛設主動區119可充當防止多個主動區118的翹曲出現或減少所述翹曲的量及/或影響的壩(dam)。替代或另外地，由於多個虛設主動區119可經配置以包圍多個主動區118且可由與多個主動區118實質上相同的製程形成，多個虛設主動區119亦可充當虛設圖案以使得多個主動區118形成為具有大致均一形狀及配置。
圖9及圖10為分別示出具有用於製造根據本發明概念的一些實例實施例的半導體記憶體裝置的主動區的基底的平面圖。
參考圖9，基底110可包含由填充裝置隔離溝槽116T的裝置隔離膜116限定的多個主動區118及多個虛設主動區119，及由填充邏輯裝置隔離溝槽115T的邏輯裝置隔離膜115限定的至少一個邏輯主動區117。
多個虛設主動區119中的一些可具有/可限定在長軸方向(即，第二長軸方向OD2)上的其兩個側壁的部分中的側壁凹槽119SR。側壁凹槽119SR可安置於多個虛設主動區119的第二長軸方向OD2上的兩個側壁當中的鄰近於多個主動區118的側壁的部分中，且可不安置於鄰近於至少一個邏輯主動區117的側壁的部分中。
舉例而言，在形成圖6A及圖6B中繪示的多個第一微調空間TRH的製程中，當形成具有與至少一個第二微調空間TRP的 預定間隙的多個第一微調空間TRH時，側壁凹槽119SR可經形成以便不安置於鄰近於至少一個邏輯主動區117的部分上。
參考圖10，基底110可包含由填充裝置隔離溝槽116T的裝置隔離膜116限定的多個主動區118及多個虛設主動區119，及由填充邏輯裝置隔離溝槽115T的邏輯裝置隔離膜115限定的至少一個邏輯主動區117。多個虛設主動區119可不具有圖8A及圖9中繪示的側壁凹槽119SR。
舉例而言，在形成圖6A及圖6B中繪示的多個第一微調空間TRH的製程中，當在對應於圖3A及圖3B中繪示的區開口MKO的僅一部分中形成多個第一微調空間TRH時，多個虛設主動區119可形成以便不具有圖8A及圖9中繪示的側壁凹槽119SR。
圖11A為用於解釋根據本發明概念的一些實例實施例的半導體記憶體裝置的方塊圖，且圖11B為用於解釋根據本發明概念的一些實例實施例的半導體記憶體裝置的主要組件的示意性平面佈局。
參考圖11A，半導體記憶體裝置1可包含其中安置記憶體單元的單元區CLR及包圍單元區CLR的主周邊區PRR。
根據本發明概念的一些實例實施例，使單元區塊SCB彼此區分的子周邊區SPR可包含於單元區CLR中。多個記憶體單元可安置於單元區塊SCB中。在本說明書中，單元區塊SCB可意謂其中記憶體單元有規律地在均一間隔下配置的區，且單元區塊SCB可稱作子單元區塊。
諸如列及/或行解碼器/多工器等的邏輯單元及/或諸如感測放大器的其他組件可安置於主周邊區PRR中及子周邊區SPR中 以用於將電信號發射至記憶體單元及/或自記憶體單元接收電信號。在一些實例實施例中，主周邊區PRR可稱作周邊電路區，且子周邊區SPR可稱作核心電路區。周邊區PR可包含主周邊區PRR及子周邊區SPR。舉例而言，周邊區PR可為包含周邊電路區及核心電路區的核心及周邊電路區。在一些實例實施例中，可僅提供子周邊區SPR的至少一部分作為用於使單元區塊SCB彼此區分的空間。
舉例而言，單元區塊SCB可為其中可安置藉由圖1A至圖10描述的多個主動區118的區，且周邊區PR可為其中可安置藉由圖1A至圖10描述的至少一個邏輯主動區117的區。在一些實例實施例中，藉由圖1A至圖10描述的多個虛設主動區119可安置於鄰近於周邊區PR的單元區塊SCB的邊緣部分上。
參考圖11B，半導體記憶體裝置1可包含記憶體單元區CR及周邊區PR。半導體記憶體裝置1可更包含記憶體單元區CR與周邊區PR之間的虛設單元區DR。虛設單元區DR可包圍記憶體單元區CR。半導體記憶體裝置1可包含形成於記憶體單元區CR中的多個主動區ACT，及形成於虛設單元區DR中的多個虛設主動區ACTD，以及形成於周邊區PR中的至少一個邏輯主動區ACTP。記憶體單元區CR及虛設單元區DR可為其中安置圖11A中所繪示的多個記憶體單元的單元區塊SCB，且周邊區(PR)可為包含圖11B中所繪示的主周邊區PRR及子周邊區SPR的周邊區PR。虛設單元區DR可安置於鄰近於周邊區PR的單元區塊SCB的邊緣部分中。
在一些實例實施例中，安置於記憶體單元區CR中的多個 主動區ACT可經配置以具有在相對於第一水平方向(X方向)及第二水平方向(Y方向)的對角線方向上的長軸。在一些實例實施例中，安置於虛設單元區DR中的多個虛設主動區ACTD可經配置以具有在相對於第一水平方向(X方向)及第二水平方向(Y方向)的對角線方向上的長軸。多個主動區ACT可包含圖7A至圖10中所示出的多個主動區118。多個虛設主動區ACTD可包含圖7A至圖10中所示出的多個虛設主動區119。圖11B中所繪示的多個虛設主動區ACTD並不繪示圖8A及圖9中繪示的多個虛設主動區119中的側壁凹槽119SR，但此出於說明方便起見，多個虛設主動區ACTD可具有圖8A中所繪示的多個虛設主動區119或圖9中所繪示的多個虛設主動區119中的側壁凹槽119SR。
多個字元線WL可跨越記憶體單元區CR中的多個主動區ACT在第一水平方向(X方向)上彼此平行延伸。在一些實例實施例中，多個字元線WL可跨越記憶體單元區CR及虛設單元區DR中的多個主動區ACT及多個虛設主動區ACTD在第一水平方向(X方向)上彼此平行延伸。在多個字元線WL上，多個位元線BL可在與第一水平方向(X方向)相交的第二水平方向(Y方向)上彼此平行延伸。
在一些實例實施例中，多個內埋接觸件BC可形成於多個位元線BL中的兩個鄰近位元線BL之間。在一些實例實施例中，多個內埋接觸件BC可在第一水平方向(X方向)及第二水平方向(Y方向)上以線配置。
多個著陸墊LP可形成於多個內埋接觸件BC上。多個著陸墊LP可經配置以與多個內埋接觸件BC至少部分地重疊。在一 些實例實施例中，多個著陸墊LP可延伸至彼此鄰近的兩個位元線BL中的任一者的上部部分。
多個儲存節點SN可形成於多個著陸墊LP上。多個儲存節點SN可形成於多個位元線BL的上部部分上。多個儲存節點SN可分別為或包含多個電容器的下部電極；然而，實例實施例不限於此，且多個儲存節點SN可為或可包含諸如憶阻器的其他組件及/或具有遲滯I-V特性的裝置。儲存節點SN可藉由著陸墊LP及內埋接觸件BC連接至主動區ACT。
至少一個閘極線圖案GLP可安置於周邊區PR中的至少一個邏輯主動區ACTP上。圖11B繪示至少一個閘極線圖案GLP在邏輯主動區ACTP上在第一水平方向(X方向)上平行延伸，且具有在第二水平方向(Y方向)上的恆定寬度，但不限於此。舉例而言，至少一個閘極線圖案GLP中的每一者可具有各種寬度，且其寬度可改變。替代或另外地，至少一個閘極線圖案GLP中的每一者可在各種方向上延伸或可彎曲。
在圖11B中，出於說明方便起見，在周邊區PR中省略除至少一個邏輯主動區ACTP及至少一個閘極線圖案GLP外的其他組件。在一些實例實施例中，至少一個閘極線圖案GLP可延伸至邏輯主動區ACTP外部，即，延伸至如圖15E中所繪示的邏輯裝置隔離膜115上
至少一個閘極線圖案GLP可形成於與多個位元線BL相同的位準處。在一些實例實施例中，至少一個閘極線圖案GLP可由與多個位元線BL相同的材料製成，或其間的至少一部分可由相同材料製成。舉例而言，用於形成至少一個閘極線圖案GLP的製 程的全部或部分可為與用於形成多個位元線BL的製程的全部或部分相同的製程。
圖12A至圖12D、圖13A至圖13D以及圖14A至圖14D為依次示出根據本發明概念的一些實例實施例的半導體記憶體裝置的製造方法的橫截面圖，且圖15A至圖15E為示出根據本發明概念的一些實例實施例的半導體記憶體裝置的橫截面圖。具體而言，圖12A、圖13A以及圖14A為沿著圖11B的線A-A'截取的橫截面圖，圖12B、圖13B以及圖14B為沿著圖11B的線B-B'截取的橫截面圖，圖12C、圖13C以及圖14C為沿著圖11B的線C-C'截取的橫截面圖，圖12D、圖13D以及圖14D為沿著圖11B的線D-D'截取的橫截面圖，且圖15A、圖15B、圖15C、圖15D以及圖15E為分別沿著圖11B的線A-A'、線B-B'、線C-C'、線D-D'以及線E-E'截取的橫截面圖。雖然將僅關於圖12A至圖15D描述圖11B中所繪示的記憶體單元區CR，但與記憶體單元區CR相同的組件亦可藉由用於圖11B中所繪示的虛設單元區DR的相同製程形成。將相對於圖15E描述圖11B中所繪示的周邊區PR。
一起參考圖12A至圖12D，多個字元線溝槽120T可形成於由裝置隔離膜116限定的多個主動區118形成於上的基底110中。多個字元線溝槽120T可在第一水平方向(X方向)上彼此平行延伸，多個字元線溝槽120T中的每一者可具有穿過主動區118的線形狀且在第二水平方向(Y方向)上在實質上相等間隔下安置。在一些實例實施例中，階梯可形成於多個字元線溝槽120T的底部表面上。在一些實例實施例中，多個字元線溝槽120T可藉由使用遮罩絕緣層(圖中未示)作為蝕刻遮罩移除基底110的部分 來形成。
在清洗多個字元線溝槽120T形成於其中的結果之後，可依序形成多個閘極介電膜122、多個字元線120以及多個內埋絕緣膜124。多個字元線120可構成/對應於圖11B中所示出的多個字元線WL。多個字元線120可在第一水平方向(X方向)上彼此平行延伸，多個字元線120中的每一者可具有穿過主動區118且在第二水平方向(Y方向)上在實質上相等間隔下安置的線形狀。多個字元線120中的每一者的上部表面可定位於比基底110的上部表面更低的位準處。多個字元線120的底部表面可具有凹凸形狀，且鞍鰭結構(例如，鞍FinFET)的電晶體可形成於多個主動區118中。
如本文中所使用，術語位準或豎直位準指代在豎直方向(Z方向)上相對於基底110的主表面或上部表面的高度。舉例而言，在相同位準處定位可意謂在豎直方向(Z方向)上相對於基底110的主表面或上部表面的高度在比較對象之間相同，在恆定位準處定位可意謂在豎直方向(Z方向)上相對於基底110的主表面或上部表面的高度在恆定位置處，且在低/高位準處定位可意謂在豎直方向(Z方向)上相對於基底110的主表面或上部表面的高度為低/高位置。
多個字元線120中的每一者可填充多個字元線溝槽120T的下部部分。多個字元線120中的每一者可包含下部字元線層120a及上部字元線層120b的堆疊結構。舉例而言，下部字元線層120a可保形地覆蓋其間具有閘極介電膜122的字元線溝槽120T的下部部分的內壁及底部表面。舉例而言，上部字元線層120b可覆蓋下 部字元線層120a且填充字元線溝槽120T的下部部分。在一些實例實施例中，下部字元線層120a可包含金屬材料或導電金屬氮化物，諸如Ti、TiN、Ta或TaN中的至少一者。在一些實例實施例中，上部字元線層120b可包含例如摻雜多晶矽，諸如W的金屬材料，諸如WN、TiSiN、WSiN的導電金屬氮化物，或其組合。
在一些實例實施例中，在形成多個字元線120之後或在形成多個字元線120之前，諸如硼、碳、磷或砷中的至少一者的雜質離子可注入/植入至基底110的主動區118的在多個字元線120的兩側上的部分中，且因此源極區及汲極區可形成於多個主動區118中。
閘極介電膜122可覆蓋字元線溝槽120T的內壁及底部表面。在一些實例實施例中，閘極介電膜122可自字元線120與字元線溝槽120T之間延伸至內埋絕緣膜124與字元線溝槽120T之間。閘極介電膜122可包含由氧化矽、氮化矽、氮氧化矽、氧化物/氮化物/氧化物(ONO)或具有比氧化矽更高的介電常數的高k介電材料中選出的至少一者。舉例而言，閘極介電膜122可具有約10至約25的介電常數。)在一些實例實施例中，閘極介電膜122可包含由以下中選出的至少一種材料：氧化鉿(HfO)、矽酸鉿(HfSiO)、氮氧化鉿(HfON)、氮氧化鉿矽(HfSiON)、氧化鑭(LaO)、氧化鑭鋁(LaAlO)、氧化鋯(ZrO)、矽酸鋯(ZrSiO)、氮氧化鋯(ZrON)、氮氧化鋯矽(ZrSiON)、氧化鉭(TaO)、氧化鈦(TiO)、氧化鋇鍶鈦(BaSrTiO)、氧化鋇鈦(BaTiO)、氧化鍶鈦(SrTiO)、氧化釔(YO)、氧化鋁(ALO)或氧化鉛鈧鉭(PbScTaO)。舉例而言，閘極介電膜122可包含HfO2、Al2O3、HfAlO3、Ta2O3或TiO2。
多個內埋絕緣膜124可填充多個字元線溝槽120T的上部部分。多個內埋絕緣膜124的上部表面可定位於與基底110的上部表面實質上相同的位準處。內埋絕緣膜124可包含由氧化矽、氮化矽、氮氧化矽或其組合中選出的至少一種材料膜。舉例而言，內埋絕緣膜124可包含氮化矽。
圖13A至圖13D，可形成覆蓋裝置隔離膜116、多個主動區118以及多個內埋絕緣膜124的絕緣膜圖案112及絕緣膜圖案114。舉例而言，絕緣膜圖案112及絕緣膜圖案114可包含氧化矽、氮化矽、氮氧化矽、金屬介電質或其組合。在一些實例實施例中，絕緣膜圖案112及絕緣膜圖案114可包含多個絕緣膜的堆疊結構，所述多個絕緣膜包含第一絕緣膜圖案112及第二絕緣膜圖案114。在一些實例實施例中，第一絕緣膜圖案112可包含氧化矽，且第二絕緣膜圖案114可包含氮氧化矽。在一些實例實施例中，第一絕緣膜圖案112可包含非金屬介電質，且第二絕緣膜圖案114可包含金屬介電質。在一些實例實施例中，第二絕緣膜圖案114可形成為比第一絕緣膜圖案112更厚。舉例而言，第一絕緣膜圖案112可形成有約50埃(5.0奈米)至約90埃(9.0奈米)的厚度，且第二絕緣膜圖案114可比第一絕緣膜圖案112更厚，具有約60埃(6.0奈米)至約100埃(10.0奈米)的厚度。
其後，導電半導體層可形成於絕緣膜圖案112及絕緣膜圖案114上，接著可形成藉由導電半導體層以及絕緣膜圖案112及絕緣膜圖案114暴露主動區118中的源極區的直接接觸孔134H，且可形成填充直接接觸孔134H的用於數位線接觸或直接接觸的導電層。在一些實例實施例中，直接接觸孔134H可延伸至主動區 118中，即，延伸至源極區中。導電半導體層可包含例如摻雜多晶矽(例如N型多晶矽)。用於直接接觸的導電層可包含例如摻雜多晶矽(例如N型多晶矽)。在一些實例實施例中，用於直接接觸的導電層可包含磊晶矽層。
在用於直接接觸的導電半導體層及導電層上，可依次形成用於形成位元線結構140的金屬類導電層及絕緣罩蓋層。在一些實例實施例中，金屬類導電層可包含第一金屬類導電層及第二金屬類導電層的堆疊結構。第一金屬類導電層、第二金屬類導電層以及絕緣罩蓋層可經蝕刻以形成呈線形狀的多個位元線147，所述多個位元線147包含第一金屬類導電圖案145及第二金屬類導電圖案146的堆疊結構及多個絕緣罩蓋線148。
在一些實例實施例中，第一金屬類導電圖案145可包含氮化鈦(TiN)及/或TSN(Ti-Si-N)，且第二金屬類導電圖案146可包含鎢(W)及/或矽化鎢(WSix)。在一些實例實施例中，第一金屬類導電圖案145可執行擴散障壁的功能。在一些實例實施例中，多個絕緣罩蓋線148可包含氮化矽。
一個位元線147及覆蓋一個位元線147的一個絕緣罩蓋線148可構成一個位元線結構140。多個位元線結構140可在平行於基底110的主表面的第二水平方向(Y方向)上彼此平行延伸，所述多個位元線結構140中的每一者由位元線147及絕緣罩蓋線148構成。多個位元線147可構成圖11B中所示出的多個位元線BL。在一些實例實施例中，位元線結構140可更包含導電半導體圖案132，其為安置於絕緣膜圖案112及絕緣膜圖案114與第一金屬類導電圖案145之間的導電半導體層的一部分。
在用於形成多個位元線147的蝕刻製程中，並不豎直地與位元線147重疊的導電半導體層的一部分及用於直接接觸的導電層的一部分可一起/同時/並行地藉由蝕刻製程移除，以形成多個導電半導體圖案132及多個直接接觸導電圖案134。此時，絕緣膜圖案112及絕緣膜圖案114可在用於形成多個位元線147、多個導電半導體圖案132以及多個直接接觸導電圖案134的蝕刻製程中執行蝕刻停止膜的功能。多個直接接觸導電圖案134可構成圖11B中所示出的多個直接接觸件DC。多個位元線147可藉由多個直接接觸導電圖案134電連接至多個主動區118。
多個位元線結構140中的每一者的兩個側壁可覆蓋有絕緣間隔件結構150。多個絕緣間隔件結構150可分別包含第一絕緣間隔件152、第二絕緣間隔件154以及第三絕緣間隔件156。第二絕緣間隔件154可包含具有比第一絕緣間隔件152及第三絕緣間隔件156更低的介電常數的材料。在一些實例實施例中，第一絕緣間隔件152及第三絕緣間隔件156可包含氮化物，且第二絕緣間隔件154可包含氧化物。在一些實例實施例中，第一絕緣間隔件152及第三絕緣間隔件156可包含氮化物，且第二絕緣間隔件154可包含具有對第一絕緣間隔件152及第三絕緣間隔件156的蝕刻選擇性的材料。舉例而言，當第一絕緣間隔件152及第三絕緣間隔件156由氮化物製成時，第二絕緣間隔件154可由氧化物製成且接著可在後續製程中經移除以作為空氣間隔件。在一些實例實施例中，絕緣間隔件結構150可由具有氧化物的第二絕緣間隔件154及具有氮化物的第三絕緣間隔件156構成。
多個絕緣擋板180可形成於覆蓋多個位元線結構140中 的每一者的兩個側壁的多個絕緣間隔件結構150之間的空間中。多個絕緣擋板180可以彼此間隔開的列配置，同時沿著覆蓋多個位元線結構140的兩個側壁的多個絕緣間隔件結構150當中的面向彼此的多對絕緣間隔件結構150之間延伸，即，在第二水平方向(Y方向)上延伸。舉例而言，多個絕緣擋板180可包含氮化物。
在一些實例實施例中，多個絕緣擋板180可穿透絕緣膜圖案112及絕緣膜圖案114以延伸至內埋絕緣膜124中，但不限於此。在一些其他實施例中，多個絕緣擋板180可穿透絕緣膜圖案112及絕緣膜圖案114而不延伸至內埋絕緣膜124中，或延伸至絕緣膜圖案112及絕緣膜圖案114中而不穿透絕緣膜圖案112及絕緣膜圖案114。此外，多個絕緣擋板180可經形成以使得多個絕緣擋板180並不延伸至絕緣膜圖案112及絕緣膜圖案114中，同時多個絕緣擋板180的下部表面接觸絕緣膜圖案112及絕緣膜圖案114。
在多個位元線147中的每一者之間，多個內埋接觸孔170H可形成於多個絕緣擋板180之間。多個內埋接觸孔170H及多個絕緣擋板180可交替地配置，同時沿著覆蓋多個位元線結構140的兩個側壁的多個絕緣間隔件結構150當中的面向彼此的多對絕緣間隔件結構150之間延伸，即，在第二水平方向(Y方向)上延伸。每一多個內埋接觸孔170H的內部空間可由絕緣間隔件結構150、絕緣擋板180以及主動區118限定，其中絕緣間隔件結構150可覆蓋多個位元線147當中的相鄰兩個位元線147中的每一者的側壁。
多個內埋接觸孔170H可藉由使用多個絕緣罩蓋線148、覆蓋多個位元線結構140中的每一者的兩個側壁的多個絕緣間隔件結構150以及多個絕緣擋板180作為蝕刻遮罩移除(蝕刻)絕緣膜圖案112及絕緣膜圖案114以及主動區118的部分來形成。在一些實例實施例中，多個內埋接觸孔170H可藉由使用多個絕緣罩蓋線148、覆蓋多個位元線結構140中的每一者的兩個側壁的絕緣間隔件結構150以及多個絕緣擋板180作為蝕刻遮罩藉由非等向性蝕刻製程首先移除絕緣膜圖案112及絕緣膜圖案114以及主動區118的部分及藉由等向性蝕刻製程進一步移除主動區118的另一部分來形成，使得由主動區118限定的空間經擴展。
一起參考圖14A至圖14D，多個內埋接觸件170可形成於多個內埋接觸孔170H中。多個內埋接觸件170及多個絕緣擋板180可交替地配置，同時沿著覆蓋多個位元線結構140的兩個側壁的多個絕緣間隔件結構150當中的面向彼此的多對絕緣間隔件結構150之間延伸，即，在第二水平方向(Y方向)上延伸。舉例而言，多個內埋接觸件170可包含多晶矽。
在一些實例實施例中，多個內埋接觸件170可在第一水平方向(X方向)及第二水平方向(Y方向)上以線配置，例如可共線配置。多個內埋接觸件170中的每一者可在垂直於基底110的豎直方向上自主動區118延伸。多個內埋接觸件170可構成圖11B中所示出的多個內埋接觸件BC。
多個內埋接觸件170可安置於多個內埋接觸孔170H內，所述多個內埋接觸孔170H為由多個絕緣擋板180及覆蓋多個位元線結構140的兩個側壁的多個絕緣間隔件結構150限定的空間。 多個內埋接觸件170可填充多個絕緣擋板180與覆蓋多個位元線結構140中的每一者的兩個側壁的多個絕緣間隔件結構150之間的空間的下部部分的部分。
多個內埋接觸件170的上部表面的位準可定位為比多個絕緣罩蓋線148的上部表面的位準更低。多個絕緣擋板180的上部表面可在豎直方向(Z方向)上定位於與多個絕緣罩蓋線148的上部表面相同的位準處。
多個著陸墊孔190H可由多個內埋接觸件170、多個絕緣間隔件結構150以及多個絕緣擋板180限定。多個內埋接觸件170可暴露於多個著陸墊孔190H的底部表面上。
在形成多個內埋接觸件170的製程中，可移除包含位元線結構140及絕緣間隔件結構150的絕緣罩蓋線148的上部部分的部分，且因此，可降低位元線結構140的上部表面的位準。
一起參考圖15A至圖15D，在填充多個著陸墊孔190H及形成覆蓋多個位元線結構140的著陸墊材料層之後，凹槽部分190R可藉由移除著陸墊材料層的一部分形成。可形成由凹槽部分190R分離的多個著陸墊190。多個著陸墊190可填充多個著陸墊孔190H的至少一部分且可延伸至多個位元線結構140上。
在一些實例實施例中，著陸墊材料層可包含導電障壁膜及導電障壁膜上的導電墊材料層。舉例而言，導電障壁膜可包含金屬、導電金屬氮化物或其組合。在一些實例實施例中，導電障壁膜可包含Ti/TiN堆疊結構。在一些實例實施例中，導電墊材料層可包含鎢(W)。
在一些實例實施例中，金屬矽化物膜可在形成著陸墊材 料層之前形成於多個內埋接觸件170上。金屬矽化物膜可在多個內埋接觸件170與著陸墊材料層之間。金屬矽化物膜可包含矽化鈷(CoSix)、矽化鎳(NiSix)或矽化錳(MnSix)中的至少一者，但不限於此。
多個著陸墊190可藉由其間的凹槽部分190R彼此間隔開。多個著陸墊190可安置於多個內埋接觸件170上且延伸至多個位元線結構140上。在一些實例實施例中，多個著陸墊190可延伸至多個位元線147上。多個著陸墊190可安置於多個內埋接觸件170上，且因此多個內埋接觸件170可電連接至多個著陸墊190。多個著陸墊190可經由多個內埋接觸件170連接至主動區118。多個著陸墊190可構成圖11B中所示出的多個著陸墊LP。內埋接觸件170可在兩個鄰近位元線結構140之間，且著陸墊190可自其間具有內埋接觸件170的兩個鄰近位元線結構140之間延伸至一個位元線結構140。
凹槽部分190R可填充有絕緣結構195。在一些實例實施例中，絕緣結構195可包含層間絕緣層及蝕刻停止膜。舉例而言，層間絕緣層可包含氧化物，且蝕刻停止膜可包含氮化物。在圖15A及圖15C中，絕緣結構195的上部表面定位於與多個著陸墊190的上部表面相同的位準處，但不限於此。舉例而言，絕緣結構195可填充凹槽部分190R且覆蓋多個著陸墊190的上部表面，且因此，具有定位於比多個著陸墊190的上部表面更高的位準處的上部表面。在圖15A及圖15C中，絕緣結構195的上部表面定位於與下部電極210的下部表面相同的位準處，但不限於此。
多個下部電極210、電容器介電層220以及上部電極230 可依次形成於多個著陸墊190上。多個下部電極210、電容器介電層220以及上部電極230可構成多個電容器結構200。多個下部電極210中的每一者可對應地電連接至多個著陸墊190中的每一者。電容器介電層220可保形地覆蓋多個下部電極210的表面。在一些實例實施例中，電容器介電層220可一體地形成以將多個下部電極210一起覆蓋在恆定區內，所述恆定區例如一個記憶體單元區(圖11B的CR)。在一些實例實施例中，電容器介電層220可形成以一起覆蓋記憶體單元區CR及周邊區(圖11B的PR)。多個下部電極210可構成圖11B中所示出的多個儲存節點SN。在一些實例實施例中，電容器介電層220可不形成於周邊區PR中。
多個下部電極210中的每一者可為經內部填充以具有圓形水平橫截面的圓柱形狀，即，柱形狀，但不限於此。在一些實例實施例中，多個下部電極210中的每一者可為在下部部分中閉合的圓筒形狀。在一些實例實施例中，多個下部電極210可以在第一水平方向(X方向)或第二水平方向(Y方向)上以Z形方式配置的蜂巢形狀配置。在一些其他實施例中，多個下部電極210可以在第一水平方向(X方向)及第二水平方向(Y方向)中的每一者上以線配置的矩陣形式配置。多個下部電極210可包含例如摻雜有雜質的矽、諸如鎢或銅的金屬或諸如氮化鈦的導電金屬化合物。雖然未分別繪示，但半導體記憶體裝置1可更包含與多個下部電極210的側壁接觸的至少一個支撐圖案。
電容器介電層220可包含例如TaO、TaAlO、TaON、ALO、AlSiO、HfO、HfSiO、ZrO、ZrSiO、TiO、TiAlO、BST((Ba,Sr)TiO)、STO(SrTiO)、BTO(BaTiO)、PZT(Pb(Zr,Ti)O)、(Pb,La)(Zr,Ti)O、 Ba(Zr,Ti)O、Sr(Zr,Ti)O或其組合。
上部電極230可包含摻雜半導體材料層、主電極層以及界面層中的一者，或以上中的至少兩者的堆疊結構。摻雜半導體材料層可包含摻雜多晶矽及摻雜多晶矽鍺中的至少一者。主電極層可由金屬材料製成或包含金屬材料。主電極層可包含例如W、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba,Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr,Co)O以及類似者中的至少一者。在一些實例實施例中，主電極層可由W製成。界面層可包含金屬氧化物、金屬氮化物、金屬碳化物以及金屬矽化物中的至少一者。
參考圖15E以及圖15A至圖15D，至少一個閘極線結構140P可形成於邏輯主動區117上。閘極線結構140p可包含安置於周邊區PR中的閘極線147P及覆蓋一個閘極線147P的絕緣罩蓋線148。閘極線147P可包含安置於周邊區PR中的第一金屬類導電圖案145及第二金屬類導電圖案146。閘極絕緣膜圖案142可在閘極線147P與邏輯主動區117之間。在一些實例實施例中，閘極線結構140P可更包含閘極絕緣膜圖案142與第一金屬類導電圖案145之間的導電半導體圖案132。
包含於閘極線147P中的導電半導體圖案132、第一金屬類導電圖案145以及第二金屬類導電圖案146可與包含於圖13A至圖13D中描述的位元線結構140中的導電半導體圖案132、第一金屬類導電圖案145以及第二金屬類導電圖案146一起形成。
在一些實例實施例中，閘極絕緣膜圖案142可包含低介電材料層、界面絕緣層以及高介電材料層當中的至少兩個層的堆疊結構。舉例而言，閘極絕緣膜圖案142可包含低介電材料層及 高介電材料層的堆疊結構，或界面絕緣層及高介電材料層的堆疊結構。低介電材料層可具有比高介電材料層更低的介電常數且可比高介電材料層更厚。界面絕緣層可具有比高介電材料層更低的介電常數且可比高介電材料層更薄。
舉例而言，低介電材料層可包含氧化矽。在一些實例實施例中，低介電材料層可包含電漿氮化處理氧化矽，即，電漿氮化氧化物(plasma nitride oxide；PNO)。在一些實例實施例中，低介電材料層可具有約60埃至約150埃的厚度。
舉例而言，界面絕緣層可包含氧化矽。在一些實例實施例中，界面絕緣層可包含由熱氧化形成的氧化矽。在一些實例實施例中，界面絕緣層可具有約5埃(0.5奈米)至約20埃(2.0奈米)的厚度。
舉例而言，高介電材料層可包含由氮化矽、氮氧化矽或具有比氧化矽更高的介電常數的高k介電材料中選出的至少一者。在一些實例實施例中，高介電材料層可包含由以下中選出的至少一種材料：氧化鉿(HfO)、矽酸鉿(HfSiO)、氮氧化鉿(HfON)、氮氧化鉿矽(HfSiON)、氧化鑭(LaO)、氧化鑭鋁(LaAlO)、氧化鋯(ZrO)、矽酸鋯(ZrSiO)、氮氧化鋯(ZrON)、氮氧化鋯矽(ZrSiON)、氧化鉭(TaO)、氧化鈦(TiO)、氧化鋇鍶鈦(BaSrTiO)、氧化鋇鈦(BaTiO)、氧化鍶鈦(SrTiO)、氧化釔(YO)、氧化鋁(ALO)或氧化鉛鈧鉭(PbScTaO)。在一些實例實施例中，高介電材料層可具有約10埃(1.0奈米)至約40埃(4.0奈米)的厚度。
閘極線結構140P的側壁可覆蓋有閘極絕緣間隔件150P。閘極絕緣間隔件150P可包含例如氮化物膜。在一些實例實施例 中，閘極絕緣間隔件150P可包含單層，但不限於此，且可包含兩個或大於兩個層的多個堆疊結構。在一些實例實施例中，閘極絕緣間隔件150P的全部或部分可與具有相同材料的絕緣間隔件結構150的全部或部分一起形成。
填充絕緣層172、填充絕緣層174以及填充絕緣層176可形成於多個閘極線結構140P周圍。填充絕緣層172、填充絕緣層174以及填充絕緣層176可覆蓋邏輯裝置隔離膜115。在一些實例實施例中，填充絕緣層172、174以及填充絕緣層176可包含第一填充絕緣層172、第二填充絕緣層174以及第三填充絕緣層176的堆疊結構。第一填充絕緣層172可保形地覆蓋邏輯裝置隔離膜115及絕緣間隔件結構150。在一些實例實施例中，第一填充絕緣層172可為氮化物，第二填充絕緣層174可為氧化物，且第三填充絕緣層176可為氮化物。在一些實例實施例中，第二填充絕緣層174的上部表面可定位於與位元線結構140的上部表面相同的位準處。在一些實例實施例中，第三填充絕緣層176的上部表面可定位於與閘極線結構140P的上部表面相同的位準處。
內埋絕緣層250可填充於對應於多個電容器結構200定位於其處的位準的周邊電路區PR中。內埋絕緣層250可包含例如氧化物膜或超低K(ultra low K；ULK)膜。氧化物膜可包含由以下中選出的任一種膜：硼磷矽酸鹽玻璃(borophosilicate glass；BPSG)膜、磷矽酸鹽玻璃(phosphosilicate glass；PSG)膜、硼矽酸鹽玻璃(borosilicate glass；BSG)膜、未摻雜矽酸鹽玻璃(un-doped silicate glass；USG)膜、四乙基原矽酸鹽(tetra ethyleorthosilicate；TEOS)膜或高密度電漿(high density plasma； HDP)膜。ULK膜可包含例如由具有2.2至2.4的超低介電常數K的SiOC膜及SiCoH膜中選出的任一種膜。
多個下部電極210中的每一者可為經內部填充以具有圓形水平橫截面的圓柱形狀，即，柱形狀，但不限於此。在一些實例實施例中，多個下部電極210中的每一者可為在下部部分中閉合的圓筒形狀。在一些實例實施例中，多個下部電極210可以在第一水平方向(X方向)或第二水平方向(Y方向)上以Z形方式配置的蜂巢形狀配置。在一些其他實施例中，多個下部電極210可以在第一水平方向(X方向)及第二水平方向(Y方向)中的每一者上以線配置的矩陣形式配置。多個下部電極210可包含例如摻雜有諸如硼、碳、磷或砷中的至少一者的雜質的矽，諸如鎢及/或銅的金屬，或諸如氮化鈦的導電金屬化合物。雖然未分別繪示，但半導體記憶體裝置1可更包含與多個下部電極210的側壁接觸的至少一個支撐圖案。
電容器介電層220可包含例如TaO、TaAlO、TaON、ALO、AlSiO、HfO、HfSiO、ZrO、ZrSiO、TiO、TiAlO、BST((Ba,Sr)TiO)、STO(SrTiO)、BTO(BaTiO)、PZT(Pb(Zr,Ti)O)、(Pb,La)(Zr,Ti)O、Ba(Zr,Ti)O、Sr(Zr,Ti)O或其組合。
上部電極230可包含摻雜半導體材料層、主電極層以及界面層中的一者，或以上中的至少兩者的堆疊結構。摻雜半導體材料層可包含摻雜多晶矽及摻雜多晶矽鍺中的至少一者。主電極層可由金屬材料製成。主電極層可包含例如W、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba,Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr,Co)O以及類似者。在一些實例實施例中，主電極層可由W 製成。界面層可包含金屬氧化物、金屬氮化物、金屬碳化物以及金屬矽化物中的至少一者。
在記憶體單元區CR中，主動區118、字元線120、閘極介電膜122、位元線147、內埋接觸件170、著陸墊190以及電容器結構200可構成記憶體單元。在虛設單元區DR中，虛設主動區119、字元線120、閘極介電膜122、位元線147、內埋接觸件170、著陸墊190以及電容器結構200可構成虛設記憶體單元。
半導體記憶體裝置1可包含由記憶體單元區CR中的裝置隔離膜116限定的多個主動區118、由虛設單元區DR中的裝置隔離膜116限定的多個虛設主動區119以及由周邊區PR中的邏輯裝置隔離膜115限定的至少一個邏輯主動區117。多個虛設主動區119中的至少兩者可在第一水平方向(X方向)上安置於多個主動區118與邏輯裝置隔離膜115之間。
如圖7A至圖10中所描述，多個虛設主動區119的寬度及/或間距可具有大於多個主動區118的寬度及/或間距的值，且因此，當在形成由裝置隔離膜116及邏輯裝置隔離膜115構成的裝置隔離結構DS的製程中時，收縮發生在形成裝置隔離結構DS的材料中，多個虛設主動區119可充當防止多個主動區118中的翹曲出現或降低所述翹曲的可能性及/或影響的壩。
替代或另外地，多個虛設主動區119安置於其中的虛設單元區DR可經配置以包圍多個主動區118安置於其中的記憶體單元區CR。在多個主動區118及多個虛設主動區119上，多個字元線WL、多個位元線BL、多個內埋接觸件BC、多個著陸墊LP以及多個儲存節點SN可安置於恆定陣列中，如圖11B中所示出。 安置於虛設單元區DR中的多個虛設主動區119以及安置於多個虛設主動區119上的字元線WL、位元線BL、內埋接觸件BC、著陸墊LP以及儲存節點SN可構成多個虛設記憶體單元，其中多個虛設記憶體單元可允許安置於記憶體單元區CR中的多個主動區118以及安置於構成多個記憶體單元的多個主動區118上的字元線WL、位元線BL、內埋接觸件BC、著陸墊LP以及儲存節點SN經形成為大體均一形狀及配置。
在根據本發明概念的半導體記憶體裝置1中，多個虛設主動區119可執行壩及虛設圖案的功能，且因此，可不存在分別形成執行壩的功能的組件及執行虛設圖案的功能的組件的需要或所述需要可減少。因此，在根據本發明概念的半導體記憶體裝置1中，由多個記憶體單元安置於其中的記憶體單元區CR佔據的面積的比率可增加，且因此，半導體記憶體裝置1的記憶體單元的數目增加以實現實質上增強整合。
雖然本發明概念已參考其的一些實例實施例加以特定繪示及描述，但應理解，可在不偏離以下申請專利範圍的精神及範疇的情況下作出形式及細節的各種改變。
1:半導體記憶體裝置
CLR:單元區
PR:周邊區
PRR:主周邊區
SCB:單元區塊
SPR:子周邊區

Claims (20)

  1. 一種半導體記憶體裝置，包括： 基底，包括記憶體單元區及包圍所述記憶體單元區的虛設單元區，所述記憶體單元區包含多個記憶體單元； 多個主動區，在所述記憶體單元區中，所述多個主動區中的每一者在長軸方向上延伸，所述長軸方向為相對於第一水平方向及第二水平方向的對角線方向，所述第二水平方向與所述第一水平方向正交，所述多個主動區中的每一者具有在與所述長軸方向正交的短軸方向上的第一寬度；以及 多個虛設主動區，在所述虛設單元區中，所述多個虛設主動區中的每一者在所述長軸方向上延伸，所述多個虛設主動區中的每一者具有在所述短軸方向上的大於所述第一寬度的第二寬度。
  2. 如請求項1所述的半導體記憶體裝置，其中所述多個虛設主動區中的至少一者界定所述虛設主動區中的所述至少一者的側壁上的多個側壁凹槽。
  3. 如請求項2所述的半導體記憶體裝置，其中所述多個主動區在所述長軸方向上以第一間隔彼此隔開且各自在所述長軸方向上延伸第一長度。
  4. 如請求項3所述的半導體記憶體裝置，其中所述多個側壁凹槽以在所述長軸方向上彼此隔開第二長度的方式在所述多個虛設主動區中的所述至少一者的所述側壁上，且 所述多個側壁凹槽具有在所述長軸方向上的第二間隔。
  5. 如請求項4所述的半導體記憶體裝置，其中所述第一長度及所述第一間隔的總和實質上與所述第二長度及所述第二間隔的總和相同。
  6. 如請求項2所述的半導體記憶體裝置，其中所述多個側壁凹槽在所述多個虛設主動區的所有所述側壁上。
  7. 如請求項2所述的半導體記憶體裝置，其中所述多個側壁凹槽在所述多個虛設主動區當中的鄰近於所述多個主動區的一部分的所述側壁處，且 所述多個側壁凹槽不在不鄰近於所述多個主動區的其他部分的所述側壁處。
  8. 如請求項2所述的半導體記憶體裝置，更包括： 裝置隔離結構，界定所述多個主動區及所述多個虛設主動區， 其中所述裝置隔離結構的在所述多個主動區當中的在所述長軸方向上彼此鄰近的兩個主動區及所述多個側壁凹槽之間的部分沿著在所述第二水平方向上以相等間隔下配置的多個水平線共線。
  9. 如請求項1所述的半導體記憶體裝置，其中所述多個主動區在所述短軸方向上以第一間距重複，且 所述多個虛設主動區在所述短軸方向上以大於所述第一間距的第二間距重複。
  10. 如請求項9所述的半導體記憶體裝置，其中所述第二寬度與所述第一寬度的比率大於所述第二間距與所述第一間距的比率。
  11. 一種半導體記憶體裝置，包括： 基底，包括記憶體單元區、周邊區以及在所述記憶體單元區與所述周邊區之間的虛設單元區，所述記憶體單元區包含多個記憶體單元，所述虛設單元區包含多個虛設記憶體單元； 多個主動區，在所述記憶體單元區中，所述多個主動區中的每一者在長軸方向上延伸，所述長軸方向為相對於第一水平方向及第二水平方向的對角線方向，所述第二水平方向與所述第一水平方向正交，所述多個主動區中的每一者具有在短軸方向上的第一寬度及在所述短軸方向上的第一間距，所述短軸方向與所述長軸方向正交； 至少一個邏輯主動區，在所述周邊區中；以及 多個虛設主動區，在所述虛設單元區中，所述多個虛設主動區中的每一者在所述長軸方向上延伸，所述多個虛設主動區中的每一者具有大於所述第一寬度的第二寬度及所述第一間距的兩倍的第二間距，所述第二寬度及所述第二間距在所述短軸方向上，其中 所述多個虛設主動區中的至少一者界定所述多個虛設主動區中的所述至少一者的側壁上的多個側壁凹槽。
  12. 如請求項11所述的半導體記憶體裝置，更包括： 多個字元線，在所述第一水平方向上跨越所述多個主動區及所述多個虛設主動區彼此平行延伸；以及 多個位元線，在所述第二水平方向上彼此平行延伸，所述多個位元線在所述基底上，其中 所述多個虛設主動區中的至少兩者在所述第一水平方向上配置於所述記憶體單元區與所述周邊區之間。
  13. 如請求項11所述的半導體記憶體裝置，其中所述多個主動區在所述長軸方向上以第一間隔彼此隔開，所述多個主動區中的每一者在所述長軸方向上延伸且具有第一長度， 所述多個側壁凹槽以彼此隔開及在所述長軸方向上具有第二長度的方式在所述多個虛設主動區中的所述至少一者的所述側壁上，所述多個側壁凹槽具有在所述長軸方向上的第二間隔，且 所述第一長度及所述第一間隔的總和實質上與所述第二長度及所述第二間隔的總和相同。
  14. 如請求項13所述的半導體記憶體裝置，其中所述第一長度實質上與所述第二長度相同，且所述第一間隔實質上與所述第二間隔相同。
  15. 如請求項11所述的半導體記憶體裝置，更包括： 裝置隔離結構，界定所述多個主動區、所述多個虛設主動區以及所述至少一個邏輯主動區， 其中所述裝置隔離結構的在所述多個主動區當中的在所述長軸方向上彼此鄰近的兩個主動區及所述多個側壁凹槽之間的部分以蜂巢形式配置。
  16. 如請求項15所述的半導體記憶體裝置，其中所述裝置隔離結構填充所述多個側壁凹槽。
  17. 如請求項11所述的半導體記憶體裝置，其中所述多個側壁凹槽在所述多個虛設主動區當中的鄰近於所述多個主動區的一部分的所述側壁處，且不在鄰近於所述至少一個邏輯主動區的其他部分的所述側壁處。
  18. 一種半導體記憶體裝置，包括： 基底，包括記憶體單元區、周邊區以及所述記憶體單元區與所述周邊區之間的虛設單元區； 多個主動區，在所述記憶體單元區中，所述多個主動區中的每一者在長軸方向上延伸，所述長軸方向為相對於第一水平方向及第二水平方向的對角線方向，所述第二水平方向與所述第一水平方向正交，所述多個主動區中的每一者具有第一寬度及第一間距，所述第一寬度及所述第一間距在與所述長軸方向正交的短軸方向上； 至少一個邏輯主動區，安置於所述周邊區中； 多個虛設主動區，在所述虛設單元區中，所述多個虛設主動區中的每一者在所述長軸方向上延伸，所述多個虛設主動區中的每一者具有大於所述第一寬度的第二寬度及大於所述第一間距的第二間距，所述第一寬度及所述第二寬度在所述短軸方向上； 裝置隔離結構，界定所述多個主動區、所述至少一個邏輯主動區以及所述多個虛設主動區； 多個字元線，在所述第一水平方向上跨越所述多個主動區及所述多個虛設主動區彼此平行延伸； 多個位元線，在所述第二水平方向上彼此平行延伸，所述多個位元線在所述基底上； 多個內埋接觸件，填充所述基底上的所述多個位元線之間的空間的下部部分； 多個著陸墊，填充所述多個位元線之間的所述空間的上部部分且延伸至所述多個位元線上；以及 多個電容器，連接至所述多個著陸墊，其中 所述多個虛設主動區中的至少一者界定所述多個虛設主動區中的所述至少一者的側壁上的填充有所述裝置隔離結構的多個側壁凹槽。
  19. 如請求項18所述的半導體記憶體裝置，其中所述第二間距為所述第一間距的兩倍，且 所述第二寬度與所述第一寬度的比率大於所述第二間距與所述第一間距的比率。
  20. 如請求項18所述的半導體記憶體裝置，其中所述第一間距為約0.1微米至約1微米，且所述第二間距為約0.2微米至約2微米。
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