TWI456700B - 鄰接溝槽側壁之三維記憶陣列及其製造方法 - Google Patents

Claims (19)

1. 一種積體電路裝置，包括：一導線，具有一第一側面及一第二側面；複數層，該些層各由布置於鄰接該導線之該第一側面與該第二側面的複數個導電墊所構成，該些導電墊各具有一鄰近側面，該些鄰近側面係鄰近於該些導電墊對應之該第一側面與該第二側面的其中一者；複數個金屬氧化物記憶元件，位於該些鄰近側面上，並與該些導電墊對應之該第一側面與該第二側面的其中一者有電性交流；以及一垂直連接件陣列，由複數個垂直連接件所構成，該些垂直連接件係與該些導電墊各者以及一上方電路有電性交流。
2. 如申請專利範圍第1項所述之積體電路裝置，其中至少二個該些導電墊係堆疊而使至少一第一導電墊係布置於一第二導電墊之上，且該第一導電墊之一遠離側面係布置於較該第二導電墊之一遠離側面接近該導線處，該第一導電墊之該遠離側面與該第二導電墊之該遠離側面係與對應的該些垂直連接件有電性交流。
3. 如申請專利範圍第1項所述之積體電路裝置，其中該些導電墊各包含位於該些金屬氧化物記憶元件之其中一個與該些垂直連接件之其中一個之間的一金屬層，該些金屬層具有該些鄰近側面。
4. 如申請專利範圍第3項所述之積體電路裝置，其中該 金屬層之一氧化部分為一電阻性金屬氧化物記憶元件，使得該電阻性金屬氧化物記憶元件係沿著該些導電墊之該些金屬層的鄰近側面布置。
5. 如申請專利範圍第4項所述之積體電路裝置，其中該些導電墊更包含複數個障壁金屬層，該金屬層係布置於該些障壁金屬層之至少二者之間。
6. 如申請專利範圍第4項所述之積體電路裝置，其中該些導電墊更包含複數個場增強結構，該些金屬氧化物記憶元件各包含鄰近於所對應之一溝槽之一第一側壁與一第二側壁之其中一者的一鄰近端，該些場增強結構係鄰接該些鄰近端。
7. 如申請專利範圍第4項所述之積體電路裝置，其中一氧化物成長障壁層係布置於該些金屬氧化物記憶元件之至少一者以及該至少一金屬氧化物記憶元件所對應之該第一側面與該第二側面的其中一者間。
8. 如申請專利範圍第4項所述之積體電路裝置，其中一驅動裝置層係布置於該些金屬氧化物記憶元件之至少一者以及該至少一金屬氧化物記憶元件所對應之該第一側面與該第二側面的其中一者間。
9. 如申請專利範圍第1項所述之積體電路裝置，其中該上方電路包含耦接至該垂直連接件陣列的複數條字元線。
10. 如申請專利範圍第1項所述之積體電路裝置，其中該導線為位元線。
11. 一種積體電路裝置的製造方法，包括： 一層形成步驟，係形成複數個由複數導電墊所構成的層，該些導電墊係鄰接於一溝槽之一第一側壁與一第二側壁，該些導電墊並各具有鄰近側面，該些鄰近側面係鄰近於該些導電墊所對應之該第一側壁與該第二側壁的其中一者；一金屬氧化物記憶元件形成步驟，係形成複數個金屬氧化物記憶元件於該些鄰近側面上；一導線形成步驟，係形成一導線於該溝槽內，使得該導線與該些金屬氧化物記憶元件有電性交流；以及一垂直連接件陣列成步驟，係形成一垂直連接件陣列，該垂直連接件陣列係與該些導電墊各者有電性交流。
12. 如申請專利範圍第11項所述之方法，其中該層形成步驟更包括沉積複數導電墊層，該些導電墊層各包含位於一第一障壁金屬層與一第二障壁金屬層間之一第一金屬層。
13. 如申請專利範圍第12項所述之方法，其中該金屬氧化物記憶元件形成步驟包含氧化該金屬層之一部分，以形成至少一電阻性金屬氧化物記憶元件。
14. 如申請專利範圍第11項所述之方法，更包含：形成複數個場增強結構，該些場增強結構係鄰接於複數個鄰近端，該些鄰近端係該些金屬氧化物記憶元件鄰近於所對應之該溝槽該第一側壁與該第二側壁的其中一者處。
15. 如申請專利範圍第11項所述之方法，更包含：在該金屬氧化物記憶元件形成步驟前，沿著該溝槽之該第一側壁與該第二側壁形成一氧化物成長障壁層。
16. 如申請專利範圍第11項所述之方法，更包含： 沿著該溝槽之該第一側壁與該第二側壁形成一驅動裝置層。
17. 如申請專利範圍第11項所述之方法，其中該垂直連接件陣列成步驟包含以下步驟：形成穿透位於該些導電墊各者上方之材料的複數個孔穴；沿著該些孔穴之側面形成一絕緣層；以及以至少一導電材料填充該些孔穴。
18. 如申請專利範圍第11項所述之方法，更包含：形成耦接至該垂直連接件陣列的複數條字元線。
19. 如申請專利範圍第11項所述之方法，其中該導線為位元線。