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TWI508091B - 三維記憶體陣列架構 - Google Patents

三維記憶體陣列架構 Download PDF

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TWI508091B
TWI508091B TW102131391A TW102131391A TWI508091B TW I508091 B TWI508091 B TW I508091B TW 102131391 A TW102131391 A TW 102131391A TW 102131391 A TW102131391 A TW 102131391A TW I508091 B TWI508091 B TW I508091B
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TW
Taiwan
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wires
memory cell
storage element
conductive extension
memory array
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TW102131391A
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TW201415477A (zh
Inventor
弗得瑞 皮歐
Original Assignee
美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Publication of TW201415477A publication Critical patent/TW201415477A/zh
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Description

三維記憶體陣列架構 相關申請案
本發明係關於具有代理檔案號1001.0680001之名稱為「THREE DIMENSIONAL MEMORY ARRAY ARCHITECTURE」之美國專利申請案13/600,699，該案之全文以引用方式併入本文中。
本發明大體上係關於半導體器件，且更特定言之，本發明係關於三維記憶體陣列架構及其形成方法。
記憶體器件通常用作為電腦或其他電子器件中之內部半導體積體電路。存在諸多不同類型之記憶體，其尤其包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、電阻可變記憶體及快閃記憶體。電阻可變記憶體之類型尤其包含相變材料(PCM)記憶體、可程式化導體記憶體及電阻式隨機存取記憶體(RRAM)。
記憶體器件用作為需要高記憶體密度、高可靠性及無電源資料保存之寬範圍電子應用之非揮發性記憶體。非揮發性記憶體可用於(例如)個人電腦、可攜式記憶棒、固態驅動器(SSD)、數位相機、蜂巢式電話、可攜式音樂播放器(諸如MP3播放器)、電影播放器及其他電子器件中。
與記憶體器件製造相關之不變挑戰為：減小一記憶體器件之尺 寸、增大一記憶體器件之儲存密度及/或限制記憶體器件成本。一些記憶體器件包含配置成二維陣列之記憶體胞，其中記憶體胞全部配置於一相同平面中。相比而言，各種記憶體器件包含配置成具有多個層級之記憶體胞之三維(3D)陣列之記憶體胞。
100‧‧‧二維記憶體陣列
102‧‧‧導線/字線
104‧‧‧導線/位元線
106‧‧‧記憶體胞
208‧‧‧三維記憶體陣列
210‧‧‧字線
212‧‧‧字線
214‧‧‧位元線
216‧‧‧記憶體胞
218‧‧‧記憶體胞
320‧‧‧三維記憶體陣列
322‧‧‧字線
324‧‧‧位元線
326T‧‧‧導電延伸部/垂直延伸部
326U‧‧‧導電延伸部
328‧‧‧記憶體胞結構
422‧‧‧字線
424‧‧‧位元線
426T‧‧‧導電延伸部
430‧‧‧記憶體陣列
438‧‧‧記憶體胞結構
440‧‧‧記憶體胞結構
441‧‧‧記憶體胞結構
442‧‧‧記憶體胞結構
522‧‧‧第一導線
524‧‧‧第二導線/頂部導線
544‧‧‧記憶體陣列
547‧‧‧導線
549‧‧‧導線
550‧‧‧同心記憶體胞結構
550B‧‧‧頂部連接式同心記憶體胞結構
550T‧‧‧底部連接式同心記憶體胞結構
551‧‧‧導線
552‧‧‧記憶體胞選擇器件材料
552B‧‧‧記憶體胞選擇器件材料
552T‧‧‧記憶體胞選擇器件材料
554‧‧‧儲存元件材料
554B‧‧‧儲存元件材料
554T‧‧‧儲存元件材料
556‧‧‧導電延伸部
556B‧‧‧導電延伸部
556T‧‧‧導電延伸部
558‧‧‧記憶體胞/部分/有效區域
559‧‧‧記憶體胞/部分
560‧‧‧記憶體胞/部分/有效區域
562‧‧‧自對準通孔
563‧‧‧部分
564‧‧‧陣列
566‧‧‧陣列
568‧‧‧陣列
570‧‧‧陣列
578‧‧‧有效區域
580‧‧‧有效區域
622‧‧‧字線
624‧‧‧頂部位元線
626B‧‧‧導電延伸部
626T‧‧‧導電延伸部
650B‧‧‧底部連接式同心記憶體胞結構
650T‧‧‧頂部連接式同心記憶體胞結構
651‧‧‧底部位元線
722‧‧‧字線
724‧‧‧頂部位元線
750B‧‧‧底部連接式同心記憶體胞結構
750T‧‧‧頂部連接式同心記憶體胞結構
751‧‧‧底部位元線
822‧‧‧字線
824‧‧‧頂部位元線
850B‧‧‧底部連接式同心記憶體胞結構
850T‧‧‧頂部連接式同心記憶體胞結構
851‧‧‧底部位元線
852B‧‧‧記憶體胞選擇器件材料
852T‧‧‧記憶體胞選擇器件材料
853‧‧‧頂部終止材料
854B‧‧‧儲存元件材料
854T‧‧‧儲存元件材料
圖1繪示一先前技術之二維記憶體陣列。
圖2繪示一先前技術之三維記憶體陣列。
圖3繪示根據本發明之諸多實施例之三維記憶體陣列。
圖4繪示根據本發明之諸多實施例之用於使三維記憶體陣列偏壓之一方法。
圖5A繪示根據本發明之諸多實施例之導線對之間之同心記憶體胞結構之位置。
圖5B繪示根據本發明之諸多實施例之導線交替對之間之同心記憶體胞結構之位置。
圖5C繪示根據本發明之諸多實施例之不同導線交替對之間之同心記憶體胞結構之位置。
圖5D繪示根據本發明之諸多實施例之在記憶體胞結構節距中具有增加數目個位元線之導線對之間之同心記憶體胞結構之位置。
圖5E繪示根據本發明之諸多實施例之在陣列上方及下方交替連接之同心記憶體胞結構之位置。
圖6繪示根據本發明之諸多實施例之三維記憶體陣列示意圖之一透視圖。
圖7繪示根據本發明之諸多實施例之在字線上方及下方具有位元線之三維記憶體陣列之一透視圖。
圖8A至圖8D繪示根據本發明之諸多實施例之對應於圖5E中所展示之同心記憶體胞之三維記憶體陣列的橫截面圖。
圖9繪示根據本發明之諸多實施例之用於使具有在三維記憶體陣列上方及下方交替連接之同心記憶體胞結構之該陣列偏壓之一方法。
圖10A繪示根據本發明之諸多實施例之具有分離切換器件之同心記憶體胞之三維記憶體陣列。
圖10B至圖10C繪示根據本發明之諸多實施例之具有加熱材料及分離切換器件之同心記憶體胞之三維記憶體陣列。
本發明提供三維記憶體陣列及其形成方法。一實例性記憶體陣列可包含：一堆疊，其包括藉由至少一絕緣材料而彼此分離之諸多層級處之複數個第一導線；及至少一導電延伸部，其經配置以實質上垂直於該複數個第一導線而延伸。圍繞該至少一導電延伸部而形成儲存元件材料。圍繞該至少一導電延伸部而形成記憶體胞選擇材料。該至少一導電延伸部、該儲存元件材料及該記憶體胞選擇材料位於該複數個第一導線之共面對之間。
本發明之實施例實施相變材料(PCM)記憶體胞之一垂直整合。諸多實施例提供比一習知二維記憶體陣列密集之三維記憶體陣列。此外，製程可(例如)藉由減少與形成一3D陣列相關聯之一遮罩計數而比先前方法簡單便宜。因此，本發明之諸多製程可比前述方法之製程便宜。
在本發明之下列詳細描述中，參考構成本發明之一部分之附圖，且在附圖中以繪示方式展示可如何實踐本發明之一或多項實施例。足夠詳細地描述此等實施例以使一般技術者能夠實踐本發明之該等實施例，且應瞭解：可利用其他實施例；及/或可在不脫離本發明之範疇之情況下作出程序、電性及/或結構變化。
本文之附圖遵循一編號慣例，其中第一個數字或前幾個數字對應於繪圖編碼且剩餘數字識別圖式中之一元件或組件。可藉由使用類 似數字而識別不同圖之間之類似元件或組件。例如，102可意指圖1中之元件「02」，且一類似元件可稱為圖2中之202。此外，如本文所使用，「諸多」特定元件及/或特徵可意指此等元件及/或特徵之一或多者。
如本文所使用，術語「實質上」意欲：經修飾之特性未必為絕對的，但足夠接近以達成該特性之優點。例如，「實質上平行」不限於絕對平行性，且可包含至少比一垂直定向更接近於一平行定向之定向。類似地，「實質上正交」不限於絕對正交性，且可包含至少比一平行定向更接近於一垂直定向之定向。
圖1繪示一先前技術之二維記憶體陣列100。記憶體陣列100可包含可在本文中稱為字線之複數個導線102(例如存取線)及可在本文中稱為位元線之諸多導線104(例如資料線)。字線102在一層級處配置成實質上彼此平行，及位元線104在一不同層級處配置成實質上彼此平行。字線102及位元線104進一步配置成實質上彼此垂直(例如正交)。各字線102及位元線104所展示之指數指示各自線在一特定層級內之排序。
在此等架構中，記憶體胞106可配置成一矩陣之列及行。記憶體胞106可位於字線102與位元線104之交叉點處。即，記憶體胞106配置成一交叉點架構。記憶體胞106位於使字線102及位元線104彼此靠近(例如交叉、交疊等等)地穿過之位置處。字線102及位元線104彼此未實體相交，此係因為字線102及位元線104形成於不同層級處。
圖2繪示一先前技術之三維記憶體陣列208。記憶體陣列208包含複數個字線210、212，及諸多位元線214。字線210在一層級處配置成實質上彼此平行，及字線212在一不同層級處配置成實質上彼此平行。如圖2中所展示，位元線214在不同於字線210及212所在層級之任一者之一層級(例如，介於字線210及212所在之層級之間)處配置成實 質上彼此平行。位元線214進一步配置成實質上垂直(例如正交)於字線210、212。
圖2中展示在字線210、212與位元線214之交叉點處配置成一交叉點架構之記憶體胞216、218。記憶體胞216配置於字線210與位元線214之間，及記憶體胞218配置於字線212與位元線214之間。因而，該等記憶體胞配置於多個層級中，各層級具有組織成一交叉點架構之記憶體胞。該等層級形成於彼此不同之層級處以藉此垂直堆疊。記憶體胞形成於其中形成字線212及位元線214之層級之間之層級處。圖2中所展示之三維記憶體陣列208包含具有一共同位元線214及分離字線210、212之記憶體胞216、218。更一般而言，三維記憶體陣列可具有比圖2中所展示之層級多之堆疊層級。
各字線210、212所展示之指數指示字線之層級及字線在一特定層級內之排序。例如，字線210(WL3,0 )被展示為位於層級0內之位置3處，及字線212(WL3,1 )被展示為位於層級1內之位置3處。因而，記憶體胞216在圖2中被展示為位於位元線214(例如BL0 )與位元線214下方之字線(例如WL2,0 )之間，及記憶體胞218在圖2中被展示為位於位元線214(例如BL0 )與位元線214上方之字線(例如WL2,1 )之間。
圖3繪示根據本發明之諸多實施例之三維記憶體陣列320。記憶體陣列320包括複數個記憶體胞，例如與一第一端子(例如一位元線)與一第二端子(例如一字線)之間之一記憶體胞選擇器件串聯之記憶體元件，該等端子之各者可在讀取/程式化/抹除操作中獨立定址。
圖3係未準確反映所繪示之各種特徵之三維實體尺寸(其包含特徵相對於彼此之精確接近度)的一簡化圖。圖3不應被視為表示各種元件之準確拓撲定位。相反，圖3提供記憶體陣列320之電氣方案之一簡化概述，及各種特徵之大致相對配置。例如，位元線324可位於陣列之頂部(如圖所展示)及/或底部處，彼此電性去耦。此外，耦合至相同位 元線324之導電延伸部326T及326U全部偏壓至相同位元線電位。然而，圖3未展示記憶體胞結構328相對於一特定層級處之字線(例如WL0,2 及WL1,2 )之實體接近度。圖5A至圖10B更詳細地繪示根據本發明之諸多實施例之三維記憶體陣列之態樣。如將自下列討論明白，在若干實施例中，一記憶體胞結構328可具有與多個記憶體胞相關聯之部分。例如，各記憶體胞結構328可具有兩個部分：與一相鄰字線322相關聯之一部分及與另一相鄰字線322相關聯之另一部分。此外，對於圖3中所展示之組態，一記憶體胞可由兩個記憶體胞結構328之部分(形成於導電延伸部326T與一特定字線之間之一記憶體胞結構328上之一部分，及形成於導電延伸部326U與該特定字線之間之一不同記憶體胞結構328上之另一部分)組成。記憶體胞結構328可實體地存在於使一各自導電延伸部(例如326T、326U)在各特定層級處之相鄰字線對322之間之接近處穿過之位置處。
在諸多實施例中，可稱為字線(WL)之存取線安置於複數個不同層級(例如高度、層面、平面)上。例如，字線可安置於N個層級上。絕緣材料(例如介電材料)使該等層級之字線分離。因而，由絕緣材料分離之字線之該等層級形成WL/絕緣材料之一堆疊。可稱為位元線(BL)之資料線配置成實質上垂直於該等字線，且位於字線之該N個層級上方之一層級處(例如位於第N+1層級處)。各位元線可具有接近於該等字線(諸如該等字線之間)之諸多導電延伸部(例如垂直延伸部)，其中一記憶體胞形成於該垂直延伸部與該字線之間。
圖3中所展示之記憶體陣列320可包含複數個字線322及位元線324。字線322可配置至諸多層級中。字線322在圖3中被展示為配置至四個層級中。然而，其中配置字線322之層級數量不限於此數量，且字線322可配置至更多或更少層級中。字線322在一特定層級內配置成實質上彼此平行。可使字線322在一堆疊中垂直對準。即，多個層級 之各者中之字線322可位於各層級內之一相同相對位置處以便直接與上方及/或下方之字線322對準。絕緣材料(圖3中未展示)可位於其中形成字線322之層級之間及一特定層級處之字線322之間。
如圖3中所展示，位元線324可在不同於字線322所在層級之一層級處(例如，在字線322所在層級之上方及/或下方)配置成實質上彼此平行。即，例如，位元線可位於記憶體陣列320之頂部處。位元線324可進一步配置成實質上垂直(例如正交)於字線322以便在位元線324與字線322之間具有交疊(例如不同層級處之交叉點)。然而，實施例不限於一嚴格平行/正交組態。此外，儘管圖3展示形成於字線322上之位元線324，但本發明之實施例不限於此，且根據一些實施例，位元線可形成於字線322下方，其中導電延伸部自位元線向上延伸以與字線322接近。根據一些實施例，位元線可形成於字線322下方，其中導電延伸部自位元線向上延伸以與字線322接近，及位元線亦可形成於字線322上方，其中導電延伸部自位元線向下延伸以與字線322接近。
圖3中各字線322所展示之指數指示字線在一特定層級內之位置(例如排序)及該層級。例如，字線WL2,0 被展示為位於層級0內之位置2處(位於位置2處之一堆疊之字線之底部處之一字線)，及字線WL2,3 被展示為位於層級3內之位置2處(位於位置2處之一堆疊之字線之頂部處之一字線)。其中可配置字線322之層級數量及各層級處之字線322之數量可大於或小於圖3中所展示之數量。
在一位元線324與一堆疊之字線322之各交疊之間，位元線324之一導電延伸部326T可定向成實質上垂直於位元線324及字線322以便在該堆疊之字線中之各字線322之一部分接近處(例如附近)穿過。根據一些實施例，位元線324之導電延伸部326T可在兩個堆疊之字線之間穿過以便在字線之該兩個堆疊之各者中之各字線接近處(例如相鄰處)穿過。
例如，位元線324之導電延伸部326T可經配置以自位元線324垂直延伸以在位元線324下方之各自字線322之一部分接近處穿過，如圖3中所展示。如圖所展示，導電延伸部326T可在各層級處之兩個字線322之間穿過以便接近(例如相鄰)於該兩個字線322之各者。例如，圖3中所繪示之導電延伸部326T在識別為WL1,j 及WL2,j 之字線之間穿過以便接近於其中形成WL1,j 及WL2,j 之層級處之各字線。如此處所使用，相鄰不一定意欲達到接觸之靠近程度，而是足夠靠近使得安置於導電延伸部與字線之間(例如)以在其等之間形成一記憶體胞之其他材料係電性串聯。根據諸多實施例，導電延伸部326T可以使得一記憶體胞可形成於導電延伸部326T與各自字線322之間之一方式在兩個字線322附近(例如相鄰處)穿過。
圖3中展示記憶體胞結構328，其配置成靠近使一位元線324之一導電延伸部326T/326U與字線322在不同層級處彼此接近(例如交疊)之位置之一交叉點架構。在諸多實施例中，記憶體胞結構328位於導電延伸部326T/326U與字線322(識別為WL1,j 及WL2,j )之間。例如，當一導電延伸部326T/326U在一字線322接近處穿過時，一記憶體胞結構328可位於導電延伸部326T/326U與字線322之間。各記憶體胞結構328可具有與兩個不同記憶體胞相關聯之部分，且各記憶體胞可由兩個不同記憶體胞結構之部分(例如相鄰於一特定字線之各側的各記憶體胞結構328之一部分)組成。
導電延伸部326U識別(例如)不同於導電延伸部326T之位元線BL0 之一不同導電延伸部。導電延伸部326T及326U兩者通信地耦合至相同位元線，且因此偏壓至相同電位。在一些實施例中，導電延伸部326T及326U位於字線322之堆疊之間以便分別位於相同堆疊之字線(例如WL1,j )之不同(例如相對)側處，如圖3中所描繪。即，一特定導電延伸部位於堆疊之各平面上之兩個字線322接近處，例如，垂直延 伸部326T位於識別為WL1,j 及WL2,j 之一對字線322接近處。
一記憶體胞結構可位於一導電延伸部(例如326T/326U)與字線堆疊中之各層級處之相鄰字線322之間。如稍後更詳細所描述，一記憶體胞結構328可與一或多個記憶體胞相關聯。圖3(及下列其他圖)中所展示之記憶體胞結構328被展示為具有穿過圓形符號之一對角線以指示與一記憶體胞結構328相關聯之多個記憶體胞。例如，在圖3中，一特定導電延伸部與字線(該特定導電延伸部相鄰於一給定層級處之該等字線之間)之一者之間之一記憶體胞結構328之一部分可與一記憶體胞相關聯，及該特定導電延伸部與該等字線(該特定導電延伸部相鄰於該給定層級處之該等字線之間)之另一者之間之相同記憶體胞結構328之另一部分可與另一記憶體胞相關聯。
在圖3未表示之其他實施例中，在複數個層級中之任何給定層級(例如層級j)處，導電延伸部326T可經定位以經過一第一字線(例如WL1,j )之一側，及導電延伸部326U可經定位以經過該第一字線之相對側。導電延伸部326T亦可經定位以經過相鄰於該第一字線且與該第一字線共面之一字線(例如WL2,j )之一側。可透過各自位元線而存取導電延伸部326T及326U，且可獨立存取各字線。以此方式，兩個導電延伸部326T及326U可位於一特定字線322接近處，其中導電延伸部326T為一各自第一記憶體胞(例如一第一記憶體胞結構328之一部分)之一第一端子，且第一字線322(例如WL1,j )為該各自第一記憶體胞之一第二端子。同時，導電延伸部326T可位於相鄰於特定字線322之一第二字線322(例如WL2,j )接近處，其中導電延伸部326T為一各自第二記憶體胞(例如一第一記憶體胞結構328之一部分)之一第一端子，且第二字線322(例如WL2,j )為該各自第二記憶體胞之一第二端子。以此方式，兩個記憶體胞可(例如)形成於圍繞任何給定層級處之導電延伸部而形成之一記憶體胞結構328之側處，諸如下文相對於圖5D及/或圖5E 所展示。在一些實施例中，導電延伸部326T(圖3中所展示)及對應記憶體胞結構328可位於交替字線之間，諸如圖5B及/或圖5C中所展示之配置。
因而，記憶體胞結構328及由記憶體胞結構328之部分組成之記憶體胞可配置於多個層級中，各層級具有組織成一交叉點架構之記憶體胞結構328(及記憶體胞)。記憶體胞結構328之層級可形成於彼此不同之層級處以藉此垂直堆疊。圖3中所展示之三維記憶體陣列320可包含具有一共同位元線324及不同字線322之記憶體胞結構328。儘管圖3中展示字線322之四個層級(及記憶體胞結構328之四個對應層級)，但本發明之實施例不限於此且可包含字線322之更多或更少層級(及記憶體胞結構328之更多或更少對應層級)。記憶體胞結構(及記憶體胞)可實質上形成於相同於其中形成字線之層級之層級處。
根據本發明之諸多實施例，記憶體胞結構328之記憶體胞可為一電阻可變記憶體胞。例如，記憶體胞結構328之一記憶體胞可包含一相變材料(PCM)，例如硫族化物。記憶體胞結構328之各記憶體胞亦可包含一開關，例如一MOS電晶體、一BJT、一二極體、一雙向臨限開關(OTS)及其他類型之開關。一OTS可包括硫族化物材料，諸如不同於用於記憶體元件之材料之硫族化物材料。
根據實施例，記憶體胞結構328之一記憶體胞可包含與一各自記憶體胞選擇器件(例如記憶體胞存取器件)串聯連接之一儲存元件，圍繞導電延伸部326T/326U而同心地形成上述各者，如下文相對於圖5A至圖5D進一步詳細所解釋。在本發明內，「同心」意指實質上彼此環繞之結構，且不限於精確或準精確圓形形狀或覆蓋區，例如，可形成橢圓形、正方形或矩形之同心記憶體胞。諸多實施例包含相變材料(PCM)及開關記憶體胞之三維記憶體陣列，其可稱為一3D PCMS陣列。為簡潔之故，圖3展示位於一延伸部326T與一字線322之間之一記 憶體胞結構328，諸如其中延伸部326T與字線322彼此最靠近。一相同字線322可接近於位元線之多個導電延伸部326T/326U，且因此具有形成於字線322與不同位元線之間之諸多記憶體胞結構328(及記憶體胞)，如將自圖5A至圖10C之描述所明白。
圖4繪示根據本發明之諸多實施例之用於使三維記憶體陣列偏壓之一方法。圖4係未反映所繪示之各種特徵之實體尺寸(其包含特徵相對於彼此之實際接近度)的一簡化圖。相反，圖4提供各種特徵之相對配置相對於下列操作討論之一電氣方案及一簡化概述。圖5A至圖10B更詳細地繪示根據本發明之諸多實施例之三維記憶體陣列之態樣。圖4展示一記憶體陣列430，其可為相對於圖3所描述之記憶體陣列320之一部分。記憶體陣列430可包含複數個字線422、正交定向之位元線424、及耦合至位元線424且經配置以自位元線424向下垂直延伸之導電延伸部426T(其垂直於字線422及位元線424兩者)。
採用一平衡偏壓方案以存取(例如程式化或讀取)記憶體陣列430。經定址之字線422(例如，經定址層級上之經定址位置處之字線)及經定址之位元線經偏壓使得橫跨其等之電壓差超過各自記憶體胞選擇器件之臨限電壓。未定址之字線422及未定址之位元線424經偏壓使得橫跨經定址及/或未定址之字線422及位元線424之任何其他對之電壓差不超過各自記憶體胞選擇器件之臨限電壓。例如，全部其他字線422(其包含位於相同層級中之不同字線422及位於不同層級處之字線422)及其他位元線424可偏壓至一中間電壓，例如一參考電壓(VREF )，諸如經定址位元線之電壓與經定址字線之電壓之間之一中點電壓。
經定址之位元線424在圖4中被展示為BLADDR ，及未定址之位元線424被展示為BLNOTADDR 。圖4中之各字線422所展示之指數對應於一特定層級內之字線之位置及該層級。圖4中所展示之字線422以ADDR標註一經定址之層級或一層級內之位置，及以NOTADDR標註一未定 址之層級或一層級內之不同字線位置。因此，經定址之字線422在圖4中被展示為WLADDR,ADDR 。未定址之字線422在圖4中被展示為WLNOTADDR,NOTADDR 、WLNOTADDR,ADDR 或WLADDR,NOTADDR 之一者以指示：未定址之字線422位於未定址之一位置及/或一層級處。
根據諸多實施例，未定址之字線422及未定址之位元線424可偏壓至一中間電壓以減小相對於經定址之字線422或經定址之位元線424之最大電壓降。例如，該中間電壓可經選擇以位於經定址之字線422與經定址之位元線之間之一中點處。然而，可選擇不同於一中點電壓之該中間電壓以最小化對字線422及/或位元線424上之記憶體胞之干擾。
圖4展示在經定址之字線422與經定址之位元線424之間具有完全陰影部分(與一記憶體胞相關聯)以指示橫跨記憶體胞442之電壓差超過相關聯之記憶體胞選擇器件之臨限電壓V之記憶體胞結構442。一未定址之字線422與經定址之位元線424之間之記憶體胞結構442之其他部分(與一不同記憶體胞相關聯)經部分畫陰影以指示：記憶體胞結構442之部分受干擾，但橫跨記憶體胞結構442之該部分之電壓差未超過相關聯之記憶體胞選擇器件之臨限電壓V。圖4亦展示介於未定址之字線422與未定址之位元線424之間且無任何陰影以指示橫跨記憶體胞438之電壓差可忽略(例如零位)的未受干擾之記憶體胞結構438之部分。圖4亦展示未定址之字線422與經定址之位元線424之間之記憶體胞結構440之受干擾部分，及經定址之字線422與未定址之位元線424之間之記憶體胞結構441之受干擾部分，其等經部分畫陰影以指示橫跨其等之電壓差為小於各自記憶體胞選擇器件之臨限電壓之某一中間電壓(例如V/2)。可有益地使未定址之字線422及未定址之位元線424偏壓至一相同電壓。
圖4表示根據諸多實施例之一記憶體陣列430之有效電氣方案。 然而，圖4不應被視為表示各種元件之拓撲定位，例如，BLADDR 及BLNOTADDR 可經實體定位使得一者形成於陣列之頂部處及一者形成於陣列之底部處。此外，BLADDR 及BLNOTADDR 指示：此等位元線424並非在任何相同給定時間處均為經定址之位元線。使耦合至一相同位元線424之全部導電延伸部(例如426T)偏壓至相同電位(相同於各自位元線424之電位)。將所揭示之讀取/程式化/抹除條件應用於對應(例如經定址或未定址)導線，例如位元線及/或字線。
記憶體陣列結構與三維垂直通道NAND記憶體具有一些類似性。然而，存取一記憶體胞(例如一電阻可變記憶體胞)涉及：使電流(其亦在經定址之位元線424(例如BLADDR )及/或經定址之字線422(例如WLADDR,ADDR )中流動)通過與經定址之字線之各側上之一記憶體胞相關聯之兩個記憶體胞結構之部分。本發明之平衡偏壓方案容許僅在(例如)經定址之字線及位元線上之一經定址之記憶體胞上獲得高於一臨限值之一電壓降，同時分別在未定址之位元線及字線處僅干擾沿該經定址之字線及位元線之記憶體胞，例如，至多一最小洩漏電流流動通過未定址之記憶體胞。
圖5A繪示根據本發明之諸多實施例之導線對之對之間之同心記憶體胞結構550之位置。對於相對於圖5A至圖5E所描述之實施例之各者，記憶體胞可形成於其中形成字線之層級處。相較於圖5A至圖5E之實例中所展示之記憶體陣列，一各自三維記憶體陣列可在一給定層級中具有更多字線，在額外層級處具有更多字線，具有更多位元線及更多同心記憶體胞結構。記憶體胞可實質上形成於相同於其中形成導線(例如字線)之層級之層級處，使得一同心記憶體胞實質上與導線共面。一記憶體胞可形成於各字線-位元線交疊之接近處。
圖5A展示一記憶體陣列544(諸如圖3中所繪示之記憶體陣列320)之一部分之一俯視圖。記憶體陣列544包含複數個第一導線522(例如 字線)及配置成垂直於第一導線522之複數個第二導線524(例如位元線)。第一導線522與第二導線524交疊且藉此形成一柵格之導線。
圖5A繪示利用可適應遮罩尺寸及遮罩對準之某一變動之遮罩的同心記憶體胞結構550之形成。根據諸多實施例，可形成包括位於諸多層級處之導電材料(用於形成複數個導線522，例如字線)之一堆疊，藉由該等導電材料之間之至少一絕緣材料(例如介電材料)而使該等導電材料彼此分離。例如，可形成(例如沈積)交替之導電材料與絕緣材料之堆疊，如相對於圖7及圖8A至圖8D所進一步展示及討論。
交替之導電材料與絕緣材料之堆疊可經圖案化以形成導線522以用額外絕緣材料填充導線522之間之容積。其後，可沿圖5A中所展示之導線524之方向形成呈一條紋圖案之諸多開口以形成(例如)自對準於導線522之自對準通孔562。自對準通孔562由一溝渠界定，該溝渠可藉由一溝渠遮罩及蝕刻(對於沿一方向(例如圖5A中之一水平方向)之自對準通孔)而形成且由沿另一方向(例如圖5A中之一垂直方向)之導線522形成，使得自對準通孔562對準(例如自對準)於導線522。一溝渠遮罩可專用於各自對準通孔562以在界限兩側上之自對準通孔562的字線上延伸一距離。在一些實施例中，自對準通孔未形成於全部字線之間，可藉由不在自對準通孔562上形成一溝渠遮罩開口而排除字線。在形成導線524之前形成自對準通孔562。自對準通孔562容納同心記憶體胞結構550，且因此與同心記憶體胞結構550共存。如圖5A中所展示，自對準通孔562形成於導線522相鄰處且由導線522以及一溝渠(例如形成於導線522之間之左壁/右壁)遮罩。
記憶體胞選擇器件材料552及儲存元件材料554可形成(例如保形沈積)於自對準通孔562中以便在自對準通孔562之側壁上沈積一均勻厚度。例如，記憶體胞選擇器件材料552可為一雙向臨限開關(OTS)材料，及儲存元件材料554可為一相變材料(PCM)。形成一導電延伸部 556之一導電材料(例如金屬材料)亦可沈積於自對準通孔562中以(例如)完成自對準通孔562之填充。以此方式，導電延伸部556經配置以實質上垂直於複數個導線522而延伸。導電延伸部556實質上正交於導線522及524，例如，導電延伸部556延伸穿過頁面。
圖5A展示圍繞導電延伸部556同心配置之儲存元件材料554及記憶體胞選擇器件材料552。如本文所使用，同心未必意謂圓形。由於自對準通孔562形成為實質上垂直導線522之間之一溝渠且記憶體胞選擇器件材料552及儲存元件材料554沈積於自對準通孔562之壁上，所以記憶體胞選擇器件材料552、儲存元件材料554及導電延伸部556可為同心多邊形(例如正方形、矩形等等)容積，如圖5A中所展示。根據替代實施例，同心記憶體胞結構550可形成於實質上圓形通孔中以代替形成於自對準通孔562中。
儘管圖5A展示：儲存元件材料554配置於導電延伸部556相鄰處，及記憶體胞選擇器件材料552配置成與儲存元件材料554同心，但本發明之實施例不限於此。根據諸多實施例，記憶體胞選擇器件材料552可配置於導電延伸部556相鄰處，及儲存元件材料554可配置成與記憶體胞選擇器件材料552同心。
儲存元件材料554可為一電阻可變儲存材料，使得儲存元件為一電阻可變儲存元件。該電阻可變儲存元件可(例如)一PCM及其他電阻可變儲存元件材料。在其中該電阻可變儲存元件包括一PCM之實施例中，該相變材料可為：硫族化物合金，諸如銦(In)-銻(Sb)-碲(Te)(IST)材料(例如In2 Sb2 Te5 、In1 Sb2 Te4 、In1 Sb4 Te7 等等)或鍺(Ge)-銻(Sb)-碲(Te)(GST)材料(例如Ge8 Sb5 Te8 、Ge2 Sb2 Te5 、Ge1 Sb2 Te4 、Ge1 Sb4 Te7 、Ge4 Sb4 Te7 等等)；及其他相變材料。如本文所使用，帶有連字符之化學組合物表示法指示包含於一特定混合物或化合物中之元素，且意欲表示涉及所指示元素之全部化學計量。其他相變材料可包含(例 如)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Te-Sn-Pt。電阻可變材料之其他實例包含過渡金屬氧化物材料或合金，其包含兩種或兩種以上金屬，例如過渡金屬、鹼土金屬及/或稀土金屬。實施例不限於與記憶體胞之儲存元件相關聯之一或若干特定電阻可變材料。例如，可用於形成儲存元件之電阻可變材料之其他實例尤其包含二元金屬氧化物材料、龐磁阻材料及/或基於各種聚合物之電阻可變材料。
包括與一相變材料串聯之一記憶體胞選擇器件之記憶體胞可稱為相位材料及開關(PCMS)記憶體胞。在諸多實施例中，同心配置之記憶體胞選擇器件用作(例如)二端OTS。OTS材料可(例如)包含對橫跨該OTS之一施加電壓作出回應之硫族化物材料。對於小於一臨限電壓之一施加電壓，該OTS保持處於一「切斷」狀態，例如一非導電狀態。替代地，回應於大於該臨限電壓之橫跨該OTS之一施加電壓，該OTS進入一「導通」狀態，例如一導電狀態。回應於接近一臨限電壓之一施加電壓，橫跨該OTS之電壓可「驟回(snapback)」至一保持電壓。
在諸多實施例中，同心形成之儲存元件可用作二端相變儲存元件。然而，本發明之實施例不限於PCMS交叉點陣列或一特定記憶體胞選擇開關。例如，本發明之方法及裝置可應用於其他交叉點陣列，諸如(例如)利用電阻隨機存取記憶體(RRAM)胞、導電橋接隨機存取記憶體(CBRAM)胞及/或自旋轉移力矩隨機存取記憶體(STT-RAM)胞以及其他類型之記憶體胞之陣列。
在諸多實施例中，儲存元件材料554可包括相同於記憶體胞選擇器件材料552之材料之一或多者。然而，實施例不限於此。例如，儲存元件材料554及記憶體胞選擇器件材料552可包括不同材料。
可藉由各種薄膜技術(其尤其包含(但不限於)旋轉塗覆、覆蓋塗覆、化學氣相沈積(CVD)(諸如低壓CVD)、電漿增強化學氣相沈積(PECVD)、原子層沈積(ALD)、電漿增強ALD、物理氣相沈積(PVD)、熱分解及/或熱生長)而形成本文所描述之材料。替代地，材料可原位生長。儘管本文所描述及所繪示之材料可形成為層，但材料不限於此且可形成於其他三維組態中。相對於圖7及圖8A至圖8D而進一步討論製造技術。
儘管為簡潔之故圖5A中未展示額外材料，但額外材料可同心地形成於導電延伸部556與一各自導線522(諸如一加熱材料)之間。另一實例(例如)為形成於儲存元件材料554與記憶體胞選擇器件材料552之間以使儲存元件材料554與記憶體胞選擇器件材料552分離及/或在儲存元件材料554與記憶體胞選擇器件材料552之間提供保護以減輕組合物混合之一材料。在又一實例中，(若干)額外材料可用作為黏著層以改良記憶體胞選擇器件材料及/或儲存元件材料至下伏材料之黏著性。
在記憶體胞結構550形成於自對準通孔562中之後，導線524(例如位元線)可形成於記憶體胞結構550及導線522上。可形成實質上垂直於導線522(如圖5A中所展示)且實質上垂直於導電延伸部556(其被導引入及導引出圖5A之平面)之導線524。導電延伸部556之一端可通信地耦合至一導線524，例如相對於圖3所展示及討論且如下文進一步所詳述。與一特定導線522(例如WL1,j )相關聯之各記憶體胞(例如558及560)由一對導電延伸部556存取於經定址之導線522之兩側處。此外，此等導電延伸部556之各者用於定址一相鄰導線522上之一不同記 憶體胞結構550(之一部分)。然而，應注意，由於耦合至一相同導線524(例如位元線)之全部導電延伸部556偏壓至相同電壓，所以不管拓撲差異如何，(例如)一特定導線524及耦合至其之導電延伸部556均有效地成為相同電節點。導線524與導線522交疊，但不相交。例如，導線524可形成於不同於導線522之一層級處，其中絕緣材料形成於其等之間以使各自導線522及524絕緣。
包含與一各自記憶體胞選擇器件部分串聯連接之一儲存元件部分之一同心記憶體胞結構550形成於一導電延伸部556與一導線522之間。一各自記憶體胞結構550之導電延伸部556、儲存元件材料554及記憶體胞選擇器件材料552在(例如)導線對522之間之一各自導線522接近處穿過。根據圖5A中所繪示之實施例，一記憶體胞結構550沿一導線524定位於各對相鄰導線522之間。
因而，各自對準通孔562與兩個相鄰導線522接觸，及各導線522與兩個自對準通孔562(其對應於各導線524)接觸，使得兩個有效區域(例如遭受相變之容積)與一導線522與一導線524之各交疊相關聯。例如，圖5A中展示位於WL1,j 與BLk+2 之間之一實例性記憶體胞，其包括一第一記憶體胞結構550之部分558及一第二記憶體胞結構550之部分560。當程式化或讀取儲存於WL1,j 與BLk+2 之間之資訊時，涉及不同記憶體胞結構550之此等部分558及560。與部分558相對之第一記憶體胞結構550之部分559包括位於WL2,j 與BLk+2 之間之一記憶體胞之部分，及與部分560相對之第二記憶體胞結構550之部分563包括位於WL0,j 與BLk+2 之間之一記憶體胞之部分。
因此，根據本發明之諸多實施例，用於儲存一單位之資訊(例如一位元)之一記憶體胞包括兩個有效區域，其等各為兩個不同記憶體胞結構550之一部分。如圖3及圖4中所描繪，不論不同於不同圖中所展示之不同實施例之特定拓撲如何，可藉由定址一導線522(例如一 字線)及一導線524(例如一位元線)而明確地定址各記憶體胞(其例如包括558及560)。當包括一記憶體胞之兩個記憶體胞結構550之部分小於一記憶體胞結構550之整個容積之一半時，與一記憶體胞相關聯之有效容積可小於一記憶體胞結構550之全部容積。其他實施例甚至可進一步減小與一記憶體胞相關聯之有效容積，如下文所討論。
圖5B繪示根據本發明之諸多實施例之導線522之交替對之間之同心記憶體胞結構550之位置。藉由沿一特定位元線將自對準通孔交替定位於每隔一字線之間，各記憶體胞結構之僅一側相對於字線及位元線之一特定對有效。即，沿一特定位元線形成可能自對準通孔之僅約一半(對於一些配置，可存在一半以上之自對準通孔)。以此方式，圖5B中所展示之組態相對於圖5A中所展示之組態而減小相對於一特定記憶體胞之遭受相變之有效區域之總容積。
一記憶體胞結構550之組合物及組態可相同於相對於圖5A所描述之記憶體胞結構之組合物及組態，及用於形成一特定記憶體胞結構550之程序可相同於相對於圖5A中所展示之陣列544所描述之用於形成記憶體胞結構之程序。陣列564之導線522及524之配置可相同於相對於圖5A所描述之導線之配置。然而，圖5B中所展示之陣列564之記憶體胞結構550之位置不同於圖5A中所展示之陣列544之記憶體胞結構之位置。
導線524形成於導線522上，如圖5B中所展示。因而，導電延伸部556自導線524向下垂直延伸以在導線522接近處(例如在導線522之間)穿過，其類似於相對於圖3所展示之組態。導電延伸部556實質上正交於導線522及524，例如，導電延伸部556延伸穿過頁面。
圖5B展示導線522之交替對之間之同心記憶體胞結構550，使得各自對準通孔與兩個相鄰導線522接觸，但各導線522與一個自對準通孔(其對應於各導線524)接觸。因而，一記憶體胞結構550之一有效區 域(例如580、560)與一導線522與一導線524之各交疊相關聯。因此，各記憶體胞包括一記憶體胞結構550之一有效區域580/560，其涉及相較於相對於圖5A所描述之有效容積之每記憶體胞之約一半有效容積。
例如，圖5B中展示位於WL1,j 與BLk+2 之間之一實例性記憶體胞，其包括一第一記憶體胞結構550之部分558。與部分558相對之第一記憶體胞結構550之部分559包括位於WL2,j 與BLk+2 之間之另一記憶體胞。圖5B中展示位於WL0,j 與BLk+2 之間之又一記憶體胞，其包括一第二記憶體胞結構550之部分560。如圖3及圖4中所描繪，不論可不同於不同圖中所展示之不同實施例之特定拓撲如何，可藉由定址一導線522(例如一字線)及一導線524(例如一位元線)而明確定址各記憶體胞(其可為一記憶體胞結構550之一部分，例如558)。然而，(例如)當通信地耦合至一相同位元線524之記憶體胞結構位於一導線522之兩側上時，可由兩個記憶體胞結構之部分形成一記憶體胞，或(例如)當通信地耦合至一特定導線524之記憶體胞結構僅位於一導線522之一側上時，可由僅一個記憶體胞結構之一部分形成一記憶體胞。
圖5B展示具有記憶體胞結構550之一組態之陣列564，其中與各自導線524及一特定對之導線522之任一導線522相關聯之記憶體胞結構550位於該特定對之導線522之間。換言之，與全部導線524及一對導線522相關聯之記憶體胞結構550位於該對導線522之間。例如，與導線524之各者及包括WL1,j 及WL2,j 之導線對相關聯之記憶體胞結構550位於WL1,j 與WL2,j 之間，及與WL1,j 及WL2,j 之任一者相關聯之記憶體胞結構550不相鄰於WL1,j 或WL2,j ，但介於WL1,j 與WL2,j 之間。即，無記憶體胞結構550位於WL0,j 與WL1,j 之間。可由一適當遮罩界定記憶體胞結構550之位置以在圖5B中所展示之位置處形成自對準通孔，例如僅沿各導線522之一側之自對準通孔。
圖5C繪示根據本發明之諸多實施例之介於導線之不同交替對之間之同心記憶體胞結構之位置。各個別記憶體胞結構550之組合物及組態可相同於相對於圖5A所描述之記憶體胞結構之組合物及組態，及用於形成一特定記憶體胞結構550之程序可相同於相對於圖5A中所展示之陣列544所描述之用於形成記憶體胞結構之程序。然而，圖5C中之記憶體胞結構550之圖案位置不同於圖5A中所展示之記憶體胞結構550之圖案位置。陣列564之導線522及524之配置可相同於相對於圖5A所描述之陣列之導線之配置。然而，圖5C中所展示之陣列566之記憶體胞結構550之位置不同於圖5A中所展示之陣列544之記憶體胞結構之位置(藉由在定位自身對準通孔時由一不同溝渠遮罩組態達成差異)，且不同於圖5B中所展示之陣列564之記憶體胞結構之位置。
導線524形成於導線522上，如圖5C中所展示。因而，導線延伸部556自導線524向下垂直延伸以在導線522接近處(例如在導線522之間)穿過，其類似於相對於圖3之透視圖中所展示之組態。
圖5C展示經定位以便在沿一導線524之同心記憶體胞結構550之間具有兩個導線522之同心記憶體胞結構550，其中使同心記憶體胞結構550之位置偏移一個導線524以使同心記憶體胞結構550沿相鄰導線524而定位。即，同心記憶體胞結構550定位成一「棋盤圖案」以使同心記憶體胞結構550位於導線522之間之沿一導線524之每隔一個位置處，如圖5C中所展示。
各自對準通孔與兩個相鄰導線522接觸。然而，各導線522僅與一個自對準通孔(其對應於一特定導線524)接觸。因而，一記憶體胞結構550之一有效區域(例如580及560)與一導線522與一導線524之各交疊相關聯。因此，各記憶體胞包括一記憶體胞結構550之一有效區域558/560，其涉及相較於相對於圖5A所描述之有效容積之每記憶體胞之約一半有效容積。
例如，圖5C中展示位於WL1,j 與BLk+2 之間之一實例性記憶體胞，其包括一第一同心記憶體胞結構550之部分558。與部分558相對之第一同心記憶體胞結構550之部分559包括位於WL2,j 與BLk+2 之間之另一記憶體胞。圖5C中展示位於WL0,j 與BLk+2 之間之另一記憶體胞，其包括一第二同心記憶體胞結構550之部分560。
圖5C展示：無同心記憶體胞結構550位於對應於BLk+1 之導線對WL1,j 與WL2,j 之間。對應於WL1,j 及BLk+1 之同心記憶體胞結構550位於WL0,j 與WL1,j 之間。可由一適當遮罩界定記憶體胞結構550之位置以在圖5C中所展示之位置處形成自對準通孔，例如沿一特定導線524之自對準通孔僅沿各導線522之一側，但相對於相鄰導線524而偏移以便形成其中將形成記憶體胞結構550之自對準通孔之一「棋盤圖案」。
導線524形成於導線522上，如圖5C中所展示。因而，導電延伸部556自導線524向下垂直延伸以在導線522接近處(例如在導線522之間)穿過，其類似於相對於圖3所展示之組態(如針對不同圖案所適當修改)。例如，不論不同於不同圖中所展示之不同實施例之特定拓撲如何，可藉由定址一導線522(例如一字線)及一導線524(例如一位元線)而明確定址由一記憶體胞結構550之一部分形成之各記憶體胞558或559。
圖5D繪示根據本發明之諸多實施例之在記憶體胞結構節距中具有增加數目個位元線之導線對之間之同心記憶體胞結構之位置。對於圖5D中所展示之陣列568，導線522及同心記憶體胞結構550之配置及記憶體胞選擇器件材料552、儲存元件材料554及導電延伸部556之配置(其包括一同心記憶體胞結構550)類似於相對於圖5A中所展示之陣列544所描述之配置。然而，對於圖5D中所展示之陣列568，最上導線(例如位元線)之數量、組態及配置不同於相對於圖5A中所展示之陣列544所描述之導線之數量、組態及配置。
圖5D展示：位元線節距為圖5A中所展示之節距之一半以導致位元線密度加倍。即，對於圖5A中所展示之各位元線位置(例如k、k+1、k+2)，圖5D中展示多達兩倍之導線547(奇數)及549(偶數)，其等(例如)指示為與各位置k、k+1、k+2相關聯之奇數位元線及偶數位元線。陣列568在記憶體胞節距中包含兩個位元線(處於相同層級)。導線547及549具有一波形(例如z字形)組態，使得導線547及549之各者經組態以處於沿正交於導線522方向之一方向與每隔一個同心記憶體胞結構550之一導電延伸部556接觸之一位置。即，導線547及549可沿正交(例如垂直)於導線522方向之一方向通信地耦合至每隔一個同心記憶體胞結構550。在諸多實施例中，導線547及549之波形組態使得其等在導線547及549之方向發生改變之位置處(例如在沿實質上正交於導線522之方向之一方向之位置處)接觸延伸部之棋牌陣列中之導電延伸部556。波形週期數大於一個導線522節距，諸如(例如)兩個導線522。
導線547及549本質上彼此平行。儘管圖5D展示導線547及549之各者之急劇方向變化，但本發明之實施例不限於此且導線547及549可經形成以具有更平滑之方向變化。導線547及549形成於導線522上，如圖5D中所展示。因而，導電延伸部556自導線547及549向下垂直延伸以在導線522接近處(例如在導線522之間)穿過，其在某種程度上類似於相對於圖3之透視圖中所展示之向下延伸之導電延伸部之組態(其忽略不同位元線數量、組態及配置)。
根據圖5D中所展示之陣列568之組態，由不同導線547或549(例如位元線)獨立接觸相鄰於一特定導線522之兩個同心記憶體胞結構550之導電延伸部556。換言之，一各自導線547或549接觸交替同心記憶體胞結構550之導電延伸部556。不論不同於不同圖中所展示之不同實施例之特定拓撲如何，可藉由定址一導線522(例如一字線)及一導 線547或549(例如一位元線)而明確定址各記憶體胞558或560。
根據圖5D中所展示之陣列568之組態，一同心記憶體胞結構550之僅一個有效區域與各字線-位元線交疊相關聯，其導致涉及圖5D中所展示之陣列568之組態相對於圖5A中所展示之陣列544之組態之相變的儲存元件材料554之容積減小。圖5D展示各對應於導線(例如字線WL1,j )之有效區域558及560。然而，有效區域558對應於例如位元線BLk+2,E 之導線，而有效區域560對應於例如位元線BLk+2,O 之導線。
導線547及549及/或同心記憶體胞結構550位置之其他組態係可能的，諸如沿一導電延伸部556之各側路由之平行筆直位元線，該等位元線具有至交替同心記憶體胞結構550之導電(垂直)延伸部556之一延伸部(例如凸壁)。或可使交替同心記憶體胞結構550之位置交錯，或否則以某一方式偏移，使得平行筆直位元線與交替同心記憶體胞結構550之導電(垂直)延伸部556對準。
圖5E繪示根據本發明之諸多實施例之在陣列上方及下方交替連接之同心記憶體胞結構之位置。陣列570在記憶體胞節距中包含兩個位元線(處於不同層級，例如頂部及底部)。對於圖5E中所展示之陣列570，導線522之配置、同心記憶體胞結構相對於導線522之位置、及記憶體胞選擇器件材料及儲存元件材料同心圍繞一導電延伸部之配置(其包括一同心記憶體胞結構)在某種程度上類似於相對於圖5A中所展示之陣列544所描述之位置及配置。然而，圖5E中所展示之陣列570與圖5A中所展示之陣列544之不同點為：與具有形成於導線522下方之額外數目個位元線相關之若干態樣。
頂部導線524(例如頂部位元線)形成於導線522上，且在圖5E中被展示為BLT0 、BLT1 及BLT2 。底部導線551(例如底部位元線)形成於導線522下方，且在圖5E中被展示為BLB0 、BLB1 及BLB2 。同心記憶體胞結構之兩個不同組態(一頂部連接式同心記憶體胞結構550T及一底 部連接式同心記憶體胞結構550B)設置於陣列570中。頂部連接式同心記憶體胞結構550T具有向上垂直延伸之一導電延伸部556T，且通信地耦合至頂部導線524之一各自者。底部連接式同心記憶體胞結構550B具有向下垂直延伸之一導電延伸部556B，且通信地耦合至底部導線551之一各自者。有效地，導電延伸部556T自導線524向下垂直延伸以在導線522接近處(例如在導線522之間)穿過，且導電延伸部556B自導線551向上垂直延伸以在導線522接近處(例如在導線522之間)穿過。在圖5D中，藉由減小導線524之節距而實現位元線加倍，例如記憶體胞節距中具有兩個位元線。導線524之節距減小可伴隨著記憶體胞節距在任何給定技術節點處沿水平方向之增大。在此情況中，一相同層級上之導線524(例如位元線)之數量亦加倍。然而，可使用形成於多個層級處之導線(例如形成於記憶體胞結構上方之一些導線524及形成於記憶體胞結構下方之一些導線524)來實施導線524之節距減小，其可容許一給定層級上之導線524之節距較寬鬆。
頂部連接式同心記憶體胞結構550T及底部連接式同心記憶體胞結構550B可形成於自對準通孔562中，如相對於圖5A所描述。頂部連接式同心記憶體胞結構550T包含圍繞導電延伸部556T而同心地形成之記憶體胞選擇器件材料552T及儲存元件材料554T，及底部連接式同心記憶體胞結構550B包含圍繞導電延伸部556B而同心地形成之記憶體胞選擇器件材料552B及儲存元件材料554B，其等類似於先前相對於同心記憶體胞結構550所描述之內容。然而，頂部連接式同心記憶體胞結構550T與底部連接式同心記憶體胞結構550B之間之各自記憶體胞選擇器件材料及儲存元件材料之組態之略微不同點為：至不同位元線(例如頂部對底部)之路由，如相對於圖8A至圖8C進一步詳細所描述。
圖5E展示自導線524(例如頂部位元線)略微偏移之導線551(例如 底部位元線)。然而，該偏移僅用於使圖式清楚以便指示一單一俯視圖中存在頂部位元線及底部位元線。導線524及551可形成為彼此對準，例如，導線551未自導線524之定位偏移。即，可實施具有疊置於導線524下方且與導線524垂直對準之導線551之陣列570。
由於自對準通孔562形成為實質上垂直導線522之間之一溝渠且記憶體胞選擇器件材料及儲存元件材料沈積於自對準通孔562之壁上，所以記憶體胞選擇器件材料、儲存元件材料及導電延伸部可為同心多邊形(例如正方形、矩形等等)容積，如圖5E中所展示。根據替代實施例，同心記憶體胞結構可形成於實質上圓形通孔中以代替形成於自對準通孔562中。
圖5E展示沿位元線之交替頂部連接式同心記憶體胞結構550T及底部連接式同心記憶體胞結構550B，使得每隔一個同心記憶體胞結構連接至導線524(例如頂部位元線)或導線551(例如底部位元線)之一者。即，頂部連接式同心記憶體胞結構550T相鄰於一特定導線522之一側，及底部連接式同心記憶體胞結構550B相鄰於該特定導線522之相對側，如圖5E中所展示。
然而，本發明之實施例不限於此，且對於(例如)沿圖5E之水平方向之一對導線522之間之同心記憶體胞結構，該等記憶體胞結構亦可在頂部連接式同心記憶體胞結構550T與底部連接式同心記憶體胞結構550B之間交替，使得該等同心記憶體胞結構沿兩個方向(例如圖5E之垂直方向及水平方向)交替。沿圖5E中之水平方向及垂直方向兩者交替亦導致一特定導線522之一側相鄰於一頂部連接式同心記憶體胞結構550T及該特定導線522之一相對側相鄰於一底部連接式同心記憶體胞結構550B。
由於一導線522之相對側相鄰於與導線524(例如頂部位元線)或導線551(例如底部位元線)之一不同者相關聯之一同心記憶體胞結構， 所以一記憶體胞結構(例如550T或550B)之僅一個有效區域(例如578、580)與一導線522與一導線524或551之各交疊相關聯。因此，各記憶體胞包括一記憶體胞結構之一有效區域578/580，其涉及相較於相對於圖5A所描述之有效容積之每記憶體胞之約一半有效容積。
圖5E中所展示之切割線A-A對圖8A中所展示之視圖提供一參考。圖5E中所展示之切割線B-B對圖8B中所展示之視圖提供一參考。圖5E中所展示之切割線C-C對圖8C中所展示之視圖提供一參考。圖5E中所展示之切割線D-D對圖8D中所展示之視圖提供一參考。
圖6繪示根據本發明之諸多實施例之三維記憶體陣列示意圖之一透視圖。圖6對應於圖5E中所展示之陣列570(圖6中展示一額外位置3處之位元線，且扼要地展示圖6之前景中之字線以更佳地觀看同心記憶體胞結構之位置及連接)。與具有僅形成於字線322上方之位元線324之圖3中所展示之組態相比，圖6展示形成於字線622上方之頂部位元線624及形成於字線622下方之底部位元線651。應注意，不管字線上方及下方之位元線之拓撲安置如何，且不管自上方通信地耦合至一些記憶體胞及自方下通信地耦合至其他記憶體胞之對應導電延伸部如何，自電氣觀點而言，圖3之陣列與圖6之陣列中之記憶體胞之配置彼此等效，此係因為一記憶體胞始終被置於一字線與一位元線之近端交叉點處。可藉由定址一位元線(例如一些記憶體胞之一上方位元線或其他記憶體胞之一下方位元線)及一字線(其中其他位元線及字線為未定址之線)而明確定址各記憶體胞。
導電延伸部626T自頂部位元線624向下延伸至各字線622之一側(例如圖6中所展示之一後側)上之頂部連接式同心記憶體胞結構650T。導電延伸部626B自底部位元線651向上延伸至各字線622之另一側(例如，與如圖6中所展示之頂部連接式同心記憶體胞結構650T相對之一前側)上之底部連接式同心記憶體胞結構650B。
圖7繪示根據本發明之諸多實施例之在字線上方及下方具有位元線之三維記憶體陣列之一透視圖。圖7對應於圖5E中所展示之陣列570及圖6中所展示之三維記憶體陣列示意圖。圖7中所展示之特徵之一些部分經截短以觀看其他特徵，例如查看否則將位於其他特徵後方之特徵。
圖7展示形成於字線722上方之頂部位元線724及形成於字線722下方之底部位元線751。頂部連接式同心記憶體胞結構750T(其包含一導電延伸部(圖中未個別展示))自頂部位元線724向下延伸且未向下延伸至到達一對應底部位元線751。底部連接式同心記憶體胞結構750B(其包含一導電延伸部(圖中未個別展示))自底部位元線751向上延伸且未向上延伸至足以到達一對應頂部位元線724。圖7進一步展示各字線722之一側上之一頂部連接式同心記憶體胞結構750T及各字線722之一相對側上之一底部連接式同心記憶體胞結構750B。
圖8A至圖8D繪示根據本發明之諸多實施例之對應於圖5E中所展示之同心記憶體胞之三維記憶體陣列的橫截面圖。圖8A中所展示之視圖對應於沿圖5E中所展示之切割線A-A，其沿位元線方向。圖8A展示(例如)可形成於一基板(圖中未展示)上之一底部位元線851。圖8A亦展示包含形成於底部位元線851上之諸多字線及形成於字線822上之一頂部位元線824之一堆疊。圖8A展示字線822之一端視圖，如同其等延伸入及延伸出頁面。為使其他特徵簡單及清楚，圖8A中未展示個別字線822之間及/或字線822與頂部位元線824及/或底部位元線851之間之絕緣材料。
圖8A進一步展示左邊上之一頂部連接式同心記憶體胞結構850T及右邊上之一底部連接式同心記憶體胞結構850B之橫截面。頂部連接式同心記憶體胞結構850T包含向上延伸至頂部位元線824且與頂部位元線824通信地耦合之一導電延伸部856T。一底部終止材料855可形 成於至少在頂部連接式同心記憶體胞結構850T下方之底部位元線851上，使得導電延伸部856T未延伸至底部位元線851且未與底部位元線851通信地耦合。
底部連接式同心記憶體胞結構850B包含向下延伸至底部位元線851且與底部位元線851通信地耦合之一導電延伸部856B。一頂部終止材料853可形成於底部連接式同心記憶體胞結構850B上(例如介於底部連接式同心記憶體胞結構850B與頂部位元線824之間，至少在底部連接式同心記憶體胞結構850B上)，使得導電延伸部856B未延伸至頂部位元線824且未與頂部位元線824通信地耦合。
頂部連接式同心記憶體胞結構850T及底部連接式同心記憶體胞結構850B可形成於(例如)一自對準通孔(諸如相對於圖5A中之通孔562所描述)或其他形狀之空腔(如先前所描述)中。圖8A展示圍繞導電延伸部856T而同心地形成之儲存元件材料854T及圍繞儲存元件材料854T而同心地形成之記憶體胞選擇器件材料852T。一些儲存元件材料854T及/或記憶體胞選擇器件材料852T可形成於其中形成同心記憶體胞結構850T之自對準通孔之底部處，如圖8A中所展示。儘管圖8A展示向下延伸至底部終止材料855之導電延伸部856T，但實施例不限於此且導電延伸部856T無需完全延伸穿過儲存元件材料854T及/或記憶體胞選擇器件材料852T而至底部終止材料855。導電延伸部856T至少延伸至相鄰於字線822係足夠的。在一些實施例中，儲存元件材料854T及記憶體胞選擇器件材料852T形成於導電延伸部856T與字線822之間，使得記憶體胞實質上與字線822共面。
圖8A展示圍繞導電延伸部856B而同心地形成之儲存元件材料854B及圍繞儲存元件材料854B而同心地形成之記憶體胞選擇器件材料852B。一些儲存元件材料854B及/或記憶體胞選擇器件材料852B可形成於其中形成同心記憶體胞結構850B之自對準通孔之底部處，如 圖8A中所展示。對於同心記憶體胞結構850B，導電延伸部856B經形成以向下延伸至底部位元線851，例如穿過可形成於自對準通孔之底部處之任何儲存元件材料854B及/或記憶體胞選擇器件材料852B。頂部終止材料853可形成於同心記憶體胞結構850B上方以使同心記憶體胞結構850B(其包含至少導電延伸部856B)與頂部位元線824隔離。
圖8B中所展示之視圖對應於沿圖5E中所展示之切割線B-B。圖8B展示如先前相對於圖8A所描述之兩個底部連接式同心記憶體胞結構850B之橫截面。在圖5E中所展示之字線(例如522)之間截取橫截面，因此字線橫截面未出現在圖8B中。圖8B展示頂部位元線824及底部位元線851之端視圖，如同其等延伸入及延伸出此橫截面之頁面。圖中展示橫跨各底部連接式同心記憶體胞結構850B之頂部而延伸之頂部終止材料853。
圖8C中所展示之視圖對應於沿圖5E中所展示之切割線C-C。圖8C展示如先前相對於圖8A所描述之兩個頂部連接式同心記憶體胞結構850T之橫截面。在圖5E中所展示之字線(例如522)之間截取橫截面，因此字線橫截面未出現在圖8C中。圖8C展示頂部位元線824及底部位元線851之端視圖，如同其等延伸入及延伸出此橫截面之頁面。圖中展示橫跨各頂部連接式同心記憶體胞結構850T之底部而延伸之底部終止材料855。
圖8D中所展示之視圖對應於沿圖5E中所展示之切割線D-D。沿圖5E中所展示之字線(例如522)截取橫截面，因此字線橫截面連同頂部位元線824及底部位元線851一起出現在圖8D中，其等延伸入及延伸出此橫截面之頁面。圖8D中未展示同心記憶體胞結構，此係因為其等形成於字線822之間。除圖8A至圖8D中所展示之材料之外之其他材料可形成為(例如)黏著層或層以避免或最小化材料(諸如儲存元件材料及記憶體胞選擇器件材料)之組合混合。再者，參考圖8B至圖8D， 若底部位元線851及頂部位元線824耦合至各自同心記憶體胞結構850B及850T之導電延伸部856B及856T，則底部位元線851及頂部位元線824之精確定位及尺寸可不同，例如，導線可具有不同寬度/間隔及/或未經精確對準。
可(例如)藉由適當遮罩且使各種材料形成於彼此上(如圖8A至圖8D中所展示)及其他而自此等橫截面圖確定用於形成本發明之結構之程序流程。例如，底部位元線851可形成於一基板上，且底部終止材料855可沈積及圖案化於底部位元線851之部分(其例如對應於其中隨後將形成一頂部連接式同心記憶體胞結構850T之位置)上。諸多交替導電材料(例如金屬)及絕緣材料之一堆疊可形成於底部位元線851及/或底部終止材料855上，底部終止材料855可經圖案化以使一特定層級處之個別字線分離。絕緣材料可沈積於字線之所得堆疊之間，且絕緣材料可經化學機械拋光(CMP)。通孔可形成於字線之間。儲存元件材料及記憶體胞選擇器件材料可沈積至通孔中，且經回蝕以使其中形成至一底部位元線851之一連接的通孔之底部敞開。通孔可填充有一導電材料以形成導電延伸部。絕緣材料可形成於一平坦化表面上且其可沿字線方向圖案化(例如)以僅曝露沿位元線方向之交替自對準通孔，同時使剩餘自對準通孔絕緣。
圖9繪示根據本發明之諸多實施例之用於使具有在三維記憶體陣列上方及下方交替連接之同心記憶體胞結構之該陣列偏壓之一方法。圖9展示一記憶體陣列之一部分，諸如相對於圖5E至圖8B所展示及所描述之記憶體陣列。該記憶體陣列可包含複數個字線922、正交定向之頂部位元線924及底部位元線951，其中導電延伸部926T通信地耦合至頂部位元線924及頂部連接式同心記憶體胞結構，及底部連接式導電延伸部926B通信地耦合至底部位元線951及底部連接式同心記憶體胞結構。
採用一平衡偏壓方案以存取(例如程式化或讀取)一特定記憶體胞。經定址層級上之經定址位置處之經定址字線922(例如來自圖9中所展示之字線之前景堆疊中之頂部的第二字線)及經定址位元線(例如圖9中所展示之左上位元線)經偏壓使得橫跨其等之電壓差超過各自記憶體胞選擇器件之臨限電壓。未定址之字線922及未定址之位元線924及951經偏壓使得橫跨任何其他對之經定址及/或未定址之字線922及位元線924及951之電壓差不超過各自記憶體胞選擇器件之臨限電壓。
例如，全部其他字線922(其包含位於與經定址之字線922相同之一層級中之不同字線922及位於不同層級處之字線922)及其他位元線924及951(其包含位於與經定址之位元線相對之字線堆疊之側上之位元線及位於與經定址之位元線之字線堆疊相同之側上之不同位置中之位元線)可偏壓至一中間電壓，例如一參考電壓(VREF )，諸如經定址位元線之電壓與經定址字線之電壓之間之一中點電壓。
經定址之頂部位元線924在圖9中被展示為具有一偏壓電壓V之BL(T)ADDR ，及全部其他頂部位元線924未被定址且在圖9中被展示為具有一偏壓電壓V/2之BL(T)NOTADDR 。全部其他底部位元線951未被定址且在圖9中被展示為亦偏壓至中間電壓V/2之BL(B)NOTADDR 。同樣地，經定址之字線922(例如來自圖9中所展示之字線之前景堆疊中之頂部的第二字線)偏壓至一零位(例如接地)電壓，及未定址之字線922(其包含圖9中所展示之位於字線之該前景堆疊中之其他字線及位於字線之背景堆疊中之全部字線)偏壓至中間電壓V/2。即，一經定址之位元線與一經定址之字線之間之電壓為V。未定址之位元線及字線可各偏壓至V/2之抑制電壓，使得未定址之位元線與字線之間之電壓為0。
根據諸多實施例，未定址之字線922及未定址之位元線924及951可偏壓至一中間電壓以相對於經定址之字線922或經定址之位元線924或951而減小最大電壓降。例如，中間電壓可經選擇以處於未定址之 字線922與未定址之位元線924及951之間之一中點。然而，中間電壓可經選擇以不同於一中點電壓以使對記憶體胞之干擾最小化。圖9展示經定址之字線922與經定址之位元線924之間之記憶體胞942，其經完全畫陰影以指示橫跨記憶體胞942之電壓差V超過相關聯記憶體胞選擇器件之臨限電壓。
圖9展示未定址之字線922與未定址之位元線924/951之間之未受干擾記憶體胞938，其無任何陰影以指示橫跨記憶體胞938之電壓差可忽略(例如零位)。圖9亦展示未定址之字線922與經定址之位元線924(例如BL(T)ADDR )之間之受干擾記憶體胞940，及經定址之字線922與未定址之位元線924及951之間之受干擾記憶體胞941，其等經部分畫陰影以指示電壓差為小於各自記憶體胞選擇器件之臨限電壓之某一中間電壓(例如V/2)。可有益地使未定址之字線922及未定址之位元線924及951偏壓至一相同電壓。
存取相對於圖5E至圖9中所展示及所描述之記憶體陣列組態中之一記憶體胞涉及：使電流(其亦在經定址之位元線924及/或經定址之字線922中流動)通過該記憶體胞(例如一電阻可變記憶體胞)。本發明之平衡偏壓方案容許僅在一經定址之記憶體胞上(例如在經定址之字線及位元線上)獲得高於臨限值之一電壓降，同時分別在未定址之位元線(頂部及底部)及字線處僅干擾沿經定址之字線及經定址之位元線之記憶體胞，例如，至多一最小洩漏電流流動通過未定址之記憶體胞。不管相對於圖9所描述之陣列組態與相對於圖4所描述之陣列組態之間之拓撲差異如何，自電氣觀點而言，偏壓方案係等效的。實際上，在兩種情況中，可藉由定址具有高於臨限值之一電壓之一字線及一位元線且使未定址之字線與未定址之位元線之間之電壓降維持低於一臨限值(例如0伏特)而明確定址各記憶體胞。
圖10A繪示根據本發明之諸多實施例之具有分離切換器件之同心 記憶體胞之三維記憶體陣列。根據一些實施例，沈積於同心記憶體胞之最外徑向位置處之圖5A至圖5E中所展示之記憶體胞選擇器件材料552可垂直鄰接於不同層級之第一導線522之間，如圖8A之橫截面中所展示。然而，根據諸多其他實施例，記憶體胞選擇器件材料可與形成於不同層級處之記憶體胞分離。
圖10A展示諸多交替絕緣材料1048(例如介電質)及導電材料1022於一蝕刻終止材料1062上之沈積。可使通孔(例如孔)蝕刻穿過交替絕緣材料1048及導電材料1022以(例如)終止於蝕刻終止材料1062。在通孔形成期間及/或在通孔形成之後，導電材料1022可經凹入以導致圖10A中所繪示之組態。可藉由一選擇性蝕刻(諸如無定向蝕刻，例如濕式蝕刻))而形成相對於最初形成通孔之壁的之導電材料1022中之凹槽。記憶體胞選擇器件材料1055可沈積至通孔中(沈積至通孔之側壁上)，記憶體胞選擇器件材料1055可填充由自導電材料1022之邊緣延伸之凹入導電材料1022留出之區域。
可(諸如)藉由一定向蝕刻(例如乾式蝕刻)而自幾乎全部凹槽移除(例如自通孔之側壁移除)記憶體胞選擇器件材料1055，其可僅在離散凹槽中留有記憶體胞選擇器件材料1055。其後，儲存元件材料1054(例如PCM)及導電延伸部材料1056(例如金屬垂直位元線延伸部)可形成於如圖所展示之通孔中。以此方式，記憶體胞選擇器件材料1055及儲存元件材料1054可形成於導電材料1022及導電延伸部材料1056接近處，其中記憶體胞選擇器件材料1055相鄰於導電材料1022及儲存元件材料1054相鄰於導電延伸部材料1056。
根據相對於圖10A所繪示之組態，記憶體胞選擇器件材料1055僅在第二導線之導電延伸部1056與第一導線之交叉點處之儲存元件材料1054之間形成為複數個離散結構，藉此減少垂直相鄰同心記憶體胞之間之電洩漏及干涉。可進一步處理儲存元件材料1054及導電延伸部材 料1056以使第二導線(例如位元線)形成於其等上。所得結構包含(例如)垂直定向之導電延伸部1056，其中儲存元件材料1054圍繞導電延伸部1056及記憶體胞選擇器件材料1055至少沿導電材料1022之方向圍繞垂直延伸部。在此背景中，「圍繞」意欲意謂至少部分圍繞，例如至少沿導電材料1022之方向。
圖10B至圖10C繪示根據本發明之諸多實施例之具有加熱材料之同心記憶體胞之三維記憶體陣列。可藉由包括相鄰於儲存元件材料之一額外加熱材料之(若干)記憶體胞而實施上文所描述之實施例(例如相對於圖5A至圖5E所繪示之實施例)。加熱材料之使用可有效地減小儲存元件材料附近之第一導線(例如字線)之厚度以藉此涉及相變中之一更小有效容積，且亦可增大加熱材料中之電流密度以因此可歸因於焦耳效應而變熱，且亦將能量轉移至儲存元件材料以亦可升高溫度。因而，該加熱材料被稱為一加熱材料，此係因為其可充當一加熱器。此外，其他材料可形成(例如沈積)於記憶體胞器件選擇材料、儲存元件材料及/或導電延伸部材料之前、之後及/或之間(例如)以形成防材料互相擴散之黏著層或障壁。
相對於圖10B所展示及所描述之形成程序在某種程度上類似於相對於圖10A所展示及所描述之形成程序，其類似點為：一蝕刻終止材料1082上之交替絕緣材料1048(例如介電質)及導電材料1022之一堆疊。然而，該堆疊中包含(例如)形成於絕緣材料1048上之與導電材料1022電接觸之加熱材料1045。可使通孔蝕刻穿過交替絕緣材料1048、加熱材料1045及導電材料1022以(例如)終止於蝕刻終止材料1082處。
在通孔形成期間及/或在通孔形成之後，導電材料1022可經凹入使得加熱材料1045突出超過導電材料1022之一邊緣。相鄰於(例如)已凹入之導電材料1022之容積可填充有絕緣材料1092(以類似於相對於圖10A所描述之用記憶體胞選擇材料填充凹槽之方式之一方式)以導致 圖10B所繪示之組態，例如，絕緣材料1092可沈積至通孔中(其包含沈積至通孔之側壁上)以填充凹槽以便自導電材料1022之邊緣延伸，且接著經回蝕使得絕緣材料僅佔據凹槽，即，在通孔之側壁處留有加熱材料之一曝露表面。
根據諸多替代實施例(其與在導電材料1022中形成凹槽不同)，沈積絕緣材料1092且蝕刻以移除凹槽中之幾乎全部絕緣材料1092，導電材料1022可經選擇性氧化(形成或未形成凹槽)以形成圖10B中所展示之絕緣材料1092。
可藉由隨後形成(例如沈積)一儲存元件材料1054(例如相變材料(PCM))、一記憶體胞選擇器件材料1052(例如雙向臨限開關(OTS)材料)及一導電延伸部材料1056(例如金屬材料)而填充通孔，使得結果為：記憶體胞選擇器件材料1052及儲存元件材料1054接近於導電延伸部材料1056。例如，可圍繞導電延伸部材料1056而形成記憶體胞選擇器件材料1052及儲存元件材料1054，例如，至少沿導電材料1022(諸如與導電延伸部材料1056同心)之方向圍繞導電延伸部材料1056而同心地形成。儲存元件材料1054可相鄰於加熱材料1045。在此背景中，「圍繞」意欲意謂至少部分圍繞，例如至少沿導電材料1022之方向。
由於藉由使第一導線材料1022凹入而留出之區域填充有絕緣材料1092，所以在第一導線1022中流動之電流被引導至在同心記憶體胞附近具有一相對較小橫截面積之加熱材料1045，藉此朝向涉及相變之儲存元件材料1054之一較小容積聚集電流，如圖10B中之1099處所指示。加熱材料1045之使用有效地減小儲存元件材料1054附近之第一導線1022之厚度以藉此涉及相變中之一較小有效容積，且亦增大歸因於焦耳效應而變熱之加熱材料1045中之電流密度，且亦將能量轉移至儲存元件材料1054以亦可升高溫度。因而，加熱材料1045被如此命名之原因為：其可充當一加熱器。可進一步處理記憶體胞選擇器件材料 1052、儲存元件材料1054及導電延伸部材料1056以使第二導線(例如位元線)形成於其等上，如先前所描述。
圖10C繪示根據本發明之諸多實施例之具有導線(例如字線)及一調解加熱材料之同心記憶體胞1093之三維記憶體陣列1081。可藉由將絕緣材料1048(例如介電質)、導電材料1085、加熱材料1045及導電材料1085之諸多例項沈積於一蝕刻終止材料1082上而形成圖10C中所展示之記憶體陣列1081之組態。兩個導電材料1085包括導線(例如字線)，其等具有安置於其等之間之一加熱材料1045以(例如)調解至導線。
可使通孔蝕刻穿過絕緣材料1048及具有調解加熱材料(例如導電材料1085、加熱材料1045及導電材料1085)之導線之諸多例項。可各藉由一無定向蝕刻(例如濕式蝕刻)而使導電材料1085凹入以在各加熱材料1045上方及下方產生一凹槽。導電材料1085可各經凹入使得加熱材料1045突出超過導電材料1085之一邊緣。替代地，加熱材料1045上方及下方之相鄰導電材料1085可經選擇性氧化以在加熱材料1045之各例項上方及下方形成絕緣材料1091。可留有加熱材料1045以自絕緣材料1091之間之導電材料1085之一邊緣突出。無定向蝕刻可專用於導電材料1085，而非(或較少)用於可為不同於導電材料1085之一材料之加熱材料1045。
絕緣材料1091可沈積至通孔中(其包含沈積至通孔之側壁上)以填充由自導電材料1085之邊緣延伸之加熱材料1045上方及下方之凹入導電材料1085留出之區域。可(諸如)藉由一定向蝕刻(例如乾式蝕刻)而自(例如)上絕緣材料1048上方之頂面移除絕緣材料1091且自通孔之側壁移除絕緣材料1091，其可僅留下在由直接在加熱材料1045上方及下方之凹入導電材料1085留出之離散區域中留有絕緣材料1091。
可藉由隨後形成(例如沈積)一儲存元件材料1054(例如相變材料 (PCM))、一記憶體胞選擇器件材料1052(例如雙向臨限開關(OTS)材料)及一導電延伸部材料1056(例如金屬材料)而填充所得通孔，使得結果為：儲存元件材料1054相鄰於加熱材料1045。所得結構包含(例如)垂直定向之導電延伸部1056，其中儲存元件材料1054圍繞導電延伸部材料1056及記憶體胞選擇器件材料1055至少沿導電材料1022之方向圍繞垂直延伸部。在此背景中，「圍繞」意欲意謂至少部分地圍繞，例如至少沿導電材料1022之方向。例如，記憶體胞選擇器件材料1052及儲存元件材料1054可同心圍繞導電延伸部材料1056，如圖10C中所展示。
儘管記憶體胞選擇器件材料(例如OTS)與儲存元件材料(例如PCM)之間之表面面積之數量被減小，但此等兩個材料之間之一相對較大電流可用於使儲存元件材料之整個容積非晶化。有效容積約為ws*tGST*tWL，其中ws為與相鄰材料之介接處(例如與字線之垂直位元線相交處)之儲存元件材料1054之條度，tGST為有效儲存元件材料之厚度，及tWL為有效加熱材料1045之厚度。可使有效導線厚度tWL減小至一加熱材料1045之一厚度，同時維持導線之總可接受電阻。
根據一些實施例，對於各層面，一層儲存元件材料(例如PCM，諸如GST)可經平坦沈積以便與導線材料通信地耦合，例如，與導線材料直接接觸或夾置於兩個導線材料層之間(類似於加熱材料組態)。以類似於參考圖10A及圖10B所描述之方式之一方式，可(例如)藉由選擇性蝕刻或氧化而使一通孔之側壁處之導線材料端凹入穿過記憶體胞選擇器件材料且使該等導線材料端絕緣。
根據一些實施例，三維記憶體陣列可包含一堆疊，其包括位於諸多層級處相鄰於儲存元件材料之複數個導線，該複數個導線藉由至少一絕緣材料而彼此分離。該儲存元件材料相對於該複數個導線之各者(諸如在該複數個導線之一邊緣處)形成一突出部。至少一導電延伸 部可經配置以實質上垂直於該複數個導線及相鄰於儲存元件材料而延伸。記憶體胞選擇材料可形成於該儲存元件材料突出部與該至少一導電延伸部之間之通孔內。
此實施例可減小總記憶體胞尺寸，此僅因為兩個材料(例如記憶體胞選擇材料及導電延伸部材料)位於垂直BL部分中。此實施例亦將一記憶體胞之有效儲存元件材料容積限定於導線與垂直導電延伸部之間以將有效儲存元件材料容積減小至ws*tGST*EXTWL，其中ws為與相鄰材料之介接處(例如與字線之垂直位元線相交處)之儲存元件材料之條寬，tGST為有效儲存元件材料之厚度，及EXTWL為薄儲存元件材料(例如GST)自相對較厚之低電阻導線材料之延伸。
相對於圖3至圖10C，記憶體胞形成為實質上與字線堆疊之平面共面。即，記憶體胞選擇器件材料(例如OTS)及儲存元件材料(例如PCM)形成為串聯於一第一端子(電極)(例如耦合至一位元線之導電延伸部)與一第二端子(電極)(例如字線)之間。
儘管已在本文中繪示及描述特定實施例，但一般技術者應瞭解，經計算以達成相同結果之一配置可替代所展示之特定實施例。本發明意欲涵蓋本發明之各種實施例之調適或變動。應瞭解，已以一繪示方式且非一限制方式給出上述描述。熟習技術者將在檢視上述描述之後明白上述實施例與本文未具體描述之其他實施例之組合。本發明之各種實施例之範疇包含其中使用上述結構及方法之其他應用。因此，應參考隨附申請專利範圍及此等申請專利範圍所授權之等效物之全範圍而判定本發明之各種實施例之範疇。
在【實施方式】中，為簡化本發明，可在一單一實施例中將各種特徵群組在一起。本發明之方法不應被解譯為反映一意圖：本發明之所揭示實施例必須使用比各請求項中所清楚列舉之特徵多之特徵。相反，如以下申請專利範圍所反映，本發明之標的在於：小於一單一 所揭示實施例之全部特徵。因此，以下申請專利範圍特此併入至【實施方式】中，其中各請求項支援其自身作為一單獨實施例。
622‧‧‧字線
624‧‧‧頂部位元線
626B‧‧‧導電延伸部
626T‧‧‧導電延伸部
650B‧‧‧底部連接式同心記憶體胞結構
650T‧‧‧頂部連接式同心記憶體胞結構
651‧‧‧底部位元線

Claims (34)

  1. 一種三維記憶體陣列，其包括：一堆疊，其包括位於諸多層級處之複數個第一導線，該複數個第一導線藉由至少一絕緣材料而彼此分離；至少一導電延伸部，其經配置以實質上垂直於該複數個第一導線而延伸；儲存元件材料，其圍繞該至少一導電延伸部而形成；及記憶體胞選擇材料，其圍繞該至少一導電延伸部而形成，其中該至少一導電延伸部、該儲存元件材料及該記憶體胞選擇材料位於共面之一對該複數個第一導線之間。
  2. 如請求項1之記憶體陣列，其中該至少一導電延伸部、該儲存元件材料及該記憶體胞選擇材料位於該複數個第一導線之各對之間。
  3. 如請求項1之記憶體陣列，其中圍繞及相鄰於該至少一導電延伸部而同心地形成該儲存元件材料。
  4. 如請求項1之記憶體陣列，其中圍繞及相鄰於該至少一導電延伸部而同心地形成該記憶體胞選擇材料。
  5. 如請求項1之記憶體陣列，其中該儲存元件材料及該記憶體胞選擇材料形成於該至少一導電延伸部與該複數個第一導線之一各自者之間。
  6. 如請求項1之記憶體陣列，其進一步包括複數個第二導線，該複數個第二導線經形成以在不同於該諸多層級之一層級處實質上垂直於該複數個第一導線而延伸，且經配置以實質上垂直於該至少一導電延伸部而延伸，其中該至少一導電延伸部耦合至該複數個第二導線之至少一 者。
  7. 如請求項6之記憶體陣列，其中該至少一導電延伸部、該儲存元件材料及該記憶體胞選擇材料沿該複數個第二導線之各者定位於該複數個第一導線之各者之間。
  8. 如請求項6之記憶體陣列，其中該複數個第二導線形成於該複數個第一導線及該至少一導電延伸部上。
  9. 如請求項1之記憶體陣列，其中複數個第二導線經配置以在高於該複數個第一導線之一層級處實質上垂直於該複數個第一導線而延伸。
  10. 如請求項1之記憶體陣列，其中該至少一導電延伸部包含複數個導電延伸部，及其中複數個第二導線經配置以沿實質上垂直於該複數個第一導線之一方向通信地耦合至該複數個導電延伸部之每隔一者。
  11. 如請求項10之記憶體陣列，其中該複數個第二導線位於為記憶體胞結構之一節距之一半之一節距中，包括該至少一導電延伸部、該儲存元件材料及該記憶體胞選擇材料之該等記憶體胞結構位於該複數個第一導線之各者之間。
  12. 如請求項1之記憶體陣列，其中該至少一導電延伸部包含複數個導電延伸部，及其中複數個第二導線具有形成於該等第一導線上方之第一數量及形成於該等第一導線下方之第二數量，其中該複數個第二導線之各者經配置以沿實質上垂直於該複數個第一導線及該複數個導電延伸部之一方向通信地耦合至該複數個導電延伸部之每隔一者，該複數個導電延伸部之一各自者通信地耦合至該複數個第二導線之僅一者。
  13. 如請求項1之記憶體陣列，其中該儲存元件材料為相變材料(PCM)，及該記憶體胞選擇材料為雙向臨限開關(OTS)材料。
  14. 如請求項13之記憶體陣列，其中該PCM及該OTS材料至少位於該至少一導電延伸部與該複數個第一導線之各者之間。
  15. 如請求項1之記憶體陣列，其進一步包括相鄰於該複數個第一導線之各者且與該複數個第一導線之各者通信地耦合之一加熱材料，該加熱材料具有小於該複數個第一導線之至少一者之橫截面積之一橫截面積，該加熱材料串聯配置於該複數個第一導線之一各自者與該儲存元件材料之間。
  16. 如請求項1之記憶體陣列，其中該至少一導電延伸部、該儲存元件材料及該記憶體胞選擇材料構成一記憶體胞結構，及該三維記憶體陣列經組態使得兩個記憶體胞結構之部分構成一記憶體胞。
  17. 如請求項16之記憶體陣列，其中沿該複數個第一導線之各者之各側定位該等記憶體胞結構。
  18. 一種三維記憶體陣列，其包括：一堆疊，其包括位於諸多層級處之複數個第一導線，該複數個第一導線藉由至少一絕緣材料而彼此分離；諸多記憶體胞結構，其等包括：至少一導電延伸部，其經配置以實質上垂直於該複數個第一導線而延伸；儲存元件材料，其圍繞該至少一導電延伸部而形成；及記憶體胞選擇材料，其圍繞該至少一導電延伸部而形成，其中該諸多記憶體胞結構位於該複數個第一導線之每隔一者之間。
  19. 如請求項18之記憶體陣列，其中僅沿該複數個第一導線之一各自者之一側定位該等記憶體胞結構。
  20. 如請求項18之記憶體陣列，其進一步包括相鄰於該複數個第一 導線之各者且與該複數個第一導線之各者通信地耦合之一加熱材料，該加熱材料具有小於該複數個第一導線之至少一者之橫截面積之一橫截面積，該加熱材料串聯配置於該複數個第一導線之一各自者與該儲存元件材料之間。
  21. 如請求項18之記憶體陣列，其進一步包括形成於該堆疊上且經配置以實質上垂直於該複數個第一導線而延伸之複數個第二導線，其中該等記憶體胞結構沿該複數個第二導線之一特定者定位於該複數個第一導線之每隔一對之間，及沿相鄰於該複數個第二導線之該特定者之該複數個第二導線之各者定位於該複數個第一導線之一不同的每隔一對之間。
  22. 一種記憶體陣列，其包括：一堆疊，其包括位於諸多層級處之複數個第一導線，該複數個第一導線藉由至少一絕緣材料而彼此分離；複數個記憶體胞結構，其等位於該複數個第一導線之各者之間，各記憶體胞結構包括：至少一導電延伸部，其經配置以實質上垂直於該複數個第一導線而延伸；儲存元件材料，其形成於該至少一導電延伸部接近處；及記憶體胞選擇材料，其形成於該至少一導電延伸部接近處；第一複數個第二導線，其等形成於該複數個第一導線及該複數個記憶體胞結構上；第二複數個第二導線，其等形成於該複數個第一導線及該複數個記憶體胞結構下，其中沿垂直於該複數個第一導線之一方向之該複數個記憶體胞結構之交替者耦合至該第一複數個第二導線，及沿垂直於該 複數個第一導線之該方向之該複數個記憶體胞結構之剩餘交替者耦合至該第二複數個第二導線。
  23. 如請求項22之記憶體陣列，其中至少部分地圍繞該至少一導電延伸部而形成該儲存元件材料，及圍繞該至少一導電延伸部而形成該記憶體胞選擇材料。
  24. 如請求項22之記憶體陣列，其中該儲存元件材料及該記憶體胞選擇材料形成於該至少一導電延伸部與該複數個第一導線之一各自者之間。
  25. 如請求項22之記憶體陣列，其進一步包括相鄰於該複數個第一導線之各者且與該複數個第一導線之各者通信地耦合之一加熱材料，該加熱材料具有小於該複數個第一導線之至少一者之橫截面積之一橫截面積，該加熱材料串聯配置於該複數個第一導線之該至少一者之一各自者與該儲存元件材料之間。
  26. 如請求項25之記憶體陣列，其中該複數個第一導線包括兩個部分，其中該加熱材料位於該複數個第一導線之各者之該兩個部分相鄰處及位於該複數個第一導線之各者之該兩個部分之間。
  27. 如請求項22之記憶體陣列，其包含形成於該儲存元件材料相鄰處之一加熱材料，該加熱材料與該複數個第一導線之一對應者通信地耦合，使得該加熱材料自該複數個第一導線之該對應者之一邊緣突出，及其中該記憶體胞選擇材料形成於該儲存元件材料與該至少一導電延伸部之間。
  28. 如請求項27之記憶體陣列，其中該加熱材料由相同於該儲存元件材料之一材料形成。
  29. 一種形成一記憶體陣列之方法，其包括：形成包括藉由絕緣材料而彼此分離之複數個第一導線之一堆疊； 在該複數個第一導線之間形成穿過該堆疊之複數個自對準通孔；在該等通孔內形成記憶體胞選擇材料；在該等通孔內形成儲存元件材料；在該等通孔內形成一導電延伸部；及形成實質上垂直於該等第一導線及該導電延伸部之第二導線，其中該導電延伸部通信地耦合至該等第二導線作為該等第二導線之一延伸部。
  30. 如請求項29之方法，其包含：沿該複數個第一導線之各者之僅一側形成該複數個自對準通孔。
  31. 如請求項29之方法，其中形成該等第二導線包含在該導電延伸部上形成該等第二導線，及其中沿該複數個第一導線之交替對定位該複數個自對準通孔，該複數個第一導線之該等交替對沿該等相鄰第二導線偏移一個位置。
  32. 如請求項29之方法，其中形成該等第二導線包含在該導電延伸部下形成該等第二導線之至少一者，其中該導電延伸部之一者通信地耦合至形成於該導電延伸部上之一第二導線，及一相鄰導電延伸部通信地耦合至形成於該相鄰導電延伸部下之一第二導線。
  33. 如請求項29之方法，其進一步包括在該複數個第一導線之各者與該儲存元件材料之間及在該複數個第一導線之各者及該儲存元件材料相鄰處形成加熱材料，其中該等第一導線未與該儲存元件材料接觸。
  34. 如請求項33之方法，其進一步包括在該等第一導線之各者之一第一部分與一第二部分之間形成該加熱材料。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI759457B (zh) * 2017-04-11 2022-04-01 日商索尼半導體解決方案公司 記憶裝置

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8729523B2 (en) 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
US8841649B2 (en) 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
EP2901824B1 (en) * 2012-09-28 2020-04-15 Mevion Medical Systems, Inc. Magnetic shims to adjust a position of a main coil and corresponding method
US20140175371A1 (en) * 2012-12-21 2014-06-26 Elijah V. Karpov Vertical cross-point embedded memory architecture for metal-conductive oxide-metal (mcom) memory elements
US10546998B2 (en) 2013-02-05 2020-01-28 Micron Technology, Inc. Methods of forming memory and methods of forming vertically-stacked structures
US9728584B2 (en) 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
US9257431B2 (en) 2013-09-25 2016-02-09 Micron Technology, Inc. Memory cell with independently-sized electrode
US9048238B1 (en) * 2013-11-11 2015-06-02 Macronix International Co., Ltd. Integrated circuit device with a connector access region and method for making thereof
KR102244116B1 (ko) * 2014-09-25 2021-04-26 인텔 코포레이션 장벽 층을 포함하는 1ｓ1ｒ 메모리 셀
CN107210302B (zh) * 2015-02-10 2021-06-15 索尼公司 选择性元件、存储器胞元和存储装置
KR102428311B1 (ko) 2015-08-06 2022-08-02 삼성전자주식회사 반도체 장치
US9542979B1 (en) 2015-08-25 2017-01-10 Macronix International Co., Ltd. Memory structure
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US10424619B2 (en) * 2016-01-13 2019-09-24 Samsung Electronics Co., Ltd. Variable resistance memory devices and methods of manufacturing the same
WO2017155668A1 (en) * 2016-03-09 2017-09-14 Sandisk Technologies Llc Methods and apparatus for word line shaping in monolithic three dimensional memory arrays
US9947721B2 (en) 2016-04-01 2018-04-17 Micron Technology, Inc. Thermal insulation for three-dimensional memory arrays
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
KR102544160B1 (ko) * 2016-09-19 2023-06-16 에스케이하이닉스 주식회사 전압 제어 장치
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
US10096655B1 (en) * 2017-04-07 2018-10-09 Micron Technology, Inc. Three dimensional memory array
US10263039B2 (en) 2017-06-26 2019-04-16 Micron Technology, Inc. Memory cells having resistors and formation of the same
US10424728B2 (en) 2017-08-25 2019-09-24 Micron Technology, Inc. Self-selecting memory cell with dielectric barrier
US10461125B2 (en) * 2017-08-29 2019-10-29 Micron Technology, Inc. Three dimensional memory arrays
US10573362B2 (en) 2017-08-29 2020-02-25 Micron Technology, Inc. Decode circuitry coupled to a memory array
US10283710B2 (en) * 2017-09-05 2019-05-07 Sandisk Technologies Llc Resistive random access memory device containing replacement word lines and method of making thereof
US12317511B2 (en) * 2017-09-06 2025-05-27 Institute of Microelectronics, Chinese Academy of Sciences MRAM, method of manufacturing the same, and electronic device including the MRAM
JP2019054206A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 記憶装置
US10490602B2 (en) 2017-09-21 2019-11-26 Micron Technology, Inc. Three dimensional memory arrays
US10381411B2 (en) * 2017-12-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing conformal wrap around phase change material and method of manufacturing the same
US10593399B2 (en) * 2018-03-19 2020-03-17 Micron Technology, Inc. Self-selecting memory array with horizontal bit lines
US10622558B2 (en) 2018-03-30 2020-04-14 Intel Corporation Non-volatile memory cell structures including a chalcogenide material having a narrowed end and a three-dimensional memory device
US10950663B2 (en) 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10825867B2 (en) 2018-04-24 2020-11-03 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10729012B2 (en) 2018-04-24 2020-07-28 Micron Technology, Inc. Buried lines and related fabrication techniques
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory
KR102546686B1 (ko) 2018-07-17 2023-06-23 삼성전자주식회사 가변 저항 메모리 장치
KR102578801B1 (ko) 2018-08-29 2023-09-18 삼성전자주식회사 가변 저항 메모리 장치
US10593730B1 (en) * 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
US11461525B2 (en) * 2018-10-31 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. PUF cell array, system and method of manufacturing same
JP6970076B2 (ja) * 2018-11-16 2021-11-24 株式会社東芝 磁気記憶装置
US10700128B1 (en) 2018-12-21 2020-06-30 Micron Technology, Inc. Three-dimensional memory array
US11244855B2 (en) * 2019-05-03 2022-02-08 Micron Technology, Inc. Architecture of three-dimensional memory device and methods regarding the same
US11282895B2 (en) 2019-07-02 2022-03-22 Micron Technology, Inc. Split pillar architectures for memory devices
KR102722848B1 (ko) * 2019-07-25 2024-10-29 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP2021044436A (ja) 2019-09-12 2021-03-18 キオクシア株式会社 半導体メモリ装置
KR102651904B1 (ko) 2019-10-14 2024-03-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 상변화 메모리 디바이스들을 형성하는 방법들
JP7345567B2 (ja) 2019-10-14 2023-09-15 長江存儲科技有限責任公司 ３次元相変化メモリデバイス
KR102626639B1 (ko) 2019-11-05 2024-01-19 양쯔 메모리 테크놀로지스 씨오., 엘티디. 본딩된 3차원 메모리 디바이스 및 그 형성 방법들
JP7321294B2 (ja) * 2019-11-05 2023-08-04 長江存儲科技有限責任公司 結合された３次元メモリデバイスおよびそれを形成するための方法
JP7350096B2 (ja) * 2019-11-05 2023-09-25 長江存儲科技有限責任公司 結合された３次元メモリデバイスおよびそれを形成するための方法
KR102756199B1 (ko) 2019-12-16 2025-01-20 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
US11158673B2 (en) * 2019-12-18 2021-10-26 Micron Technology, Inc. Vertical 3D memory device and method for manufacturing the same
JP2021150486A (ja) 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置
KR20210121332A (ko) 2020-03-26 2021-10-08 삼성전자주식회사 3차원 반도체 메모리 소자
US11355554B2 (en) 2020-05-08 2022-06-07 Micron Technology, Inc. Sense lines in three-dimensional memory arrays, and methods of forming the same
CN115668545A (zh) 2020-05-28 2023-01-31 昭和电工株式会社 复合体粒子、负极活性物质和锂离子二次电池
US11545214B2 (en) * 2020-07-08 2023-01-03 Samsung Electronics Co., Ltd. Resistive memory device
US11444126B2 (en) * 2020-07-24 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and manufacturing method thereof
US11696518B2 (en) 2020-11-20 2023-07-04 International Business Machines Corporation Hybrid non-volatile memory cell
KR20230051380A (ko) 2021-10-08 2023-04-18 삼성전자주식회사 반도체 메모리 장치
US12073883B2 (en) * 2022-05-11 2024-08-27 Macronix International Co., Ltd. Ternary content addressable memory
CN115117017A (zh) * 2022-06-15 2022-09-27 长鑫存储技术有限公司 半导体结构
US20240074142A1 (en) * 2022-08-29 2024-02-29 Micron Technology, Inc. Microelectronic devices, related memory devices, electronic systems, and methods
KR102715695B1 (ko) * 2023-03-23 2024-10-11 서울대학교산학협력단 메모리 소자 및 그 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6906940B1 (en) * 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
TW201015548A (en) * 2008-09-09 2010-04-16 Sandisk 3D Llc Shared masks for x-lines and shared masks for y-lines for fabrication of 3D memory arrays
US20100226195A1 (en) * 2009-03-03 2010-09-09 Macronix International Co., Ltd. Integrated circuit self aligned 3d memory array and manufacturing method
TW201039409A (en) * 2009-04-27 2010-11-01 Macronix Int Co Ltd Integrated circuit 3D memory array and manufacturing method
US20100327323A1 (en) * 2009-06-30 2010-12-30 Eun-Seok Choi Three-dimensional nonvolatile memory device and method for fabricating the same
US7989789B2 (en) * 2002-04-04 2011-08-02 Kabushiki Kaisha Toshiba Phase-change memory device that stores information in a non-volatile manner by changing states of a memory material
US20120206979A1 (en) * 2011-02-16 2012-08-16 Hack Seob Shin 3-d structured non-volatile memory device and method of manufacturing the same

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566700B2 (en) 2001-10-11 2003-05-20 Ovonyx, Inc. Carbon-containing interfacial layer for phase-change memory
US7767993B2 (en) 2002-04-04 2010-08-03 Kabushiki Kaisha Toshiba Resistance change memory device
US7687830B2 (en) 2004-09-17 2010-03-30 Ovonyx, Inc. Phase change memory with ovonic threshold switch
US7608503B2 (en) 2004-11-22 2009-10-27 Macronix International Co., Ltd. Side wall active pin memory and manufacturing method
US20070045606A1 (en) * 2005-08-30 2007-03-01 Michele Magistretti Shaping a phase change layer in a phase change memory cell
US8188454B2 (en) 2005-10-28 2012-05-29 Ovonyx, Inc. Forming a phase change memory with an ovonic threshold switch
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
US7382647B1 (en) 2007-02-27 2008-06-03 International Business Machines Corporation Rectifying element for a crosspoint based memory array architecture
JP2008277543A (ja) 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
JP2009081251A (ja) 2007-09-26 2009-04-16 Panasonic Corp 抵抗変化素子とその製造方法ならびに抵抗変化型メモリ
US7729162B2 (en) 2007-10-09 2010-06-01 Ovonyx, Inc. Semiconductor phase change memory using multiple phase change layers
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
WO2009084206A1 (en) 2007-12-27 2009-07-09 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US8194433B2 (en) 2008-02-20 2012-06-05 Ovonyx, Inc. Method and apparatus for accessing a bidirectional memory
US7839673B2 (en) 2008-06-06 2010-11-23 Ovonyx, Inc. Thin-film memory system having thin-film peripheral circuit and memory controller for interfacing with a standalone thin-film memory
KR20100001260A (ko) 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7888668B2 (en) 2008-07-17 2011-02-15 United Microelectronics Corp. Phase change memory
KR20080091416A (ko) * 2008-08-14 2008-10-13 김성동 3차원 반도체 장치, 그 제조 방법 및 동작 방법
US8148707B2 (en) 2008-12-30 2012-04-03 Stmicroelectronics S.R.L. Ovonic threshold switch film composition for TSLAGS material
JP4956598B2 (ja) 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
KR20100111165A (ko) * 2009-04-06 2010-10-14 삼성전자주식회사 3차원 메모리 소자
US8199576B2 (en) * 2009-04-08 2012-06-12 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
JP5180913B2 (ja) * 2009-06-02 2013-04-10 シャープ株式会社 不揮発性半導体記憶装置
JP5406782B2 (ja) * 2009-09-25 2014-02-05 シャープ株式会社 不揮発性半導体記憶装置
US8654560B2 (en) 2009-10-28 2014-02-18 Intermolecular, Inc. Variable resistance memory with a select device
JP5558090B2 (ja) * 2009-12-16 2014-07-23 株式会社東芝 抵抗変化型メモリセルアレイ
KR101069724B1 (ko) 2009-12-22 2011-10-04 주식회사 하이닉스반도체 3차원 스택 구조를 갖는 상변화 메모리 장치 및 그 제조방법
JP5144698B2 (ja) 2010-03-05 2013-02-13 株式会社東芝 半導体記憶装置及びその製造方法
KR20110123005A (ko) 2010-05-06 2011-11-14 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법
JP5503416B2 (ja) 2010-06-02 2014-05-28 株式会社日立製作所 半導体記憶装置
US8289763B2 (en) * 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
JP5508944B2 (ja) 2010-06-08 2014-06-04 株式会社東芝 半導体記憶装置
US20110297912A1 (en) * 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
JP5662237B2 (ja) * 2011-05-10 2015-01-28 株式会社日立製作所 半導体記憶装置
US8841649B2 (en) 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
US8729523B2 (en) 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7989789B2 (en) * 2002-04-04 2011-08-02 Kabushiki Kaisha Toshiba Phase-change memory device that stores information in a non-volatile manner by changing states of a memory material
US6906940B1 (en) * 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
TW201015548A (en) * 2008-09-09 2010-04-16 Sandisk 3D Llc Shared masks for x-lines and shared masks for y-lines for fabrication of 3D memory arrays
US20100226195A1 (en) * 2009-03-03 2010-09-09 Macronix International Co., Ltd. Integrated circuit self aligned 3d memory array and manufacturing method
TW201039409A (en) * 2009-04-27 2010-11-01 Macronix Int Co Ltd Integrated circuit 3D memory array and manufacturing method
US20100327323A1 (en) * 2009-06-30 2010-12-30 Eun-Seok Choi Three-dimensional nonvolatile memory device and method for fabricating the same
US20120206979A1 (en) * 2011-02-16 2012-08-16 Hack Seob Shin 3-d structured non-volatile memory device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI759457B (zh) * 2017-04-11 2022-04-01 日商索尼半導體解決方案公司 記憶裝置

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